KR102262407B1

KR102262407B1 - 제어회로장치 및 이를 포함한 표시장치

Info

Publication number: KR102262407B1
Application number: KR1020150009114A
Authority: KR
Inventors: 이종민
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-01-20
Filing date: 2015-01-20
Publication date: 2021-06-07
Also published as: KR20160089648A

Abstract

본 발명은 제어회로장치 및 이를 포함한 표시장치에 관한 것으로, 본 발명의 일 측면에 의하면, 표시패널의 게이트 드라이버에 제1신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 M개의 클럭 신호를 인가하기 위한 M+2개의 출력핀과, 게이트 드라이버에 제2신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 N개의 클럭 신호를 인가하기 위한 N+2개의 출력핀을 포함하는 레벨 시프터와 레벨 시프터에 제1신호를 위한 3개의 제1신호 출력핀과 제2신호를 위한 3개의 제2신호 출력핀을 포함하는 타이밍 컨트롤러를 포함하는 제어회로장치 및 이를 포함한 표시장치를 제공한다.

Description

제어회로장치 및 이를 포함한 표시장치{CONTROL CIRCUIT DEVICE AND DISPLAY COMPRISING THEREOF}

본 발명은 제어회로장치 및 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.

이러한 표시 장치는, 게이트 라인들과 데이터 라인들이 교차되어 형성된 패널과, 패널에 형성된 게이트 라인들을 구동하기 위한 게이트 드라이버와, 패널에 형성된 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버의 구동 타이밍을 제어하는 타이밍 컨트롤러 등을 포함한다.

한편, 이러한 종래의 표시 장치에서 게이트 드라이버는, 스캔신호를 순차적으로 게이트 라인들에 공급하기 위하여 많은 클럭신호를 생성하여 이용하기 때문에, 회로가 복잡해질 수밖에 없고, 클럭신호들을 전달하기 위한 신호 배선의 영역도 그만큼 커질 수밖에 없는 문제점이 있다. 표시 장치의 대형화가 이루어지며 신호 배선의 영역이 복잡해지면서 표시장치에서 비표시 영역이 차지하는 공간이 넓어지는 문제가 발생하므로, 신호 배선의 영역을 줄이는 기술이 필요하다.

이러한 배경에서, 본 발명의 목적은, 표시패널에 신호를 인가하는 제어회로장치의 배선을 줄이고자 하는 것이다.

또한, 본 발명의 목적은, 제어회로장치를 구성하는 타이밍 컨트롤러와 레벨 시프터 간의 핀 수를 줄여 라우팅 회로를 단순화하는 것이다.

또한, 본 발명의 목적은, 표시패널의 크기 또는 표시패널을 구성하는 게이트 드라이버의 증감과 독립적으로 타이밍 컨트롤러와 레벨 시프터 간의 핀수를 고정시킴으로써, 타이밍 컨트롤러와 레벨 시프터가 장착된 제어회로장치를 범용적으로 사용할 수 있도록 하는 것이다.

전술한 목적을 달성하기 위하여, 본 발명의 일 측면에 의하면, 표시패널의 게이트 드라이버에 제1신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 M개의 클럭 신호를 인가하기 위한 M+2개의 출력핀과, 게이트 드라이버에 제2신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 N개의 클럭 신호를 인가하기 위한 N+2개의 출력핀을 포함하는 레벨 시프터와 레벨 시프터에 제1신호를 위한 3개의 제1신호 출력핀과 제2신호를 위한 3개의 제2신호 출력핀을 포함하는 타이밍 컨트롤러를 포함하는 제어회로장치 및 이를 포함한 표시장치를 제공한다.

본 발명의 다른 측면에 의하면, 레벨 시프터에 스타트-리셋, 온클럭, 오프클럭을 인가하는 타이밍 컨트롤러와 타이밍 컨트롤러의 제어에 따라 다수의 클럭 신호를 생성하는 레벨 시프터를 포함하는 제어회로장치 및 표시장치를 제공한다.

본 발명의 또다른 측면에 의하면, 표시패널의 스캔 신호를 위한 M+2개의 신호와 센스 신호를 위한 N+2개의 신호를 생성하는 레벨 시프터와 타이밍 컨트롤러 사이에 6개의 신호선이 배치된 제어회로장치 및 표시장치를 제공한다.

이러한 배경에서, 본 발명의 실시예를 적용할 경우, 표시패널에 신호를 인가하는 제어회로장치의 배선을 줄이는 효과를 제공한다.

또한, 본 발명의 실시예를 적용할 경우, 제어회로장치를 구성하는 타이밍 컨트롤러와 레벨 시프터 간의 핀 수를 줄여 라우팅 회로를 단순화하는 것이다.

또한, 본 발명의 실시예를 적용할 경우, 표시패널의 크기 또는 표시패널을 구성하는 게이트 드라이버의 개수에 관계없이 타이밍 컨트롤러와 레벨 시프터 간의 핀 수가 고정되도록 하여 제어회로장치의 구조를 단순화하여 신호 절감을 통한 타이밍 컨트롤러의 출력핀 수를 절감시킬 수 있다.

도 1은 본 발명의 일 실시예가 적용되는 표시장치의 구성을 보여주는 도면이다.
도 2는 스캔 신호와 센스 신호를 전달하기 위한 회로 구조를 보여주는 도면이다.
도 3은 도 2와 같은 회로에서 센스 신호(202)의 신호 타이밍을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 의한 타이밍 컨트롤러와 레벨 시프터 간의 신호선의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 의한 도 4의 구성에서 노멀 구동시의 타이밍도를 보여주는 도면이다.
도 6은 본 발명의 다른 실시예에 의한 3개의 신호선을 이용하여 GCLK1~GCLK8의 클럭을 생성하는 구조를 보여준다.
도 7은 본 발명의 실시예에 의한 도 6의 구성에서 노멀 구동시의 타이밍도를 보여주는 도면이다.
도 8은 본 실시예들에 따른 유기발광표시장치(100)에서, 보상 구조를 갖는 서브픽셀 회로의 예시도이다.
도 9는 본 발명의 일 실시예에 의한 센싱 신호선에 인가되는 신호의 특징을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 의한 타이밍 컨트롤러에서 생성되는 신호와 레벨 시프터에서 GIP 구동회로에 인가하기 위한 신호 간의 관계를 보여주는 타이밍도이다.
도 11은 본 발명의 일 실시예에 의한 타이밍 컨트롤러에서 레벨 시프터로 인가하는 4개의 클럭 신호의 조합에 의해 스캔 신호와 센스 신호의 인가를 보여주는 도면이다.
도 12는 본 발명의 실시예와 종래의 기술을 비교한 도면이다.
도 13은 본 발명의 일 실시예에 의한 제어회로장치의 구성을 보여주는 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 본 발명의 일 실시예가 적용되는 표시장치의 구성을 보여주는 도면이다. 도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인과 다수의 게이트 라인이 형성되어 다수의 화소(Pixel)이 형성된 표시패널(110)과, 표시패널(110)을 구동하는 다수의 드라이버(120, 130)와, 드라이버(120, 130)를 제어하는 타이밍 컨트롤러(140)를 포함한다.

표시패널(110)은 매트릭스형태로 배치된 서브 픽셀(SP)들로 이루어지며, 서브 픽셀들(SP)은 수동매트릭스형(Passive Matrix) 또는 능동매트릭스형(Active Matrix)으로 형성될 수 있다. 서브 픽셀들(SP)이 능동매트릭스형으로 형성된 경우, 이는 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 유기 발광다이오드를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되거나 3T1C, 4T1C, 5T2C 등과 같이 트랜지스터 및 커패시터가 더 추가된 구조로 구성될 수도 있다. 위와 같은 구성을 갖는 서브 픽셀들(SP)은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성될 수 있다.

다수의 드라이버(120, 130)는 다수의 데이터 라인을 구동하는 적어도 하나의 데이터 드라이버(120)와 다수의 게이트 라인을 구동하는 적어도 하나의 게이트 드라이버(130)를 포함한다.

각 데이터 드라이버(120)는 집적회로(Integrated Circuit)로 구현될 수 있으며, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.

도 1은 각 데이터 드라이버(120)는 필름(Flim) 상에 형성되는 COF(Chip On Film) 타입으로 구현된 예로서, 각 데이터 드라이버(120)의 일측 및 타측이 표시패널(110) 및 소스 보드에 각각 본딩된 경우를 나타낸 예시도이다.

각 게이트 드라이버(130)는, 집적회로(Integrated Circuit)로 구현될 수 있으며, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 형성될 수도 있다.

각 게이트 드라이버(130)는 GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수 있다.

한편, 다수의 게이트 드라이버(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(110)의 한 측에만 위치할 수도 있고, 표시패널(110)의 양측에 나누어져 위치할 수도 있다.

도 1을 참조하면, 타이밍 컨트롤러(140)는 제어회로장치에 배치되는데, 제어회로장치는 컨트롤 보드("컨트롤 인쇄회로기판(Control Printed Circuit Board)"라고도 함)를 일 실시예로 한다.

도 1을 참조하면, 소스 보드와 제어회로장치인 컨트롤 보드는 FPC(Flexible Printed Circuit)를 통해 연결되어, 타이밍 컨트롤러(140)와, 데이터 드라이버(120) 간의 신호 전달을 가능하게 한다.

타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 인터페이스에서 입력되는 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

이러한 타이밍 컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 데이터 제어 신호(DCS: Data Control Signal), 게이트 제어 신호(GCS: Gate Control Signal) 등의 각종 제어 신호를 출력할 수 있다. 보다 상세히, 살펴보면, 타이밍 컨트롤러(140)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(RGB)를 공급받는다. 타이밍 컨트롤러(140)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터 드라이버(120)와 게이트 드라이버(130)의 동작 타이밍을 제어한다. 타이밍 컨트롤러(140)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평동기신호(Hsync)는 생략될 수 있다.

게이트 드라이버(130)는 타이밍 컨트롤러(140)로부터 공급된 게이트 타이밍 제어신호(GCS)에 응답하여 표시패널(110)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 스캔신호를 순차적으로 생성한다. 게이트 드라이버(130)는 게이트라인들(GL1~GLm)을 통해 생성된 스캔신호를 표시패널(110)에 포함된 서브 픽셀들(SP)에 공급한다.

데이터 드라이버(120)는 타이밍 컨트롤러(140)로부터 공급된 데이터 타이밍 제어신호(DCS)에 응답하여 타이밍 컨트롤러(140)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 드라이버(120)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마기준전압으로 변환하여 아날로그 형태의 데이터신호로 변환한다. 데이터 드라이버(120)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.

게이트 드라이버(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인으로 순차적으로 공급하여 다수의 게이트 라인을 순차적으로 구동한다.

데이터 드라이버(120)는, 타이밍 컨트롤러(140)의 제어에 따라, 입력된 영상 데이터(Data)를 메모리(미도시)에 저장해두고, 특정 게이트 라인이 열리면, 해당 영상 데이터(Data)를 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 다수의 데이터 라인으로 공급함으로써, 다수의 데이터 라인을 구동한다.

도 1에 간략하게 도시된 표시장치(100)는, 일 예로, 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마표시장치(Plasma Display Device), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등 중 하나일 수 있다.

전술한 표시패널(110)에 형성된 각 화소에는, 트랜지스터, 캐패시터 등의 회로 소자가 형성되어 있다. 예를 들어, 표시패널(110)이 유기발광표시패널인 경우, 각 화소에는 유기발광다이오드, 둘 이상의 트랜지스터 및 하나 이상의 캐패시터 등의 회로 소자가 형성되어 있다.

앞서, 게이트 드라이버(130)는, 집적회로, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 형성될 수도 있음을 살펴보았다.

한편, 도 1의 표시장치가 유기발광 표시장치인 경우, 영상 표시를 위한 정상 구동 외에, 유기발광다이오드의 열화로 인한 휘도 저하를 보상하기 위한 열화 보상 구동을 더 포함할 수 있다. 열화 보상 구동은 유기발광다이오드의 양단 전압을 센싱하는 것과, 이 센싱 전압에 따라 휘도 보상을 위해 비디오 데이터를 변조하는 것을 포함한다. 열화 보상 구동은 통상 시스템 구동 전원의 온 타이밍에 동기되는 수 프레임기간, 또는 시스템 구동 전원의 오프 타이밍에 동기되는 수 프레임기간 내에서 행해진다. 이러한 열화 보상 구동을 위해서는 게이트 라인은 스캔 신호를 전달하는 스캔 라인과 센싱을 위한 센스 신호를 전달하는 센스 라인들로 나뉘어질 수 있다.

도 2는 스캔 신호와 센스 신호를 전달하기 위한 회로 구조를 보여주는 도면이다. 도 2에서 타이밍 컨트롤러(140)와 레벨 시프터(Level Shifter)(210)가 제어회로장치의 일 실시예인 PCB(200)에 위치하며, 게이트 드라이버의 일 실시예인 게이트 구동회로(220)가 표시패널에 위치하는 GIP(Gate Drive IC in Panel) 구동회로인 구성에서의 신호선의 실시예를 보여준다. 앞서 살펴본 바와 같이, 스캔 신호를 전달하기 위한 스캔 신호선(201)과 센싱을 위한 센스 신호선(202)이 타이밍 컨트롤러(140)에서 레벨 시프터(210)로 전달되며, 레벨 시프터(210)에서 게이트 구동회로(220)로 전달된다. 도 2의 GIP 기술은 앞서 도 1의 게이트 드라이버(또는 게이트 구동회로)(130)를 표시패널(110)에 GIP 구동회로(220)로 내장함으로써 제작 비용을 낮추고 공정을 단순화 하기 위해 적용된다.

도 2에서 타이밍 컨트롤러(140)에서 레벨 시프터(210)로 출력되며, 또한, PCB(200)에서 GIP 구동회로(220)로 출력되는 신호선을 살펴보면, 스캔 신호를 위해 6개의 신호선이 있으며, 이들은 2개의 스타트/리셋 펄스 신호(SCAN_VST, SCAN_RST)와 4개의 클럭 신호(SCAN_GCLK1, SCAN_GCLK2, SCAN_GCLK3, SCAN_GCLK4) 총 6개의 신호가 있다. 또한, 센싱을 위한 2개의 스타트/리셋 펄스 신호(SENSE_VST, SENSE_RST)와 4개의 클럭 신호(SENSE_GCLK1, SENSE_GCLK2, SENSE_GCLK3, SENSE_GCLK4) 총 6개의 신호가 있다. 그 결과 총 12개의 신호가 위치한다. 12개의 신호는 레벨 시프터(210)를 통해 아날로그 신호로 변환되어 표시패널(110) 내의 GIP 구동회로(220)으로 전달된다. 이러한 신호선의 개수는 패널의 크기 및 구동 회로의 구조에 따라 달라질 수 있다.

도 2에서는 4상 클럭의 실시예로 GLK1~GLK4까지 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 6상, 8상 등 다양한 수의 클럭을 생성할 수 있다.

도 3은 도 2와 같은 회로에서 센스 신호(202)의 신호 타이밍을 보여주는 도면이다. 스타트 펄스 신호(SENSE_VST)가 일정 기간동안 하이(high)가 된 이후 클럭(SENSE_GCLK1, SENSE_GCLK2, SENSE_GCLK3, SENSE_GCLK4) 신호들이 순차적으로 하이 신호가 인가되어 센싱을 지속한다. 그리고 리셋 펄스 신호인 SENSE_RST신호가 인가되면 클럭의 생성이 중단되도록 리셋된다.

도 2와 같은 OLED GIP 구동회로의 경우, 보상 및 일반적인 구동(Normal Driving)을 위해 스캔 / 센스 신호(Sense Signal)가 각각 필요할 수 있으며, 일 실시예로 6개. 총 12개가 필요할 수 있다. 이 신호들은 타이밍 컨트롤러와 레벨 시프터(210)가 위치하는 제어회로장치인 PCB(200) 상에서 타이밍 컨트롤러(140)의 출력을 통해 레벨 시프터(210)로 전달되어 표시패널의 GIP 구동회로(220)를 구동시키기 위해 전달된다. 신호들의 수에 의해 PCB(200)의 층 수, 라우팅 패스(Routing Pass)의 복잡성 등이 결정되기 때문에 신호선의 수를 절감시키는 것이 필요하다.

이하, 본 명세서에서는 타이밍 컨트롤러(140)와 레벨 시프터(210) 사이의 신호선을 줄여 제어회로장치인 PCB(200)의 구조를 단순화시키며 비용을 낮추고 공정 과정을 단순화시키며, 또한 PCB의 크기를 줄여 전체 표시장치의 복잡성 또는 크기를 줄이는 구성을 살펴본다.

도 4는 본 발명의 일 실시예에 의한 타이밍 컨트롤러와 레벨 시프터 간의 신호선의 구성을 보여주는 도면이다.

도 4의 레벨 시프터(320)는 타이밍 콘트롤러의 제어 하에 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 클럭신호들을 출력한다.

타이밍 컨트롤러(340)와 레벨 시프터(320) 사이에 인가되는 신호를 살펴보면, 레벨 시프터(320)가 생성해야 하는 스캔 신호를 제어하기 위한 3개의 신호로 301에서 지시되는 스타트-리셋, 온클럭, 오프클럭이 있다. 마찬가지로 레벨 시프터(320)가 생성해야 하는 센스 신호를 제어하기 위한 3개의 신호로 301에서 지시되는 스타트-리셋, 온클럭, 오프클럭이 있다. 이하, 타이밍 컨트롤러(340)와 레벨 시프터(320) 사이에 스캔 신호(제1신호)를 위한 스타트-리셋, 온클럭, 오프클럭을 약칭하여 각각 TSC_VST, SC_ON_CLK, SC_OFF_CLK라 지시한다. 한편, 타이밍 컨트롤러(340)와 레벨 시프터(320) 사이에 센스 신호(제2신호)를 위한 스타트-리셋, 온클럭, 오프클럭을 약칭하여 TSE_VST, SE_ON_CLK, SE_OFF_CLK라 지시한다.

타이밍 컨트롤러(340)로부터 스캔 신호의 제어를 위해 TSC_VST, SC_ON_CLK, SC_OFF_CLK 3개의 신호선(301)으로부터 인가된 신호를 이용하여 표시패널의 GIP 구동 회로(220)에 2개의 스타트/리셋 펄스 신호(SCAN_VST, SCAN_RST)와 4개의 클럭 신호(SCAN_GCLK1, SCAN_GCLK2, SCAN_GCLK3, SCAN_GCLK4) 총 6개의 신호를 인가한다. 또한, 타이밍 컨트롤러(340)로부터 TSE_VST, SE_ON_CLK, SE_OFF_CLK 3개의 신호선(302)으로부터 인가된 신호를 이용하여 표시패널의 GIP 구동 회로(220)에 2개의 스타트/리셋 펄스 신호(SENSE_VST, SENSE_RST)와 4개의 클럭 신호(SENSE_GCLK1, SENSE_GCLK2, SENSE_GCLK3, SENSE_GCLK4) 총 6개의 신호를 인가한다.

도 5는 본 발명의 실시예에 의한 도 4의 구성에서 노멀 구동시의 타이밍도를 보여주는 도면이다. 본 발명의 일 실시예에 의한 도 4의 레벨 시프터(320)로 타이밍 컨트롤러(340)가 입력한 신호와 GIP 구동 회로(220)으로 출력된 신호 사이의 관계를 살펴보면 도 5와 같다. 도 5의 타이밍은 스캔 신호 또는 센스 신호 모두에 적용할 수 있다.

도 5의 동작을 살펴보면, 501은 도 4의 레벨 시프터(320)가 타이밍 컨트롤러(340)로부터 인가된 신호에 따라 GIP 구동 회로(220)에 인가하는 신호선들의 타이밍도의 예시이다. 앞서 301, 302와 같이 스캔 신호 및 센스 신호 별로 3개의 신호인 VST와 ON_CLK, OFF_CLK이 레벨 시프터(320)에 입력된다. 그리고 레벨 시프터(320)는 6개의 신호(스타트/리셋 펄스 신호와 4개의 클럭 신호)를 생성한다. 신호의 구별을 위하여 타이밍 컨트롤러(340)에서 출력되는 신호인 502 영역의 VST를 VST(t)라고 지시한다. 도 4의 TSC_VST 또는 TSE_VST가 VST(t)의 일 실시예가 된다. 타이밍 컨트롤러(340)는 VST(t)와 ON_CLK를 특정한 로직레벨, 예를 들어 하이(high)로 설정하면 레벨 시프터(320)는 511과 같이 미리 설정된 로직레벨의 신호, 예를 들어 스타트 펄스 신호를 생성한다. 타이밍 컨트롤러(340)가 VST(t)와 OFF_CLK를 특정한 로직레벨, 예를 들어 하이(high)로 설정할 경우 레벨 시프터(320)는 512와 같이 리셋 펄스 신호를 생성한다.

그리고 타이밍 컨트롤러(340)가 ON_CLK과 OFF_CLK을 인가하면, 레벨 시프터(320)는 ON_CLK의 특정한 변환 에지, 예를 들어 상승 에지(rising edge)에서 GCLK1~GCLK4 중 순서에 따라 클럭 신호를 상승시킨다. 또한, 레벨 시프터(320)는 OFF_CLK의 특정한 변환 에지, 예를 들어 하강 에지(falling edge)에서 GCLK1~GCLK4 중 순서에 따라 클럭 신호를 하강시킨다. 예를 들어, 515의 GCLK1은 ON_CLK의 상승 에지(525)에서 하이로 인가되며 OFF_CLK의 하강 에지(526)에서 로우(low)로 인가된다. GCLK1이 하강하면 그 다음 순서인 GCLK2가 ON_CLK의 상승 에지에서 하이로 인가되며 OFF_CLK의 하강 에지에서 로우로 인가된다. ON_CLK와 OFF_CLK의 변환 에지가 상승 또는 하강에서 레벨 시프터에서 생성한 클럭 신호의 상승 또는 하강은 다양하게 조합되어 적용될 수 있으며, 본 발명은 특정한 에지 신호에 한정되지 않는다.

도 4 및 도 5와 도 2를 비교하면, 도 2의 타이밍 컨트롤러(140)에서 VST / GCLK1 / GCLK2 / GCLK3 / GCLK4 / RST로 출력하는 신호선의 구성이 도 4의 타이밍 컨트롤러(340)에서는 VST / ON_CLK / OFF_CLK으로 출력한다. 그리고 본 발명의 실시예에 의한 도 4의 시프트 레지스터(320)에서 타이밍 컨트롤러(340)로부터 수신한 세 종류의 신호를 이용하여 GIP 패널 구동에 필요한 신호를 생성하여 GIP 구동 회로(220)으로 전송한다. 또한, 종래의 레벨 시프터(Level Shifter)에 복잡하지 않은 게이트 로직(Gate Logic)을 구현하여 신호선을 줄일 수 있다.

보다 상세히, 도 4의 구성에서 레벨 시프터(320)는 스캔 신호선과 센스 신호선 각각 3개를 통하여 타이밍 컨트롤러(340)로부터 신호를 수신하여, 이를 각각 스캔 신호선 6개 및 센스 신호선 6개로 GIP 구동회로(220)에 전달한다. GIP 구동회로(220)에 인가되어야 하는 클럭(GCLK1~4)의 수가 4 이상 늘어나는 경우에도 도 5에서 살펴본 바와 같이 클럭을 순차적으로 하이/로우로 만들어주는 ON_CLK와 OFF_CLK 두 개의 신호선을 이용하여 다수의 클럭을 생성할 수 있다. 즉, 본 발명의 일 실시예에 의하면, 표시패널의 크기가 증가하는 등 GIP 구동회로의 개수가 증가하거나, 또는 GIP 구동회로에 인가되어야 하는 클럭의 수가 늘어날 경우에도 스캔 및 센스 신호에 대해 각각 3개의 신호만을 타이밍 컨트롤러가 출력할 수 있으며, 이로 인해 레벨 시프터와 타이밍 컨트롤러 사이의 신호선을 간략히 구성할 수 있으므로 PCB와 같은 제어회로장치의 구성이 단순하여 공정상 그리고 회로의 크기를 줄일 수 있다.

도 6은 본 발명의 다른 실시예에 의한 3개의 신호선을 이용하여 GCLK1~GCLK8의 클럭을 생성하는 구조를 보여준다.

타이밍 컨트롤러(640)는 3 개의 스캔 신호선(601)과 3개의 센스 신호선(602)으로 레벨 시프터(620)와 연결되어 있다. 한편 레벨 시프터(620)는 입력된 스캔 신호 및 센서 신호 별 3 개의 신호(VST, ON_CLK, OFF_CLK)를 이용하여 8개의 클럭 신호를 생성하여 GIP 구동회로(220)으로 인가한다. 이에 대한 상세한 타이밍도를 살펴보면 도 7과 같다.

도 7은 본 발명의 실시예에 의한 도 6의 구성에서 노멀 구동시의 타이밍도를 보여주는 도면이다. 본 발명의 일 실시예에 의한 도 6의 레벨 시프터(620)로 타이밍 컨트롤러(640)가 입력한 신호와 GIP 구동 회로(220)으로 출력된 신호 사이의 관계를 살펴보면 도 7와 같다.

도 7의 동작을 살펴보면, 701은 도 6의 레벨 시프터(620)가 타이밍 컨트롤러(640)로부터 인가된 신호에 따라 GIP 구동 회로(220)에 인가하는 신호선들의 타이밍도의 예시이다. 앞서 601, 602에서는 3개의 신호인 VST(t)와 ON_CLK, OFF_CLK이 레벨 시프터(620)에 입력된다. 도 6의 TSC_VST 또는 TSE_VST가 VST(t)의 일 실시예가 된다. 그리고 레벨 시프터(620)는 701과 같이 10개의 신호(스타트/리셋 펄스 신호와 8개의 클럭 신호)를 생성한다. 타이밍 컨트롤러(640)에서 레벨 시프터(620)로 인가하는 신호인 702 영역의 스타트-리셋 펄스 신호인 VST(t), ON_CLK, OFF_CLK를 타이밍 컨트롤러(640)가 생성하면 이에 따라 레벨 시프터(620)가 701과 같이 신호를 생성하는 과정은 도 5에서 살펴본 바와 같으므로 도 5의 설명으로 대신한다.

도 5 및 도 7의 설명에서 타이밍 컨트롤러(340, 640)는 레벨 시프터(320, 620)에 3개의 신호를 인가하면, 레벨 시프터(320, 620)는 스타트/리셋 펄스 신호와 다수의 클럭 신호를 GIP 구동회로(220)으로 인가하므로, 타이밍 컨트롤러(340, 640)와 레벨 시프터(320, 620) 간의 신호선을 줄일 수 있다. 특히, 스캔 신호선과 센스 신호선이 복합적으로 구성된 PCB 구조에서 타이밍 컨트롤러(340, 640)와 레벨 시프터(320, 620) 간의 신호선이 표시패널의 크기 혹은 GIP 구동회로에 인가되어야 하는 클럭의 수와 무관하게 스캔 신호와 센스 신호를 위한 6개의 신호선이 구성되므로, 전체 회로의 복잡성과 오류를 제거할 수 있다.

본 발명을 적용할 경우, 스캔과 센스 신호를 위해 보상 구동을 하는 실시예를 살펴본다. 도 8은 본 실시예들에 따른 유기발광표시장치에서, 보상 구조를 갖는 서브픽셀 회로의 예시도이다.

도 8은 본 실시예들에 따른 유기발광표시장치(100)에서, 보상 구조를 갖는 서브픽셀 회로의 예시도이다.

도 8을 참조하면, 본 실시예들에 따른 유기발광표시장치에서, 각 서브픽셀은, 유기발광다이오드(OLED)와, 구동회로로 구성된다.

도 8에서, 보상 구조를 갖는 서브픽셀 내 구동회로는, 일 예로, 3개의 트랜지스터(구동 트랜지스터(DRT: Driving Transistor), 스위칭 트랜지스터(SWT: Switching Transistor), 센싱 트랜지스터(SENT: Sensing Transistor)와 1개의 캐패시터(스토리지 캐패시터(Cstg: Storage Capacitor))로 구성될 수 있다.

이와 같이, 3개의 트랜지스터(DRT, SWT, SENT)와 1개의 캐패시터(Cstg)를 포함하여 구성된 서브픽셀을 "3T1C 구조"를 갖는다고 한다. 유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또는 애노드 전극)으로 이루어진다. 일 예로, 유기발광다이오드(OLED)에서, 제1전극에는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드가 연결되고, 제2전극에는 기저전압(EVSS)이 인가될 수 있다. 구동 트랜지스터(DRT)는, 유기발광다이오드(OLED)로 구동 전류를 공급해주어, 유기발광다이오드(OLED)를 구동하는 트랜지스터이다.

이러한 구동 트랜지스터(DRT)는, 소스 노드 또는 드레인 노드에 해당하는 제1노드(N1 노드), 게이트 노드에 해당하는 제2노드(N2 노드)와, 드레인 노드 또는 소스 노드에 해당하는 제3노드(N3 노드)를 갖는다. 아래에서는, 설명의 편의를 위해, N1 노드를 소스 노드로, N2 노드를 게이트 노드로, N3 노드를 드레인 노드로 명명하기도 한다.

일 예로, 이러한 구동 트랜지스터(DRT)에서, N1 노드는 유기발광다이오드(OLED)의 제1전극 또는 제2전극과 전기적으로 연결될 수 있고, N3 노드는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.

도 8에서 스위칭 트랜지스터(SWT)는, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 N2 노드로 데이터전압(Vdata)을 전달해주는 트랜지스터이다. 이러한 스위칭 트랜지스터(SWT)는, 게이트 노드에 인가되는 스캔 신호(SCAN)에 의해 제어되고, 구동 트랜지스터(DRT)의 N2 노드와 데이터 라인(DL) 사이에 전기적으로 연결된다. 구동 트랜지스터(DRT)의 N1 노드와 N2 노드 사이에 스토리지 캐패시터(Cstg)가 전기적으로 연결될 수 있다.

이러한 스토리지 캐패시터(Cstg)는, 한 프레임 시간 동안 일정 전압을 유지해주는 역할을 한다. 한편, 센싱 트랜지스터(SENT)는, 게이트 노드에 인가되는 스캔 신호의 일종인 센스 신호(SENSE)에 의해 제어되고, 기준전압 라인(RVL: Reference Voltage Line)과 구동 트랜지스터(DRT)의 N1 노드 사이에 전기적으로 연결될 수 있다.

이러한 센싱 트랜지스터(SENT)는, 턴 온 되어, 기준전압 라인(RVL: Reference Voltage Line)을 통해 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 N1 노드(예: 소스 노드 또는 드레인 노드)에 인가해줄 수 있다.

또한, 센싱 트랜지스터(SENT)는, 구동 트랜지스터(DRT)의 N1 노드의 전압을 기준전압 라인(RVL)과 전기적으로 연결된 아날로그 디지털 컨버터(ADC)에 의해 센싱되도록 해주는 역할을 한다. 이러한 센싱 트랜지스터(SENT)의 역할은, 구동 트랜지스터(DRT)의 고유 특성치(문턱전압, 이동도)에 대한 보상 기능과 관련된 것이다.

이와 관련하여, 각 서브픽셀 내 구동 트랜지스터(DRT) 간의 고유 특성치(문턱전압, 이동도)에 대한 편차가 발생하면, 각 서브픽셀 간의 휘도 편차가 발생하여 화질을 떨어뜨릴 수 있다.

따라서, 각 서브픽셀 내 구동 트랜지스터(DRT)의 고유 특성치(문턱전압, 이동도)를 센싱하여, 구동 트랜지스터(DRT) 간의 고유 특성치(문턱전압, 이동도)를 보상해줌으로써, 휘도 균일도를 높여줄 수 있다.

구동 트랜지스터(DRT)의 고유 특성치를 보상하기 위해, 스캔신호와 센스신호 간의 일 실시예를 살펴보면 도 9와 같다.

도 9는 본 발명의 일 실시예에 의한 센싱 신호선에 인가되는 신호의 특징을 보여주는 도면이다. 910은 구동 트랜지스터(DRT)의 소스 노드에 Vref 신호를 인가하기 위한 센싱 트랜지스터(SENT)를 온 시키는 신호이다. 915는 구동 트랜지스터(DRT)의 소스 노드의 플로팅을 위해 센싱 트랜지스터(SENT)를 오프시키는 신호이다. 920은 구동 트랜지스터(DRT)의 소스 노드 전압 센싱을 위해 센싱 트랜지스터(SENT)를 온 시키는 신호이다. 도 9의 센싱 신호는 센싱을 위한 일 실시예에 해당하며 본 발명이 이에 한정되는 것은 아니다.

도 10은 본 발명의 일 실시예에 의한 타이밍 컨트롤러에서 생성되는 신호와 레벨 시프터에서 GIP 구동회로에 인가하기 위한 신호 간의 관계를 보여주는 타이밍도이다. 스캔신호 부분의 동작은 앞서 살펴보았다. 보상 과정에서 센스 신호의 관계를 살펴보면, 타이밍 컨트롤러에서 TSE_VST를 하이로 하고 SE_ON_CLK를 하이 신호로 인가하면 레벨 시프터는 1002의 SE_VST가 하이로 인가된다. 그리고 레벨 시프터가 SE_GCLK1~ SE_GCLK4에 순서대로 하이 및 로우를 제공하기 위해 타이밍 컨트롤러는 SE_ON_CLK를 상승시키고, SE_OFF_CLK를 하강시키는 과정을 진행한다. SE_GCLK1~ SE_GCLK4의 신호를 보다 상세히 살펴보면, 매 SE_GCLK#은 스캔 신호의 SC_GCLK1~ SC_GCLK4 중 해당되는 SC_GCLK #1가 하이인 동안 두 번 상승하게 되는데, 도 9에서 살펴본 바와 같이, 첫번째 상승에서는 구동 트랜지스터의 소스노드에 Vref를 인가하기 위해 센스 트랜지스터를 온시키며, 그 다음 오프는 구동 트랜지스터의 소스 노드의 플로팅을 위해 센스 트랜지스터를 오프시키며, 다음으로 구동 트랜지스터의 소스 노드 전압 센싱을 위해 센스 트랜지스터를 온 시키는 과정으로 되어 있다.

도 10 및 앞서 도 5와 도 7에서 살펴본 바와 같이, 스타트-리셋과 온클럭, 오프클럭을 결합시켜 레벨 시프터에서 게이트 드라이버 측으로 스캔 신호 또는 센스 신호를 위한 스타트 펄스 신호와 리셋 펄스 신호를 인가하도록 할 수 있다. 본 발명의 구성을 보다 다양하게 적용할 경우, 스타트-리셋과 온클럭에 제1로직레벨(하이 또는 로우)의 신호가 타이밍 컨트롤러에서 레벨 시프터로 출력되면, 레벨 시프터의 출력핀 중 스타트 펄스를 제어하는 출력핀에서 제2로직레벨의 스타트 펄스 신호를 출력한다. 또한 스타트-리셋과 오프클럭에 제1로직레벨의 신호가 타이밍 컨트롤러에서 레벨 시프터로 출력되면, 레벨 시프터의 출력핀 중 리셋 펄스를 제어하는 출력핀에서 제2로직레벨(하이 또는 로우)의 리셋 펄스 신호를 출력한다. 물론 반드시 스타트 펄스 신호와 리셋 펄스 신호를 인가함에 있어서 반드시 같은 로직레벨의 신호를 타이밍 컨트롤러가 레벨 시프터에 인가할 필요는 없으며 이는 구성에 따라 다양하게 정해질 수 있다. 도 5, 7, 10을 통하여 타이밍 컨트롤러는 세 개의 신호인 스타트-리셋, 온클럭, 오프클럭을 조합하여 스타트 펄스 신호와 리셋 펄스 신호를 인가한다. 뿐만 아니라, 스타트 펄스 신호 및 리셋 펄스 신호뿐만 아니라, 레벨 시프터에서 GIP로 제공하는 클럭 신호 역시 온클럭과 오프클럭을 조합하여 생성할 수 있으므로, 타이밍 컨트롤러와 레벨 시프터 간의 신호선은 스캔 신호에 대해 3개, 센스 신호에 대해 3개를 구비할 수 있다. 또한, 표시패널이 대면적이 되어 생성해야 하는 클럭의 종류가 증가하여도 본 발명의 실시예를 적용할 경우 온클럭 및 오프클럭으로 커버할 수 있으므로 타이밍 컨트롤러와 레벨 시프터 사이의 신호선은 그대로 유지하여 인쇄회로기판의 라우터빌리티를 고정으로 유지할 수 있으며, 이로 인한 인쇄회로기판의 구성이 표시패널의 증가에 영향을 받지 않도록 설계할 수 있어 인쇄회로기판의 오류 가능성을 낮출 뿐만 아니라 범용적인 인쇄회로기판을 생산하여 비용을 절감할 수 있다.

이러한 구성과 관련하여 타이밍 컨트롤러와 레벨 시프터 간의 GCLK 신호의 관계를 확대하여 살펴보면 도 11과 같다.

도 11은 본 발명의 일 실시예에 의한 타이밍 컨트롤러에서 레벨 시프터로 인가하는 4개의 클럭 신호의 조합에 의해 스캔 신호와 센스 신호의 인가를 보여주는 도면이다. 타이밍 컨트롤러가 SC_ON_CLK를 1101과 같이 상승시키면 레벨 시프터는 SC_GCLK1을 하이로 인가한다. 그리고 타이밍 컨트롤러가 SC_OFF_CLK를 1102과 같이 하강시키면 레벨 시프터는 SC_GCLK1을 로우로 인가한다. 한편, 타이밍 컨트롤러는 SC_ON_CLK를 1101과 같이 상승시킨 후, SC_OFF_CLK를 1102과 같이 하강시키기 까지의 구간동안, 보상을 위해 SE_GCLK1을 하이/로우 신호를 인가한다. 보다 상세히, 타이밍 컨트롤러는 구동 트랜지스터의 소스노드에 Vref를 인가하기 위해 센스 트랜지스터를 온시키기 위해 1111과 같이 SE_ON_CLK을 상승시킨다. 그 결과 레벨 시프터는 SE_GCLK1을 하이로 인가한다. 그리고 센스 구동 트랜지스터의 소스 노드의 플로팅을 위해 센스 트랜지스터를 오프시키기 위해 타이밍 컨트롤러는 1112와 같이 SE_OFF_CLK를 상승 후 하강시킨다. 그 결과 SE_OFF_CLK의 하강 에지에서 레벨 시프터는 SE_GCLK1에 로우를 인가한다. 그리고 구동 트랜지스터의 소스 노드 전압 센싱을 위해 센스 트랜지스터를 온 시키기 위해 타이밍 컨트롤러는 1121과 같이 SE_ON_CLK을 상승시킨다. 그 결과 레벨 시프터는 SE_GCLK1을 하이로 인가한다. 마지막으로 타이밍 컨르롤러는 1122와 같이 SE_OFF_CLK를 상승 후 하강시킨다. 그 결과 SE_OFF_CLK의 하강 에지에서 레벨 시프터는 SE_GCLK1에 로우를 인가한다. 도 11과 같이 스캔 신호가 특정한 로직레벨로 인가되도록 스캔 신호를 위한 온클럭 신호가 상승 에지 신호를 인가한 후, 다음으로 온클럭을 상승 에지 신호로 인가하기 전에, 센스 신호를 위한 온클럭 신호에 대해 2회 상승시킬 경우, 레벨 시프터는 GIP에 구동 트랜지스터의 문턱 전압을 센싱하도록 신호를 인가할 수 있다.

도 11에서 제1신호인 스캔 신호를 위한 온 클럭 신호간의 간격 또는 오프 클럭 신호간의 간격은 제2신호인 센스 신호를 위한 온 클럭 신호간의 간격 또는 오프 클럭 신호간의 간격 보다 길다. 즉, SC_ON_CLK가 상승한 에지 간의 간격인 1105는 SE_ON_CLK가 상승한 에지 간의 간격인 1115 보다 길다. 이는 스캔 신호를 위한 클럭이 하이인 동안 센스 신호를 위한 클럭이 다수 인가됨을 의미한다.

도 10 및 도 11에서 보상 구동의 경우, 스캔/센스 신호의 파형이 나타나며 GIP 구동 회로로 도 10의 1001, 1002가 인가된다. GIP 구동 회로로 인가될 신호가 표시패널의 크기의 증가 등으로 인해 GCLK의 숫자가 증가하여도 본 발명과 같이 타이밍 컨트롤러와 레벨 시프터 간에는 6개의 신호선으로 출력할 수 있다.

도 12는 본 발명의 실시예와 종래의 기술을 비교한 도면이다. 종래의 기술을 적용할 경우, 타이밍 컨트롤러(1201)와 레벨 시프트(1202) 간의 신호선은 표시패널의 GIP 구동회로에 인가되는 신호선에 비례하여 증가한다. 특히, 표시패널의 크기가 커지면서 GCLK의 수 또는 게이트 드라이버의 수가 증가할 경우, 레벨 시프터(1202)에서 생성해야 하는 신호의 수가 증가하면서 동시에 타이밍 컨트롤러(1201)에서 출력해야 하는 신호의 수도 증가하게 된다. 그러나 본 발명을 적용할 경우, 타이밍 컨트롤러(1211)와 레벨 시프트(1212) 간의 신호선은 표시패널의 GIP 구동회로에 인가되는 신호선에 무관하게 6개의 신호선을 유지할 수 있으므로, 이에 따라 타이밍 컨트롤러(1211)와 레벨 시프터(1212) 간의 라우팅이 간소하게 정의될 수 있다.

도 13은 본 발명의 일 실시예에 의한 제어회로장치의 구성을 보여주는 도면이다. 타이밍 컨트롤러(1340)의 구성을 살펴보면, 레벨 시프터(1320)에 제1신호를 위한 3개의 제1신호 출력핀으로 1351, 1352, 1353이 있다. 제1신호가 스캔 신호인 경우 SC_VST(1351), SC_ON_CLK(1352), SC_OFF_CLK(1353)가 될 수 있다. 또한, 제2신호를 위한 3개의 제2신호 출력핀으로 1361, 1362, 1363이 있다. 제2신호가 센스 신호인 경우 SE_VST(1361), SE_ON_CLK(1362), SE_OFF_CLK(1363)가 될 수 있다. 레벨 시프터(1320)는 전술한 타이밍 컨트롤러(1340)의 출력핀으로부터 신호를 수신하는 입력핀이 각각 1301, 1302, 1303, 1311, 1312, 1313이 있다. 그리고 레벨 시프터(1320)는 게이트 드라이버 쪽으로 신호를 출력하는 출력핀이 구성된다. 상세하게, 제1신호를 위한 스타트 펄스 신호를 인가하는 출력핀(1321)과 리셋 펄스 신호를 인가하는 출력핀(1323), 그리고 제1신호를 위한 M개의 클럭 신호를 인가하는 M개의 출력핀(1322a, ..., 1322m)이 있다. 또한, 제2신호를 위한 스타트 펄스 신호를 인가하는 출력핀(1331)과 리셋 펄스 신호를 인가하는 출력핀(1333), 그리고 제1신호를 위한 M개의 클럭 신호를 인가하는 M개의 출력핀(1332a, ..., 1332n)이 있다.

본 발명을 적용할 경우 GIP 신호를 줄일 수 있으며, 이를 OLED와 같은 표시장치의 GIP 구동회로에 적용할 수 있다. 또한, 이를 통해 타이밍 컨트롤러의 출력 핀수를 절감하고 제어회로장치인 PCB의 라우터빌리티(Routability)를 확보하는 효과를 제공한다. 뿐만 아니라, 타이밍 컨트롤러의 출력핀수를 감소시키므로 패캐지 사이즈를 감소시킬 수 있다. 또한, 본 발명은 레벨 시프터에서 출력하는 신호에 변화가 없으므로, 다양한 표시장치를 구성하는 게이트 드라이버의 설계 변경 없이 본 발명을 적용하여 개발 단가 및 비용을 절감시킬 수 있다. 본 발명의 일 실시예에 의한 타이밍 컨트롤러에서 출력하는 두 종류의 신호는 일반 구동(normal driving)과 보상 구동을 제어하는 신호선으로 앞서 살펴본 스캔 및 센스 신호가 될 수 있다. 본 발명에서는 타이밍 컨트롤러는 두 개의 온클럭 및 오프클럭 신호의 상승 및 하강 에지 타이밍을 이용하여 다수의 클럭을 생성할 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

110: 표시패널
120: 데이터 드라이버
130, 220: 게이트 드라이버
140, 340, 640, 1340: 타이밍 컨트롤러
200, 300, 1300: 제어회로장치
210, 320, 620, 1320: 레벨 시프터

Claims

제1신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 M(M은 1이상의 자연수)개의 클럭 신호를 표시패널의 게이트 드라이버에 인가하기 위한 M+2개의 출력핀과, 제2신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 N(N은 1이상의 자연수)개의 클럭 신호를 상기 게이트 드라이버에 인가하기 위한 N+2개의 출력핀을 포함하는 레벨 시프터; 및
상기 레벨 시프터에 상기 제1신호를 위한 3개의 제1신호 출력핀과 상기 제2신호를 위한 3개의 제2신호 출력핀을 포함하는 타이밍 컨트롤러를 포함하고,
상기 3개의 제1신호 출력핀은 상기 레벨 시프터에 제1신호를 위한 온클럭 및 제1신호를 위한 오프클럭을 인가하고,
상기 3개의 제2신호 출력핀은 상기 레벨 시프터에 제2신호를 위한 온클럭 및 제2신호를 위한 오프클럭을 인가하며,
상기 제1신호를 위한 온클럭에 포함된 펄스들 간의 간격은, 상기 제2신호를 위한 온클럭에 포함된 펄스들 간의 간격보다 크고,
상기 제1신호를 위한 오프클럭에 포함된 펄스들 간의 간격은, 상기 제2신호를 위한 오프클럭에 포함된 펄스들 간의 간격보다 크며,
상기 제1신호를 위한 온클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 M개의 클럭 신호 중 어느 하나의 클럭 신호를 상승시키는 신호이고,
상기 제1신호를 위한 오프클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 M개의 클럭 신호 중 어느 하나의 클럭 신호를 하강시키는 신호이며,
상기 제2신호를 위한 온클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 N개의 클럭 신호 중 어느 하나의 클럭 신호를 상승시키는 신호이고,
상기 제2신호를 위한 오프클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 N개의 클럭 신호 중 어느 하나의 클럭 신호를 하강시키는 신호이며,
상기 표시패널에 배치된 다수의 화소들 각각은, 상기 제1신호가 인가되는 제1 트랜지스터 및 상기 제2신호가 인가되는 제2 트랜지스터를 포함하는 제어회로장치.
제1항에 있어서,
상기 타이밍 컨트롤러의 제1신호 출력핀은 상기 레벨 시프터에 제1신호를 위한 스타트-리셋을 인가하며,
상기 타이밍 컨트롤러의 제2신호 출력핀은 상기 레벨 시프터에 제2신호를 위한 스타트-리셋을 인가하는 제어회로장치.
제2항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 상기 스타트-리셋과 상기 온클럭 또는 오프클럭에 제1로직레벨의 신호가 인가되면, 상기 레벨 시프터의 상기 스타트 펄스 신호를 위한 출력핀 또는 상기 리셋 펄스 신호를 위한 출력핀에 제2로직레벨의 신호가 인가되는 제어회로장치.
제2항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 온클럭의 로직레벨이 제1변환에지인 경우 상기 레벨 시프터의 상기 제1신호를 위한 상기 M개의 클럭 신호 또는 상기 제2신호를 위한 상기 N개의 클럭 신호 중 어느 하나 이상이 상승 또는 하강하는 제어회로장치.
제 4항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 오프클럭의 로직레벨이 제2변환에지인 경우 상기 레벨 시프터의 상기 제1신호를 위한 상기 M개의 클럭 신호 또는 상기 제2신호를 위한 상기 N개의 클럭 신호 중 어느 하나 이상이 하강 또는 상승하는 제어회로장치.
제2항에 있어서,
상기 제1신호는 상기 표시패널 내의 박막 트랜지스터에 인가되는 스캔 신호를 제어하는 신호이며,
상기 제2신호는 상기 박막 트랜지스터의 전압 센싱을 위한 센싱 신호이며,
상기 타이밍 컨트롤러는
제1신호를 위한 온클럭 또는 오프클럭을 1회 인가하는 구간 동안 상기 제2신호를 위한 온클럭 또는 오프클럭을 2회 인가하는 제어회로장치.
제1 게이트 라인, 제2 게이트 라인 및 데이터 라인이 배치되고, 박막 트랜지스터로 제어되는 다수의 화소들을 포함하는 표시영역과, 상기 게이트 라인 각각에 제1신호 및 제2신호를 제공하기 위한 게이트 드라이버가 위치하는 비표시 영역이 있는 표시패널;
제1신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 M개의 클럭 신호를 상기 게이트 드라이버에 인가하기 위한 M+2개의 출력핀과, 제2신호를 위한 스타트 펄스 신호 및 리셋 펄스 신호와 N개의 클럭 신호를 상기 게이트 드라이버에 인가하기 위한 N+2개의 출력핀을 포함하는 레벨 시프터; 및
상기 레벨 시프터에 상기 제1신호를 위한 3개의 제1신호 출력핀과 상기 제2신호를 위한 3개의 제2신호 출력핀을 포함하는 타이밍 컨트롤러를 포함하고,
상기 3개의 제1신호 출력핀은 상기 레벨 시프터에 제1신호를 위한 온클럭 및 제1신호를 위한 오프클럭을 인가하고,
상기 3개의 제2신호 출력핀은 상기 레벨 시프터에 제2신호를 위한 온클럭 및 제2신호를 위한 오프클럭을 인가하며,
상기 제1신호를 위한 온클럭에 포함된 펄스들 간의 간격은, 상기 제2신호를 위한 온클럭에 포함된 펄스들 간의 간격보다 크고,
상기 제1신호를 위한 오프클럭에 포함된 펄스들 간의 간격은, 상기 제2신호를 위한 오프클럭에 포함된 펄스들 간의 간격보다 크며,
상기 제1신호를 위한 온클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 M개의 클럭 신호 중 어느 하나의 클럭 신호를 상승시키는 신호이고,
상기 제1신호를 위한 오프클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 M개의 클럭 신호 중 어느 하나의 클럭 신호를 하강시키는 신호이며,
상기 제2신호를 위한 온클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 N개의 클럭 신호 중 어느 하나의 클럭 신호를 상승시키는 신호이고,
상기 제2신호를 위한 오프클럭에 포함된 펄스들은 상기 레벨 시프터에서 출력되는 상기 N개의 클럭 신호 중 어느 하나의 클럭 신호를 하강시키는 신호이며,
상기 다수의 화소들 각각은, 상기 제1 게이트 라인과 전기적으로 연결된 제1 트랜지스터 및 상기 제2 게이트 라인과 전기적으로 연결된 제2 트랜지스터를 포함하는 표시장치.
제7항에 있어서,
상기 타이밍 컨트롤러의 제1신호 출력핀은 각각 상기 레벨 시프터에 제1신호를 위한 스타트-리셋을 인가하며,
상기 타이밍 컨트롤러의 제2신호 출력핀은 각각 상기 레벨 시프터에 제2신호를 위한 스타트-리셋을 인가하는 표시장치.
제8항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 상기 스타트-리셋과 상기 온클럭 또는 오프클럭에 제1로직레벨의 신호가 인가되면, 상기 레벨 시프터의 상기 스타트 펄스 신호를 위한 출력핀 또는 상기 리셋 펄스 신호를 위한 출력핀에 제2로직레벨의 신호가 인가되는 표시장치.
제8항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 온클럭의 로직레벨이 제1변환에지인 경우 상기 레벨 시프터의 상기 제1신호를 위한 상기 M개의 클럭 신호 또는 상기 제2신호를 위한 상기 N개의 클럭 신호 중 어느 하나 이상이 상승 또는 하강하는 표시장치.
제 10항에 있어서,
상기 타이밍 컨트롤러의 상기 제1신호 출력핀 또는 상기 제2신호 출력핀의 오프클럭의 로직레벨이 제2변환에지인 경우 상기 레벨 시프터의 상기 제1신호를 위한 상기 M개의 클럭 신호 또는 상기 제2신호를 위한 상기 N개의 클럭 신호 중 어느 하나 이상이 하강 또는 상승하는 표시장치.
제8항에 있어서,
상기 제1신호는 상기 박막 트랜지스터에 인가되는 스캔 신호를 제어하는 신호이며,
상기 제2신호는 상기 박막 트랜지스터의 전압 센싱을 위한 센싱 신호이며,
상기 타이밍 컨트롤러는
제1신호를 위한 온클럭 또는 오프클럭을 1회 인가하는 구간 동안 상기 제2신호를 위한 온클럭 또는 오프클럭을 2회 인가하는 표시장치.