KR20210045034A

KR20210045034A - 표시장치, 표시패널 및 게이트 구동 회로

Info

Publication number: KR20210045034A
Application number: KR1020190128270A
Authority: KR
Inventors: 구형준; 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-10-16
Filing date: 2019-10-16
Publication date: 2021-04-26
Also published as: KR102591850B1

Abstract

본 발명의 실시예들은, 표시장치, 표시패널 및 게이트 구동 회로에 관한 것으로서, 더욱 상세하게는, 각기 다른 N개의 서브픽셀 라인을 포함하는 M개의 클러스터와 각각 대응되며 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함하는 M개의 게이트 구동 유닛에서, 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 이용하여 클러스터 구동을 수행함으로써, 클럭신호 개수(클럭신호의 상 개수)를 줄여주고, 이를 통해, 클럭배선 개수를 줄여주고 베젤 사이즈를 작게 해줄 수 있다.

Description

표시장치, 표시패널 및 게이트 구동 회로{DISPLAY DEVICE, DISPLAY PANEL, AND GATE DRIVING CIRCUIT}

본 발명의 실시예들은 표시장치, 표시패널 및 게이트 구동 회로에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 표시장치는 다수의 데이터 라인과 다수의 게이트 라인이 연결된 다수의 서브픽셀이 배치된 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로 등을 포함할 수 있다.

표시장치의 게이트 구동 회로는 서로 다른 상을 갖는 클럭신호들을 이용하여, 게이트 신호를 생성하여 게이트 라인들로 출력한다. 따라서, 표시패널에는 게이트 구동 회로로 클럭신호들을 전달하기 위한 클럭배선들이 배치된다.

표시장치는 구동이 복잡해지거나 필요한 기능(예: 보상 등)이 추가되는 경우, 필요한 클럭신호의 상이 더욱더 많아져야만 한다. 이로 인해, 표시패널에 배치되는 클럭배선들의 개수도 증가하게 되어, 베젤 사이즈가 커지는 문제점이 있어왔다.

본 발명의 실시예들은, 클럭신호 개수(클럭신호의 상 개수)를 줄여주고, 이를 통해, 클럭배선 개수를 줄여주고 베젤 사이즈를 작게 해줄 수 있는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

또한, 본 발명의 실시예들은, 구동이 복잡해지거나 필요한 기능(예: 보상 등)이 추가되는 경우, 클럭신호 개수(클럭신호의 상 개수)를 줄여주면서도 정상적인 구동을 가능하게 하는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

또한, 본 발명의 실시예들은, 디스플레이 구동 중에 충분한 센싱 시간을 확보해줄 수 있는 클러스터 구동을 수행하는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

일 측면에서, 본 발명의 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 데이터 구동 회로 및 게이트 구동 회로를 제어하는 컨트롤러를 포함하는 표시장치를 제공할 수 있다.

다수의 서브픽셀은 M개의 클러스터로 그룹화되고, M(M≥2)개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, M개의 클러스터 각각에 포함된 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광할 수 있다.

게이트 구동 회로는, M개의 클러스터와 대응되는 M개의 게이트 구동 유닛과, M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함할 수 있다. M개의 게이트 구동 유닛 각각은 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함할 수 있다.

M개의 게이트 구동 유닛은, M개의 클러스터 중 (i-1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i-1)번째 게이트 구동 유닛과, M개의 클러스터 중 i번째 클러스터에 배치된 게이트 라인들을 구동하는 i번째 게이트 구동 유닛과, M개의 클러스터 중 (i+1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i+1)번째 게이트 구동 유닛을 포함할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, i번째 게이트 구동 유닛 및 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력하되, i번째 게이트 구동 유닛으로 중간 캐리신호를 i번째 게이트 구동 유닛의 리셋 신호로서 출력하고, (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 (i+1)번째 게이트 구동 유닛의 셋 신호로서 출력할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, i번째 게이트 구동 유닛 및 (i+1)번째 게이트 구동 유닛으로부터 캐리신호를 입력 받을 수 있다. 이 경우, i번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 중간 스테이지 회로의 셋 신호이고, (i+1)번째 게이트 구동 유닛으로부터 입력되는 캐리신호는를 중간 스테이지 회로의 리셋 신호일 수 있다.

이와 다르게, i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, (i-1)번째 게이트 구동 유닛과 i번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 셋 신호로서 입력 받고, (i+1)번째 게이트 구동 유닛과 다음의 (i+2)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 리셋 신호로서 입력 받을 수 있다.

다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치되며, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀과, 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치되며, 다수의 게이트 라인과 연결되는 게이트 구동 회로를 포함하는 표시패널을 제공할 수 있다.

게이트 구동 회로는, M개의 클러스터에 대응되고, 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 각각 포함하는 M개의 게이트 구동 유닛과, M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, i번째 게이트 구동 유닛 및 (i+1)번째 게이트 구동 유닛으로부터 캐리신호를 입력 받고, i번째 게이트 구동 유닛 및 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, i번째 게이트 구동 유닛으로부터 캐리신호를 중간 스테이지 회로의 셋 신호로서 입력 받고, (i+1)번째 게이트 구동 유닛으로부터 캐리신호를 중간 스테이지 회로의 리셋 신호로서 입력 받고, i번째 게이트 구동 유닛으로 중간 캐리신호를 i번째 게이트 구동 유닛의 리셋 신호로서 출력하고, (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 (i+1)번째 게이트 구동 유닛의 셋 신호로서 출력할 수 있다. 이 경우, 표시패널은 넌-액티브 영역에 배치되는 (N+4)개의 클럭배선을 더 포함할 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치되며, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀과, 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치되며, 다수의 게이트 라인과 연결되는 게이트 구동 회로를 포함하는 표시패널을 제공할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, (i-1)번째 게이트 구동 유닛과 i번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 셋 신호로서 입력 받고, (i+1)번째 게이트 구동 유닛과 다음의 (i+2)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 리셋 신호로서 입력 받을 수 있다. 이 경우, 이러한 표시패널은 넌-액티브 영역에 배치되는 (N+5)개의 클럭배선을 더 포함할 수 있다.

다수의 서브픽셀은 M개의 클러스터로 그룹화되고, M개의 클러스터 각각은 N개의 서브픽셀 라인을 포함할 수 있다. M은 2 이상의 자연수이고, N은 2이상의 자연수일 수 있다.

M개의 클러스터 각각에 포함된 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광할 수 있다.

중간 스테이지 회로의 셋 및 리셋 처리 방식에 따라, 표시패널은, 넌-액티브 영역에 배치되며 (N+4)개의 클럭신호를 게이트 구동 회로로 공급하는 (N+4)개의 클럭배선을 더 포함하거나, 넌-액티브 영역에 배치되며 (N+5)개의 클럭신호를 게이트 구동 회로로 공급하는 (N+5)개의 클럭배선을 더 포함할 수 있다.

다수의 게이트 라인은 다수의 스캔라인, 다수의 센스라인 및 다수의 발광제어라인을 포함할 수 있다.

다수의 서브픽셀 각각은, 발광소자와, 발광소자를 구동하는 구동 트랜지스터와, 스캔신호에 응답하여 구동 트랜지스터의 제1 노드와 해당 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.

다수의 서브픽셀의 전체 또는 일부는, 센스신호에 응답하여 구동 트랜지스터의 제2 노드와 해당 기준라인 간의 연결을 제어하는 센스 트랜지스터와, 발광제어신호에 응답하여 발광소자의 발광을 제어하는 발광제어 트랜지스터 중 하나 이상을 더 포함할 수 있다.

N개의 서브픽셀 라인에 배치된 센스 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 센스신호가 동시에 인가될 수 있다.

N개의 서브픽셀 라인에 배치된 발광제어 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 발광제어신호가 동시에 인가될 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 각기 다른 N(N≥2)개의 서브픽셀 라인을 포함하는 M(M≥2)개의 클러스터와 각각 대응되는 M개의 게이트 구동 유닛과, M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함하는 게이트 구동 회로를 제공할 수 있다.

M개의 게이트 구동 유닛 각각은 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함할 수 있다.

i번째 게이트 구동 유닛과 (i+1)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로는, i번째 게이트 구동 유닛으로부터 캐리신호를 중간 스테이지 회로의 셋 신호로서 입력받을 수 있다. 여기서, i번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 중간 스테이지 회로의 셋 신호이고, (i+1)번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 중간 스테이지 회로의 리셋 신호일 수 있다.

본 발명의 실시예들에 의하면, 클럭신호 개수(클럭신호의 상 개수)를 줄여주고, 이를 통해, 클럭배선 개수를 줄여주고 베젤 사이즈를 작게 해줄 수 있는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 구동이 복잡해지거나 필요한 기능(예: 보상 등)이 추가되는 경우, 클럭신호 개수(클럭신호의 상 개수)를 줄여주면서도 정상적인 구동을 가능하게 하는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 디스플레이 구동 중에 충분한 센싱 시간을 확보해줄 수 있는 클러스터 구동을 수행하는 표시장치, 표시패널 및 게이트 구동 회로를 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 게이트 구동 회로를 구성하는 게이트 구동 유닛을 간략하게 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 기본적인 구동 기간들을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치의 서브픽셀에 대한 구동 시, 서브픽셀에 인가되는 게이트 신호들을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 표시장치의 순차 구동에 대한 타이밍도다.
도 7은 본 발명의 실시예들에 따른 표시장치의 순차 구동에 필요한 클럭배선 구조를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 서브픽셀 라인들에 대한 클러스터링을 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동에 대한 타이밍도다.
도 10은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 하나의 클러스터에 인가되는 게이트 신호들을 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동에 필요한 클럭배선 구조를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동에 필요한 클럭배선 개수를 저감하기 위하여, 중간 스테이지를 갖는 게이트 구동 회로를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동에 필요한 클럭배선 개수를 저감한 구조를 나타낸 도면이다.
도 14는 도 12의 중간 스테이지를 갖는 게이트 구동 회로를 더욱 상세하게 나타낸 도면이다.
도 15는 도 14의 제1 메인 스테이지 회로를 나타낸 도면이다.
도 16은 도 14의 제2 메인 스테이지 회로를 나타낸 도면이다.
도 17은 도 14의 중간 스테이지 회로를 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 센스신호 및 발광제어신호의 공급 구조를 간략하게 나타낸 도면이다.
도 19는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 센스신호 및 발광제어신호의 다른 공급 구조를 간략하게 나타낸 도면이다.
도 20은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위하여, 중간 스테이지를 갖는 게이트 구동 회로에 공급되는 클럭신호들에 대한 클럭 타이밍도이다.
도 21은 3가지 구동 방식(순차 구동 방식, 클러스터 구동 방식, 중간 스테이지를 갖는 클러스터 구동 방식)에 따른 클럭 개수를 나타낸 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)이 배치되고, 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.

구동 회로는, 기능적으로 볼 때, 다수의 데이터라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

표시패널(110)에서 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터라인(DL)은 행(Row)으로 배치되고, 다수의 게이트라인(GL)은 열(Column)로 배치되는 것으로 가정한다.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.

예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.

또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(120)를 구성하는 하나 이상의 소스-드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스-드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 다수의 게이트라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트라인(GL)로 순차적으로 공급한다.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터라인(DL)로 공급한다.

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.

표시패널(110)에 배치된 다수의 게이트라인(GL)은 다수의 스캔라인(SCL), 다수의 센스라인(SCL) 및 다수의 발광제어라인(EML)을 포함할 수 있다. 스캔라인(SCL), 센스라인(SCL) 및 발광제어라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 센스신호, 발광제어신호)를 전달하는 배선들이다. 이하, 도 2를 참조하여 설명한다.

본 발명의 실시예들에 따른 표시장치(100)는, 백 라이트 유닛이 필요한 액정표시장치 등일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등과 같은 자발광 디스플레이일 수 있다.

본 발명의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantom Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.

도 2는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광소자(ED)와, 발광소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광소자 등일 수 있다.

발광소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.

구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.

스캔 트랜지스터(SCT)는 게이트라인(GL)의 일종인 다수의 스캔라인(SCL) 중 대응되는 스캔라인(SCL)에서 공급되는 스캔신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터라인(DL) 중 대응되는 데이터라인(DL) 간의 연결을 제어할 수 있다.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트라인(GL)의 한 종류인 스캔라인(SCL)과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되어, 해당 데이터라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

센스 트랜지스터(SENT)는, 게이트라인(GL)의 일종인 다수의 센스라인(SENL) 중 대응되는 센스라인(SENL)에서 공급되는 센스신호(SENSE)에 응답하여, 발광소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준라인(RVL) 중 대응되는 기준라인(RVL) 간의 연결을 제어할 수 있다.

센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준라인(RVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트라인(GL)의 일종인 센스라인(SENL)과 전기적으로 연결되어 센스신호(SENSE)를 인가 받을 수 있다.

센스 트랜지스터(SENT)는 턴-온 되어, 기준라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다.

센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

발광제어 트랜지스터(EMT)는 게이트라인(GL)의 일종인 다수의 발광제어라인(EML) 중에서 대응되는 발광제어라인(EML)에서 공급되는 발광제어신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동라인(DVL) 중 대응되는 구동라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동라인(DVL) 사이에 전기적으로 연결될 수 있다.

발광제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동라인(DVL)에 전기적으로 연결될 수 있다. 발광제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광제어 트랜지스터(EMT)의 게이트 노드는 게이트라인(GL)의 일종인 발광제어라인(EML)과 전기적으로 연결되어 발광제어신호(EM)를 인가 받을 수 있다.

이와 다르게, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광소자(ED) 사이에 전기적으로 연결될 수 있다.

발광제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광제어신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광제어신호(EM)에 의해 턴-오프 된다. 여기서, 발광제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.

스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.

도 2에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들(SP) 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들(SP) 중 일부는 다른 구조로 되어 있을 수도 있다.

도 3은 본 발명의 실시예들에 따른 표시장치(100)의 게이트 구동 회로(130)를 구성하는 게이트 구동 유닛(GDU: Gate Driving Unit)을 간략하게 나타낸 도면이다.

도 3을 참조하면, 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위하여 다수의 게이트 구동 유닛(GDU)을 포함할 수 있다.

도 3을 참조하면, 기본적으로, 다수의 게이트 구동 유닛(GDU) 각각은 적어도 하나의 로직(LOGIC)과 적어도 하나의 출력 버퍼(OUT_BUF)를 포함할 수 있다.

각 출력 버퍼(OUT_BUF)는 턴-온 동작이 교번하는 풀-업 트랜지스터(Tu)와 풀-다운 트랜지스터(Td)를 포함한다.

풀-업 트랜지스터(Tu)의 드레인 노드(또는 소스 노드)에는 클럭신호(CLK)가 인가되고, 풀-업 트랜지스터(Tu)의 소스 노드(또는 드레인 노드)는 출력 노드(Nout)와 전기적으로 연결되고, 풀-업 트랜지스터(Tu)의 게이트 노드는 로직(LOGIC)에 의해 제어되는 Q 노드이다.

풀-다운 트랜지스터(Td)의 드레인 노드(또는 소스 노드)에는 베이스 전압(예: 저전위 전압, 턴-오프 레벨 전압, 그라운드 전압, 또는 VSS 전압이라고도 함)가 인가되고, 풀-다운 트랜지스터(Td)의 소스 노드(또는 드레인 노드)는 출력 노드(Nout)와 전기적으로 연결되고, 풀-다운 트랜지스터(Td)의 게이트 노드는 로직(LOGIC)에 의해 제어되는 QB 노드이다.

Q 노드와 QB 노드는 전압 상태가 서로 반대이다. 예를 들어, Q 노드가 하이 레벨 전압이면, QB 노드는 로우 레벨 전압이다. Q 노드가 로우 레벨 전압이면, QB 노드는 하이 레벨 전압이다.

Q 노드의 하이 레벨 전압(또는 로우 레벨 전압)에 따라, 풀-업 트랜지스터(Tu)가 턴-온 상태인 경우, 풀-다운 트랜지스터(Td)는 QB 노드의 로우 레벨 전압(또는 하이 레벨 전압)에 따라 턴-오프 상태이다. Q 노드의 로우 레벨 전압(또는 하이 레벨 전압)에 따라, 풀-업 트랜지스터(Tu)가 턴-오프 상태인 경우, 풀-다운 트랜지스터(Td)는 QB 노드의 하이 레벨 전압(또는 로우 레벨 전압)에 따라 턴- 온 상태이다.

출력 노드(Nout)는 스캔라인(SCL), 센스라인(SENL) 및 발광제어라인(EML) 중 하나와 전기적으로 연결될 수 있다.

풀-업 트랜지스터(Tu)가 턴-온 상태이면, 풀-업 트랜지스터(Tu)에 인가되는 클럭신호(CLK)를 출력 노드(Nout)으로 출력된다. 출력 노드(Nout)로 출력되는 클럭신호(CLK)는 턴-온 레벨 전압을 갖는 스캔신호(SCL), 센스신호(SENSE) 및 발광제어신호(EM) 중 하나일 수 있다.

풀-다운 트랜지스터(Td)가 턴-온 상태이면, 풀-다운 트랜지스터(Td)에 인가되는 베이스 전압(VSS)가 출력 노드(Nout)으로 출력된다. 출력 노드(Nout)로 출력되는 베이스 전압(VSS)은 턴-오프 레벨 전압을 갖는 스캔신호(SCL), 센스신호(SENSE) 및 발광제어신호(EM) 중 하나일 수 있다.

로직(LOGIC)은 Q 노드와 QB 노드 각각의 전압을 제어하기 위한 회로로서, 둘 이상의 트랜지스터(스위치 소자) 등을 포함할 수 있다. 로직(LOGIC)은 셋 신호(VST)를 입력 받아, 해당 게이트 구동 유닛(GDU)의 동작을 세팅(Setting) 하고, 리셋 신호(VRST)를 입력 받아, 해당 게이트 구동 유닛(GDU)의 동작을 리셋(Reset)할 수 있다. 로직(LOGIC)은 Q 노드와 QB 노드 각각의 전압을 제어하기 위하여, 별도의 전원을 입력 받을 수도 있다.

도 4는 본 발명의 실시예들에 따른 표시장치(100)의 기본적인 구동 기간들을 나타낸 도면이고, 도 5는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)에 대한 구동 시, 서브픽셀(SP)에 인가되는 게이트 신호들(SCAN, SENSE, EM)을 나타낸 도면이다.

도 4를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)의 기본적인 구동 기간들은, 센싱 기간(SENSING), 제1 홀딩 기간(HOLD1), 데이터 쓰기 기간(DW), 제2 홀딩 기간(HOLD2) 및 발광 기간(EMISSION)을 포함할 수 있다.

도 4 및 도 5를 참조하면, 센싱 기간(SENSING)은 구동 트랜지스터(DRT)의 특성치(예: 문턱전압, 이동도)를 센싱하기 위한 기간이다. 센싱 기간(SENSING)은 초기화 기간(INIT) 및 샘플링 기간(SAMP)을 포함할 수 있다.

도 5를 참조하면, 센싱 기간(SENSING) 내 초기화 기간(INIT) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스신호(SENSE)에 의해 턴-온 된다.

이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)에 센싱 구동용 데이터전압(Vdata)이 인가되고, 구동 트랜지스터(DRT)의 제2 노드(N2)에 기준전압(Vref)이 인가됨으로써, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)가 초기화 된다. 초기화 기간(INIT) 동안, 발광제어 트랜지스터(EMT)는 턴-오프 레벨 전압의 발광제어신호(EM)에 의해 턴-오프 될 수 있다.

도 5를 참조하면, 센싱 기간(SENSING) 내 샘플링 기간(SAMP) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 센스신호(SENSE)에 의해 턴-오프 된다. 그리고, 초기화 기간(INIT) 동안, 발광제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광제어신호(EM)에 의해 턴-온 될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)는 센싱 구동용 데이터전압(Vdata)이 인가된 상태이고, 구동 트랜지스터(DRT)의 제2 노드(N2)는 플로팅 된 상태이다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 부스팅 되고, 일정 시간 이후 포화(saturation) 된다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은 구동 트랜지스터(DRT)의 제1 노드(N1)의 센싱 구동용 데이터전압(Vdata)에서 구동 트랜지스터(DRT)의 문턱전압(Vth)을 뺀 전압(Vdata-Vth)에 해당한다.

도 5를 참조하면, 제1 홀딩 기간(HOLD1)은 센싱 기간(SENSING) 이후 데이터 쓰기 기간(DW)이 진행되기 전의 기간이다. 제1 홀딩 기간(HOLD1) 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제1 홀딩 기간(HOLD1) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 변동(상승)될 수 있다.

도 5를 참조하면, 데이터 쓰기 기간(DW)은, 발광소자(ED)에 흐르는 구동전류를 결정하는 기간으로서, 구동 트랜지스터(DRT)의 제1 노드(N1)에 영상 표시(다음 프레임을 위한 영상 업데이트)를 위한 데이터 전압(Vdata)이 인가되는 기간이다. 이때, 센싱 기간(SENSING)의 구동 동작으로 인해, 발광소자(ED)에 흐르는 구동전류는 구동 트랜지스터(DRT)의 문턱전압과 무관하게 결정될 수 있다. 이에 따라, 구동 트랜지스터들(DRT) 간의 문턱전압 편차에 따른 휘도 불균일이 발생하지 않는다. 따라서, 센싱 기간(SENSING)을 구동 트랜지스터들(DRT) 간의 문턱전압 편차를 보상해주는 내부 보상기간이라고도 한다.

도 5를 참조하면, 데이터 쓰기 기간(DW) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 된다. 이에 따라, 스캔 트랜지스터(SCT)는 데이터라인(DL)에 공급된 영상 표시용 데이터 전압(VDTA)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달한다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 스토리지 캐패시터(Cst)의 한 전극과 전기적으로 연결된다. 따라서, 데이터 쓰기 기간(DW) 동안, 영상 표시용 데이터 전압(VDTA)과 대응되는 전하가 스토리지 캐패시터(Cst)에 충전된다.

도 5를 참조하면, 제2 홀딩 기간(HOLD2)은 데이터 쓰기 기간(DW) 이후 발광 기간(EMISSION)이 진행되기 전의 기간이다. 제2 홀딩 기간(HOLD2) 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제2 홀딩 기간(HOLD2) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 상승한다.

구동 트랜지스터(DRT)의 제2 노드(N2)의 상승된 전압(즉, 발광소자(ED)의 제1 전극(E1)의 전압)이 일정 전압(발광소자(ED)의 제2 전극(E2)의 전압에서 발광소자(ED)의 문턱전압을 더한 전압) 이상이 되면, 발광소자(ED)가 발광하기 시작한다.

도 5를 참조하면, 발광 기간(EMISSION)은 발광소자(ED)가 실제로 발광하는 기간이다. 발광 기간(EMISSION) 동안, 발광소자(ED)가 발광할 수 있도록, 발광제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광제어신호(EM)에 의해 턴-온 된다. 이때, 발광소자(ED)의 발광 휘도는 발광소자(ED)에 흐르는 구동전류에 비례한다. 발광 기간(EMISSION)이 한 프레임 시간의 대부분을 차지할 수 있다.

도 6은 본 발명의 실시예들에 따른 표시장치(100)의 순차 구동에 대한 타이밍도다.

도 6을 참조하면, 표시패널(110)에는 다수의 서브픽셀(SP)이 매트릭스 형태로 배열된다. 따라서, 표시패널(110)에는 다수의 서브픽셀 라인(SPL1 ~ SPL8) 이 존재할 수 있다.

도 6을 참조하면, 다수의 서브픽셀 라인(SPL1 ~ SPL8)은 개별적으로 구동되고 순차적으로 구동될 수 있다. 이러한 구동 방식을 순차 구동(Sequential Driving) 또는 개별 구동이라고 한다. 즉, 순차 구동(Sequential Driving) 방식은, 서브픽셀 라인들(SPL1 ~ SPL8)을 라인-바이-라인(Line-by-Line)으로 순차적으로 구동하는 방식이다.

다수의 서브픽셀 라인(SPL1 ~ SPL8)은 센싱 기간(SENSING)이 순차적으로 진행되고, 제1 홀딩 기간(HOLD1)이 순차적으로 진행되고, 데이터 쓰기 기간(DW)이 순차적으로 진행되고, 제2 홀딩 기간(HOLD2)이 순차적으로 진행되고, 발광 기간(EMISSION)이 순차적으로 진행된다. 즉, 다수의 서브픽셀 라인(SPL1 ~ SPL8) 각각의 구동 세트(센싱, 홀딩, 데이터 쓰기, 홀딩, 발광)는 순차적으로 진행된다.

도 7은 본 발명의 실시예들에 따른 표시장치(100)의 순차 구동에 필요한 클럭배선 구조를 나타낸 도면이다.

도 7을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)가 순차 구동 방식으로 구동하는 경우, 게이트 구동을 위하여, 서로 상(Phase)이 서로 다른 많은 클럭신호들(SE_CLK1~6, SC_CLK1~6, EM_CLK1~6, CR_CLK1~6)을 게이트 구동 회로(130)로 공급하기 위한 다양한 종류의 많은 클럭 배선들(SE_CW1~6, SC_CW1~6, EM_CW1~6, CR_CW1~6)이 필요하다.

예를 들어, 센스신호(SENSE)의 생성에 필요한 6상의 센스클럭 신호(SE_CLK1~6), 스캔신호(SCAN)의 생성에 필요한 6상의 스캔 클럭신호(SC_CLK1~6), 발광제어신호(EM)의 생성에 필요한 6상의 발광제어 클럭신호(EM_CLK1~6) 및 게이트 구동 회로(130) 내 스테이지(Stage) 간의 셋(Set) 및 리셋(Reset) 등의 제어를 위한 6상의 캐리 클럭신호(CR_CLK1~6) 등이 필요할 수 있다. 즉, 순차 구동 방식의 경우, 24상의 클럭신호들(SE_CLK1~6, SC_CLK1~6, EM_CLK1~6, CR_CLK1~6)이 필요하다. 상 개수를 줄인다고 하더라도, 20개 정도의 상을 갖는 클럭신호들이 필요하다.

게이트 구동 회로(130) 내 게이트 구동의 각 스테이지(Stage)와 대응되는 각 게이트 구동 유닛(GDU)은 동작 구간인 Q 노드의 하이 레벨 전압 구간 내에 캐리신호(Carry Signal)을 출력해야 한다. 캐리신호에 의한 셋 신호 및 리셋 신호는 서로 겹치지 않아야 하기 때문에, 각 게이트 구동 유닛(GDU) 간의 Q 노드의 하이 레벨 전압 구간은 시간적인 중첩 구간이 발생한다. 따라서, 인접한 스테이지에 대응되는 게이트 구동 유닛들(GDU)은 동일한 상을 갖는 클럭신호들을 사용할 수가 없기 때문에 더욱 많은 다른 상의 클럭신호들이 필요할 수밖에 없다.

또한, 디스플레이 구동과 관계 없이 센싱 및 보상을 진행하는 외부 보상 방식에 비해, 내부 보상 방식에 따라 디스플레이 구동 중에 구동 트랜지스터(DRT)의 문턱전압을 센싱하여 보상하는 경우, 복잡한 구동 타이밍을 가져야 하기 때문에, 더욱더 많은 클럭신호들이 필요하다.

표시패널(110)은, 영상이 표시되고 다수의 서브픽셀(SP)에 배치되는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함한다.

넌-액티브 영역(N/A)에는, GIP 타입의 게이트 구동 회로(130)와, 클럭 배선들(SE_CW1~6, SC_CW1~6, EM_CW1~6, CR_CW1~6)이 배치된다.

전술한 바와 같이, 순차 구동 방식 및 내부 보상 방식에 의하면, 상당히 많은 클럭 배선들(SE_CW1~6, SC_CW1~6, EM_CW1~6, CR_CW1~6)이 넌-액티브 영역(N/A)에 배치되기 때문에, 넌-액티브 영역(N/A)에서 클럭 배선들(SE_CW1~6, SC_CW1~6, EM_CW1~6, CR_CW1~6)이 형성되는 면적이 커질 수밖에 없다. 이에 따라, 표시장치(100)의 베젤이 커질 수 있다.

한편, 각 서브픽셀(SP)의 센싱 기간(SENSING) 동안, 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 특성치(예: 문턱전압 등)를 센싱하기 위해서는, 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승하여 포화되는 시간이 필요하다. 하지만, 내부 보상 방식과 같이, 디스플레이 구동 기간 중에 센싱 기간(SENSING)이 할당되는 경우, 정상적인 센싱 동작을 위해 필요한 시간을 확보해야 하는데, 디스플레이 구동 시간 등으로 인해 센싱 시간 확보가 쉽지 않다. 이에 따라, 센싱 시간이 부족한 경우, 구동 트랜지스터(DRT)의 특성치(예: 문턱전압)가 정확하게 센싱되지 못하여, 구동 트랜지스터(DRT) 간의 특성치(예: 문턱전압) 편차를 정상적으로 보상해줄 수 없다. 이러한 센싱 시간 부족 현상은 고해상도 또는 대형 표시패널(110)에서 더욱 심할 수 있다.

전술한 바와 같이, 내부 보상 방식으로 구동 트랜지스터(DRT)의 특성치를 센싱하여 보상하는 경우, 다수의 서브픽셀 라인(SPL1 ~ SPL8)을 개별적으로 순차적으로 구동하는 경우, 센싱 기간(SENSING)을 필요한 시간만큼 확보하기가 어렵다.

따라서, 순차 구동 방식 및 내부 보상 방식에 의하면, 클럭배선 개수가 많아질 수밖에 없고, 센싱 시간 확보에 어려움이 있기 때문에, 이를 해결하기 위한 새로운 구동 방식이 필요하다.

이에 따라, 본 발명의 실시예들은 클러스터 구동(Cluster Driving) 방식을 제시한다. 클러스터 구동 방식은, 다수의 서브픽셀 라인을 하나의 클러스터(Cluster)로 묶어서 센싱 구동 및 발광 동작을 동시에 진행하는 구동 방식이다. 아래에서는, 클러스터 구동 방식에 대한 더욱 상세하게 설명한다.

도 8은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 서브픽셀 라인들(SPL #1 ~ SPL #N)에 대한 클러스터링(Clustering)을 나타낸 도면이다.

도 8을 참조하면, 클러스터 구동 방식에 의하면, 표시패널(110)에 배치된 모든 서브픽셀 라인(SPL1, SPL2, ...)에서 N(N≥2)개의 서브픽셀 라인(SPL #1 ~ SPL #N)씩 하나의 클러스터(CLST: Cluster, 블록이라고도 함)로 그룹화한다.

여기서, N은 하나의 클러스터(CLST)에 포함되는 서브픽셀 라인들(SPL #1 ~ SPL #N)의 개수로서, 클러스터 크기를 나타내는 값이다.

도 8을 참조하면, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1, CLST #2, ... , CLST #M)으로 그룹화된다. M은 2 이상의 자연수일 수 있다.

도 8을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1, SPL #2, ... , SPL #N)을 포함할 수 있다. N은 2이상의 자연수일 수 있다. N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각에는 여러 개의 서브픽셀(SP)이 배치된다.

M개의 클러스터(CLST #1 ~ CLST #M) 각각에 N개의 서브픽셀 라인들(SPL #1, SPL #2, ... , SPL #N)이 포함된 경우, 클러스터 구동을 "N-클러스터 구동 "이라고 한다.

예를 들어, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 4개의 서브픽셀 라인들(SPL #1 ~ SPL #4)이 포함된 경우, 클러스터 구동을 "4-클러스터 구동"이라고 한다. 다른 예를 들어, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 6개의 서브픽셀 라인들(SPL #1 ~ SPL #6)이 포함된 경우, 클러스터 구동을 "6-클러스터 구동"이라고 한다.

아래에서는, 설명의 편의를 위하여, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 4개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=4)을 포함하는 경우를 예로 든다. 즉, "4-클러스터 구동"을 예로 든다. M개의 클러스터(CLST #1 ~ CLST #M) 중 제1 클러스터(CLST #1) 및 제2 클러스터(CLST #2)을 예로 든다.

도 9는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동에 대한 타이밍도이고, 도 10은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 하나의 클러스터(Cluster)에 인가되는 게이트 신호들(SCAN, SENSE, EM)을 나타낸 도면이다.

도 9 및 도 10을 참조하면, 표시장치(100)는, 클러스터 구동(4-클러스터 구동) 시, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)을 정해진 절차(SENSING, HOLD1, DW, HOLD2, EMISSIOND)에 따라 구동한다. 그리고, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)의 구동이 시작된 이후, 정해진 타이밍에 따라, 제2 클러스터(CLST #2)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)의 구동이 시작될 수 있다.

일 예로, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 스캔라인(SCL)의 구동과, 제2 클러스터(CLST #2)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 스캔라인(SCL)의 구동이 중첩되지 않도록, 제1 클러스터(CLST #1)과 제2 클러스터(CLST #2)의 구동 타이밍이 제어될 수 있다.

도 9 및 도 10을 참조하면, 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 서브픽셀들(SP)의 경우, 센싱 기간(SENSING)과 발광 기간(EMISSION)은 동시에 진행되고, 데이터 쓰기 기간(DW)은 순차적으로 진행된다.

도 9 및 도 10을 참조하면, 클러스터 구동 시, 센싱 기간(SENSING) 내 초기화 기간(INIT) 동안, 게이트 구동회로(130)는, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 스캔라인(SCL)으로 턴-온 레벨 전압의 스캔신호들(SCAN #1 ~ SCAN #4)을 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 센스라인(SENL)으로 턴-온 레벨 전압의 센스신호(SENSE)를 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 발광제어라인(EML)으로 턴-오프 레벨 전압의 발광제어신호(EM)를 동시에 인가한다.

도 9 및 도 10을 참조하면, 클러스터 구동 시, 센싱 기간(SENSING) 내 샘플링 기간(SAMP) 동안, 게이트 구동회로(130)는, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 스캔라인(SCL)으로 턴-온 레벨 전압의 스캔신호들(SCAN #1 ~ SCAN #4)을 동시에 지속적으로 인가하고, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 N개의 센스라인(SENL)으로 턴-오프 레벨 전압의 센스신호(SENSE)를 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 N개의 발광제어라인(EML)으로 턴-온 레벨 전압의 발광제어신호(EM)를 동시에 인가한다.

전술한 바와 같이, 4개의 서브픽셀 라인(SPL #1 ~ SPL #4) 모두는, 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스신호(SENSE)를 동시에 인가 받는다.

센스신호(SENSE)의 공급 구조의 일 예로, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 서브픽셀들(SP) 각각은 센스 트랜지스터(SENT)를 1개씩 포함할 수 있다. 이 경우, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 센스라인(SENL)이 배치되고, 게이트 구동회로(130)는 4개의 센스라인(SENL)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스신호(SENSE)를 공급할 수 있다. 제1 클러스터(CLST #1)에 대한 센스신호(SENSE)의 공급 방식의 일 예로, 게이트 구동회로(130)는 4개의 센스신호(SENSE)를 출력할 수 있다. 게이트 구동회로(130)에서 출력된 4개의 센스신호(SENSE)는 4개의 센스라인(SENL)으로 각각 인가될 수 있다. 제1 클러스터(CLST #1)에 대한 센스신호(SENSE)의 공급 방식의 다른 예로, 게이트 구동회로(130)는 1개의 센스신호(SENSE)를 출력할 수 있다. 이 경우, 1개의 센스신호(SENSE)는 4개의 센스라인(SENL)으로 분기되어 공급될 수 있다.

센스신호(SENSE)의 공급 구조의 다른 예로, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 서브픽셀들(SP)은 컬럼 단위로 1개의 센스 트랜지스터(SENT)를 공유할 수 있다. 이 경우, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 1개의 센스라인(SENL)이 배치되고, 게이트 구동회로(130)는 1개의 센스라인(SENL)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스신호(SENSE)를 공급할 수 있다. 1개의 센스라인(SENL)에 공급된 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스신호(SENSE)는 컬럼 단위로 1개의 센스 트랜지스터(SENT)에 인가되고, 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 동일 컬럼에 배치된 서브픽셀들(SP)에 의해 공유된다.

전술한 바와 같이, 4개의 서브픽셀 라인(SPL #1 ~ SPL #4) 모두는, 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광제어신호(EM)를 동시에 인가 받는다.

발광제어신호(EM)의 공급 구조의 일 예로, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 서브픽셀들(SP) 각각은 발광제어 트랜지스터(EMT)를 1개씩 포함할 수 있다. 이 경우, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 4개의 발광제어라인(EML)이 배치되고, 게이트 구동회로(130)는 4개의 발광제어라인(EML)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광제어신호(EM)를 공급할 수 있다. 제1 클러스터(CLST #1)에 대한 발광제어신호(EM)의 공급 방식의 일 예로, 게이트 구동회로(130)는 4개의 발광제어신호(EM)를 출력할 수 있다. 게이트 구동회로(130)에서 출력된 4개의 발광제어신호(EM)는 4개의 발광제어라인(EML)으로 각각 인가될 수 있다. 제1 클러스터(CLST #1)에 대한 발광제어신호(EM)의 공급 방식의 다른 예로, 게이트 구동회로(130)는 1개의 발광제어신호(EM)를 출력할 수 있다. 1개의 발광제어신호(EM)는 4개의 발광제어라인(EML)으로 분기되어 공급될 수 있다.

발광제어신호(EM)의 공급 구조의 다른 예로, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 서브픽셀들(SP)은 컬럼 단위로 1개의 발광제어 트랜지스터(EMT)를 공유할 수 있다. 이 경우, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 대응되는 1개의 발광제어라인(EML)이 배치되고, 게이트 구동회로(130)는 1개의 발광제어라인(EML)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광제어신호(EM)를 공급할 수 있다. 1개의 발광제어라인(EML)에 공급된 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광제어신호(EM)는 컬럼 단위로 1개의 센스 트랜지스터(SENT)에 인가되고, 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 동일 컬럼에 배치된 서브픽셀들(SP)에 의해 공유된다.

도 9 및 도 10을 참조하면, 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 서브픽셀들(SP)은, 센싱 기간(SENSING)이 동시에 시작되어 동시에 완료되면, 영상 표시를 위한 데이터 전압(Vdata)이 순차적으로 기록된다. 즉, 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4) 각각의 데이터 쓰기 기간(DW)은 순차적으로 진행된다.

이를 위해, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)은, 각기 다른 길이만큼의 제1 홀딩 기간(HOLD1)을 가진 이후, 데이터 쓰기 기간(DW)을 갖는다.

제1 홀딩 기간(HOLD1) 동안, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)은 턴-오프 레벨 전압의 스캔신호(SCAN #1 ~ SCAN #4), 턴-오프 레벨 전압의 센스신호(SENSE), 턴-오프 레벨 전압의 발광제어신호(EM)를 공급받는다.

도 9 및 도 10을 참조하면, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4) 각각의 데이터 쓰기 기간(DW)이 순차적으로 진행됨에 따라, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)은 각기 다른 길이만큼의 제2 홀딩 기간(HOLD2)을 가진다. 이후, 제1 클러스터(CLST #1)에 포함된 4개의 서브픽셀 라인(SPL #1 ~ SPL #4) 각각의 발광 기간(EMISSION)이 동시에 진행된다.

도 11은 본 발명의 실시예들에 따른 표시장치(110)의 클러스터 구동에 필요한 클럭배선 구조를 나타낸 도면이다.

도 11을 참조하면, 클러스터 구동 방식의 경우, N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 하나의 클러스터(CLST)로 묶어서 동시에 구동하게 때문에, 순차 구동 방식에 비해, 일부 스캔신호(SCAN)를 위한 클럭신호들의 상 저감이 가능해질 수 있다. 데이터 쓰기 타이밍을 위한 스캔신호(SCAN)를 제외한 다른 타이밍에 사용되는 스캔신호(SCAN)는, 하나의 클러스터(CLST) 내 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 대응되는 N개의 스캔라인(SCL)에 동시에 출력될 수 있다.

도 11을 참조하면, 예를 들어, N-클러스터 구동의 경우, 센스신호(SENSE)의 생성에 필요한 2상의 센스클럭 신호(SE_CLK1~2), 스캔신호(SCAN)의 생성에 필요한 2N상의 스캔 클럭신호(SC_CLK1~2N), 발광제어신호(EM)의 생성에 필요한 1상의 발광제어 클럭신호(EM_CLK1) 및 게이트 구동 회로(130) 내 스테이지(Stage) 간의 셋(Set) 및 리셋(Reset) 등의 제어를 위한 2상의 캐리 클럭신호(CR_CLK1~2) 등이 필요할 수 있다.

만약, N=4인 4-클러스터 구동의 경우, 센스신호(SENSE)의 생성에 필요한 2상의 센스클럭 신호(SE_CLK1~2), 스캔신호(SCAN)의 생성에 필요한 8상의 스캔 클럭신호(SC_CLK1~8), 발광제어신호(EM)의 생성에 필요한 1상의 발광제어 클럭신호(EM_CLK1) 및 게이트 구동 회로(130) 내 스테이지(Stage) 간의 셋(Set) 및 리셋(Reset) 등의 제어를 위한 2상의 캐리 클럭신호(CR_CLK1~2) 등이 필요할 수 있다. 13상의 클럭신호들(SE_CLK1~2, SC_CLK1~8, EM_CLK1, CR_CLK1~2)이 필요하다. 즉, 13개의 클럭신호들(SE_CLK1~2, SC_CLK1~8, EM_CLK1, CR_CLK1~2)이 필요하다.

이처럼, 클러스터 구동 방식의 경우, 순차 구동 방식의 경우보다, 클럭신호의 상 개수를 줄일 수 있다고 하더라도, 캐리신호(Carry Signal)의 전달 구조가 순차 구동 방식과 동일한 경우, 캐리신호에 의한 클럭신호의 상 개수가 증가하는 문제는 여전히 발생할 수 있다. 따라서, 클러스터 구동 방식의 경우에도, 클럭배선들(SE_CW1~2, SC_CW1~2N, EM_CW1, CR_CW1~2)이 배치되는 클럭배선 영역의 면적을 줄이는데 상당한 제약이 따를 수 밖에 없다.

이에, 아래에서는, 클럭신호들의 상을 더욱 줄여주어 클럭배선 영역의 면적을 효과적으로 감소시켜줄 수 있는 방안을 설명한다.

도 12는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동에 필요한 클럭배선 개수를 저감하기 위하여, 중간 스테이지를 갖는 게이트 구동 회로(130)를 나타낸 도면이고, 도 13은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동에 필요한 클럭배선 개수를 저감한 구조를 나타낸 도면이다.

본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

N-클러스터 구동을 위하여, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M, M≥2)로 그룹화되되, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1 ~ SPL #N, N≥2)을 포함할 수 있다. M개의 클러스터(CLST #1 ~ CLST #M) 중 하나의 클러스터는 다른 클러스터와 다른 구동 타이밍을 갖는다.

N-클러스터 구동 시, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 서브픽셀(SP)들은 동시에 발광할 수 있다.

N-클러스터 구동 시, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 서브픽셀(SP)들은 동시에 센싱 동작이 진행될 수 있다.

도 12를 참조하면, 게이트 구동 회로(130)는 GIP(Gate In Panel) 타입으로 구현되며, 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다. 게이트 구동 회로(130)는 액티브 영역(A/A)에 배치되는 다수의 게이트 라인(GL)과 연결될 수 있다.

도 12를 참조하면, 도 2와 같은 서브픽셀 구조 하에서, 게이트 구동 회로(130)는, 넌-액티브 영역에 배치된 (N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)을 통해 입력된 (N+4)개의 클럭신호(SE_CLK1, SC_CLK1~N, EM_CLK1, CR_CLK1, INT_CR_CLK1)를 토대로 다수의 스캔라인(SCL), 다수의 센스라인(SENL) 및 다수의 발광제어라인(EML)을 구동할 수 있다.

게이트 구동 회로(130)에 포함되는 M개의 게이트 구동 유닛(GDU) 각각은, (N+4)개의 클럭신호(SE_CLK1, SC_CLK1~N, EM_CLK1, CR_CLK1, INT_CR_CLK1) 중 N개의 스캔 클럭신호(SC_CLK1~N), 1개의 센스 클럭신호(SE_CLK1), 1개의 발광제어 클럭신호(EM_CLK1) 및 1개의 캐리 클럭신호(CR_CLK1)를 토대로, N개의 스캔신호(SCAN), 1개의 센스신호(SENSE), 1개의 발광제어신호(EM) 및 1개의 캐리신호(CARRY)를 출력할 수 있다.

게이트 구동 회로(130)에 포함되는 각 중간 스테이지 회로(INTER_STAGE)는, (N+4)개의 클럭신호(SE_CLK1, SC_CLK1~N, EM_CLK1, CR_CLK1, INT_CR_CLK1) 중 나머지 1개의 중간 캐리 클럭신호(INT_CR_CLK1)를 토대로, 1개의 중간 캐리신호(INT_CARRY)를 출력할 수 있다.

도 12를 참조하면, 게이트 구동 회로(130)는 M개의 게이트 구동 유닛(GDU; ... , GDU #(i-1), GDU #i, GDU #(i+1), ...)과 M개의 게이트 구동 유닛(GDU) 중 인접한 2개의 게이트 구동 유닛(예: GDU #(i-1)와 GDU #i, GDU #i와 GDU #(i+1)) 사이마다 배치되는 중간 스테이지 회로(INTER_STAGE: Intermediate Stage Circuit)를 포함할 수 있다.

도 12를 참조하면, M개의 게이트 구동 유닛(GDU)은 각기 다른 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함하는 M개의 클러스터(CLST #1 ~ CLST #M)와 각각 대응된다. M개의 게이트 구동 유닛(GDU) 각각은 제1 메인 스테이지 회로(MAIN_STAGE1) 및 제2 메인 스테이지 회로(MAIN_STAGE2)를 포함할 수 있다.

제1 메인 스테이지 회로(MAIN_STAGE1)는 캐리 클럭신호(CR_CLK1), 스캔 클럭신호들(SC_CLK1~4) 및 센스 클럭신호(SE_CLK1)를 입력 받고, 캐리신호(CARRY), 스캔신호들(SCAN<1:N>) 및 센스신호(SENSE<1:N>)를 출력한다.

제1 메인 스테이지 회로(MAIN_STAGE1)는 쉬프트 레지스터(Shift Register) 구조를 가질 수 있다.

제1 메인 스테이지 회로(MAIN_STAGE1)는 중간 스테이지 회로(INTER_STAGE)에서 출력된 중간 캐리신호(INT_CARRRY)를 이용하여, 셋(Set) 하거나 리셋(Reset)할 수 있다.

제2 메인 스테이지 회로(MAIN_STAGE2)는 발광제어 클럭신호(EM_CLK1)를 입력 받아, 하이 레벨 전압의 발광제어신호(EM<1:N>)를 출력할 수 있다. 제2 메인 스테이지 회로(MAIN_STAGE2)는 제1 메인 스테이지 회로(MAIN_STAGE1)에서 출력된 캐리신호(CARRY)를 입력 신호(VINP)로서 입력 받아, 로우 레벨 전압의 발광제어신호(EM<1:N>)를 출력할 수 있다.

제2 메인 스테이지 회로(MAIN_STAGE2)는 인버터(Inverter) 구조를 가질 수 있다. 제2 메인 스테이지 회로(MAIN_STAGE2)는 제1 메인 스테이지 회로(MAIN_STAGE1)와 같이 셋 신호(VST) 및 리셋 신호(VRST)를 이용하는 쉬프트 레지스터(Shift Resister) 구조로 구성될 수도 있다.

M개의 게이트 구동 유닛(GDU) 각각은 게이트 구동을 위한 M개의 스테이지(Stage)에 해당한다.

도 12를 참조하면, M개의 게이트 구동 유닛(GDU)은 (i-1)번째 스테이지인 (i-1)번째 게이트 구동 유닛(GDU #(i-1)), i번째 스테이지인 i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 스테이지인 (i+1)번째 게이트 구동 유닛(GDU #(i+1))를 포함할 수 있다.

(i-1)번째 게이트 구동 유닛(GDU #(i-1))은 M개의 클러스터(CLST #1 ~ CLST #M) 중 (i-1)번째 클러스터(CLST #(i-1))에 배치된 게이트 라인(GL)들을 구동할 수 있다. i번째 게이트 구동 유닛(GDU #i)은 M개의 클러스터(CLST #1 ~ CLST #M) 중 i번째 클러스터(CLST #i)에 배치된 게이트 라인(GL)들을 구동할 수 있다. (i+1)번째 게이트 구동 유닛(GDU #(i+1))은 M개의 클러스터(CLST #1 ~ CLST #M) 중 (i+1)번째 클러스터(CLST #(i+1))에 배치된 게이트 라인(GL)들을 구동할 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 캐리신호(CARRY)를 입력 받을 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로 중간 캐리신호(INT_CARRY)를 출력할 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i)으로부터 캐리신호(CARRY)를 중간 스테이지 회로(INTER_STAGE)의 셋 신호(VST)로서 입력 받을 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 캐리신호(CARRY)를 중간 스테이지 회로(INTER_STAGE)의 리셋 신호(VRST)로서 입력 받을 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i)으로 중간 캐리신호(INT_CARRY)를 i번째 게이트 구동 유닛(GDU #i)의 리셋 신호(VRST)로서 출력할 수 있다.

도 12를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로 중간 캐리신호(INT_CARRY)를 (i+1)번째 게이트 구동 유닛(GDU #(i+1))의 셋 신호(VST)로서 출력할 수 있다.

한편, 이상에서 간략하게 설명한 중간 스테이지(Intermediate Stage)를 갖는 게이트 구동 방식에 대하여, 서브픽셀(SP)의 구체적인 구조를 통해 구체적으로 살펴본다.

도 2를 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 표시장치(100)의 다수의 서브픽셀(SP) 각각은 발광소자(ED), 발광소자(ED), 발광소자(ED)를 구동하는 구동 트랜지스터(DRT), 스캔신호(SCAN)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT) 및 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst)를 포함한다.

도 2를 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 표시장치(100)의 다수의 서브픽셀(SP)의 전체 또는 일부는, 센스신호(SENSE)에 응답하여 구동 트랜지스터(DRT)의 제2 노드(N2)와 해당 기준라인 간의 연결을 제어하는 센스 트랜지스터(SENT)와, 발광제어신호(EM)에 응답하여 발광소자(ED)의 발광을 제어하는 발광제어 트랜지스터(EMT)를 더 포함할 수 있다.

이러한 서브픽셀(SP)의 구조를 위해, 표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔라인(SCL), 다수의 센스라인(SENL) 및 다수의 발광제어라인(EML)을 포함할 수 있다.

도 13을 참조하면, 일 예로, 표시패널(110)의 넌-액티브 영역(N/A)에는, (N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)이 배치될 수 있다.

(N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)은, M개의 게이트 구동 유닛(GDU) 각각에 연결되며, N상(N개)의 스캔 클럭신호(SC_CLK1~N)를 M개의 게이트 구동 유닛(GDU) 각각에 전달하는 N개의 스캔 클럭배선(SC_CW1, SC_CW2, ... , SC_CWN)과, M개의 게이트 구동 유닛(GDU) 각각에 연결되며, 1상(1개)의 센스 클럭신호(SE_CLK1)를 M개의 게이트 구동 유닛(GDU) 각각에 전달하는 1개의 센스 클럭배선(SE_CW1)과, M개의 게이트 구동 유닛(GDU) 각각에 연결되며, 1상(1개)의 발광제어 클럭신호(EM_CLK1)를 M개의 게이트 구동 유닛(GDU) 각각에 전달하는 1개의 발광제어 클럭배선(EM_CW1)과, M개의 게이트 구동 유닛(GDU) 각각에 연결되며, 1상(1개)의 캐리 클럭신호(CR_CLK1)를 M개의 게이트 구동 유닛(GDU) 각각에 전달하는 1개의 캐리 클럭배선(CR_CW1)과, 각 중간 스테이지 회로(INTER_STAGE)에 연결되며, 1상(1개)의 중간 캐리 클럭신호(INT_CR_CLK1)를 각 중간 스테이지 회로(INTER_STAGE)에 전달하는 1개의 중간 캐리 클럭배선(INT_CR_CW1)을 포함할 수 있다.

전술한 바와 같이, 중간 스테이지를 갖는 게이트 구동 회로(130)를 이용하면, 도 11의 게이트 구동 회로(130)를 이용하는 것에 비해, 클럭배선 개수(클럭신호 상의 개수)가 2N+5개에서 N+4개로 줄어들 수 있다.

예를 들어, 4-클러스터 구동의 경우, 도 11과 같이 중간 스테이지가 없는 게이트 구동 회로(130)를 이용하면, 클럭배선 개수(클럭신호 상의 개수)가 13개이지만, 중간 스테이지를 갖는 게이트 구동 회로(130)를 이용하면, 클럭배선 개수(클럭신호 상의 개수)가 8개가 된다.

따라서, 도 13에 도시된 바와 같이, 중간 스테이지를 게이트 구동 회로(130)를 이용하면, 클럭배선 개수가 줄어들게 되어, 넌-액티브 영역(N/A)에서 클럭배선 영역 면적이 더욱더 감소할 수 있다.

전술한 서브픽셀 구조 하에서, 클러스터 구동 시, 내부 보상을 포함하는 구동 타이밍을 간략하게 설명한다.

M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)은, N개의 스캔라인(SCL), N개의 센스라인(SENL) 및 N개의 발광제어라인(EML)과 연결될 수 있다.

한 프레임 시간 동안, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각의 구동시간은, 센싱 기간(SENSING), 제1 홀딩 기간(HOLD1), 데이터 쓰기 기간(DW), 제2 홀딩 기간(HOLD2) 및 발광 기간(EMISSION)을 포함할 수 있다. 센싱 기간(SENSING)은 초기화 기간(INIT)과 샘플링 기간(SAMP)을 포함할 수 있다(도 4, 도 5, 도 6 및 도 9 참조).

센싱 기간(SENSING) 내 초기화 기간(INIT) 동안, N개의 스캔라인(SCL)으로 턴-온 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 동시에 인가되고, N개의 센스라인(SENL)으로 턴-온 레벨 전압을 갖는 N개의 센스신호(SENSE)가 동시에 인가되고, N개의 발광제어라인(EML)으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호(EM)가 동시에 인가될 수 있다.

센싱 기간(SENSING) 내 샘플링 기간(SAMP) 동안, N개의 스캔라인(SCL)으로 턴-온 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 동시에 인가되고, N개의 센스라인(SENL)으로 턴-오프 레벨 전압을 갖는 N개의 센스신호(SENSE)가 동시에 인가되고, N개의 발광제어라인(EML)으로 턴-온 레벨 전압을 갖는 N개의 발광제어신호(EM)가 동시에 인가될 수 있다.

제1 홀딩 기간(HOLD1) 동안, N개의 스캔라인(SCL)으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 인가되고, N개의 센스라인(SENL)으로 턴-오프 레벨 전압을 갖는 N개의 센스신호(SENSE)가 인가되고, N개의 발광제어라인(EML)으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호(EM)가 인가될 수 있다.

데이터 쓰기 기간(DW) 동안, N개의 센스라인(SENL)으로 턴-오프 레벨 전압을 갖는 N개의 센스신호(SENSE)가 인가되고, N개의 발광제어라인(EML)으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호(EM)가 인가되고, N개의 스캔라인(SCL)으로 턴-온 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 순차적으로 인가될 수 있다.

제2 홀딩 기간(HOLD2) 동안, N개의 스캔라인(SCL)으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 인가되고, N개의 센스라인(SENL)으로 턴-오프 레벨 전압을 갖는 N개의 센스신호(SENSE)가 인가되고, N개의 발광제어라인(EML)으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호(EM)가 인가될 수 있다.

발광 기간(EMISSION) 동안, N개의 스캔라인(SCL)으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호(SCAN)가 인가되고, N개의 센스라인(SENL)으로 턴-오프 레벨 전압을 갖는 N개의 센스신호(SENSE)가 인가되고, N개의 발광제어라인(EML)으로 턴-온 레벨 전압을 갖는 N개의 발광제어신호(EM)가 인가되고, N개의 서브픽셀 라인(SPL #1 ~ SPL #N)이 동시에 발광할 수 있다.

참고로, 본 명세서에서, 각종 게이트 신호(SCAN, SENSE, EM 등)의 턴-온 레벨 전압은 해당 트랜지스터(스캔 트랜지스터, 센스 트랜지스터, 발광제어 트랜지스터 등)를 턴-온 시킬 수 있는 전압으로서, 해당 트랜지스터가 n 타입인 경우 하이 레벨 전압이고, 해당 트랜지스터가 p 타입인 경우 로우 레벨 전압일 수 있다. 본 명세서에서, 각종 게이트 신호(SCAN, SENSE, EM 등)의 턴-오프 레벨 전압은 해당 트랜지스터(스캔 트랜지스터, 센스 트랜지스터, 발광제어 트랜지스터 등)를 턴-오프 시킬 수 있는 전압으로서, 해당 트랜지스터가 n 타입인 경우 로우 레벨 전압이고, 해당 트랜지스터가 p 타입인 경우 하이 레벨 전압일 수 있다. 이러한 턴-온 레벨 전압 및 턴-오프 레벨 전압은 게이트 구동 회로(130) 내 트랜지스터들의 게이트 노드에 인가되는 게이트 신호에도 적용될 수 있다.

M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각의 샘플링 기간(SAMP) 동안, N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 서브픽셀(SP)들 각각의 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 상승하다가 포화될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)가 소스 노드인 경우, 전술한 전압 상승 및 포화 현상을 소스 팔로잉(Source Following)이라고 한다.

샘플링 기간(SAMP) 동안의 소스 팔로윙 현상은 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 구동 트랜지스터(DRT)의 문턱전압(Vth)을 포함하는 전압 상태를 찾아가는 현상이다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은 구동 트랜지스터의 제1 노드(N1)의 전압(Vdata)과 문턱전압(Vth)만큼 차이가 나는 전압 값(Vdata-Vth)일 수 있다.

따라서, 샘플링 기간(SAMP) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은 구동 트랜지스터(DRT)의 문턱전압에 따라 달라질 수 있다.

아래에서는, 도 12를 참조하여 간략하게 설명한 중간 스테이지를 갖는 게이트 구동 회로(130)에 대하여 도 14 내지 도 17을 참조하여 더욱 상세하게 설명한다.

도 14는 도 12의 중간 스테이지를 갖는 게이트 구동 회로(130)를 더욱 상세하게 나타낸 도면이고, 도 15는 도 14의 제1 메인 스테이지 회로(MAIN_STAGE1)를 나타낸 도면이고, 도 16은 도 14의 제2 메인 스테이지 회로(MAIN_STAGE2)를 나타낸 도면이고, 도 17은 도 14의 중간 스테이지 회로(INTER_STAGE)를 나타낸 도면이다.

도 14를 참조하면, 도 2와 같은 서브픽셀 구조 하에서, 게이트 구동 회로(130)는, 넌-액티브 영역에 배치된 (N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)을 통해 입력된 (N+4)개의 클럭신호(SE_CLK1, SC_CLK1~N, EM_CLK1, CR_CLK1, INT_CR_CLK1)를 토대로 다수의 스캔라인(SCL), 다수의 센스라인(SENL) 및 다수의 발광제어라인(EML)을 구동할 수 있다.

도 14를 참조하면, 게이트 구동 회로(130)는 M개의 게이트 구동 유닛(GDU; ... , GDU #(i-1), GDU #i, GDU #(i+1), ...)과 M개의 게이트 구동 유닛(GDU) 중 인접한 2개의 게이트 구동 유닛(예: GDU #(i-1)와 GDU #i, GDU #i와 GDU #(i+1)) 사이마다 배치되는 중간 스테이지 회로(INTER_STAGE: Intermediate Stage Circuit)를 포함할 수 있다.

도 14를 참조하면, M개의 게이트 구동 유닛(GDU) 각각은, (N+4)개의 클럭신호(SE_CLK1, SC_CLK1~N, EM_CLK1, CR_CLK1, INT_CR_CLK1) 중 N개의 스캔 클럭신호(SC_CLK1~N), 1개의 센스 클럭신호(SE_CLK1), 1개의 발광제어 클럭신호(EM_CLK1) 및 1개의 캐리 클럭신호(CR_CLK1)를 토대로, N개의 스캔신호(SCAN<1:N>), 1개(또는 1개 내지 N개)의 센스신호(SENSE<1:N>), 1개(또는 1개 내지 N개)의 발광제어신호(EM<1:N>) 및 1개의 캐리신호(CARRY)를 출력할 수 있다.

도 14를 참조하면, M개의 게이트 구동 유닛(GDU)은 각기 다른 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함하는 M개의 클러스터(CLST #1 ~ CLST #M)와 각각 대응된다. M개의 게이트 구동 유닛(GDU) 각각은 제1 메인 스테이지 회로(MAIN_STAGE1) 및 제2 메인 스테이지 회로(MAIN_STAGE2)를 포함할 수 있다.

M개의 게이트 구동 유닛(GDU)은 게이트 구동을 위한 M개의 스테이지(Stage)에 각각 해당한다.

도 14를 참조하면, M개의 게이트 구동 유닛(GDU)은 (i-1)번째 스테이지인 (i-1)번째 게이트 구동 유닛(GDU #(i-1)), i번째 스테이지인 i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 스테이지인 (i+1)번째 게이트 구동 유닛(GDU #(i+1))를 포함할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 캐리신호(CARRY)를 입력 받을 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로 중간 캐리신호(INT_CARRY)를 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i)으로부터 캐리신호(CARRY)를 중간 스테이지 회로(INTER_STAGE)의 셋 신호(VST)로서 입력 받을 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 캐리신호(CARRY)를 중간 스테이지 회로(INTER_STAGE)의 리셋 신호(VRST)로서 입력 받을 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i)으로 중간 캐리신호(INT_CARRY)를 i번째 게이트 구동 유닛(GDU #i)의 리셋 신호(VRST)로서 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로 중간 캐리신호(INT_CARRY)를 (i+1)번째 게이트 구동 유닛(GDU #(i+1))의 셋 신호(VST)로서 출력할 수 있다.

도 14를 참조하면, M개의 게이트 구동 유닛(GDU) 각각의 제1 메인 스테이지 회로(MAIN_STAGE1)는, 스캔신호 출력부(1420), 센스신호 출력부(1410) 및 캐리신호 출력부(1430)를 포함할 수 있다. M개의 게이트 구동 유닛(GDU) 각각의 제2 메인 스테이지 회로(MAIN_STAGE2)는 발광제어신호 출력부(1440)를 포함할 수 있다. 중간 스테이지 회로(INTER_STAGE)는 중간 캐리신호 출력부(1450)를 포함할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 스캔신호 출력부(1420)는 N개의 스캔 클럭신호(SC_CLK1~N)에 응답하여, N개의 스캔신호(SCAN<1:N>)를 출력할 수 있다.

N=4인 4-클러스터 구동의 경우, 도 15에 도시된 바와 같이, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 스캔신호 출력부(1420)는 4개의 스캔 클럭신호(SC_CLK1~4)에 응답하여, 4개의 스캔신호(SCAN<1:4>; SCAN #1, SCAN #2, SCAN #3, SCAN #4)를 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 센스신호 출력부(1410)는, 1개의 센스 클럭신호(SE_CLK1)에 응답하여, 1개의 센스신호(SENSE<1:N>; SENSE)를 출력(도 18 참조)하거나, K(1≤K≤N)개의 센스신호(SENSE<1:N>; SENSE #1 ~ SENSE #N)를 출력(도 19 참조)할 수 있다.

N=4인 4-클러스터 구동의 경우, 도 15에 도시된 바와 같이, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 센스신호 출력부(1410)는, 1개의 센스 클럭신호(SE_CLK1)에 응답하여, 1개의 센스신호(SENSE<1:4>; SENSE)를 출력(도 18 참조)하거나, K(1≤K≤4)개의 센스신호(SENSE<1:4>; SENSE #1 ~ SENSE #4)를 출력(도 19 참조)할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 캐리신호 출력부(1430)는, 1개의 캐리 클럭신호(CR_CLK1)에 응답하여, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)와, (i-1)번째 게이트 구동 유닛(GDU #(i-1))과 i번째 게이트 구동 유닛(GDU #i) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)와, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)로 1개의 캐리신호(CARRY)를 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)에 포함된 발광제어신호 출력부(1440)는, 1개의 발광제어 클럭신호(EM_CLK1)에 응답하여, 1개의 발광제어신호(EM<1:N>; EM) 또는 K(1≤K≤N)개의 발광제어신호 (EM<1:N>)를 출력할 수 있다.

N=4인 4-클러스터 구동의 경우, 도 16에 도시된 바와 같이, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)에 포함된 발광제어신호 출력부(1440)는, 1개의 발광제어 클럭신호(EM_CLK1)에 응답하여, 1개의 발광제어신호(EM<1:4>; EM)를 출력(도 18 참조)하거나, K(1≤K≤4)개의 발광제어신호(EM <1:4>; EM #1 ~ EM #4)를 출력(도 19 참조)할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 위치하는 중간 스테이지 회로(INTER_STAGE)에 포함된 중간 캐리신호 출력부(1450)는, 1개의 중간 캐리 클럭신호(INT_CR_CLK1)에 응답하여, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)와, (i+1)번째 게이트 구동 유닛(GDU #(i+1))에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)로 1개의 중간 캐리신호(INT_CARRY)를 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호(CARRY) 출력부에서 출력되는 1개의 캐리신호(CARRY)는, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)의 입력신호(VINP)로 입력될 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호(CARRY) 출력부에서 출력되는 1개의 캐리신호(CARRY)는, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)의 셋 신호(VST)로 입력될 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호(CARRY) 출력부에서 출력되는 1개의 캐리신호(CARRY)는, (i-1)번째 게이트 구동 유닛(GDU #(i-1))과 i번째 게이트 구동 유닛(GDU #i) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)의 리셋 신호(VRST)로 입력될 수 있다.

도 14를 참조하면, 제2 메인 스테이지 회로(MAIN_STAGE2)에 포함된 발광제어신호 출력부(1440)는, 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호 출력부(1430)에서 출력되는 1개의 캐리신호(CARRY)가 인버팅 된 1개의 발광제어신호(EM)를 출력할 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)에 포함된 중간 캐리신호 출력부(1450)에서 출력되는 중간 캐리신호(INT_CARRY)는, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 리셋 신호(VRST)로 입력될 수 있다.

도 14를 참조하면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)에 포함된 중간 캐리신호 출력부(1450)에서 출력되는 중간 캐리신호(INT_CARRY)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 셋 신호(VST)로 입력될 수 있다.

도 15를 참조하면, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 센스신호 출력부(1410), 스캔신호 출력부(1420) 및 캐리신호 출력부(1430) 각각은 적어도 하나의 출력 버퍼(OUT_BUF)를 포함할 수 있다.

도 15를 참조하면, 캐리신호 출력부(1430)는 풀-업 트랜지스터(Tu_1) 및 풀-다운 트랜지스터(Td_1)로 구성되며, 풀-업 트랜지스터(Tu_1)와 풀-다운 트랜지스터(Td_1)가 연결된 출력 노드로 캐리신호(CARRY)를 출력할 수 있다. 풀-업 트랜지스터(Tu_1)의 드레인 노드(또는 소스 노드)에 캐리 클럭신호(CR_CLK1)이 인가되고, 풀-다운 트랜지스터(Td_1)의 드레인 노드(또는 소스 노드)에 베이스 전원(VSS1)이 인가될 수 있다. 풀-업 트랜지스터(Tu_1)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 캐패시터(Cu_1)가 연결될 수 있다.

풀-업 트랜지스터(Tu_1)의 게이트 노드는 Q 노드이고, 풀-다운 트랜지스터(Td_1)의 게이트 노드는 QB 노드에 해당한다. Q 노드가 하이 레벨 전압을 가지면, 풀-업 트랜지스터(Tu_1)가 턴-온 되어, 캐리 클럭신호(CR_CLK1)를 하이 레벨 전압의 캐리신호(CARRY)로서 출력 노드로 출력한다. QB 노드가 하이 레벨 전압을 가지면, 풀-다운 트랜지스터(Td_1)가 턴-온 되어, 베이스 전원(VSS1)을 로우 레벨 전압의 캐리신호(CARRY)로서 출력 노드로 출력한다.

도 15를 참조하면, 센스신호 출력부(1410)는 풀-업 트랜지스터(Tu_2) 및 풀-다운 트랜지스터(Td_2)로 구성되며, 풀-업 트랜지스터(Tu_2)와 풀-다운 트랜지스터(Td_2)가 연결된 출력 노드로 센스신호(SENSE)를 출력할 수 있다. 풀-업 트랜지스터(Tu_2)의 드레인 노드(또는 소스 노드)에 센스 클럭신호(SE_CLK1)이 인가되고, 풀-다운 트랜지스터(Td_2)의 드레인 노드(또는 소스 노드)에 베이스 전원(VSS1)이 인가될 수 있다. 풀-업 트랜지스터(Tu_2)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 캐패시터(Cu_2)가 연결될 수 있다.

풀-업 트랜지스터(Tu_2)의 게이트 노드는 Q 노드이고, 풀-다운 트랜지스터(Td_1)의 게이트 노드는 QB 노드에 해당한다. Q 노드가 하이 레벨 전압을 가지면, 풀-업 트랜지스터(Tu_2)가 턴-온 되어, 캐리 클럭신호(CR_CLK1)를 턴-온 레벨 전압의 센스신호(SENSE)로서 출력 노드로 출력한다. QB 노드가 하이 레벨 전압을 가지면, 풀-다운 트랜지스터(Td_2)가 턴-온 되어, 베이스 전원(VSS1)을 턴-오프 레벨 전압의 센스신호(SENSE)로서 출력 노드로 출력한다.

도 15를 참조하면, N-4인 4-클러스터 구동의 경우, 스캔신호 출력부(1420)는, 4(N=4)개의 풀-업 트랜지스터(Tu_3, Tu_4, Tu_5, Tu_6) 및 4(N=4)개의 풀-다운 트랜지스터(Td_3, Td_4, Td_5, Td_6)를 포함하여 구성된다.

N-4인 4-클러스터 구동의 경우, 스캔신호 출력부(1420)에서, 제1 풀-업 트랜지스터(Tu_3)와 제1 풀-다운 트랜지스터(Td_3)가 연결된 출력 노드로 제1 스캔신호(SCAN #1)를 출력하고, 제2 풀-업 트랜지스터(Tu_4)와 제2 풀-다운 트랜지스터(Td_4)가 연결된 출력 노드로 제2 스캔신호(SCAN #1)를 출력하고, 제3 풀-업 트랜지스터(Tu_5)와 제3 풀-다운 트랜지스터(Td_5)가 연결된 출력 노드로 제3 스캔신호(SCAN #1)를 출력하고, 제4 풀-업 트랜지스터(Tu_6)와 제4 풀-다운 트랜지스터(Td_6)가 연결된 출력 노드로 제4 스캔신호(SCAN #1)를 출력할 수 있다.

제1 풀-업 트랜지스터(Tu_3)의 드레인 노드(또는 소스 노드)에 제1 스캔 클럭신호(SC_CLK1)이 인가되고, 제2 풀-업 트랜지스터(Tu_4)의 드레인 노드(또는 소스 노드)에 제2 스캔 클럭신호(SC_CLK2)이 인가되고, 제3 풀-업 트랜지스터(Tu_5)의 드레인 노드(또는 소스 노드)에 제3 스캔 클럭신호(SC_CLK3)이 인가되고, 제4 풀-업 트랜지스터(Tu_6)의 드레인 노드(또는 소스 노드)에 제4 스캔 클럭신호(SC_CLK4)이 인가된다. 제1 내지 제4 풀-업 트랜지스터(Tu_3, Tu_4, Tu_5, Tu_6)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 캐패시터들(Cu_3, Cu_4, Cu_5, Cu_6)가 연결될 수 있다.

제1 내지 제4 풀-다운 트랜지스터(Td_3, Td_4, Td_5, Td_6)의 드레인 노드(또는 소스 노드)에는 베이스 전원(VSS1)이 공통으로 인가될 수 있다.

제1 내지 제4 풀-업 트랜지스터(Tu_3, Tu_4, Tu_5, Tu_6)의 게이트 노드들(Q 노드)은 모두 전기적으로 연결될 수 있다(Q 노드 공유 구조). 제1 내지 제4 풀-다운 트랜지스터(Td_3, Td_4, Td_5, Td_6)의 게이트 노드들(QB 노드)은 모두 전기적으로 연결될 수 있다(QB 노드 공유 구조). 이 경우, Q 노드와 QB 노드를 제어하기 위한 1개의 로직(LOGIC)만이 필요하다.

이와 다르게, 제1 내지 제4 풀-업 트랜지스터(Tu_3, Tu_4, Tu_5, Tu_6)의 게이트 노드들(Q 노드)은 모두 전기적으로 분리될 수도 있다(Q 노드 분리 구조). 제1 내지 제4 풀-다운 트랜지스터(Td_3, Td_4, Td_5, Td_6)의 게이트 노드들(QB 노드)은 모두 전기적으로 분리될 수 있다(QB 노드 분리 구조). 이 경우, 4개의 로직(LOGIC)이 필요하다.

Q 노드가 하이 레벨 전압을 가지면, 제1 내지 제4 풀-업 트랜지스터(Tu_3, Tu_4, Tu_5, Tu_6)가 턴-온 되어, 제1 내지 제4 스캔 클럭신호(SC_CLK1~4)를 제1 내지 제4 스캔신호(SCAN #1 ~ SCAN #4)로서 출력 노드로 출력한다. 여기서, 제1 내지 제4 스캔 클럭신호(SC_CLK1~4)의 전압 레벨에 따라, 제1 내지 제4 스캔신호(SCAN #1 ~ SCAN #4)는 모두 동일할 수도 있고, 제1 내지 제4 스캔신호(SCAN #1 ~ SCAN #4) 중 일부는 다를 수도 있다.

QB 노드가 하이 레벨 전압을 가지면, 제1 내지 제4 풀-다운 트랜지스터(Td_3, Td_4, Td_5, Td_6)가 턴-온 되어, 베이스 전원(VSS1)을 제1 내지 제4 스캔신호 (SCAN #1 ~ SCAN #4)로서 출력 노드로 출력한다.

도 15를 참조하면, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)는 센스신호 출력부(1410), 스캔신호 출력부(1420) 및 캐리신호 출력부(1430) 이외에, 로직(LOGIC)를 더 포함할 수 있다.

도 15를 참조하면, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 로직(LOGIC)은, (i-1)번째 게이트 구동 유닛(GDU #(i-1))과 i번째 게이트 구동 유닛(GDU #i) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)로부터 출력된 중간 캐리신호(INT_CARRY)를 셋 신호(VST)로서 입력 받고, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)로부터 출력된 중간 캐리신호(INT_CARRY)를 리셋 신호(VRST)로서 입력 받는다.

도 15를 참조하면, 풀-업 트랜지스터들(Tu_1 ~ Tu_6)의 게이트 노드들(Q 노드)은 모두 전기적으로 연결되고, 풀-다운 트랜지스터들(Td_1 ~ Td_6)의 게이트 노드들(QB 노드)이 모두 전기적으로 연결될 수 있다(Q 노드 공유 구조, QB 노드 공유 구조).

이와 같이, Q 노드 공유 구조 및 QB 노드 공유 구조를 갖는 경우, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 로직(LOGIC)은, 입력되는 셋 신호(VST) 또는 리셋 신호(VRST)와, 입력되는 전원들(VDD, VSS2)를 이용하여, 풀-업 트랜지스터들(Tu_1 ~ Tu_6)의 게이트 노드들이 모두 전기적으로 연결되어 공유되는 Q 노드와, 풀-다운 트랜지스터들(Td_1 ~ Td_6)의 게이트 노드들이 모두 전기적으로 연결되어 공유되는 QB 노드를 제어할 수 있다.

풀-업 트랜지스터들(Tu_1 ~ Tu_6)의 게이트 노드들(Q 노드)은 모두 전기적으로 분리되고, 풀-다운 트랜지스터들(Td_1 ~ Td_6)의 게이트 노드들(QB 노드)이 모두 전기적으로 분리될 수 있다(Q 노드 분리 구조, QB 노드 분리 구조).

이와 같이, Q 노드 분리 구조 및 QB 노드 분리 구조를 갖는 경우, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)는, 출력신호(CARRY, SENSE, SCAN #1, SCAN #2, SCAN #3, SCAN #4) 마다 별도의 로직(LOGIC)을 포함할 수 있다. 즉, i번째 게이트 구동 유닛(GDU #i)의 제1 메인 스테이지 회로(MAIN_STAGE1)는, 캐리신호(CARRY)를 출력하기 위한 풀-업 트랜지스터(Tu_1)와 풀-다운 트랜지스터(Td_1)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)과, 센스신호(SENSE)를 출력하기 위한 풀-업 트랜지스터(Tu_2)와 풀-다운 트랜지스터(Td_2)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)과, 제1 스캔신호(SCAN #1)를 출력하기 위한 풀-업 트랜지스터(Tu_3)와 풀-다운 트랜지스터(Td_3)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)과, 제2 스캔신호(SCAN #2)를 출력하기 위한 풀-업 트랜지스터(Tu_4)와 풀-다운 트랜지스터(Td_4)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)과, 제3 스캔신호(SCAN #3)를 출력하기 위한 풀-업 트랜지스터(Tu_5)와 풀-다운 트랜지스터(Td_5)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)과, 제4 스캔신호(SCAN #4)를 출력하기 위한 풀-업 트랜지스터(Tu_6)와 풀-다운 트랜지스터(Td_6)의 게이트 노드들(Q 노드, QB 노드)을 제어하기 위한 로직(LOGIC)을 포함할 수 있다.

도 15를 참조하면, 로직(LOGIC)은, 하이 레벨 전압의 셋 신호(VST)와 로우 레벨 전압의 리셋 신호(VRST)가 입력되면, 하이 레벨 전압의 셋 신호(VST)를 Q 노드로 출력하고, 로우 레벨 전압의 전원을 QB 노드로 출력한다. 이에 따라, Q 노드는 하이 레벨 전압을 갖게 되고, QB 노드는 로우 레벨 전압을 갖게 된다. 따라서, 캐리신호 출력부(1430), 센스신호 출력부(1410) 및 스캔신호 출력부(1420)에 포함되는 모든 풀-업 트랜지스터들(Tu_1 ~ Tu_6)이 턴-온 되고, 모든 풀-다운 트랜지스터들(Td_1 ~ Td_6)은 턴-오프 된다.

도 15를 참조하면, 로직(LOGIC)은, 하이 레벨 전압의 리셋 신호(VRST)와 로우 레벨 전압의 셋 신호(VST)가 입력되면, 하이 레벨 전압의 전원(VDD)을 QB 노드로 출력하고, 로우 레벨 전압의 전원(VSS2)을 Q 노드로 출력한다. 이에 따라, QB 노드는 하이 레벨 전압을 갖게 되고, Q 노드는 로우 레벨 전압을 갖게 된다. 따라서, 캐리신호 출력부(1430), 센스신호 출력부(1410) 및 스캔신호 출력부(1420)에 포함되는 모든 풀-다운 트랜지스터들(Td_1 ~ Td_6)이 턴-온 되고, 모든 풀-업 트랜지스터들(Tu_1 ~ Tu_6)이 턴-오프 된다.

이러한 로직(LOGIC_INT)은 전술한 바와 같이 동작할 수 있도록 여러 개의 트랜지스터들로 구성될 수 있다.

도 16을 참조하면, 제2 메인 스테이지 회로(MAIN_STAGE2)의 발광제어신호 출력부(1440)는, 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호 출력부(1430)에서 출력되는 1개의 캐리신호(CARRY)를 입력 신호(VINP)로서 입력 받고, 발광제어 클럭신호(EM_CLK1) 및 각종 전원들(VD2, VDD2, VSS3, VSS4)를 더 입력 받는다.

제2 메인 스테이지 회로(MAIN_STAGE2)의 발광제어신호 출력부(1440)는, 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 캐리신호 출력부(1430)에서 출력되는 캐리신호(CARRY)를 입력 신호(VINP)로서 입력 받고, 입력된 캐리신호(CARRY)를 이용하여 1개의 발광제어신호(EM)를 출력할 수 있다.

여기서, 발광제어신호(EM)는 캐리신호(CARRY)와 전압 레벨이 반전된 신호일 수 있다. 즉, 발광제어신호(EM)는 캐리신호(CARRY)가 인버팅 된 신호일 수 있다.

제2 메인 스테이지 회로(MAIN_STAGE2)의 발광제어신호 출력부(1440)는 발광제어 클럭신호(EM_CLK1)를 입력 받아, 하이 레벨 전압의 발광제어신호(EM)를 출력할 수 있다. 제2 메인 스테이지 회로(MAIN_STAGE2)는 제1 메인 스테이지 회로(MAIN_STAGE1)에서 출력된 캐리신호(CARRY)를 입력 신호(VINP)로서 입력 받아, 로우 레벨 전압의 발광제어신호(EM)를 출력할 수 있다.

도 17을 참조하면, 중간 스테이지 회로(INTER_STAGE)의 중간 캐리신호 출력부(1450)는, 풀-업 트랜지스터(Tu_i) 및 풀-다운 트랜지스터(Td_i)를 포함하고, 풀-업 트랜지스터(Tu_i)의 게이트 노드에 해당하는 Qi 노드와 풀-다운 트랜지스터(Td_i)의 게이트 노드에 해당하는 QBi 노드를 제어하는 로직(LOGIC_INT)을 포함할 수 있다.

중간 캐리신호 출력부(1450)에서, 풀-업 트랜지스터(Tu_i)와 풀-다운 트랜지스터(Td_i)가 연결된 출력 노드로 중간 캐리신호(INT_CARRY)를 출력할 수 있다. 풀-업 트랜지스터(Tu_i)의 드레인 노드(또는 소스 노드)에 중간 캐리 클럭신호(INT_CR_CLK1)이 인가되고, 풀-다운 트랜지스터(Td_i)의 드레인 노드(또는 소스 노드)에 베이스 전원(VSS1)이 인가될 수 있다.

중간 캐리신호 출력부(1450)에서, 풀-업 트랜지스터(Tu_i)의 게이트 노드는 Q 노드이고, 풀-다운 트랜지스터(Td_i)의 게이트 노드는 QB 노드에 해당한다. Q 노드가 하이 레벨 전압을 가지면, 풀-업 트랜지스터(Tu_i)가 턴-온 되어, 중간 캐리 클럭신호(INT_CR_CLK1)를 하이 레벨 전압의 중간 캐리신호(INT_CARRY)로서 출력 노드로 출력한다. QB 노드가 하이 레벨 전압을 가지면, 풀-다운 트랜지스터(Td_i)가 턴-온 되어, 베이스 전원(VSS1)을 로우 레벨 전압의 캐리신호(CARRY)로서 출력 노드로 출력한다.

도 17을 참조하면, 중간 스테이지 회로(INTER_STAGE)의 중간 캐리신호 출력부(1450)에 포함된 로직(LOGIC_INT)은, 각종 전원들(VDD, VSS2), 셋 신호(VST) 및 리셋 신호(VRST)를 입력 받아, 동작의 세팅 및 리셋, 그리고 Qi 노드 및 QBi 노드를 제어할 수 있다.

i번째 게이트 구동 유닛(GDU #i)와 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 위치한 중간 스테이지 회로(INTER_STAGE)의 중간 캐리신호 출력부(1450)에 포함된 로직(LOGIC_INT)에 입력되는 셋 신호(VST)는, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 캐리신호 출력부(1430)에서 출력된 캐리신호(CARRY)일 수 있다.

i번째 게이트 구동 유닛(GDU #i)와 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 위치한 중간 스테이지 회로(INTER_STAGE)의 중간 캐리신호 출력부(1450)에 포함된 로직(LOGIC_INT)에 입력되는 리셋 신호(VRST)는, (i+1)번째 게이트 구동 유닛(GDU #(i+1))에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)의 캐리신호 출력부(1430)에서 출력된 캐리신호(CARRY)일 수 있다.

도 17을 참조하면, 로직(LOGIC_INT)은, 하이 레벨 전압의 셋 신호(VST)와 로우 레벨 전압의 리셋 신호(VRST)가 입력되면, 하이 레벨 전압의 셋 신호(VST)를 Qi 노드로 출력하고, 로우 레벨 전압의 전원을 QBi 노드로 출력한다. 이에 따라, Q 노드는 하이 레벨 전압을 갖게 되고, QB 노드는 로우 레벨 전압을 갖게 된다. 따라서, 풀-업 트랜지스터(Tui)가 턴-온 되고, 풀-다운 트랜지스터(Tdi)는 턴-오프 된다.

도 17을 참조하면, 로직(LOGIC_INT)은, 하이 레벨 전압의 리셋 신호(VRST)와 로우 레벨 전압의 셋 신호(VST)가 입력되면, 하이 레벨 전압의 전원(VDD)을 QBi 노드로 출력하고, 로우 레벨 전압의 전원(VSS2)을 Qi 노드로 출력한다. 이에 따라, QBi 노드는 하이 레벨 전압을 갖게 되고, Qi 노드는 로우 레벨 전압을 갖게 된다. 따라서, 풀-업 트랜지스터(Tui)가 턴-오프 되고, 풀-다운 트랜지스터(Tdi)는 턴-온 된다.

도 18은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 센스신호(SENSE) 및 발광제어신호(EM)의 공급 구조를 간략하게 나타낸 도면이고,

도 18을 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 센스신호 출력부(1410)에서 출력된 1개의 센스신호(SENSE)는, i번째 클러스터(CLST #i)에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)과 대응되는 N개의 센스라인(SENL #1 ~ SENL #N)으로 분기되어 인가될 수 있다.

이를 위해, 표시패널(110)의 액티브 영역(A/A) 또는 넌-액티브 영역(N/A)에서는, N개의 센스라인(SENL #1 ~ SENL #N)이 전기적으로 묶여지는 하나 이상의 지점(CNT_SENL)이 존재할 수 있다.

이에 따라, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함되는 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 포함된 서브픽셀(SP)들에 배치된 센스 트랜지스터(SENT)들의 게이트 노드들은 전기적으로 연결되거나 센스신호(SENSE)가 동시에 인가될 수 있다.

도 18을 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)에 발광제어신호 출력부(1440)에서 출력된 1개의 발광제어신호(EM)는, N개의 서브픽셀 라인(SPL #1 ~ SPL #N)과 대응되는 N개의 발광제어라인(EML #1 ~ EML #N)으로 분기되어 인가될 수 있다.

이를 위해, 표시패널(110)의 액티브 영역(A/A) 또는 넌-액티브 영역(N/A)에서는, N개의 발광제어라인(EML #1 ~ EML #N)이 전기적으로 묶여지는 하나 이상의 지점(CNT_EML)이 존재할 수 있다.

이에 따라, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함되는 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 포함된 서브픽셀(SP)들에 배치된 발광제어 트랜지스터(EMT)들의 게이트 노드들은 전기적으로 연결되거나 발광제어신호(EM)가 동시에 인가될 수 있다.

이러한 센스신호(SENSE) 및 발광제어신호(EM)의 공급 구조를 갖고, GIP 타입의 게이트 구동 회로(130)를 포함하는 표시패널(110)을 간략하게 설명하면 다음과 같다.

본 발명의 실시예들에 따른 표시패널(110)은, 액티브 영역(A/A)에 배치되며, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)과, 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치되며 다수의 게이트 라인(GL)과 연결되는 게이트 구동 회로(130) 등을 포함할 수 있다.

다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M)로 그룹화되고, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함할 수 있다. 여기서, M은 2 이상의 자연수이고, N은 2이상의 자연수일 수 있다.

M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 서브픽셀(SP)들은 동시에 발광할 수 있다.

다수의 게이트 라인(GL)은 다수의 스캔라인(SCL), 다수의 센스라인(SENL) 및 다수의 발광제어라인(EML)을 포함할 수 있다.

다수의 서브픽셀(SP) 각각은, 발광소자(ED)와, 발광소자(ED)를 구동하는 구동 트랜지스터(DRT)와, 스캔신호(SCAN)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst)를 포함할 수 있다.

다수의 서브픽셀(SP)의 전체 또는 일부는, 센스신호(SENSE)에 응답하여 구동 트랜지스터(DRT)의 제2 노드(N2)와 해당 기준라인 간의 연결을 제어하는 센스 트랜지스터(SENT)와, 발광제어신호(EM)에 응답하여 발광소자(ED)의 발광을 제어하는 발광제어 트랜지스터(EMT)를 더 포함할 수 있다.

N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 센스 트랜지스터(SENT)들의 게이트 노드들은 전기적으로 연결되거나 센스신호(SENSE)가 동시에 인가될 수 있다.

N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 배치된 발광제어 트랜지스터(EMT)들의 게이트 노드들은 전기적으로 연결되거나 발광제어신호(EM)가 동시에 인가될 수 있다.

표시패널(110)은 넌-액티브 영역(N/A)에 배치되며 (N+4)개의 클럭신호를 게이트 구동 회로(130)로 공급하는 (N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)을 더 포함할 수 있다.

한편, 게이트 구동 회로(130)는, 넌-액티브 영역에 배치된 (N+4)개의 클럭배선(SE_CW1, SC_CW1~N, EM_CW1, CR_CW1, INT_CR_CW1)을 통해 입력된 (N+4)개의 클럭신호를 토대로 다수의 스캔라인(SCL), 다수의 센스라인(SENL) 및 다수의 발광제어라인(EML)을 구동한다.

한편, 게이트 구동 회로(130)에 포함된 M개의 게이트 구동 유닛(GDU) 각각은, (N+4)개의 클럭신호(SC_CLK1~N, SE_CLK1, EM_CLK1, CR_CLK1, INT_CR_CLK1) 중 N개의 스캔 클럭신호(SC_CLK1~N), 1개의 센스 클럭신호(SE_CLK1), 1개의 발광제어 클럭신호(EM_CLK1) 및 1개의 캐리 클럭신호(CR_CLK1)를 토대로, N개의 스캔신호(SCAN), 1개 내지 N개의 센스신호(SENSE), 1개 내지 N개의 발광제어신호(EM) 및 1개의 캐리신호(CARRY)를 출력할 수 있다.

게이트 구동 회로(130)에 포함된 각 중간 스테이지 회로(INTER_STAGE)는, (N+4)개의 클럭신호(SC_CLK1~N, SE_CLK1, EM_CLK1, CR_CLK1, INT_CR_CLK1) 중 나머지 1개의 중간 캐리 클럭신호(INT_CR_CLK1)를 토대로, 1개의 중간 캐리신호(INT_CARRY)를 출력할 수 있다.

도 19는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 센스신호(SENSE) 및 발광제어신호(EM)의 다른 공급 구조를 간략하게 나타낸 도면이다.

도 19를 참조하면, 게이트 구동 회로(130)에 포함된 M개의 게이트 구동 유닛(GDU) 각각은, N개의 센스신호(SENSE #1 ~ SENSE #N)와 N개의 발광제어신호(EM #1 ~ EM #N)를 출력할 수 있다.

도 19를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제1 메인 스테이지 회로(MAIN_STAGE1)에 포함된 센스신호 출력부(1410)에서 출력된 N개의 센스신호(SENSE #1 ~ SENSE #N)는, i번째 클러스터(CLST #i)에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)과 대응되는 N개의 센스라인(SENL #1 ~ SENL #N)으로 각각 따로 인가될 수 있다.

도 19를 참조하면, i번째 게이트 구동 유닛(GDU #i)에 포함된 제2 메인 스테이지 회로(MAIN_STAGE2)에 발광제어신호 출력부(1440)에서 출력된 N개의 발광제어신호(EM #1 ~ EM #N)는, N개의 서브픽셀 라인(SPL #1 ~ SPL #N)과 대응되는 N개의 발광제어라인(EML #1 ~ EML #N)으로 각각 따로 인가될 수 있다.

도 20은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위하여, 중간 스테이지(Intermediate Stage)를 갖는 게이트 구동 회로(130)에 공급되는 클럭신호들(SE_CLK1, SC_CLK1, SC_CLK2, SC_CLK3, SC_CLK4, EM_CLK1, CR_CLK1, INT_CR_CLK1)에 대한 클럭 타이밍도이다.

도 20을 참조하면, 4-클러스터 구동 시, 8개의 클럭신호들(SE_CLK1, SC_CLK1, SC_CLK2, SC_CLK3, SC_CLK4, EM_CLK1, CR_CLK1, INT_CR_CLK1)이 게이트 구동에 이용된다.

도 20을 참조하면, 4-클러스터 구동을 위한 8개의 클럭신호들(SE_CLK1, SC_CLK1, SC_CLK2, SC_CLK3, SC_CLK4, EM_CLK1, CR_CLK1, INT_CR_CLK1)은, 도 9 및 도 10과 같은 내부 보상 구동 타이밍(SENSING -> HOLD1 -> DW -> HOLD2 -> EMISSION)에 따라 전압 레벨이 변할 수 있다.

도 20을 참조하면, 8개의 클럭신호들(SE_CLK1, SC_CLK1, SC_CLK2, SC_CLK3, SC_CLK4, EM_CLK1, CR_CLK1, INT_CR_CLK1)은, 4개의 스캔 클럭신호(SC_CLK1~4), 1개의 센스 클럭신호(SE_CLK1), 1개의 발광제어 클럭신호(EM_CLK1), 1개의 캐리 클럭신호(CR_CLK1) 및 1개의 중간 캐리 클럭신호(INT_CLK1)를 포함한다.

1번째 스테이지(Stage #1)는, 1번째 스테이지(Stage #1)에 해당하는 게이트 구동 유닛(GDU)이 셋 신호(VST)로서 하이 레벨 전압을 갖는 1개의 중간 캐리 클럭신호(INT_CLK1)를 입력 받음에 따라 시작되고, 1번째 스테이지(Stage #1)에 해당하는 게이트 구동 유닛(GDU)이 리셋 신호(VRST)로서 하이 레벨 전압을 갖는 1개의 중간 캐리 클럭신호(INT_CLK1)를 입력 받음에 따라 리셋(Rest) 된다.

2번째 스테이지(Stage #2)는, 2번째 스테이지(Stage #2)에 해당하는 게이트 구동 유닛(GDU)이 1번째 스테이지(Stage #1)를 리셋 시킨 1개의 중간 캐리 클럭신호(INT_CLK1)를 입력 받음에 따라 시작될 수 있으며, 2번째 스테이지(Stage #2)에 해당하는 게이트 구동 유닛(GDU)이 리셋 신호(VRST)로서 하이 레벨 전압을 갖는 1개의 중간 캐리 클럭신호(INT_CLK1)를 입력 받음에 따라 리셋(Rest) 된다.

중간 캐리 클럭신호(INT_CLK1)가 로우 레벨 전압에서 하이 레벨 전압으로 변하는 타이밍은, 캐리 클럭신호(CR_CLK1)가 하이 레벨 전압에서 로우 레벨 전압으로 변화하는 타이밍에 이어서 발생할 수 있다. 이는, 중간 스테이지 회로(INTER_STAGE)는 제1 메인 스테이지 회로(MAIN_STAGE1) 내 캐리신호 출력부(1430)에서 출력된 캐리신호(CARRY)를 셋 신호(VST)로서 입력 받기 때문이다.

1번째 스테이지(Stage #1)가 시작되면, 내부 보상 구동기간들(SENSING -> HOLD1 -> DW -> HOLD2 -> EMISSION)이 진행된다.

센싱 기간(SENSING) 동안, 4개의 스캔 클럭신호(SC_CLK1~4)는 하이 레벨 전압을 갖는다. 센싱 기간(SENSING) 동안, 1개의 센스 클럭신호(SE_CLK1)는 하이 레벨 전압을 갖다가 로우 레벨 전압으로 변화하고, 1개의 발광제어 클럭신호(EM_CLK1)는 로우 레벨 전압을 갖다가 하이 레벨 전압으로 변화할 수 있다.

센싱 기간(SENSING) 이후, 데이터 쓰기 기간(DW) 동안, 4개의 스캔 클럭신호(SC_CLK1~4)는 순차적으로 하이 레벨 전압 구간을 갖는다. 데이터 쓰기 기간(DW) 동안, 1개의 센스 클럭신호(SE_CLK1) 및 1개의 발광제어 클럭신호(EM_CLK1)는 로우 레벨 전압을 갖는다.

데이터 쓰기 기간(DW) 이후, 발광 기간(EMISSION) 동안, 1개의 발광제어 클럭신호(EM_CLK1)가 하이 레벨 전압을 갖는다. 4개의 스캔 클럭신호(SC_CLK1~4) 및 1개의 센스 클럭신호(SE_CLK1)는 로우 레벨 전압을 갖는다.

도 20을 참조하면, 각 스테이지에 해당하는 게이트 구동 유닛(GDU) 사이마다 중간 스테이지 회로(INTER_STAGE)를 추가로 구비함으로써, 제1 스테이지(Stage #1)에서 Q노드가 하이 레벨 전압을 갖는 하이 구간(HIGH 구간)과, 제2 스테이지(Stage #2)에서 Q노드가 하이 레벨 전압을 갖는 하이 구간(HIGH 구간)은 서로 중첩되지 않는다. 따라서, 중간 스테이지가 없는 노말 클러스터 구동에 비해 많은 클럭신호가 필요 없게 된다.

도 21은 3가지 구동 방식(순차 구동 방식, 클러스터 구동 방식, 중간 스테이지를 갖는 클러스터 구동 방식)에 따른 클럭 개수를 나타낸 도면이다.

도 21을 참조하면, 각 서브픽셀(SP)이 도 2와 같은 4T(Transistor)1C(Capacitor) 구조를 갖는 경우, 순차 구동 방식과, 중간 스테이지가 없는 노말 클러스터 구동 방식과, 중간 스테이지가 있는 클러스터 구동 방식 각각에 대하여, 게이트 신호들(SENSE, SCAN, EM), 캐리신호(CARRRY) 및 중간 캐리신호(INT_CARRY)를 생성하기 위한 클럭신호들의 개수(상의 개수)를 비교해본다.

예를 들어, 순차 구동 방식의 경우(즉, 클러스터 크기(N)가 1인 경우), 5개의 센스 클럭신호(SE_CLK1~5), 5개의 스캔 클럭신호(SC_CLK1~5), 5개의 발광제어 클럭신호(EM_CLK1~5), 5개의 캐리 클럭신호(CR_CLK1~5)를 포함하여, 20개의 클럭신호가 필요할 수 있다. 경우에 따라서는, 6개의 센스 클럭신호(SE_CLK1~6), 6개의 스캔 클럭신호(SC_CLK1~6), 6개의 발광제어 클럭신호(EM_CLK1~6), 6개의 캐리 클럭신호(CR_CLK1~6)를 포함하여, 24개의 클럭신호가 필요할 수 있다.

예를 들어, 클러스터 크기(N)가 4이고 중간 스테이지가 없는 클럭스터 구동 방식인 노멀(Normal) 4-클러스터 구동 방식의 경우, 2개의 센스 클럭신호(SE_CLK1~2), 8개의 스캔 클럭신호(SC_CLK1~8), 1개의 발광제어 클럭신호(EM_CLK1), 2개의 캐리 클럭신호(CR_CLK1~2)를 포함하여, 13개(=2N+5=2*4+5)의 클럭신호가 필요할 수 있다.

예를 들어, 중간 스테이지가 있는 4-클러스터 구동 방식의 경우, 1개의 센스 클럭신호(SE_CLK1), 4개의 스캔 클럭신호(SC_CLK1~4), 1개의 발광제어 클럭신호(EM_CLK1), 1개의 캐리 클럭신호(CR_CLK1) 및 1개의 중간 캐리 클럭신호(INT_CR_CLK1)를 포함하여, 8개(=N+4=4+4)의 클럭신호가 필요할 수 있다.

따라서, 중간 스테이지가 있는 4-클러스트 구동 방식으로 게이트 구동을 하기 위한 클럭신호 개수(8개)는, 순차 구동 방식에서의 클럭신호 개수(20~24개)보다 휠씬 적고, 중간 스테이지가 없는 4-클러스트 구동 방식에서의 클럭신호 개수(13개)보다 적다.

예를 들어, 클러스터 크기(N)가 6이고 중간 스테이지가 없는 클럭스터 구동 방식인 노멀(Normal) 6-클러스터 구동 방식의 경우, 2개의 센스 클럭신호(SE_CLK1~2), 12개의 스캔 클럭신호(SC_CLK1~12), 1개의 발광제어 클럭신호(EM_CLK1), 2개의 캐리 클럭신호(CR_CLK1~2)를 포함하여, 17개(=2N+5=2*6+5)의 클럭신호가 필요할 수 있다.

예를 들어, 중간 스테이지가 있는 6-클러스터 구동 방식의 경우, 1개의 센스 클럭신호(SE_CLK1), 6개의 스캔 클럭신호(SC_CLK1~6), 1개의 발광제어 클럭신호(EM_CLK1), 1개의 캐리 클럭신호(CR_CLK1) 및 1개의 중간 캐리 클럭신호(INT_CR_CLK1)를 포함하여, 10개(=N+4=6+4)의 클럭신호가 필요할 수 있다.

따라서, 중간 스테이지가 있는 6-클러스트 구동 방식으로 게이트 구동을 하기 위한 클럭신호 개수(10개)는, 순차 구동 방식에서의 클럭신호 개수(20~24개)보다 휠씬 적고, 중간 스테이지가 없는 6-클러스트 구동 방식에서의 클럭신호 개수(17개)보다 적다.

결론적으로, 본 발명의 실시예들에 따른 중간 스테이지를 갖는 클러스터 구동 방식은, 클러스터 구동 자체로 인하여 클럭신호 개수(클럭 상 개수)를 저감시킬 수 있을 뿐만 아니라, Q 노드의 하이 구간의 중첩 없이도 구동이 가능하게 해줌으로써, 노멀한 클러스터 구동 방식에 비해서도, 클럭신호 개수(클럭 상 개수)를 더욱 저감시킬 수 있다. 이에 따라, 클럭배선 영역 면적을 상당히 줄여주어 베젤 크기를 상당히 줄여줄 수 있다.

본 발명의 실시예들에 따른 중간 스테이지를 갖는 클러스터 구동 방식은, 다수의 게이트 신호 종류를 갖는 경우에 더욱 효과가 클 수 있다.

또한, 본 발명의 실시예들에 따른 중간 스테이지를 갖는 클러스터 구동 방식의 경우, Q 노드를 공유함으로써, 게이트 구동 회로(130)를 매우 단순화 시킬 수 있다.

또한, 본 발명의 실시예들에 의하면, 클럭신호 개수(클럭신호의 상 개수)를 줄여주고, 이를 통해, 클럭배선 개수를 줄여주고 베젤 사이즈를 작게 해줄 수 있는 표시장치(100), 표시패널(110) 및 게이트 구동 회로(130)를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 구동이 복잡해지거나 필요한 기능(예: 보상 등)이 추가되는 경우, 클럭신호 개수(클럭신호의 상 개수)를 줄여주면서도 정상적인 구동을 가능하게 하는 표시장치(100), 표시패널(110) 및 게이트 구동 회로(130)를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 디스플레이 구동 중에 충분한 센싱 시간을 확보해줄 수 있는 클러스터 구동을 수행하는 표시장치(100), 표시패널(110) 및 게이트 구동 회로(130)를 제공할 수 있다.

한편, 아래에서, 중간 스테이지 회로(INTER_STAGE)의 셋(Set)과 리셋(Reset)에 대하여 간략하게 다시 설명한다.

i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i)으로 중간 캐리신호(INT_CARRY)를 i번째 게이트 구동 유닛(GDU #i)의 리셋 신호(VRST)로서 출력하고, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로 중간 캐리신호(INT_CARRY)를 (i+1)번째 게이트 구동 유닛의 셋 신호(VST)로서 출력할 수 있다.

이러한 중간 스테이지 회로(INTER_STAGE)의 셋(Set)과 리셋(Reset)은, 이상에서 설명한 바와 같이 해당 게이트 구동 유닛에서 출력되는 캐리신호들(CARRY)에 의해 이루어지거나(제1 방안), 이와 다른 방식으로서, 다른 중간 스테이지 회로(INTER_STAGE)의 중간 캐리신호들(INT_CARRRY)에 의해 이루어질 수도 있다(제2 방안).

제1 방안에 따르면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, i번째 게이트 구동 유닛(GDU #i) 및 (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 캐리신호(CARRY)를 입력 받을 수 있다. 이 경우, i번째 게이트 구동 유닛(GDU #i)으로부터 입력되는 캐리신호(CARRY)는 중간 스테이지 회로(INTER_STAGE)의 셋 신호(VST)이고, (i+1)번째 게이트 구동 유닛(GDU #(i+1))으로부터 입력되는 캐리신호(CARRY)는 중간 스테이지 회로(INTER_STAGE)의 리셋 신호(VRST)일 수 있다. 제1 방안에 따르면, 표시패널(110)의 넌-액티브 영역(N/A)에는, (N+4)개의 클럭신호를 게이트 구동 회로(130)로 공급하는 (N+4)개의 클럭배선이 배치될 수 있다.

제2 방안에 따르면, i번째 게이트 구동 유닛(GDU #i)과 (i+1)번째 게이트 구동 유닛(GDU #(i+1)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)는, (i-1)번째 게이트 구동 유닛(GDU #(i-1))과 i번째 게이트 구동 유닛(GDU #i) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)로부터 중간 캐리신호(INT_CARRY)를 셋 신호(VST)로서 입력 받고, (i+1)번째 게이트 구동 유닛(GDU #(i+1))과 다음의 (i+2)번째 게이트 구동 유닛(GDU #(i+2)) 사이에 배치된 중간 스테이지 회로(INTER_STAGE)로부터 중간 캐리신호(INT_CARRY)를 리셋 신호(VRST)로서 입력 받을 수 있다. 제2 방안에 따르면, 표시패널(110)의 넌-액티브 영역(N/A)에는, (N+5)개의 클럭신호를 게이트 구동 회로(130)로 공급하는 (N+5)개의 클럭배선이 배치될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러
1410: 센스신호 출력부
1420: 스캔신호 출력부
1430: 캐리신호 출력부
1440: 발광제어 신호 출력부
1450: 중간 캐리신호 출력부

Claims

다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로;
상기 다수의 게이트 라인을 구동하는 게이트 구동 회로; 및
상기 데이터 구동 회로 및 상기 게이트 구동 회로를 제어하는 컨트롤러를 포함하고,
상기 다수의 서브픽셀은 M개의 클러스터로 그룹화되고, 상기 M(M≥2)개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고,
상기 게이트 구동 회로는, 상기 M개의 클러스터와 각각 대응되는 M개의 게이트 구동 유닛과, 상기 M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함하고, 상기 M개의 게이트 구동 유닛 각각은 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함하고,
상기 M개의 게이트 구동 유닛은, 상기 M개의 클러스터 중 (i-1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i-1)번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 i번째 클러스터에 배치된 게이트 라인들을 구동하는 i번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 (i+1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i+1)번째 게이트 구동 유닛을 포함하고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력하되,
상기 i번째 게이트 구동 유닛으로 중간 캐리신호를 상기 i번째 게이트 구동 유닛의 리셋 신호로서 출력하고, 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 상기 (i+1)번째 게이트 구동 유닛의 셋 신호로서 출력하는 표시장치.
제1항에 있어서,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로부터 캐리신호를 입력 받되,
상기 i번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 상기 중간 스테이지 회로의 셋 신호이고,
상기 (i+1)번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 상기 중간 스테이지 회로의 리셋 신호인 표시장치.
제1항에 있어서,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 (i-1)번째 게이트 구동 유닛과 상기 i번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 셋 신호로서 입력 받고,
상기 (i+1)번째 게이트 구동 유닛과 다음의 (i+2)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 리셋 신호로서 입력 받는 표시장치.
제1항에 있어서,
상기 다수의 게이트 라인은 다수의 스캔라인, 다수의 센스라인 및 다수의 발광제어라인을 포함하고,
상기 다수의 서브픽셀 각각은,
발광소자와,
상기 발광소자를 구동하는 구동 트랜지스터와,
스캔신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 해당 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와,
상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 다수의 서브픽셀의 전체 또는 일부는,
센스신호에 응답하여 상기 구동 트랜지스터의 제2 노드와 해당 기준라인 간의 연결을 제어하는 센스 트랜지스터와, 발광제어신호에 응답하여 상기 발광소자의 발광을 제어하는 발광제어 트랜지스터 중 하나 이상을 더 포함하는 표시장치.
제4항에 있어서,
상기 게이트 구동 회로는, 넌-액티브 영역에 배치된 (N+4)개의 클럭배선을 통해 입력된 (N+4)개의 클럭신호를 토대로 상기 다수의 스캔라인, 상기 다수의 센스라인 및 상기 다수의 발광제어라인을 구동하고,
상기 M개의 게이트 구동 유닛 각각은,
상기 (N+4)개의 클럭신호 중 N개의 스캔 클럭신호, 1개의 센스 클럭신호, 1개의 발광제어 클럭신호 및 1개의 캐리 클럭신호를 토대로, N개의 스캔신호, 1개의 센스신호, 1개의 발광제어신호 및 1개의 캐리신호를 출력하고,
상기 각 중간 스테이지 회로는, 상기 (N+4)개의 클럭신호 중 나머지 1개의 중간 캐리 클럭신호를 토대로, 1개의 중간 캐리신호를 출력하는 표시장치.
제5항에 있어서, 상기 M개의 클러스터 각각에 포함되는 N개의 서브픽셀 라인에 포함된 서브픽셀들에 배치된 센스 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 상기 센스신호가 동시에 인가되고,
상기 M개의 클러스터 각각에 포함되는 N개의 서브픽셀 라인에 포함된 서브픽셀들에 배치된 발광제어 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 상기 발광제어신호가 동시에 인가되는 표시장치.
제5항에 있어서,
상기 (N+4)개의 클럭배선은,
상기 M개의 게이트 구동 유닛 각각에 연결된 N개의 스캔 클럭배선, 1개의 센스 클럭배선, 1개의 발광제어 클럭배선 및 1개의 캐리 클럭배선과,
상기 각 중간 스테이지 회로에 연결된 1개의 중간 캐리 클럭배선을 포함하는 표시장치.
제5항에 있어서,
상기 i번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로는,
상기 N개의 스캔 클럭신호에 응답하여, 상기 N개의 스캔신호를 출력하는 스캔신호 출력부와,
상기 1개의 센스 클럭신호에 응답하여, 상기 1개의 센스신호 또는 K(1≤K≤N)개의 센스신호를 출력하는 센스신호 출력부와,
상기 1개의 캐리 클럭신호에 응답하여, 상기 i번째 게이트 구동 유닛에 포함된 상기 제2 메인 스테이지 회로와, 상기 (i-1)번째 게이트 구동 유닛과 상기 i번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로와, 상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로로 상기 1개의 캐리신호를 출력하는 캐리신호 출력부를 포함하고,
상기 i번째 게이트 구동 유닛에 포함된 상기 제2 메인 스테이지 회로는,
상기 1개의 발광제어 클럭신호에 응답하여, 상기 1개의 발광제어신호 또는 K(1≤K≤N)개의 발광제어신호를 출력하는 발광제어신호 출력부를 포함하고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 위치하는 상기 중간 스테이지 회로는,
상기 1개의 중간 캐리 클럭신호에 응답하여, 상기 i번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로와, 상기 (i+1)번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로로 상기 1개의 중간 캐리신호를 출력하는 중간 캐리신호 출력부를 포함하는 표시장치.
제7항에 있어서,
상기 i번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로에 포함된 상기 캐리신호 출력부에서 출력되는 상기 1개의 캐리신호는,
상기 i번째 게이트 구동 유닛에 포함된 상기 제2 메인 스테이지 회로의 입력신호로 입력되고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로의 셋 신호로 입력되고,
상기 (i-1)번째 게이트 구동 유닛과 상기 i번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로의 리셋 신호로 입력되는 표시장치.
제9항에 있어서,
상기 제2 메인 스테이지 회로에 포함된 상기 발광제어신호 출력부는,
상기 제1 메인 스테이지 회로에 포함된 상기 캐리신호 출력부에서 출력되는 상기 1개의 캐리신호가 인버팅 된 상기 1개의 발광제어신호를 출력하는 표시장치.
제8항에 있어서,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로에 포함된 상기 중간 캐리신호 출력부에서 출력되는 상기 중간 캐리신호는,
상기 i번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로의 리셋 신호로 입력되고,
상기 (i+1)번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로의 셋 신호로 입력되는 표시장치.
제8항에 있어서,
상기 i번째 게이트 구동 유닛에 포함된 상기 제1 메인 스테이지 회로에 포함된 상기 센스신호 출력부에서 출력된 상기 1개의 센스신호는, 상기 N개의 서브픽셀 라인과 대응되는 상기 N개의 센스라인으로 분기되어 인가되고,
상기 i번째 게이트 구동 유닛에 포함된 상기 제2 메인 스테이지 회로에 상기 발광제어신호 출력부에서 출력된 상기 1개의 발광제어신호는, 상기 N개의 서브픽셀 라인과 대응되는 상기 N개의 발광제어라인으로 분기되어 인가되는 표시장치.
제4항에 있어서,
상기 게이트 구동 회로는, 넌-액티브 영역에 배치된 (N+4)개의 클럭배선을 통해 입력된 (N+4)개의 클럭신호를 토대로 상기 다수의 스캔라인, 상기 다수의 센스라인 및 상기 다수의 발광제어라인을 구동하고,
상기 M개의 게이트 구동 유닛 각각은,
상기 (N+4)개의 클럭신호 중 N개의 스캔 클럭신호, 1개의 센스 클럭신호, 1개의 발광제어 클럭신호 및 1개의 캐리 클럭신호를 토대로, N개의 스캔신호, 1 내지 N개의 센스신호, 1 내지 N개의 발광제어신호 및 1개의 캐리신호를 출력하고,
상기 각 중간 스테이지 회로는, 상기 (N+4)개의 클럭신호 중 나머지 1개의 중간 캐리 클럭신호를 토대로, 1개의 중간 캐리신호를 출력하는 표시장치.
제4항에 있어서,
상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인은, N개의 스캔라인, N개의 센스라인 및 N개의 발광제어라인과 연결되고,
한 프레임 시간 동안, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인 각각의 구동시간은,
상기 N개의 스캔라인으로 턴-온 레벨 전압을 갖는 N개의 스캔신호가 동시에 인가되고, 상기 N개의 센스라인으로 턴-온 레벨 전압을 갖는 N개의 센스신호가 동시에 인가되고, 상기 N개의 발광제어라인으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호가 동시에 인가되는 초기화 기간과,
상기 N개의 스캔라인으로 턴-온 레벨 전압을 갖는 N개의 스캔신호가 동시에 인가되고, 상기 N개의 센스라인으로 턴-오프 레벨 전압을 갖는 N개의 센스신호가 동시에 인가되고, 상기 N개의 발광제어라인으로 턴-온 레벨 전압을 갖는 N개의 발광제어신호가 동시에 인가되는 샘플링 기간과,
상기 N개의 스캔라인으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호가 인가되고, 상기 N개의 센스라인으로 턴-오프 레벨 전압을 갖는 N개의 센스신호가 인가되고, 상기 N개의 발광제어라인으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호가 인가되는 제1 홀딩 기간과,
상기 N개의 센스라인으로 턴-오프 레벨 전압을 갖는 N개의 센스신호가 인가되고, 상기 N개의 발광제어라인으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호가 인가되고, 상기 N개의 스캔라인으로 턴-온 레벨 전압을 갖는 N개의 스캔신호가 순차적으로 인가되는 데이터 쓰기 기간과,
상기 N개의 스캔라인으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호가 인가되고, 상기 N개의 센스라인으로 턴-오프 레벨 전압을 갖는 N개의 센스신호가 인가되고, 상기 N개의 발광제어라인으로 턴-오프 레벨 전압을 갖는 N개의 발광제어신호가 인가되는 제2 홀딩 기간과,
상기 N개의 스캔라인으로 턴-오프 레벨 전압을 갖는 N개의 스캔신호가 인가되고, 상기 N개의 센스라인으로 턴-오프 레벨 전압을 갖는 N개의 센스신호가 인가되고, 상기 N개의 발광제어라인으로 턴-온 레벨 전압을 갖는 N개의 발광제어신호가 인가되고, 상기 N개의 서브픽셀 라인이 동시에 발광하는 발광 기간을 포함하는 표시장치.
제14항에 있어서,
상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인 각각의 상기 샘플링 기간 동안, 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들 각각의 상기 구동 트랜지스터의 제2 노드의 전압은 상승하다가 포화되는 표시장치.
제15항에 있어서,
상기 구동 트랜지스터의 제2 노드의 포화된 전압은 상기 구동 트랜지스터의 문턱전압에 따라 달라지는 표시장치.
액티브 영역에 배치되며, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀; 및
상기 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치되며, 상기 다수의 게이트 라인과 연결되는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀은 M개의 클러스터로 그룹화되고, 상기 M(M≥2)개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고,
상기 게이트 구동 회로는, 상기 M개의 클러스터와 각각 대응되는 M개의 게이트 구동 유닛과, 상기 M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함하고, 상기 M개의 게이트 구동 유닛 각각은 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함하고,
상기 M개의 게이트 구동 유닛은, 상기 M개의 클러스터 중 (i-1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i-1)번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 i번째 클러스터에 배치된 게이트 라인들을 구동하는 i번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 (i+1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i+1)번째 게이트 구동 유닛을 포함하고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로부터 캐리신호를 입력 받고,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력하는 표시패널.
제17항에 있어서,
상기 넌-액티브 영역에 배치되는 (N+4)개의 클럭배선을 더 포함하는 표시패널.
액티브 영역에 배치되며, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀; 및
상기 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치되며, 상기 다수의 게이트 라인과 연결되는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀은 M개의 클러스터로 그룹화되고, 상기 M(M≥2)개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고,
상기 게이트 구동 회로는, 상기 M개의 클러스터와 각각 대응되는 M개의 게이트 구동 유닛과, 상기 M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함하고, 상기 M개의 게이트 구동 유닛 각각은 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 포함하고,
상기 M개의 게이트 구동 유닛은, 상기 M개의 클러스터 중 (i-1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i-1)번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 i번째 클러스터에 배치된 게이트 라인들을 구동하는 i번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 (i+1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i+1)번째 게이트 구동 유닛을 포함하고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력하되, 상기 i번째 게이트 구동 유닛으로 중간 캐리신호를 상기 i번째 게이트 구동 유닛의 리셋 신호로서 출력하고, 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 상기 (i+1)번째 게이트 구동 유닛의 셋 신호로서 출력하는 표시패널.
제19항에 있어서,
상기 넌-액티브 영역에 배치되는 (N+5)개의 클럭배선을 더 포함하는 표시패널.
액티브 영역에 배치되며, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀; 및
상기 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치되며, 상기 다수의 게이트 라인과 연결되는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀은 M개의 클러스터로 그룹화되고, 상기 M개의 클러스터 각각은 N개의 서브픽셀 라인을 포함하고, 상기 M은 2 이상의 자연수이고, 상기 N은 2이상의 자연수이고,
상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고,
상기 넌-액티브 영역에 배치되며 (N+4)개의 클럭신호를 상기 게이트 구동 회로로 공급하는 (N+4)개의 클럭배선을 더 포함하거나, 상기 넌-액티브 영역에 배치되며 (N+5)개의 클럭신호를 상기 게이트 구동 회로로 공급하는 (N+5)개의 클럭배선을 더 포함하는 표시패널.
제21항에 있어서,
상기 다수의 게이트 라인은 다수의 스캔라인, 다수의 센스라인 및 다수의 발광제어라인을 포함하고,
상기 다수의 서브픽셀 각각은,
발광소자와,
상기 발광소자를 구동하는 구동 트랜지스터와,
스캔신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 해당 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와,
상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 다수의 서브픽셀의 전체 또는 일부는,
센스신호에 응답하여 상기 구동 트랜지스터의 제2 노드와 해당 기준라인 간의 연결을 제어하는 센스 트랜지스터와, 발광제어신호에 응답하여 상기 발광소자의 발광을 제어하는 발광제어 트랜지스터 중 하나 이상을 더 포함하고,
상기 N개의 서브픽셀 라인에 배치된 센스 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 상기 센스신호가 동시에 인가되고,
상기 N개의 서브픽셀 라인에 배치된 발광제어 트랜지스터들의 게이트 노드들은 전기적으로 연결되거나 상기 발광제어신호가 동시에 인가되는 표시패널.
게이트 구동 회로에 있어서,
각기 다른 N(N≥2)개의 서브픽셀 라인을 포함하는 M(M≥2)개의 클러스터와 각각 대응되고, 제1 메인 스테이지 회로 및 제2 메인 스테이지 회로를 각각 포함하는 M개의 게이트 구동 유닛; 및
상기 M개의 게이트 구동 유닛 중 인접한 2개의 게이트 구동 유닛 사이마다 배치되는 중간 스테이지 회로를 포함하고,
상기 M개의 게이트 구동 유닛은, 상기 M개의 클러스터 중 (i-1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i-1)번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 i번째 클러스터에 배치된 게이트 라인들을 구동하는 i번째 게이트 구동 유닛과, 상기 M개의 클러스터 중 (i+1)번째 클러스터에 배치된 게이트 라인들을 구동하는 (i+1)번째 게이트 구동 유닛을 포함하고,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛 및 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 출력하되, 상기 i번째 게이트 구동 유닛으로 중간 캐리신호를 상기 i번째 게이트 구동 유닛의 리셋 신호로서 출력하고, 상기 (i+1)번째 게이트 구동 유닛으로 중간 캐리신호를 상기 (i+1)번째 게이트 구동 유닛의 셋 신호로서 출력하는 게이트 구동 회로.
제23항에 있어서,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 i번째 게이트 구동 유닛으로부터 캐리신호를 상기 중간 스테이지 회로의 셋 신호로서 입력 받되,
상기 i번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 상기 중간 스테이지 회로의 셋 신호이고,
상기 (i+1)번째 게이트 구동 유닛으로부터 입력되는 캐리신호는 상기 중간 스테이지 회로의 리셋 신호인 게이트 구동 회로.
제23항에 있어서,
상기 i번째 게이트 구동 유닛과 상기 (i+1)번째 게이트 구동 유닛 사이에 배치된 상기 중간 스테이지 회로는,
상기 (i-1)번째 게이트 구동 유닛과 상기 i번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 셋 신호로서 입력 받고,
상기 (i+1)번째 게이트 구동 유닛과 다음의 (i+2)번째 게이트 구동 유닛 사이에 배치된 중간 스테이지 회로로부터 중간 캐리신호를 리셋 신호로서 입력 받는 게이트 구동 회로.