KR20180127896A - 액티브 매트릭스 표시장치 - Google Patents

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Abstract

본 발명에 의한 액티브 매트릭스 표시장치는 데이터라인과 게이트라인에 연결된 다수의 픽셀들이 배치된 표시부를 포함하는 표시패널, 데이터라인에 데이터전압을 공급하는 데이터 구동부 및 게이트라인에 게이트펄스를 공급하는 게이트 구동부를 구비한다. 게이트 구동부는 한 프레임 내에서 상기 표시부를 복수의 블록으로 구동한다. 게이트 구동부는 j(j는 자연수) 번째 블록에 속한 복수의 게이트라인들에 순차적으로 데이터전압을 공급하고, q(q는 j와 다른 자연수) 번째 블록에 속한 복수의 게이트라인들에 동시에 블랙영상을 기입한다.

Description

액티브 매트릭스 표시장치{Active Matrix Display Device}
본 발명은 액티브 매트릭스 표시장치에 관한 것이다.
평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치(Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light-Emitting Diode Display) 등이 있다.
한편, 표시장치의 동영상 응답시간(Motion Picture Response Time, MPRT)을 단축하기 위해서 블랙 영상을 삽입하는 기술이 제안되었다. 즉, 영상 프레임들 간의 사이에 블랙 영상을 표시하여 이전 프레임의 영상을 소거하는 효과를 기대하기 위한 것이다. 하지만, 기존의 블랙 영상을 표시하는 기술들은 영상 프레임을 2배로 높여야 하기 때문에, 데이터 충전 시간이 줄어드는 단점이 있다.
본 발명은 구동 주파수를 높이지 않으면서 동영상 응답 속도를 개선할 수 있는 표시장치를 제공하기 위한 것이다.
또한, 본 발명은 양방향 스캔이 가능하여, 표시패널의 호환성을 높일 수 있는 표시장치를 제공하기 위한 것이다.
본 발명에 의한 액티브 매트릭스 표시장치는 데이터라인과 게이트라인에 연결된 다수의 픽셀들이 배치된 표시부를 포함하는 표시패널, 데이터라인에 데이터전압을 공급하는 데이터 구동부 및 게이트라인에 게이트펄스를 공급하는 게이트 구동부를 구비한다. 게이트 구동부는 한 프레임 내에서 상기 표시부를 복수의 블록으로 구동한다. 게이트 구동부는 j(j는 자연수) 번째 블록에 속한 복수의 게이트라인들에 순차적으로 데이터전압을 공급하고, q(q는 j와 다른 자연수) 번째 블록에 속한 복수의 게이트라인들에 동시에 블랙영상을 기입한다.
본 명세서의 실시예들에 의하면, 한 프레임 기간 내에서 블랙데이터를 삽입함으로써, 구동 주파수를 높이지 않으면서 동영상 응답속도를 개선할 수 있다.
도 1은 본 발명에 의한 유기발광다이오드 표시장치를 보여주는 도면이다.
도 2의 (a) 및 (b)는 도 1에 도시된 픽셀의 실시 예에 따른 등가 회도로이다.
도 3은 본 발명에 의한 유기발광다이오드 표시장치의 듀티비를 나타내는 도면이다.
도 4는 본 발명에 의한 유기발광다이오드 표시장치의 듀티비를 나타내는 타이밍도이다.
도 5a는 도 8의 프로그래밍 기간에 대응되는 화소의 등가 회로도이다.
도 5b는 도 8의 발광 기간에 대응되는 화소의 등가 회로도이다.
도 5c는 도 8의 비 발광 기간에 대응되는 화소의 등가 회로도이다.
도 6은 본 발명에 의한 게이트 구동부의 스테이지를 나타내는 도면이다.
도 7 및 도 8은 제1 실시 예에 의한 게이트 구동부의 동작에 따른 각 픽셀라인들에 연결되는 스테이지의 전압 변화를 나타내는 도면이다.
도 9는 제1 실시 예에 의한 클럭들의 타이밍을 나타내는 도면이다.
도 10 및 도 11은 제1 실시 예에 의한 클럭들과 스테이지들의 연결 관계를 나타내는 도면이다.
도 12는 제2 실시 예에 의한 클럭들의 타이밍을 나타내는 도면이다.
도 13 및 도 14는 제2 실시 예에 의한 클럭들과 스테이지들의 연결 관계를 나타내는 도면이다.
도 15는 제3 실시 예에 의한 클럭들의 타이밍을 나타내는 도면이다.
도 16 내지 도 18은 제3 실시 예에 의한 클럭들과 스테이지들의 연결 관계를 나타내는 도면이다.
도 19는 제4 실시 예에 의한 클럭들의 타이밍을 나타내는 도면이다.
도 20 및 도 21은 제4 실시 예에 의한 클럭들과 스테이지들의 연결 관계를 나타내는 도면이다.
도 22 및 도 23은 전술한 제1 내지 제4 실시 예에 따른 시프트레지스터의 양방향 스캔 모드에서의 Q 노드 전압 변화를 나타내는 도면들이다.
도 24 및 도 25는 본 발명에 의한 양방향 스캔 모드 동작을 위한 시프트레지스터 및 스테이지를 나타내는 도면들이다.
도 26은 제1 실시 예에 따른 양방향 스캔이 가능한 시프트레지스터를 나타내는 도면이다.
도 27 및 도 28은 제1 실시 예에 따른 양방향 스캔이 가능한 시프트레지스터에 의한 Q 노드 전압 변화를 나타내는 도면들이다.
도 29는 제2 실시 예에 따른 양방향 스캔이 가능한 시프트레지스터를 나타내는 도면이다.
도 30은 제3 실시 예에 따른 양방향 스캔이 가능한 시프트레지스터를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 실시 예에서는 픽셀을 구성하는 트랜지스터들이 모두 N 타입으로 구현되는 것만을 개시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고 P 타입으로 구현되는 경우에도 적용될 수 있다.
본 명세서에서는 유기발광표시장치를 중심으로 설명하지만, 본 발명의 기술적 사상은 유기발광표시장치에 한정되지 않는다. 예컨대, 도 1에 도시된 표시패널의 픽셀들은 도 2b에 도시된 액정셀로 이루어질 수 있고, 액정표시장치에 대한 도 1의 구성은 달라질 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 구동부(12) 및 게이트 구동부(13)를 포함한다.
표시패널(10)에는 다수의 데이터라인들(15) 및 기준전압라인들(16)과, 다수의 게이트라인들(17,18)이 형성된다. 데이터라인들(15), 기준전압라인들(16) 및 게이트라인들(17,18)의 교차영역에는 픽셀들이 형성된다. 픽셀들은 수평 방향을 기준으로 라인별로 구분될 수 있다. 예컨대, 픽셀들은 제1 내지 제n 픽셀라인들(HL1~HLn)로 구분될 수 있다. 동일한 수평 방향에 배치된 픽셀들은 동일한 스캔 신호를 공급받는다.
게이트라인들(17,18)은 스캔 신호가 인가되는 제1 게이트라인들(17)과 센싱 신호가 인가되는 제2 게이트라인들(18)을 포함할 수 있다. 각 픽셀은 데이터라인들(15) 중 어느 하나에, 기준전압라인들(16) 중 어느 하나에, 제1 게이트라인들(17) 중 어느 하나에, 그리고 제2 게이트라인들(18) 중 어느 하나에 접속될 수 있다. 각 픽셀은 OLED와 구동 트랜지스터를 포함하며, 한 프레임 내에서 OLED의 발광 듀티를 제어하기 위한 듀티 구동이 가능하다.
이러한 픽셀은 전원 블록으로부터 고전위 구동전압(EVDD)과 저전위 구동전압(EVSS)을 공급받는다. 픽셀을 구성하는 TFT들은 p 타입, n 타입 또는 p 타입과 n 타입을 결합한 하이브리드 타입으로 구현될 수 있다. 픽셀을 구성하는 TFT들의 반도체층은 아몰포스 실리콘, 폴리 실리콘 또는 산화물을 포함할 수 있다.
데이터 구동부(12)는 타이밍 콘트롤러(11)의 제어 하에 입력 영상 데이터(RGB)를 데이터전압으로 변환하고, 이 데이터전압을 데이터라인들(15)에 공급한다. 이와 더불어, 데이터 구동부(12)는 타이밍 콘트롤러(11)의 제어 하에 기준 전압을 생성하여 기준전압라인들(16)에 공급한다.
게이트 구동부(13)는 타이밍 콘트롤러(11)의 제어 하에 데이터전압에 동기되는 스캔 신호를 생성하여 제1 게이트라인들(17)에 공급하고, 기준전압에 동기되는 센싱 신호를 생성하여 제2 게이트라인들(18)에 공급한다.
게이트 구동부(13)는 한 프레임 동안 듀티 구동을 위한 스캔 신호를 제1 스캔신호와 제2 스캔신호로 구성하고, 한 프레임 동안 같은 픽셀에 제1 스캔신호와 제2 스캔신호를 구분하여 공급한다. 제1 스캔신호와 제2 스캔신호는 시간차를 갖고 공급된다.
게이트 구동부(13)는 한 프레임 동안 듀티 구동을 위한 센싱 신호를 제1 센싱펄스만으로 구성하고, 제1 센싱펄스를 제1 스캔신호에 동기시켜 상기 픽셀에 공급할 수 있다. 게이트 구동부(13)는 한 프레임 동안 듀티 구동을 위한 센싱 신호를 제1 센싱펄스와 제2 센싱펄스로 구성하고, 제1 센싱펄스를 제1 스캔신호에 동기시켜 상기 픽셀에 공급하고, 이어서 제2 센싱펄스를 제2 스캔신호에 이어 상기 픽셀에 공급할 수 있다.
게이트 구동부(13)는 레벨 시프터 및 시프트레지스터로 이루어질 수 있다. 레벨 시프터는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터는 스타트신호, 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK) 등을 레벨 시프팅한 후 시프트레지스터에 공급한다. 시프트레지스터는 종속적으로 접속되는 다수의 스테이지들을 포함한다. 레벨 시프터는 한 프레임에서 2회 이상 스타트신호를 출력하여 시프트레지스터에 공급한다.
타이밍 콘트롤러(11)는 인터페이스 회로(미도시)를 통해 호스트 시스템(14)으로부터 입력 영상 데이터(RGB)를 전송받고, 이 영상 데이터(RGB)를 mini-LVDS 등의 다양한 인터페이스 방식을 통해 데이터 구동부(12)에 공급한다.
타이밍 콘트롤러(11)는 호스트 시스템(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동부(12)와 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와, 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호(DDC)와, OLED의 발광 듀티를 제어하기 위한 듀티 제어신호(DCON)를 포함한다.
듀티 제어신호(DCON)는 스캔 신호의 제1 및 제2 스캔신호 간의 간격을 제어하기 위한 신호이다. 또한, 듀티 제어신호(DCON)는 스캔 신호의 제1 및 제2 스캔신호 간의 간격, 및 센싱 신호의 제1 및 제2 센싱펄스 간의 간격을 제어하기 위한 신호일 수도 있다. 듀티 제어신호(DCON)는 종래와 같이 블랙 데이터를 기입하거나, 또는 픽셀 내에 발광 제어 TFT를 온/오프 시키는 것과는 전혀 무관한 신호이다. 본 발명은 구동 트랜지스터를 오프 시킬 수 있는 블랙 데이터를 프로그래밍할 필요없이 스캔 신호, 또는 스캔 신호와 센싱 신호를 적절히 제어하여 한 프레임 동안 OLED의 발광이 중지되는 비 발광 구간을 조정한다.
도 2는 픽셀들의 실시 예를 나타내는 도면으로, 도 2의 (a)는 유기발광다이오드를 포함하는 픽셀을 도시하고 있으며, 도 2의 (b)는 액정셀을 포함하는 픽셀을 도시하고 있다. 도 2의 (a)에서, DAC는 데이터전압을 출력하는 데이터 구동부 내의 디지털-아날로그 컨버터를 의미한다.
도 2를 참조하면, 본 발명에 따른 픽셀은 OLED, 구동 트랜지스터(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함한다.
OLED는 소스 노드(Ns)에 접속된 애노드전극과, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함한다.
구동 트랜지스터(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압차에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 트랜지스터(DT)는 게이트 노드(Ng)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 소스 노드(Ns)에 접속된 소스전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속된다.
제1 스위치 TFT(ST1)는 스캔 신호(SCAN)에 응답하여 데이터라인(15)과 게이트 노드(Ng) 사이의 전류 흐름을 스위칭함으로써, 데이터라인(15) 상의 데이터전압을 게이트 노드(Ng)에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트라인(17)에 접속된 게이트전극, 데이터라인(15)에 접속된 드레인전극, 및 게이트 노드(Ng)에 접속된 소스전극을 구비한다.
제2 스위치 TFT(ST2)는 센스신호(SEN)에 응답하여 기준전압라인(16)과 소스 노드(Ns) 사이의 전류 흐름을 스위칭함으로써, 기준전압라인(16) 상의 기준전압(Vref)을 소스 노드(Ns)에 인가한다. 제2 스위치 TFT(ST2)는 제2 게이트라인(18)에 접속된 게이트전극, 기준전압라인(16)에 접속된 드레인전극, 및 소스 노드(Ns)에 접속된 소스전극을 구비한다.
도 1에 도시된 표시장치의 표시패널(10)을 도 2의 (b)에서와 같은 액정셀을 포함하는 액정표시장치로 구현될 수 있다. 액정표시장치로 구현되는 표시패널의 하부 기판에는 데이터라인들, 게이트라인들, TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과, 공통 전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정한다.
도 3 및 도 4는 본 발명에 의한 유기발광 표시장치의 듀티비를 설명하기 위한 도면들이다.
도 3 및 도 4를 참조하면, 본 발명에 의한 유기발광 표시장치는 한 프레임 기간 내에서 영상데이터 및 블랙데이터를 모두 기입한다. 즉, 본 발명에 의한 유기발광 표시장치는 프레임 레이트(frame rate)를 높이지 않으면서 블랙데이터 삽입 기술을 이용할 수 있다.
도 4에서 제1 픽셀라인(HL1)에 배치된 제1 픽셀에 인가되는 스캔 신호(SCAN), 센스신호(SEN), 및 데이터전압(D1,Bdata)의 구동 파형을 나타낸다. 즉, 듀티 구동을 위한 한 프레임은 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압을 구동 전류에 맞게 설정하는 프로그래밍 기간(Tp)과, 구동 전류에 따라 OLED가 발광하는 발광 기간(Te)과, OLED의 발광이 중지되는 비 발광 기간(Tb)을 포함한다.
도 5a 내지 도 5c는 각각 프로그래밍 기간, 발광기간 및 비발광기간에서의 화소의 동작을 나타내는 도면들이다.
도 5a에 도시된 바와 같이, 프로그래밍 기간(Tp)에서 제1 픽셀의 제1 스위치 TFT(ST1)는 스캔 신호(SCAN)의 제1 스캔신호(Pa1)에 따라 턴 온 되어 게이트 노드(Ng)에 제1 데이터전압(D1)을 인가한다. 프로그래밍 기간(Tp)에서 제1 픽셀의 제2 스위치 TFT(ST2)는 센스신호(SEN)의 제1 센싱펄스(Pb1)에 따라 턴 온 되어 소스 노드(Ns)에 기준전압(Vref)을 인가한다. 이를 통해 프로그래밍 기간(Tp)에서 제1 픽셀의 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압이 구동 전류에 맞게 설정된다.
도 5b에 도시된 바와 같이, 발광 기간(Te)에서 제1 픽셀의 제1 스위치 TFT(ST1)는 스캔 신호(SCAN)에 따라 턴 오프 되고, 제1 픽셀의 제2 스위치 TFT(ST2)는 센스신호(SEN)에 따라 턴 오프 된다. 프로그래밍 기간(Tp)에서 제1 픽셀에 기 설정된 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 발광 기간(Te)에서도 유지된다. 이때 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)은 제1 픽셀의 구동 트랜지스터(DT)의 문턱전압(Vth)보다 크기 때문에, 발광 기간(Te) 동안 제1 픽셀의 구동 트랜지스터에는 구동 전류가 흐른다. 이 구동 전류에 의해 발광 기간(Te)에서 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압(Vgs)을 유지한 채 게이트 노드(Ng)의 전위와 소스 노드(Ns)의 전위가 각각 부스팅된다. 소스 노드(Ns)의 전위가 OLED의 동작점 레벨까지 부스팅되면 제1 픽셀의 OLED는 발광한다.
도 5c에 도시된 바와 같이, 비 발광 기간(Tb)에서 제1 픽셀의 제1 스위치 TFT(ST1)는 스캔 신호(SCAN)의 제2 스캔신호(Pa2)에 따라 턴 온 되어 게이트 노드(Ng)에 블랙데이터전압(Bdata)을 인가한다. 제1 픽셀의 제2 스위치 TFT(ST2)는 센스신호(SEN)에 따라 턴 오프 상태를 유지한다. 여기서, 블랙 데이터전압(Bdata)은 블랙 영상을 표시하기 위한 데이터전압이다.
발광 기간(Te) 동안, 스캔신호(SCAN) 및 센스신호(SEN)는 픽셀라인들에 순차적으로 인가되어, 픽셀라인들은 순차적으로 데이터전압을 공급받는다.
비 발광 기간(Tb)의 시작 시점에서 복수의 복수의 제2 스캔신호(Pa)가 동시에 턴-온되고, 이에 따라 복수의 픽셀라인들은 동시에 블랙 데이터전압(Bdata)을 인가받는다.
영상 데이터전압을 기입하기 위한 제1 스캔신호(Pa1)는 화상용 클럭 타이밍에 대응되어 출력되고, 블랙 데이터전압(Bdata) 기입하기 위한 제2 스캔신호(Pa2)는 BDI용 클럭 타이밍에 대응된다.
도 6은 본 발명에 의한 게이트 구동부의 스테이지를 모식화한 도면이다.
도 6을 참조하면, 시프트레지스터의 i(i는 자연수) 스테이지는 Q 노드의 전압에 대응하여 클럭을 출력하는 제1 내지 제3 풀업 트랜지스터들(Tpu_CR, Tpu_SC, Tpu_SE)을 포함한다. 제i 스테이지(STGi)는 i 번째 픽셀라인(HLi)을 구동하는 스캔신호(SCAN) 및 센스신호(SEN)를 출력하는 스테이지이다.
Q 노드는 스타트신호 또는 이전단 캐리신호(carry[i-3])를 입력받아서 충전되고 리셋신호 또는 후단 캐리신호(carry[i+3])를 입력받아서 방전된다. 제i 스테이지가 입력받는 캐리신호는 i±3에 한정되지 않고 설계에 따라 다를 수 있다.
제1 풀업 트랜지스터(Tpu_CR)는 Q 노드에 연결되는 게이트전극, 캐리클럭(CRCLK)을 입력받는 드레인전극, 제1 출력단에 연결되는 소스전극으로 이루어진다. 제1 풀업 트랜지스터(Tpu_CR)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 캐리클럭(CRCLK)을 이용하여 제1 출력단(n1)으로 캐리신호(carry[i])를 출력한다.
제2 풀업 트랜지스터(Tpu_SC)는 Q 노드에 연결되는 게이트전극, 스캔클럭(SCCLK)을 입력받는 드레인전극, 제2 출력단에 연결되는 소스전극으로 이루어진다. 제2 풀업 트랜지스터(Tpu_SC)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 스캔클럭(SCCLK)을 이용하여 제2 출력단(n2)으로 스캔신호(SCAN[i])를 출력한다.
제3 풀업 트랜지스터(Tpu_SE)는 Q 노드에 연결되는 게이트전극, 센스클럭을 입력받는 드레인전극, 제3 출력단에 연결되는 소스전극으로 이루어진다. 제3 풀업 트랜지스터(Tpu_SE)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 센스클럭(SECLK)을 이용하여 제3 출력단(n3)으로 센스신호(SEN[i])를 출력한다.
제1 풀다운 트랜지스터(Tpd_CR)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제1 출력단에 연결되는 소스전극으로 이루어진다. 제1 풀다운 트랜지스터(Tpd_CR)는 QB 노드 전압에 응답하여, 제1 출력단(n1)을 저전위전압(VSS)으로 방전시킨다.
제2 풀다운 트랜지스터(Tpd_SC)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제2 출력단에 연결되는 소스전극으로 이루어진다. 제2 풀다운 트랜지스터(Tpd_SC)는 QB 노드 전압에 응답하여, 제2 출력단(n2)을 저전위전압(VSS)으로 방전시킨다.
제3 풀다운 트랜지스터(Tpd_SE)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제3 출력단에 연결되는 소스전극으로 이루어진다. 제3 풀다운 트랜지스터(Tpd_SE)는 QB 노드 전압에 응답하여, 제3 출력단(n3)을 저전위전압(VSS)으로 방전시킨다.
인버터(INV)는 Q 노드와 QB 노드의 전압을 상반되게 제어한다.
본 발명에 의한 게이트 구동부는 한 프레임 기간 내에서, 한 주기 동안 zk개의 픽셀라인을 구동한다. 한 주기는 영상데이터 기입 기간과 블랙데이터 삽입 기간 및 프리차지 기간을 포함한다. 하나의 픽셀라인에 영상데이터를 기입하는 기간은 1수평기간(1H)으로 정의될 수 있고, 블랙데이터 삽입 기간(BDI)과 프리차지 기간들 각각은 1수평기간(1H)으로 할당될 수 있다. 블랙데이터 삽입 기간(BDI)은 한 주기 내에서 k횟수 반복된다. 그리고 블랙데이터 삽입 기간(BDI) 이후에는 프리차지 기간(Pre)을 갖는다. 프리차지 기간(Pre)은 블랙데이터 삽입 기간(BDI)들이 종료한 이후에 다음 픽셀라인에 연결된 화소의 게이트 노드를 프리차지하는 기간이다.
다시 말해서, 본 발명에 의한 한 주기는 z수평기간 (z≥2) 동안의 영상데이터 기입 기간, 1수평기간 동안의 블랙데이터 삽입 기간 및 1수평기간 동안의 프리차지 기간으로 이루어지는 z+2수평기간이 k 횟수 반복된다.
< 제1 실시 예 >
제1 실시 예에 의한 게이트 구동부는 한 주기 동안 16개의 픽셀라인을 구동한다.
즉, 1/2주기 내에서 8수평기간 동안 영상데이터 기입 기간이 유지되고, 이어서 1수평기간 동안 블랙데이터 삽입 기간이 유지되고, 이어서 1수평기간 동안 프리차지 기간이 유지된다. 이와 같이 8개의 픽셀라인들을 구동하기 위한 10수평기간이 1회 더 반복되고, 결과적으로 제1 실시 예에 의한 게이트 구동부는 20 수평기간의 한 주기 동안 16개의 픽셀라인을 구동한다.
도 7 및 도 8은 제1 실시 예에 의한 게이트 구동부 내 스테이지의 Q 노드 전압 변화를 나타내는 도면이다. 도 9는 스테이지를 구동하기 위한 제1 실시 예에 의한 캐리클럭, 스캔클럭 및 센스클럭을 나타내는 도면이다. 도 10 및 도 11은 각 스테이지들과 캐리클럭, 스캔클럭 및 센스클럭들 간의 연결관계를 나타내는 도면이다. 도 7 내지 도 9에 도시된 수평기간에서 숫자로 표시된 기간은 영상데이터 기입 기간을 의미하고, BDI는 블랙데이터 삽입 기간을 의미하며, Pre는 프리차지 기간을 의미한다. 이하, 제i 수평기간은 i+16j (j는 0 이상의 정수, 0<i+16j≤ 전체 픽셀라인 수) 번째 픽셀라인에 영상데이터를 기입하는 영상데이터 기입 기간을 지칭한다. Q 노드를 턴-온하는 신호와 턴-오프하는 신호는 각각 그 타이밍에 캐리를 출력하고 있는 스테이지다. 즉 제5 스테이지의 Q 노드를 턴-온하는 신호는 제1 스테이지가 출력하는 캐리신호이고 제5 스테이지 Q 노드를 턴-오프하는 신호는 제9 스테이지가 출력하는 캐리신호다.
도 9에 도시된 스캔클럭은 스캔신호의 타이밍을 결정하고, 센스클럭은 센스신호의 타이밍을 결정한다. 즉, 스캔클럭이 턴-온 전압일 때에 스테이지는 스캔신호를 출력하고, 센스클럭이 턴-온 전압일 때에 스테이지는 센스신호를 출력한다.
결과적으로 제1 실시 예에 의한 게이트 구동부는 8 수평기간에 해당하는 영상데이터 기입 기간 동안, 스캔신호 및 센스신호를 순차적으로 출력한다. 그리고 게이트 구동부는 블랙데이터 기입 기간 동안 다수의 픽셀라인들에 스캔신호를 동시에 공급한다. 또한, 게이트 구동부는 프리차지 기간 동안 스캔신호 및 센스신호를 출력한다.
도 9에서 보는 바와 같이, 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 16위상을 갖는다. 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 20수평기간을 한 주기로 한다. 한 주기는 16개의 픽셀라인을 구동하는 기간이다.
2수평기간(2H) 동안 턴-온 전압을 유지하고, 이어서 8수평기간(8H) 동안 턴-오프 전압을 유지한다. 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16) 각각의 턴-온 전압은 화상기입용 클럭과 블랙데이터기입용 클럭으로 구분될 수 있다. 화상기입용 클럭과 블랙데이터기입용 클럭들은 각각 교번적이다. 즉, 화상기입용 클럭이 턴-오프 전압으로 반전되고 8수평기간이 경과한 후에 블랙데이터 기입용 클럭이 턴-온 전압이 된다.
제1 내지 제16 스캔클럭들(SCCLK1~SCCLK16)은 2수평기간 동안 턴-온 전압을 유지하면서 영상데이터 기입기간 동안 순차적으로 출력된다. 그리고 제9 내지 제16 스캔클럭들(SCCLK1~SCCLK16)은 제1 블랙데이터 삽입 기간 동안 턴-온 전압을 유지하고, 제1 내지 제8 스캔클럭들(SCCLK1~SCCLK8)은 제2 블랙데이터 삽입기간 동안 턴-온 전압을 유지한다.
제1 내지 제16 센스클럭들(SECLK1~SECLK16)은 2수평기간 동안의 턴-온전압을 유지하면서 영상데이터 기입기간 동안 순차적으로 출력된다.
도 10 및 도 11을 참조하면, 제1 캐리클럭(CRCLK), 제1 스캔클럭(SCCLK) 및 제1 센스클럭(SECLK)들은 제1 스테이지(STG)에 연결된다. 제2 캐리클럭(CRCLK), 제2 스캔클럭(SCCLK) 및 제2 센스클럭(SECLK)들은 제2 스테이지(STG)에 연결된다. 마찬가지로 제i(i는 16이하의 자연수) 캐리클럭(CRCLK), 제i 스캔클럭(SCCLK) 및 제i 센스클럭(SECLK)들은 제i 스테이지(STG)에 연결된다.
제1 실시 예에서, 발광기간의 듀티비는 (16n+8)라인/(프레임 라인 수)로 설정될 수 있다. 프레임 라인 수는 전체 픽셀라인 수와 수직 블랭킹 기간에 해당하는 라인 수의 합계다. 본 명세서에 듀티비는 임의의 스테이지에 영상데이터 기입용 캐리클럭이 입력된 이후부터 해당 스테이지(STG)에 블랙데이터 삽입용 캐리클럭이 입력된 기간까지의 픽셀라인 간격으로 정의하기로 한다.
실질적으로 픽셀에 블랙데이터가 삽입되는 시점은 블랙데이터 삽입용 캐리클럭이 인가되는 시점이 아니라, 스테이지(STG)의 Q 노드가 충전된 상태에서 블랙데이터 삽입용 스캔클럭이 인가되는 블랙데이터 삽입 기간(BDI)이다. 본 발명에서 영상데이터 기입을 위한 스캔신호(SCAN)는 순차적 출력되고, 블랙데이터 삽입을 위한 스캔신호(SCAN)는 1수평기간 동안 다수의 픽셀라인(HL)들에 동시에 기입되기 때문에, 각각의 픽셀라인(HL)들마다 영상표시기간의 듀티비는 미세한 차이가 있다.
본 명세서에서는 실제 영상표시기간을 바탕으로 한 듀티비가 아니라, 스테이지에 Q 노드를 프리차지시키는 캐리클럭(CRCLK)이 입력되는 시점을 기준으로 듀티비를 정의하도록 한다.
예컨대, 표시패널(10)에서 영상을 표시하는 픽셀라인들이 제1 내지 제2160 픽셀라인들(HL1~HL2160)로 구성되고 브랭킹기간이 없고 n을 67로 설정할 때에, 듀티비는 1080/2160이 된다. 즉, 2160개의 픽셀라인들을 갖는 표시장치에서, n을 67으로 설정할 때의 제1 실시 예에 의한 듀티비는 50%가 된다. 320라인에 해당하는 브랭킹기간이 있고 n을 67로 설정할 때에 듀티비는 1080/2480 즉 43.55%가 된다.
n=67로 설정한 상태에서, 제1 실시 예에 의한 1 프레임 동안의 게이트 구동부의 동작을 살펴보면 다음과 같다.
제1 스테이지(STG)의 Q노드가 프리차지된 상태에서, 제1 수평기간(1H) 동안, 제1 스테이지(STG)는 제1 캐리클럭(CRCLK)에 응답하여 제1 캐리신호를 출력한다. 그리고, 제1 스테이지(STG)는 제1 스캔클럭(SCCLK)에 응답하여 제1 스캔신호(SCAN)를 출력하고, 제1 센스클럭(SECLK)에 응답하여 제1 센스신호(SEN)를 출력한다. 그 결과, 제1 수평기간(1H) 동안, 제1 픽셀라인(HL)에 배치된 픽셀들에는 데이터가 기입된다.
마찬가지로, 제2 수평기간(2H) 동안, 제2 픽셀라인(HL)에 배치된 픽셀들은 프로그래밍된다. 그리고, 제2 수평기간(2H) 동안 제1 픽셀라인(HL)에 배치된 픽셀들은 제1 수평기간(1H)에 프로그래밍된 데이터를 바탕으로 발광한다.
이와 같은 라인 순차 방식으로, 제1 내지 제4 수평기간(1H~4H) 동안 제1 내지 제4 픽셀라인들(HL1~HL4)에 배치된 픽셀들에는 순차적으로 데이터가 기입된다.
이어서 제1 블랙데이터 삽입 기간(BDI) 동안에는 제9 내지 제16 스캔클럭들(SCCLK9~SCCLK16)이 턴-온 전압으로 인가되어, 제9 내지 제16 스캔신호가 출력된다. 제1 블랙데이터 삽입 기간(BDI)에 출력되는 제9 내지 제16 스캔신호(SCAN)가 공급되는 픽셀라인들은 듀티비에 따라 달라질 수 있다.
라인 순차 방식에 의해서 제1 내지 제1072 수평기간(1H~1072H) 동안, 제1 내지 제1072 픽셀라인(HL1~HL1072)들이 순차적으로 발광한다. 제1 내지 제1072 수평기간들(1H~1072H)내에서 10수평기간 즉 8라인마다 배치된 블랙데이터 삽입 기간(BDI)에는 이전 프레임 영상을 표시하는 제1073 내지 제2160 픽셀라인들(HL1073~HL2160) 중에서 8개의 픽셀라인들을 포함하는 어느 한 그룹의 픽셀라인들에 블랙데이터를 삽입한다.
제1073 수평기간(1073H) 부터 제1080 수평기간(1080H)까지는 제1073 픽셀라인(HL)부터 제1080 픽셀라인(HL)들에 영상데이터를 기입하는 기간이고, 제1 수평기간(1H) 부터 제8 수평기간(8H) 까지의 구동 타이밍과 동일하다.
n을 67로 설정하였을 때에, 첫 번째 픽셀라인에 블랙데이터 삽입을 위한 캐리클럭이 입력되는 픽셀라인은 (16*67+8=1080) 픽셀라인 간격을 갖는 제1081 픽셀라인에 해당한다.
제1081 내지 제1088 수평기간들(1081H~1088H)의 구동 타이밍은 도 9에 도시된 제9 수평기간(9H) 부터 제0 수평기간(0H) 까지의 구동 타이밍과 동일하다. 제1081 수평기간(1081H) 부터 제1084 수평기간(1084H)까지 순차적인 스캔신호가 출력된 이후, 이어지는 블랙데이터 삽입 기간(BDI) 동안에는 제1 스캔클럭 내지 제8 스캔클럭(SCCLK) 타이밍에 대응하는 제1 내지 제8 스캔신호가 출력된다. 블랙데이터 삽입 기간(BDI) 동안에 출력되는 제1 내지 제8 스캔신호들에 의해서 제1 내지 제8 픽셀라인들(HL1~HL8)에 배치된 픽셀들은 블랙데이터를 공급받는다.
< 제2 실시 예 >
도 12는 스테이지를 구동하기 위한 제2 실시 예에 의한 캐리클럭, 스캔클럭 및 센스클럭의 타이밍을 나타내는 도면이다. 도 13 및 도 14는 각 스테이지들과 캐리클럭, 스캔클럭 및 센스클럭들 간의 연결관계를 나타내는 도면이다. 도 12에 도시된 수평기간에서 숫자로 표시된 기간은 영상데이터 기입 기간을 의미하고, BDI는 블랙데이터 삽입 기간을 의미하며, Pre는 프리차지 기간을 의미한다. 이하, 제i 수평기간은 i+32j (j는 0 이상의 정수, 0<i+32j≤ 전체 픽셀라인 수) 번째 픽셀라인에 영상데이터를 기입하는 영상데이터 기입 기간을 지칭한다.
도 12에서 보는 바와 같이, 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 게이트클럭(SECLK)들은 각각 16위상을 갖는다. 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 40수평기간을 한 주기로 한다. 제2 실시 예에서 게이트 구동부(13)는 한 주기 동안 32개의 픽셀라인을 구동한다. 한 주기 내에서 블랙데이터 삽입 기간(BDI)은 4회이고, 프리차지 기간 또한 4회에 해당한다.
제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16) 각각의 턴-온 전압은 화상용 클럭과 BDI용 클럭으로 구분될 수 있다. 제1 내지 제16 캐리클럭들은 2수평기간 동안 턴-온 전압을 유지하고, 8수평기간 동안 턴-오프 전압을 유지한다.
한 주기 내에서, 제1 내지 제8 캐리클럭들(CRCLK1~CRCLK8)의 첫 번째와 두 번째에 인가되는 클럭들은 화상용 클럭이고, 세 번째와 네 번째에 인가되는 클럭들은 BDI용 클럭이다. 한 주기 내에서, 제9 내지 제16 캐리클럭들(CRCLK1~CRCLK16)의 첫 번째와 두 번째에 인가되는 클럭들은 BDI용 클럭이고, 세 번째와 네 번째에 인가되는 클럭들은 화상용 클럭이다. 본 명세서에서 클럭들이 인가된다는 의미는 턴-온 전압 레벨을 갖는 클럭을 지칭하기로 한다. 즉, 제1 캐리클럭에서 두 번째 클럭은 제8 및 제9 수평기간들(8H,9H)에 인가되는 턴-온전압을 지칭한다.
제1 내지 제16 스캔클럭들(SCCLK1~SCCLK16)은 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16)의 화상용 클럭과 동기되는 클럭들을 포함한다. 그리고, 제1 내지 제8 스캔클럭들(SCCLK1~SCCLK8)은 세 번째 및 네 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지하고, 제9 내지 제16 스캔클럭들(SCCLK9~SCCLK16)은 첫 번째와 두 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지한다.
제1 내지 제16 센스클럭들(SECLK1~SECLK16)은 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16)의 화상용 클럭과 동기된다.
도 13 및 도 14를 참조하면, 제1 내지 제8 스테이지들(STG1~STG8)은 각각 제1 내지 제8 캐리클럭들(CRCLK1~CRCLK8), 제1 내지 제8 스캔클럭들(SCCLK1~SCCLK8), 제1 내지 제8 센스클럭들(SECLK1~SECLK8)과 순차적으로 연결된다. 그리고, 제9 내지 제24 스테이지들(STG9~STG24)은 각각 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16), 제1 내지 제16 스캔클럭들(SCCLK1~SCCLK16), 제1 내지 제16 센스클럭들(SECLK1~SECLK16)과 순차적으로 연결된다. 이어지는 제25 내지 제32 스테이지들(STG25~STG32)은 제10 내지 제16 캐리클럭들(CRCLK10~CRCLK16), 제10 내지 제16 스캔클럭들(SCCLK10~SCCLK16), 제10 내지 제16 센스클럭들(SECLK10~SECLK16)과 순차적으로 연결된다.
이하, 한 주기 동안의 제2 실시 예에 의한 게이트 구동부의 동작을 살펴보면 다음과 같다.
제2 실시 예에 의한 게이트 구동부는 한 주기 동안 32개의 픽셀라인을 구동한다. 도 12에서, 제-3 수평기간(-4H)에서 제0 수평기간(0H)은 이전 프레임 구동기간에 해당한다. 도면에 표시되지 않은 프리차지 기간 및 프리차지 기간에 이어지는 제29 수평기간 내지 제32 수평기간은 제-3 수평기간(-3H) 내지 제0 수평기간(0H)과 동일한 구동 타이밍을 갖는다.
제2 실시 예에 의한 제1 내지 제4 스테이지들(STG1~STG4)은 각각 제1 수평기간(1H) 부터 제4 수평기간(4H) 동안 제1 내지 제4 스캔신호들과 제1 내지 제4 센스신호들을 출력한다. 그 결과 제1 내지 제4 수평기간(1H~4H) 동안 제1 내지 제4 픽셀라인들(HL1~HL4)은 순차적으로 데이터를 공급받는다.
이어지는 블랙데이터 삽입 기간(BDI) 동안, 게이트 구동부(13)는 제9 내지 제16 스캔신호를 출력한다.
이어서 프리차지 기간이 이어지고, 제5 수평기간(5H) 부터 제8 수평기간(8H) 동안, 제5 내지 제8 스테이지(STG)들은 제5 내지 제8 스캔신호들과 및 제5 내지 제8 센스신호들을 출력한다. 그 결과 제5 내지 제8 수평기간(5H~8H) 동안 제5 내지 제8 픽셀라인들(HL5~HL8)은 순차적으로 데이터를 공급받는다.
이어서 제9 수평기간(9H) 부터 제12 수평기간(12H) 동안, 제9 내지 제14 스테이지들(STG9~STG14)은 각각 제1 내지 제4 스캔신호들과 및 제1 내지 제4 센스신호들을 출력한다. 그 결과 제9 내지 제12 수평기간(9H~12H) 동안 제9 내지 제12 픽셀라인들(HL9~HL12)은 순차적으로 데이터를 공급받는다.
제12 수평기간(12H)에 이어지는 블랙데이터 삽입 기간(BDI)에는 제9 내지 제16 스캔신호를 동시에 출력한다.
이어서 프리차지 기간이 이어지고, 제13 수평기간(13H) 부터 제20 수평기간(20H) 동안, 제13 내지 제20 스테이지들(STG13~STG20)은 제13 내지 제20 스캔신호들과 제13 내지 제20 센스신호를 출력한다. 그 결과, 제13 내지 제20 픽셀라인들(HL13~HL20)은 순차적으로 데이터를 공급받는다.
제20 수평기간(20H)에 이어지는 블랙데이터 삽입 기간(BDI) 동안, 게이트 구동부(13)는 제1 내지 제9 스캔신호를 동시에 출력한다.
어이서 프리차지 기간 동안에 제21 스캔신호 및 제21 센스신호가 출력된다.
제21 내지 제24 수평기간(21H~24H) 동안, 제21 내지 제24 스테이지들(STG21~STG24)은 제21 내지 제24 스캔신호들과 제21 내지 제24 센스신호들을 순차적으로 출력한다. 그 결과, 제21 내지 제24 픽셀라인들은 데이터를 공급받는다.
제25 내지 제28 수평기간(25H~28H) 동안, 제25 내지 제28 스테이지들(STG25~STG28)은 제25 내지 제28 스캔신호들과 제25 내지 제28 센스신호들을 순차적으로 출력한다. 그 결과, 제25 내지 제28 픽셀라인들은 데이터를 공급받는다.
제2 실시 예에서, 발광기간의 듀티비는 (32n+16)라인/(프레임 라인 수)로 설정될 수 있다.
예컨대, 표시패널(10)에서 영상을 표시하는 픽셀라인들이 제1 내지 제2160 픽셀라인들(HL1~HL2144)로 구성되고 n을 33로 설정할 때에, 듀티비는 1072/2160이 된다. 즉, 2160개의 픽셀라인들을 갖는 표시장치에서, n을 33으로 설정할 때의 제2 실시 예에 의한 듀티비는 49.63%가 된다. 즉, n을 33으로 설정할 때에, 제1 내지 제8픽셀라인들에 블랙데이터를 기입하는 기간은 1072 수평라인 직후에 도래하는 블랙데이터 삽입 기간(BDI)이 된다.
< 제3 실시 예 >
도 15는 스테이지를 구동하기 위한 제3 실시 예에 의한 캐리클럭, 스캔클럭 및 센스클럭의 타이밍을 나타내는 도면이다. 도 16 내지 도 18은 각 스테이지들과 캐리클럭, 스캔클럭 및 센스클럭들 간의 연결관계를 나타내는 도면이다.
도 15에서 보는 바와 같이, 캐리클럭(CRCLK)은 16 위상을 갖고, 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 12위상을 갖는다. 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 60수평기간을 한 주기로 한다. 제3 실시 예에서 게이트 구동부(13)는 한 주기 동안 48개의 픽셀라인들을 구동한다. 한 주기 내에서 블랙데이터 삽입 기간(BDI)은 6회이고, 프리차지 기간 또한 6회에 해당한다.
제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16) 각각의 턴-온 전압은 화상용 클럭과 BDI용 클럭으로 구분될 수 있다. 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16)은 2수평기간 동안 턴-온 전압을 유지하고, 8수평기간 동안 턴-오프 전압을 유지한다.
한 주기 내에서, 제1 내지 제8 캐리클럭들(CRCLK1~CRCLK8)의 첫 번째 내지 세 번째 클럭들은 화상용 클럭이고, 네 번째 내지 여섯 번째 클럭들은 BDI용 클럭이다. 한 주기 내에서, 제9 내지 제16 캐리클럭들(CRCLK1~CRCLK16)의 첫 번째 내지 세 번째 클럭들은 BDI용 클럭이고, 네 번째 내지 여섯 번째 클럭들은 화상용 클럭이다.
제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)은 제1 내지 제24 수평기간들(1H~24H) 동안 총 4회에 걸쳐서 순차적으로 출력된다. 그리고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)은 제25 내지 제48 수평기간들(25H~48H) 동안 총 4회에 걸쳐서 순차적으로 출력된다. 그리고, 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)은 네 번째 내지 여섯 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지하고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)은 첫 번째 내지 세 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지한다.
제1 내지 제12 센스클럭들(SECLK1~SECLK12)은 제1 내지 제12 캐리클럭들(CRCLK1~CRCLK16)의 화상용 클럭과 동기된다.
도 16 및 도 17을 참조하면, 제1 내지 제8 스테이지들(STG1~STG8)은 각각 제1 내지 제8 캐리클럭들(CRCLK1~CRCLK8)과 순차적으로 연결되고, 제9 내지 제16 스테이지들(STG9~STG16)은 각각 제1 내지 제8 캐리클럭들(CRCLK1~CRCLK8)과 순차적으로 연결된다. 그리고, 제17 내지 제32 스테이지들(STG17~STG32)은 제1 내지 제16 캐리클럭들(CRCLK1~CRCLK16)과 순차적으로 연결된다. 제33 내지 제40 스테이지들(STG33~STG40)은 각각 제9 내지 제16 캐리클럭들(CRCLK9~CRCLK16)과 순차적으로 연결되고, 제41 내지 제48 스테이지들(STG41~STG48)은 각각 제9 내지 제16 캐리클럭들(CRCLK9~CRCLK16)과 순차적으로 연결된다.
도 16 및 도 18을 참조하면, 제1 내지 제6 스테이지들(STG1~STG6)은 각각 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되고, 제1 내지 제6 센스클럭들과 순차적으로 연결된다. 그리고, 제7 내지 제12 스테이지들(STG7~STG12)은 각각 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되고, 제1 내지 제6 센스클럭들과 순차적으로 연결된다. 제13 내지 제18 스테이지들(STG13~STG18)은 각각 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되고, 제1 내지 제6 센스클럭들과 순차적으로 연결된다. 제19 내지 제30 스테이지들(STG19~STG30)은 각각 제1 내지 제12 스캔클럭들(SCCLK1~SCCLK12)과 순차적으로 연결되고, 제1 내지 제12 센스클럭들과 순차적으로 연결된다. 제31 내지 제36 스테이지들(STG31~STG36)은 각각 제7 내지 제12 스캔클럭들(SCCLK1~SCCLK12)과 순차적으로 연결되고, 제7 내지 제12 센스클럭들과 순차적으로 연결된다. 제37 내지 제42 스테이지들(STG37~STG42)은 각각 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)과 순차적으로 연결되고, 제7 내지 제12 센스클럭들과 순차적으로 연결된다. 제43 내지 제48 스테이지들(STG43~STG48)은 각각 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)과 순차적으로 연결되고, 제7 내지 제12 센스클럭들과 순차적으로 연결된다.
이하, 한 주기 동안의 제3 실시 예에 의한 게이트 구동부는 전술한 제1 실시 예 및 제2 실시 예와 마찬가지로 스캔클럭 및 센스클럭 타이밍에 동기되어 출력되는 스캔신호 및 센스신호를 출력한다. 스캔신호 및 센스신호에 의한 화소의 동작은 전술한 실시 예와 동일하기 때문에 자세한 설명을 생략하기로 한다.
제3 실시 예에서, 발광기간의 듀티비는 (48n+24)라인/(프레임 라인 수)로 설정될 수 있다.
예컨대, 표시패널(10)에서 영상을 표시하는 픽셀라인들이 제1 내지 제2160 픽셀라인들(HL1~HL2160)로 구성되고 n을 22로 설정할 때에, 듀티비는 1080/2160이 된다. 즉, 2160개의 픽셀라인들을 갖는 표시장치에서, n을 22으로 설정할 때의 제3 실시 예에 의한 듀티비는 50%가 된다. 즉, n을 22으로 설정할 때에, 제1 내지 제8 픽셀라인들에 블랙데이터를 기입하는 기간은 1080 수평라인 직후에 도래하는 블랙데이터 삽입 기간(BDI)이 된다.
< 제4 실시 예 >
도 19는 스테이지를 구동하기 위한 제4 실시 예에 의한 캐리클럭, 스캔클럭 및 센스클럭의 타이밍을 나타내는 도면이다. 도 20 및 도 21은 각 스테이지들과 캐리클럭, 스캔클럭 및 센스클럭들 간의 연결관계를 나타내는 도면이다.
도 19에서 보는 바와 같이, 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 12위상을 갖는다. 캐리클럭(CRCLK), 스캔클럭(SCCLK) 및 센스클럭(SECLK)들은 각각 60수평기간을 한 주기로 한다. 제4 실시 예에서 게이트 구동부(13)는 한 주기 동안 48개의 픽셀라인들을 구동한다. 한 주기 내에서 블랙데이터 삽입 기간(BDI)은 6회이고, 프리차지 기간 또한 6회에 해당한다.
제1 내지 제12 캐리클럭들(CRCLK1~CRCLK12) 각각의 턴-온 전압은 화상용 클럭과 BDI용 클럭으로 구분될 수 있다. 제1 내지 제12 캐리클럭들(CRCLK1~CRCLK12)은 각각은 2수평기간 동안 턴-온 전압을 유지하고, 8수평기간 동안 턴-오프 전압을 유지한다.
한 주기 내에서, 제1 내지 제6 캐리클럭들(CRCLK1~CRCLK16) 각각의 첫 번째 내지 네 번째 클럭들은 화상용 클럭이고, 다섯 번째 내지 여덟 번째 클럭들은 BDI용 클럭이다. 한 주기 내에서, 제7 내지 제12 캐리클럭들(CRCLK7CRCLK12)의 첫 번째 내지 네 번째 클럭들은 BDI용 클럭이고, 다섯 번째 내지 여덟 번째 클럭들은 화상용 클럭이다.
제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)은 제1 내지 제24 수평기간들(1H~24H) 동안 총 4회에 걸쳐서 순차적으로 출력된다. 그리고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)은 제25 내지 제48 수평기간들(25H~48H) 동안 총 4회에 걸쳐서 순차적으로 출력된다. 그리고, 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)은 네 번째 내지 여섯 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지하고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)은 첫 번째 내지 세 번째 블랙데이터 삽입 기간(BDI)에 턴-온 전압을 유지한다.
제1 내지 제12 센스클럭들(SECLK1~SECLK12)은 제1 내지 제12 캐리클럭들(CRCLK1~CRCLK12의 화상용 클럭과 동기된다.
도 20 및 도 21을 참조하면, 제1 내지 제6 스테이지들(STG1~STG6)은 각각 제1 내지 제6 캐리클럭들(CRCLK1~CRCLK6)과 순차적으로 연결되고, 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되며, 제1 내지 제6 센스클럭들(SECLK1~SECLK6)과 순차적으로 연결된다. 제7 내지 제12 스테이지들(STG7~STG12)은 각각 제1 내지 제6 캐리클럭들(CRCLK1~CRCLK6)과 순차적으로 연결되고, 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되며, 제1 내지 제6 센스클럭들(SECLK1~SECLK6)과 순차적으로 연결된다. 또한, 제13 내지 제18 스테이지들(STG13~STG18)은 각각 제1 내지 제6 캐리클럭들(CRCLK1~CRCLK6)과 순차적으로 연결되고, 제1 내지 제6 스캔클럭들(SCCLK1~SCCLK6)과 순차적으로 연결되며, 제1 내지 제6 센스클럭들(SECLK1~SECLK6)과 순차적으로 연결된다.
제19 내지 제30 스테이지들(STG19~STG30)은 각각 제1 내지 제12 캐리클럭들(CRCLK1~CRCLK12과 순차적으로 연결되고, 제1 내지 제12 스캔클럭들(SCCLK1~SCCLK12)과 순차적으로 연결되며, 제1 내지 제12 센스클럭들(SECLK1~SECLK12)과 순차적으로 연결된다.
제31 내지 제36 스테이지들(STG31~STG36)은 각각 제7 내지 제12 캐리클럭들(CRCLK1~CRCLK12과 순차적으로 연결되고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)과 순차적으로 연결되며, 제7 내지 제12 센스클럭들(SECLK7~SECLK12)과 순차적으로 연결된다.
제37 내지 제42 스테이지들(STG37~STG42)은 각각 제7 내지 제12 캐리클럭들(CRCLK7CRCLK12과 순차적으로 연결되고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)과 순차적으로 연결되며, 제7 내지 제12 센스클럭들(SECLK7~SECLK12)과 순차적으로 연결된다.
제43 내지 제48 스테이지들(STG43~STG48)은 각각 제7 내지 제12 캐리클럭들(CRCLK7CRCLK12과 순차적으로 연결되고, 제7 내지 제12 스캔클럭들(SCCLK7~SCCLK12)과 순차적으로 연결되며, 제7 내지 제12 센스클럭들(SECLK7~SECLK12)과 순차적으로 연결된다.
이하, 한 주기 동안의 제4 실시 예에 의한 게이트 구동부는 전술한 실시 예들과 마찬가지로 스캔클럭 및 센스클럭 타이밍에 동기되어 출력되는 스캔신호 및 센스신호를 출력한다. 스캔신호 및 센스신호에 의한 화소의 동작은 전술한 실시 예와 동일하기 때문에 자세한 설명을 생략하기로 한다.
제4 실시 예에서, 발광기간의 듀티비는 (48n+24)라인/(프레임 라인 수)로 설정될 수 있다.
예컨대, 표시패널(10)에서 영상을 표시하는 픽셀라인들이 제1 내지 제2160 픽셀라인들(HL1~HL2160)로 구성되고 n을 22로 설정할 때에, 듀티비는 1080/2160이 된다. 즉, 2160개의 픽셀라인들을 갖는 표시장치에서, n을 22으로 설정할 때의 제3 실시 예에 의한 듀티비는 50%가 된다. 즉, n을 22으로 설정할 때에, 제1 내지 제8 픽셀라인들에 블랙데이터를 기입하는 기간은 1080 수평라인 직후에 도래하는 블랙데이터 삽입 기간(BDI)이 된다.
살펴본 바와 같이, 본 발명에 의한 유기발광 표시장치는 블랙데이터 표시 기간을 이용하여 동영상 응답 속도를 개선할 수 있다. 특히, 본 발명에 의한 유기발광 표시장치는 구동 주파수를 변경하지 않으면서 블랙데이터를 표시할 수 있다. 즉, 프로그래밍 기입 구간을 줄이지 않으면서 블랙데이터를 삽입하여 동영상 응답속도를 개선할 수 있다.
또한, 본 발명에 의한 유기발광 표시장치는 n값에 따라서 듀티비를 손쉽게 가변할 수 있다. 빠른 동영상을 표시할 때는 듀티비를 낮춤으로써 MPRT를 개선하고 고정패턴을 표시할 때는 듀티비를 100% 가까이로 올림으로써 플리커(flicker) 현상을 억제할 수 있다. 영상처리를 통해서 프레임마다 듀티비를 조절함으로써 사용자에게 가장 좋은 화질을 제공할 수 있다.
살펴본 바와 같이 본 발명은 픽셀라인들을 블록으로 분할하여 구동하되, 화상용 클럭신호를 이용하여 하나의 블록에 속한 픽셀라인들에 순차적으로 영상을 기입하고, BDI용 클럭신호를 이용하여 이어지는 블록에 속한 픽셀라인들에 동시에 블랙데이터를 기입하여 BDI를 구현할 수 있다.
도 22는 전술한 제1 내지 제4 실시 예에서, 스테이지들의 Q 노드 전압 변화를 나타내는 도면이다. 도 22에서, 도면부호 ‘Out’은 캐리신호가 출력되는 스테이지를 나타내고, 도면부호 ‘Q high’는 캐리신호를 출력하지 않지만 턴-온 전압을 유지하는 스테이지들을 나타내는다. 도면부호 ‘Q low’는 Q 노드가 턴-오프 전압 상태인 스테이지들을 나타낸다. 그리고, 도 22에서 가로축은 제1 내지 제8 수평기간과 그 사이에 삽입되는 블랙데이터 삽입 기간(BDI)과 프리차지 기간(pre)을 의미한다. 도 22에서 세로축은 스테이지들을 의미한다. 도 22에서 실선은 해당 스테이지의 출력이 이전단 스테이지의 Q 노드를 프리차지하는 캐리신호로 이용되는 것을 의미하고, 점선은 후단 스테이지의 Q 노드를 턴-오프 전압으로 리셋하는 캐리신호로 이용되는 것을 의미한다. k 번째 스테이지의 이전단 스테이지는 첫 번째 스테이지 내지 (k-1) 번째 스테이지들 중에서 어느 하나를 지칭하고, k 번째 스테이지의 후단 스테이지는 (k+1) 번째 스테이지부터 마지막 스테이지들 중에서 어느 하나를 지칭한다.
도 22를 참조하면, 전술한 제1 내지 제4 실시 예들에 따른 본 발명의 표시장치는 블랙데이터 삽입 기간(BDI) 동안 8개의 픽셀라인들에 동시에 블랙데이터가 기입된다. 8개의 픽셀라인들에 동시에 블랙데이터를 기입하기 위해서, 블랙데이터 삽입 기간(BDI) 동안, 제(8k+1) 스테이지(STG[8k+1]) 내지 제(8k+8) 스테이지(STG[8k+8])들의 Q 노드는 턴-온 전압을 유지한다. 블랙데이터 삽입 기간(BDI) 내에서 제(8k+1) 스테이지(STG[8k+1]) 내지 제(8k+8) 스테이지(STG[8k+8])들은 캐리신호를 출력하지 않지만, 해당 스테이지들의 Q 노드는 턴-온 전압을 유지한다. 블랙데이터 삽입 기간(BDI)에서는 제1 및 제3 출력단들(n1~n3)은 턴-오프 전압을 유지할지라도, 제2 출력단(n2)을 통해서 스캔신호(SCAN)는 출력되어야 하기 때문이다. 또한, 블랙데이터 삽입 기간(BDI)에서 턴-온 전압을 유지하는 Q 노드는 프리차지 기간(Pre)에서 턴-온되는 스테이지의 프리차지 전압이 된다.
이어서, 프리차지 기간(Pre) 동안, 제(8k+5) 스테이지(STG[8k+5])는 제1 풀업 트랜지스터(Tp_CR)에 인가되는 캐리클럭신호에 응답하여 제(8k+5) 캐리신호(CARRY[8k+5])를 출력한다.
블랙데이터 삽입 기간(BDI)에서 8개의 스테이지들 각각의 Q 노드가 프리차지된 상태를 유지하기 위해서는 도 7 및 도 8에서 보는 바와 같이, 각각의 픽셀라인들의 Q 노드가 턴-온 상태를 유지하는 기간은 최소한 8×1 수평기간 이상이 되어야 한다. 따라서, 도 6에서와 같이, 스테이지들의 Q 노드를 프리차지시키기 위해서 제(i-3) 캐리신호(CARRY(i-3))를 이용할 때에, Q 노드를 턴-오프 전압으로 리셋하기 위해서는 제(i+5) 캐리신호(CARRY(i+5))를 이용하여야 한다.
또한, 본 발명은 캐리신호가 출력되지 않는 블랙데이터 삽입 기간(BDI)으로 인해서, 각각의 스테이지들에 인가되는 캐리신호가 일반적인 시프트레지스터에 인가되는 캐리신호와는 상이하다. 즉, 일반적인 시프트레지스터는 각각의 스테이지들에 인가되는 캐리신호와 Q 노드가 부트스트래핑 되는 시점 간의 간격이 동일하다. 하지만, 본 발명은 블랙데이터 삽입 기간(BDI)으로 인해서 도 22에서와 같이, 스테이지가 출력하는 캐리신호와 Q 노드가 부트스트래핑 되는 간격이 달라지기도 한다. 예컨대, 제(8k+1) 스테이지(STG[8k+1])는 5 수평기간에서 (i+5) 스테이지에 해당하는 제(8k+6) 스테이지(STG[8k+6])가 출력하는 캐리신호에 의해서 Q 노드가 리셋된다. 이에 반해서, 제(8k+2) 스테이지(STG[8k+2])는 5 수평기간에서 (i+4) 스테이지에 해당하는 제(8k+6) 스테이지(STG[8k+6])가 출력하는 캐리신호에 의해서 Q 노드가 리셋된다.
스테이지의 출력 타이밍을 기준으로 Q 노드가 프리차지 상태를 유지하는 기간의 차이가 발생하여도 시프트레지스터는 원활하게 동작한다. 다만, 시프트레지스터의 스캔 방향이 달라지면 오동작이 발생할 수 있다.
이를 더 자세히 살펴보면 다음과 같다.
일반적인 시프트레지스터는 단 방향, 즉 최 상측에 위치한 스테이지로부터 최 하측에 위치한 스테이지 방향으로만 스캔펄스를 발생한다. 표시패널이 이용되는 분야가 확대되면서 표시패널에 장착되는 구동회로부의 위치가 어느 한 곳에 한정되지 않는다. 이처럼 다양한 모델의 표시장치에 적용될 수 있도록, 하나의 시프트레지스터가 최 상측부터 스캔펄스를 출력하거나 최 하측부터 스캔펄스를 출력하는 양 방향 시프트레지스터가 이용되기도 한다.
시프트레지스터에서 스테이지의 동작은 Q 노드를 턴-온 전압으로 충전시키는 세팅 동작과 Q 노드를 턴-오프 전압으로 방전시키는 리셋 동작으로 이루어진다.
양 방향 시프트레지스터에서 순방향 출력과 역방향 출력은 세팅 동작과 리셋 동작이 반대로 된다. 즉, 순방향 출력에서 세팅 동작은 역방향 출력에서 리셋 동작이 되고, 역방향 출력에서 리셋 동작은 순방향 출력에서 세팅 동작이 된다.
따라서, 세팅 동작을 제어하는 클럭신호와 리셋 동작을 제어하는 클럭신호는 대칭을 이루어야한다.
도 23은 도 22에 도시된 캐리신호들을 역방향으로 구현한 것을 나타내는 도면이다. 도 22에 도시된 캐리신호들을 바탕으로 역방향 시프트레지스터를 구현하면, 도 23에서와 같이, Q 노드의 전압 마진이 부족한 구간이 발생하기도 한다.
이러한 이유는 순방향 스캔 모드와 역방향 스캔 모드에서, Q 노드를 프리차지하는 트랜지스터와 Q 노드를 방전시키는 트랜지스터들 간의 역할이 서로 달라지기 때문이다. 즉, 순방향 스캔 모드에서 Q 노드를 프리차지하는 트랜지스터는 역방향 스캔 모드에서 Q 노드를 방전시키는 동작을 한다. 그리고 순방향 스캔 모드에서 Q 노드를 방전시키는 트랜지스터는 역방향 스캔 모드에서 Q 노드를 프리차지하는 동작을 한다.
따라서, 도 22에서와 같이, 스테이지에서 Q 노드가 부트스트래핑 되는 시점을 기준으로 Q 노드가 프리차지되는 시점 간의 간격과 Q 노드가 방전되는 시점 간의 간격이 서로 다르면, 도 23에서와 같이 프리차지 기간(Pre)에 8개의 스테이지가 턴-온 전압을 유지하지 못하는 현상이 발생하기도 한다.
이하, 제1 내지 제4 실시 예에서 설명된 클럭신호들을 이용하면서, 양방향 스캔 모드가 가능한 시프트레지스터의 실시 예를 살펴보기로 한다.
도 24는 양방향 시프트레지스터를 나타내는 도면이고, 도 25는 도 24에서 제n 스테이지를 나타내는 도면이다.
도 24를 참조하면, 시프트레지스터는 제1 내지 제n 스테이지들(STG1~STGn)을 포함한다. 제1 내지 제n 스테이지들(STG1~STGn)은 Q 노드 제어부(T1,T2)에 의해서 Q 노드가 제어되고, 캐리신호를 순차적으로 출력한다. Q 노드 제어부(T1,T2)는 제1 및 제2 트랜지스터(T1,T2)를 포함한다. 제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)를 입력받고, 제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)를 입력받는다.
순방향 스캔 모드에서, 제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)에 응답하여 Q 노드를 프리차지하고, 역방향 캐리신호(CARRY_R)에 응답하여 Q 노드를 턴-오프 전압으로 리셋한다.
역방향 스캔 모드에서, 제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)에 응답하여 Q 노드를 프리차지하고, 순방향 캐리신호(CARRY_F)에 응답하여 Q 노드를 턴-오프 전압으로 리셋한다.
도 25를 참조하면, 양방향 시프트레지스터의 제n 스테이지(STG[n])는 제1 트랜지스터(T1), 제2 트랜지스터(T2), Q 노드 홀딩부(T3), 인버터부, 제1 내지 제3 풀업 트랜지스터들(Tp_CR,Tp_SC,Tp_SE), 제1 내지 제3 풀다운 트랜지스터들(Tpd_CR,Tpd_SC,Tpd_SE)을 포함한다.
도 25에서, 순방향 구동전압(VDD_F)과 역방향 구동전압(VDD_R)은 스캔 모드에 따라서 달라진다. 다음의 [표 1]은 스캔 모드에 따라, 순방향 구동전압과 역방향 구동전압의 전압레벨을 나타내는 표이다.
순방향 스캔 모드 역방향 스캔 모드
VDD_F VGH VGL
VDD_R VGL VGH
[표 1]을 참조하면, 순방향 구동전압(VDD_F)은 순방향 스캔 모드에서 턴-온 전압레벨의 고전위전압을 유지하고, 역방향 스캔 모드에서 턴-오프 전압레벨의 저전위전압을 유지한다. 역방향 구동전압(VDD_R)는 역방향 스캔 모드에서 턴-온 전압레벨의 고전위전압을 유지하고, 순방향 스캔 모드에서 턴-오프 전압레벨의 저전위전압을 유지한다.
제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)를 입력받는 게이트전극, 순방향 구동전압(VDD_F) 입력단에 연결된 드레인전극 및 Q 노드에 연결된 소스전극을 포함한다.
제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)를 입력받는 게이트전극, Q 노드에 연결된 드레인전극 및 역방향 구동전압(VDD_R)의 입력단에 연결된 소스전극으로 이루어진다.
Q 노드 홀딩부(T3)는 QB 노드가 턴-온 전압일 때, Q 노드에 턴-오프 전압을 인가한다. 이를 위해서 Q 노드 홀딩부(T3)는 QB 노드에 연결된 게이트전극, Q 노드에 연결된 드레인전극 및 저전위전압(VGL)의 입력단에 연결된 소스전극으로 이루어진다.
인버터부는 제4 트랜지스터(T4), 제4I 트랜지스터(T4I), 제4q 트랜지스터(T4q), 제5 트랜지스터(T5), 제5q 트랜지스터(T5q), 제5F 트랜지스터(T5F) 및 제5R 트랜지스터(T5R)를 포함한다.
제4 트랜지스터(T4)는 Q’ 노드가 턴-온 전압일 때, QB 노드에 턴-온 전압을 충전시킨다. 이를 위해서, 제4 트랜지스터(T4)는 Q’ 노드에 연결된 게이트전극, 고전위전압(VDD)의 입력단에 연결된 드레인전극, 및 QB 노드에 연결된 소스전극을 포함한다.
제4I 트랜지스터(T4I)는 고전위전압(VDD)의 입력단에 연결되는 게이트전극 및 드레인전극, Q’ 노드에 연결되는 소스전극을 포함한다. 제4I 트랜지스터(T4I)는 Q’ 노드에 고전위전압(VDD)을 안정적으로 공급하는 다이오드 기능을 수행한다.
제4q 트랜지스터(T4q)는 Q 노드에 연결되는 게이트전극, Q’ 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다. 제4b 트랜지스터(T4b)는 Q 노드가 턴-온 전압으로 프리차지될 때, Q’ 노드를 턴-오프 전압으로 유지한다.
제5q 트랜지스터(T5q)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다. T5q 트랜지스터(T5q)는 Q 노드가 턴-온 전압일 때에 QB 노드의 전압을 저전위전압(VSS)으로 유지한다.
제5 트랜지스터(T5)는 QA 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다.
제5F 트랜지스터(T5F)는 순방향 캐리신호(CARRY_F)를 입력받는 게이트전극, 순방향 구동전압(VDD_F)의 입력단에 연결되는 드레인전극, 및 QA 노드에 연결되는 소스전극을 포함한다.
제5R 트랜지스터(T5R)는 역방향 캐리신호(CARRY_R)를 입력받는 게이트전극, 역방향 구동전압(VDD_R)의 입력단에 연결되는 드레인전극, 및 QA 노드에 연결되는 소스전극을 포함한다.
제1 풀업 트랜지스터(Tpu_CR)는 Q 노드에 연결되는 게이트전극, 캐리클럭(CRCLK)을 입력받는 드레인전극, 제1 출력단에 연결되는 소스전극으로 이루어진다. 제1 풀업 트랜지스터(Tpu_CR)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 캐리클럭(CRCLK)을 이용하여 제1 출력단(n1)으로 캐리신호(CARRY[i])를 출력한다.
제2 풀업 트랜지스터(Tpu_SC)는 Q 노드에 연결되는 게이트전극, 스캔클럭(SCCLK)을 입력받는 드레인전극, 제2 출력단에 연결되는 소스전극으로 이루어진다. 제2 풀업 트랜지스터(Tpu_SC)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 스캔클럭(SCCLK)을 이용하여 제2 출력단(n2)으로 스캔신호(SCAN[i])를 출력한다.
제3 풀업 트랜지스터(Tpu_SE)는 Q 노드에 연결되는 게이트전극, 센스클럭을 입력받는 드레인전극, 제3 출력단에 연결되는 소스전극으로 이루어진다. 제3 풀업 트랜지스터(Tpu_SE)는 Q 노드가 프리충전된 상태일 때, 드레인전극에 입력되는 센스클럭(SECLK)을 이용하여 제3 출력단(n3)으로 센스신호(SEN[i])를 출력한다.
제1 풀다운 트랜지스터(Tpd_CR)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제1 출력단에 연결되는 소스전극으로 이루어진다. 제1 풀다운 트랜지스터(Tpd_CR)는 QB 노드 전압에 응답하여, 제1 출력단(n1)을 저전위전압(VSS)으로 방전시킨다.
제2 풀다운 트랜지스터(Tpd_SC)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제2 출력단에 연결되는 소스전극으로 이루어진다. 제2 풀다운 트랜지스터(Tpd_SC)는 QB 노드 전압에 응답하여, 제2 출력단(n2)을 저전위전압(VSS)으로 방전시킨다.
제3 풀다운 트랜지스터(Tpd_SE)는 QB 노드에 연결되는 게이트전극, 저전위전압(VSS) 입력단에 연결되는 드레인전극, 제3 출력단에 연결되는 소스전극으로 이루어진다. 제3 풀다운 트랜지스터(Tpd_SE)는 QB 노드 전압에 응답하여, 제3 출력단(n3)을 저전위전압(VSS)으로 방전시킨다.
이하 Q 노드 제어부의 구체적인 실시 예를 살펴보면 다음과 같다.
도 26은 제1 실시 예에 의한 Q 노드 제어부에 인가되는 캐리신호들을 나타내는 도면이다. 도 27은 제1 실시 예에 따른, 순방향 스캔 모드에서 캐리신호들의 타이밍을 나타내는 도면이고, 도 28은 제1 실시 예에 따른, 역방향 스캔 모드에서 캐리신호들의 타이밍을 나타내는 도면이다.
제(8k+1) 스테이지(STG[8k+1]) 내지 제(8k+8) 스테이지(STG[8k+8])들 각각의 제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)에 응답하여 턴-온된다. 순방향 스캔 모드에서 제1 트랜지스터(T1)는 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 Q 노드를 리셋한다. 역방향 스캔 모드에서 제2 트랜지스터(T2)는 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 Q 노드를 리셋한다. Q 노드를 리셋하는 동작은 Q 노드에 턴-오프 전압을 인가하는 동작을 지칭한다.
결과적으로 순방향 스캔 모드에서, 제1 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+1) 스테이지(STG[8k+1])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+8) 스테이지(STG[8k+8])의 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
역방향 스캔 모드에서는 제2 트랜지스터(T2)가 역방향 캐리신호에 응답하여 Q 노드를 충전시키고, 제1 트랜지스터(T1)가 순방향 캐리신호에 응답하여 Q 노드를 방전시킨다.
역방향 스캔 모드에서, 제1 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+8) 스테이지(STG[8k+8])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+1) 스테이지(STG[8k+1])의 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
순방향 스캔 모드에서 제(n-3) 캐리신호(CARRY[n-3])의 출력 타이밍은 역방향 스캔 모드에서 제(n+3) 캐리신호(CARRY[n+3])의 출력 타이밍과 동일하다. 즉, 순방향 스캔 모드에서 제(8k+1) 스테이지(STG[8k+1])의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+8) 스테이지(STG[8k+8])의 Q 노드 프리차지 타이밍은 동일하다. 또한, 순방향 스캔 모드에서 제(n+5) 캐리신호(CARRY[n+5])의 출력 타이밍은 역방향 스캔 모드에서 제(n-5) 캐리신호(CARRY[n-5])의 출력 타이밍과 동일하다. 즉, 순방향 스캔 모드에서 제(8k+1) 스테이지(STG[8k+1])의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+8) 스테이지(STG[8k+8])의 Q 노드 리셋 타이밍은 동일하다.
마찬가지로, 순방향 스캔 모드에서 제(8k+2) 스테이지(STG[8k+2])의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+7) 스테이지(STG[8k+7])의 Q 노드 프리차지 타이밍은 동일하다. 순방향 스캔 모드에서 제(8k+2) 스테이지(STG[8k+2])의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+7) 스테이지(STG[8k+7])의 Q 노드 리셋 타이밍은 동일하다.
순방향 스캔 모드에서 제(8k+3) 스테이지(STG[8k+3])의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+6) 스테이지(STG[8k+6])의 Q 노드 프리차지 타이밍은 동일하다. 순방향 스캔 모드에서 제(8k+3) 스테이지(STG[8k+3])의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+6) 스테이지(STG[8k+6])의 Q 노드 리셋 타이밍은 동일하다.
순방향 스캔 모드에서 제(8k+4) 스테이지(STG[8k+4])의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+5) 스테이지(STG[8k+5])의 Q 노드 프리차지 타이밍은 동일하다. 순방향 스캔 모드에서 제(8k+4) 스테이지(STG[8k+4])의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+5) 스테이지(STG[8k+5])의 Q 노드 리셋 타이밍은 동일하다.
이와 같이, 제1 실시 예에 의한 Q 노드 제어부는 스테이지들의 일정한 그룹 단위 내에서, 순방향 스캔 모드와 역방향 스캔 모드에서의 캐리신호들의 타이밍을 대칭이 되도록 설정한다. 그 결과, 스테이지들의 그룹 단위 내에서, 순방향 스캔 모드와 역방향 스캔 모드에서 Q 노드의 프리차지 타이밍은 동일하고, Q 노드의 리셋 타이밍도 동일해진다. 이로 인해서, 순방향 스캔 모드와 역방향 스캔 모드에서 모두 블랙데이터 삽입 기간 및 프리차지 기간 동안에 스테이지 그룹에 속한 Q 노드를 프리차지 상태로 유지할 수 있다. 서로 대칭되는 스테이지들의 그룹은 블랙데이터 삽입 기간에 블랙데이터가 기입되는 픽셀라인의 개수에 대응된다. 8개의 스테이지들 단위로 대칭시키도록 설정하는 이유는 블랙데이터 삽입 기간(BDI)에 블랙데이터가 기입되는 픽셀라인의 개수에 따라 스테이지들의 동작이 반복되기 때문이다.
도 29는 제2 실시 예에 의한 Q 노드 제어부에 인가되는 캐리신호들을 나타내는 도면이다. 제(8k+1) 스테이지(STG[8k+1]) 내지 제(8k+8) 스테이지(STG[8k+8])들 각각의 제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)에 응답하여 턴-온된다. 순방향 스캔 모드에서 제1 트랜지스터(T1)는 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 Q 노드를 리셋한다. 역방향 스캔 모드에서 제2 트랜지스터(T2)는 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 Q 노드를 리셋한다. Q 노드를 리셋하는 동작은 Q 노드에 턴-오프 전압을 인가하는 동작을 지칭한다.
결과적으로 순방향 스캔 모드에서, 제2 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+1) 스테이지(STG[8k+1])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+8) 스테이지(STG[8k+8])의 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
역방향 스캔 모드에서는 제2 트랜지스터(T2)가 역방향 캐리신호에 응답하여 Q 노드를 충전시키고, 제1 트랜지스터(T1)가 순방향 캐리신호에 응답하여 Q 노드를 방전시킨다.
역방향 스캔 모드에서, 제2 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+8) 스테이지(STG[8k+8])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+1) 스테이지(STG[8k+1])의 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
도 30은 제3 실시 예에 의한 Q 노드 제어부에 인가되는 캐리신호들을 나타내는 도면이다. 제(8k+1) 스테이지(STG[8k+1]) 내지 제(8k+8) 스테이지(STG[8k+8])들 각각의 제1 트랜지스터(T1)는 순방향 캐리신호(CARRY_F)에 응답하여 턴-온되고, 제2 트랜지스터(T2)는 역방향 캐리신호(CARRY_R)에 응답하여 턴-온된다. 순방향 스캔 모드에서 제1 트랜지스터(T1)는 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 Q 노드를 리셋한다. 역방향 스캔 모드에서 제2 트랜지스터(T2)는 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 Q 노드를 리셋한다. Q 노드를 리셋하는 동작은 Q 노드에 턴-오프 전압을 인가하는 동작을 지칭한다.
결과적으로 순방향 스캔 모드에서, 제3 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+1) 스테이지(STG[8k+1])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+8) 스테이지(STG[8k+8])의 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 리셋시킨다.
역방향 스캔 모드에서는 제2 트랜지스터(T2)가 역방향 캐리신호에 응답하여 Q 노드를 충전시키고, 제1 트랜지스터(T1)가 순방향 캐리신호에 응답하여 Q 노드를 방전시킨다.
역방향 스캔 모드에서, 제3 실시 예에 의한 스테이지의 동작을 살펴보면 다음과 같다.
제(8k+8) 스테이지(STG[8k+8])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-5) 캐리신호(CARRY[n-5])에 응답하여 Q 노드를 리셋시킨다.
제(8k+7) 스테이지(STG[8k+7])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+6) 스테이지(STG[8k+6])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-4) 캐리신호(CARRY[n-4])에 응답하여 Q 노드를 리셋시킨다.
제(8k+5) 스테이지(STG[8k+5])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+4) 스테이지(STG[8k+4])의 제2 트랜지스터(T2)는 제(n+3) 캐리신호(CARRY[n+3])에 응답하여 Q 노드를 프리차지시키고, 제2 트랜지스터(T2)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+3) 스테이지(STG[8k+3])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+2) 스테이지(STG[8k+2])의 제2 트랜지스터(T2)는 제(n+4) 캐리신호(CARRY[n+4])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
제(8k+1) 스테이지(STG[8k+1])의 제2 트랜지스터(T2)는 제(n+5) 캐리신호(CARRY[n+5])에 응답하여 Q 노드를 프리차지시키고, 제1 트랜지스터(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 Q 노드를 리셋시킨다.
살펴본 바와 같이, 제2 및 제3 실시 예에 따른 시프트레지스터는 순방향 스캔 모드에서 제(8k+1) 스테이지(STG[8k+1])의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+8) 스테이지(STG[8k+8])의 Q 노드 프리차지 타이밍은 동일하다. 또한, 순방향 스캔 모드에서 제(8k+1) 스테이지(STG[8k+1])의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+8) 스테이지(STG[8k+8])의 Q 노드 리셋 타이밍은 동일하다.
마찬가지로, 순방향 스캔 모드에서 제(8k+a) 스테이지의 Q 노드 프리차지 타이밍과 역방향 스캔 모드에서 제(8k+[9-a])(a는 8이하의 자연수) 스테이지의 Q 노드 프리차지 타이밍은 동일하다. 순방향 스캔 모드에서 제(8k+a) 스테이지의 Q 노드 리셋 타이밍과 역방향 스캔 모드에서 제(8k+[9-a]) 스테이지의 Q 노드 리셋 타이밍은 동일하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부

Claims (17)

  1. 데이터라인과 게이트라인에 연결된 다수의 픽셀들이 배치된 표시부를 포함하는 표시패널;
    상기 데이터라인에 데이터전압을 공급하는 데이터 구동부; 및
    상기 게이트라인에 게이트펄스를 공급하는 게이트 구동부를 구비하고,
    상기 게이트 구동부는 한 프레임 내에서 상기 표시부를 복수의 블록으로 구동하되,
    j(j는 자연수) 번째 블록에 속한 복수의 게이트라인들에 순차적으로 상기 데이터전압을 공급하고,
    q(q는 j와 다른 자연수)번째 블록에 속한 복수의 게이트라인들에 동시에 블랙영상을 기입하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 구동부는
    한 프레임 기간의 한 주기 동안 zk(z는 1보다 큰 자연수, k는 "z(k-1)<전체 픽셀라인 수zk" 조건을 만족하는 자연수)개의 픽셀라인을 구동하되,
    zk 수평기간을 갖는 데이터기입 기간 동안, 스캔신호를 순차적으로 출력하고 상기 zk개의 픽셀라인들 각각에 상기 데이터전압을 공급하고,
    k횟수에 해당하는 블랙데이터 삽입 기간 동안, z개의 픽셀라인들에 상기 스캔신호를 동시에 공급하여, 상기 z개의 픽셀라인들에 동시에 블랙데이터를 기입하는 액티브 매트릭스 표시장치.
  3. 제 1 항에 있어서,
    각각의 블랙데이터 삽입 기간은 1 수평기간 동안 유지되는 액티브 매트릭스 표시장치.
  4. 제 1 항에 있어서,
    상기 게이트 구동부는
    상기 블랙데이터 삽입 기간에 이어지는 프리차지 기간 동안, 상기 데이터기입 기간 동안에 마지막으로 상기 데이터전압을 공급받은 다음 픽셀라인에 상기 스캔신호 및 상기 센스신호를 공급하는 액티브 매트릭스 표시장치.
  5. 제 1 항에 있어서,
    상기 게이트 구동부는 상기 픽셀라인들 각각에 연결되는 스테이지를 포함하고,
    각각의 상기 스테이지는
    Q 노드 전압에 응답하여, 캐리클럭 타이밍에 하는 캐리신호를 출력하는 제1 풀업 트랜지스터;
    Q 노드 전압에 응답하여, 스캔클럭 타이밍에 대응하는 상기 스캔신호를 출력하는 제2 풀업 트랜지스터를 포함하며,
    상기 캐리클럭은
    상기 데이터기입 기간 동안 출력되는 상기 스캔신호를 생성하기 위해서 상기 Q 노드를 충전시키는 화상용 클럭; 및
    상기 블랙데이터 기입 기간 동안 출력되는 상기 스캔신호를 생성하기 위해서 상기 Q 노드를 충전시키는 BDI용 클럭을 포함하는 액티브 매트릭스 표시장치.
  6. 제 5 항에 있어서,
    상기 캐리클럭은 상기 블랙데이터 삽입 기간 동안에는 턴-오프전압을 유지하는 액티브 매트릭스 표시장치.
  7. 제 5 항에 있어서,
    상기 캐리클럭 및 상기 스캔클럭은 각각 16 위상을 갖고, 상기 한 주기는 20 수평기간의 폭을 갖고,
    상기 캐리클럭들은 제1 수평기간부터 제16 수평기간까지 순차적으로 출력되며,
    각각의 상기 캐리클럭들 중에서 상기 화상용 클럭과 상기 BDI용 클럭 간의 간격은 8수평기간의 영상데이터 기입기간과 1수평기간 폭을 갖는 블랙데이터 삽입 기간과 1수평기간 폭을 갖는 프리차지 기간에 해당하는 액티브 매트릭스 표시장치.
  8. 제 7 항에 있어서,
    제i(i는 자연수) 픽셀라인에 영상데이터 기입을 위한 상기 화상용 클럭과 상기 제i 픽셀라인에 블랙데이터 기입을 위한 상기 BDI용 클럭 간의 시간 편차는 16n+8(n은 자연수)에 해당하는 액티브 매트릭스 표시장치.
  9. 제 7 항에 있어서,
    상기 한 주기는 40 수평기간의 폭을 갖고,
    제i(i는 자연수) 픽셀라인에 영상데이터 기입을 위한 상기 화상용 클럭과 상기 제i 픽셀라인에 블랙데이터 기입을 위한 상기 BDI용 클럭 간의 시간 편차는 32n+16(n은 자연수)에 해당하는 액티브 매트릭스 표시장치.
  10. 제 5 항에 있어서,
    상기 캐리클럭은 16 위상이고, 상기 스캔클럭은 12위상이며, 상기 한 주기는 60수평기간의 폭을 갖고,
    제1 내지 제16 캐리클럭 각각은 제1 수평기간부터 제60 수평기간까지 10 수평기간의 폭을 갖고 순차적으로 출력되되, 상기 제1 내지 제8 캐리클럭들의 전반부 1/2 주기는 상기 화상용 캐리클럭에 해당하고, 상기 제9 내지 제16 캐리클럭들의 후반부 1/2 주기는 상기 BDI용 캐리클럭에 해당하는 액티브 매트릭스 표시장치.
  11. 제 10 항에 있어서,
    제i(i는 자연수) 픽셀라인에 영상데이터 기입을 위한 상기 화상용 클럭과 상기 제i 픽셀라인에 블랙데이터 기입을 위한 상기 BDI용 클럭 간의 시간 편차는 48n+24(n은 자연수)에 해당하는 액티브 매트릭스 표시장치.
  12. 제 11 항에 있어서,
    상기 캐리클럭 및 상기 스캔클럭은 12위상이며, 상기 한 주기는 60수평기간의 폭을 갖고,
    상기 제1 내지 제6 캐리클럭들의 전반부 1/2 주기는 상기 화상용 캐리클럭에 해당하고, 상기 제9 내지 제16 캐리클럭들의 후반부 1/2 주기는 상기 BDI용 캐리클럭에 해당하는 액티브 매트릭스 표시장치.
  13. 제 12 항에 있어서,
    제i(i는 자연수) 픽셀라인에 영상데이터 기입을 위한 상기 화상용 클럭과 상기 제i 픽셀라인에 블랙데이터 기입을 위한 상기 BDI용 클럭 간의 시간 편차는 48n+24(n은 자연수)에 해당하는 액티브 매트릭스 표시장치.
  14. 제 5 항에 있어서,
    상기 스테이지는
    순방향 스캔 모드에서, 순방향 캐리신호에 응답하여 상기 Q 노드를 프리차지시키는 제1 트랜지스터; 및
    상기 순방향 스캔 모드에서, 역방향 캐리신호에 응답하여 상기 Q 노드에 턴-오프 전압을 인가하는 제2 트랜지스터를 포함하고,
    상기 순방향 캐리신호와 상기 역방향 캐리신호들 간의 출력타이밍은 상기 표시부의 블록들 각각의 스캔기간 이상으로 설정되는 액티브 매트릭스 표시장치.
  15. 제 14 항에 있어서,
    상기 제2 트랜지스터는 역방향 스캔 모드에서, 상기 역방향 캐리신호들에 응답하여 상기 Q 노드를 프리차지시키고,
    상기 제1 트랜지스터는 상기 역방향 스캔 모드에서, 상기 순방향 캐리신호들에 응답하여 상기 Q 노드에 턴-오프 전압을 인가하는 액티브 매트릭스 표시장치.
  16. 제 14 항에 있어서,
    상기 블록들은 8k(k는 자연수) 개의 픽셀라인들을 포함하고,
    제(8k+a)(a는 8이하의 자연수) 스테이지의 상기 제1 트랜지스터에 인가되는 상기 순방향 캐리신호의 타이밍과, 제(8k+[9-a]) 스테이지의 상기 제2 트랜지스터에 인가되는 상기 역방향 캐리신호의 타이밍은 동일하게 설정되는 표시장치.
  17. 제 16 항에 있어서,
    제(8k+a)(a는 8이하의 자연수) 스테이지의 상기 제2 트랜지스터에 인가되는 상기 역방향 캐리신호의 타이밍과, 제(8k+[9-a]) 스테이지의 상기 제2 트랜지스터에 인가되는 상기 순방향 캐리신호의 타이밍은 동일하게 설정되는 표시장치.
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