KR20230102585A - 게이트 구동 회로 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 다수개의 스캔 출력 버퍼부들 간의 출력 특성 편차를 최소화 하기 위한 게이트 구동 회로에 관한 것으로, 본 발명의 게이트 구동 회로의 N번째 스테이지는, 세트 신호 및 리셋 신호에 따라 제1 노드 및 제2 노드의 전압을 제어하는 노드 제어부와, 캐리 클럭을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 상기 캐리 클럭을 캐리 펄스로 출력하는 캐리 펄스 출력부와, 다수개의 스캔 클럭들을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 해당 스캔 클럭을 스캔 펄스로 각각 출력하는 다수개의 스캔 펄스 출력부들을 구비하고, 상기 캐리 클럭은 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급되는 것을 특징으로 한다.

Description

게이트 구동 회로 및 이를 이용한 표시 장치{Gate Driving Circuit and Display Device using the same}
본 발명은 시프트 레지스터(shift register)를 이용하여 스캔 펄스를 시프트하는 게이트 구동 회로 및 이를 이용한 표시 장치에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동 회로와, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로 등을 포함한다. 게이트 구동 회로는 화면을 구성하는 픽셀 어레이의 회로 소자들과 함께 동일 기판의 표시 영역상에 직접 형성될 수 있다.
픽셀 어레이의 회로 소자들은 픽셀 어레이의 데이터 라인들과 게이트 라인들에 의해 매트릭스 형태로 정의된 픽셀들 각각에 형성된 픽셀 회로를 구성한다. 픽셀 어레이의 회로 소자들과 게이트 구동 회로 각각은 다수의 트랜지스터들을 포함한다. 이하에서, 픽셀 어레이의 회로 소자들과 함께 표시 패널의 표시 영역상에 직접 형성되는 게이트 구동 회로를 “GIP 회로”로 칭하기로 한다.
표시 장치는 대부분 순차 주사(progressive scan) 방법으로 데이터를 픽셀들에 기입한다. 순차 주사 방법은 1 프레임 기간(frame period)의 버티컬 액티브(vertical active) 구간 동안 픽셀 어레이의 모든 라인들에 순차적으로 입력 영상의 픽셀 데이터를 기입한다. 예를 들어, 제1 라인의 픽셀들에 픽셀 데이터를 동시에 기입한 후에, 제2 라인의 픽셀들에 픽셀 데이터를 동시에 기입한 다음, 제3 라인의 픽셀들에 데이터를 동시에 기입한다. 이와 같은 방법으로 표시 패널의 모든 라인들의 픽셀들에 픽셀 데이터가 순차적으로 기입된다. 이러한 순차 주사 방법을 구현하기 위하여 GIP 회로는 시프트 레지스터(shift register)를 이용하여 출력 신호를 시프트(shift)하여 게이트 라인들에 게이트 신호를 순차적으로 공급한다. 여기서, 출력 신호는 게이트 신호 또는 스캔 신호로 해석될 수 있다.
시프트 레지스터는 종속적으로 연결된 다수의 스테이지들을 포함하고, 각 스테이지들은 하나의 게이트 신호를 생성하여 하나의 게이트 라인에 공급하는 하나의 출력 버퍼부를 구비한다.
최근에는, 게이트 구동 회로(GIP 회로)가 픽셀 어레이의 회로 소자들과 함께 표시 패널의 표시 영역상에 직접 형성되므로, GIP 회로 구성을 최소로 하는 것이 요구되었다.
따라서, 하나의 스테이지에서 다수개의 게이트 신호를 출력하는 시프트 레지스터가 개발되고 있다. 즉, 하나의 스테이지가 캐리 펄스를 출력하는 하나의 캐리 출력 버퍼부와 서로 다른 위상의 스캔 펄스들을 출력하는 다수개의 스캔 출력 버퍼부들을 구비하게 되었다. 이를 “NSDC”라 칭한다.
본 발명은 다수개의 스캔 출력 버퍼부들 간의 출력 특성 편차를 최소화 하는 게이트 구동 회로 및 이를 이용한 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구동 회로의 N번째(n은 자연수) 스테이지는, 세트 신호 및 리셋 신호에 따라 제1 노드 및 제2 노드의 전압을 제어하는 노드 제어부와, 캐리 클럭을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 상기 캐리 클럭을 캐리 펄스로 출력하는 캐리 펄스 출력부와, 다수개의 스캔 클럭들을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 해당 스캔 클럭을 스캔 펄스로 각각 출력하는 다수개의 스캔 펄스 출력부들을 구비하고, 상기 캐리 클럭은 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급되는 것을 특징으로 한다.
상기 다수개의 스캔 펄스 출력부들은 제1 내지 제4 클럭 펄스를 공급 받아 차례로 스캔 펄스를 출력하는 제1 내지 제4 스캔 펄스 출력부를 구비하고, 상기 캐리 클럭은 상기 제1 스캔 펄스 출력부에 공급되는 제1 스캔 클럭의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이되어 일정 기간 하이 레벨 상태를 유지한 후, 상기 제4 스캔 펄스 출력부에 공급되는 제4 스캔 클럭의 하이 레벨로 천이되는 시점 이후에 하이 레벨로 천이되어 일정 기간 동안 하이 레벨 상태를 유지할 수 있다.
상기 제1 내지 제4 클럭 펄스들은, 2수평 기간 동안 하이 레벨을 유지하고, 이웃한 스캔 클럭들은 1수평 기간 동안 하이 레벨이 중첩되도록 하여 쉬프트되며, 상기 캐리 클럭은 상기 제1 스캔 클럭의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이전에 하이 레벨로 천이되어 2수평 기간 동안 하이 레벨 상태를 유지하고, 상기 제4 스캔 클럭의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이후에 하이 레벨로 천이되어 2수평 기간 동안 하이 레벨 상태를 유지할 수 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 데이터 라인들, 게이트 라인들, 및 서브 픽셀들을 포함한 표시 패널과, 상기 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동 회로와, 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동 회로를 구비하고, 상기 게이트 구동 회로의 N번째(n은 자연수) 스테이지는, 세트 신호 및 리셋 신호에 따라 제1 노드 및 제2 노드의 전압을 제어하는 노드 제어부와, 캐리 클럭을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 상기 캐리 클럭을 캐리 펄스로 출력하는 캐리 펄스 출력부와, 다수개의 스캔 클럭들을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 해당 스캔 클럭을 스캔 펄스로 각각 출력하는 다수개의 스캔 펄스 출력부들을 구비하고, 상기 캐리 클럭은 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급될 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로 및 이를 이용한 표시 장치에 있어서는 다음과 같은 효과가 있다.
본 발명은 캐리 클럭이 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급되므로, 제1 노드(Q-node)의 전압 레벨이 일정하게 유지된다.
그러므로, 각 스캔 펄스 출력부에서 출력되는 스캔 펄스들의 출력 특성 편차가 해소된다.
특히, 하나의 스테이지가 제1 내지 제4 스캔 펄스 출력부를 구비할 경우, 제1 스캔 펄스 출력부에서 출력되는 스캔 펄스의 상승 시간과 제3 스캔 펄스 출력부에서 출력되는 스캔 펄스의 최고 전압 특성을 개선할 수 있다.
또한, 각 스캔 펄스들의 최대 전압 및 상승 시간의 편차가 현저하게 감소된다.
따라서, 게이트 구동 회로가 안정적으로 구동될 수 있고, 더불어 표시 품위를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성도.
도 2는 게이트 구동 회로(120)의 시프트 레지스터의 개략적인 구성도.
도 3은 본 발명에 따른 N번째 스테이지의 구체적인 회로 구성도.
도 4는 본 발명의 비교예에 따른 게이트 구동 회로의 계략적인 입출력 파형도.
도 5는 본 발명의 비교예에 따른 게이트 구동 회로의 입출력 파형을 보다 구체적으로 도시한 그래프
도 6은 본 발명의 실시예에 따른 게이트 구동 회로의 계략적인 입출력 파형도.
도 7은 본 발명의 실시예에 따른 게이트 구동 회로의 입출력 파형을 보다 구체적으로 도시한 그래프
도 8은 본 발명의 비교예와 실시예에 따른 스캔 펄스들의 출력을 비교한 그래프
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명에서, 게이트 구동 회로의 GIP 회로와 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. Oxide TFT는 n 타입 TFT(NMOS)로 구현되고, LTPS TFT는 p 타입 TFT(PMOS)로 구현될 수 있다. 게이트 구동 회로의 GIP 회로와 픽셀 회로 각각에서 n 타입 TFT(NMOS)와 p 타입 TFT(PMOS)가 모두 형성될 수 있다.
MOSFET는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. MOSFET 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 MOSFET에서 캐리어가 외부로 나가는 전극이다. MOSFET에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입TFT(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 구동 회로의 GIP 회로로부터 출력되는 스캔 펄스(게이트 신호)는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기 발광 물질을 포함한 유기 발광 표시장치를 중심으로 설명한다. 본 명세서의 기술적 사상은 유기 발광 표시 장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명은 게이트 구동회로가 필요한 디지털 평판 표시 장치 예를 들어, 액정 표시 장치(LCD) 또는 양자점 표시 장치(QD)의 게이트 구동회로에도 큰 변경 없이 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여 주는 블록도이다.
본 명세서의 실시예에 따른 표시장치는 표시 패널(100)과, 표시 패널 구동 회로를 포함한다.
표시 패널(100)은 입력 영상의 데이터를 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)은 입력 영상의 비디오 데이터가 표시되는 화면이다. 액티브 영역(AA)의 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 전계 발광 표시 장치의 경우에 발광 소자, 다수의 TFT들, 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다.
표시 패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시 패널(100)을 구동하는 구동 회로는 데이터 구동 회로(110)와 게이트 구동 회로(120)를 구비한다. 표시 패널 구동 회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시 패널(100)의 픽셀들에 기입한다.
데이터 구동 회로(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터인 디지털 데이터(V-DATA)를 감마 보상 전압으로 변환하여 데이터 신호를 출력한다. 데이터 구동 회로(110)는 데이터 신호의 전압(이하, “데이터 전압”)을 데이터 라인들(DL)에 공급한다. 데이터 구동 회로(110)는 디지털 데이터(VDATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라함)를 이용하여 데이터 전압을 출력한다.
게이트 구동 회로(120)는 표시 패널(100)에서 영상이 표시되는 않은 베젤 영역(BZ)에 형성될 수 있다. 또한, 게이트 구동 회로(120)는 표시 패널(100)에서 영상이 표시되는 액티브 영역(AA) 에 분산 배치될 수 있다.
게이트 구동 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호(스캔 펄스)를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다. 게이트 구동 회로(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호(스캔 펄스)를 출력하고 그 게이트 신호를 시프트한다. 게이트 구동 회로(120)는 버티컬 액티브 구간 내에서 미리 설정된 특정 게이트 라인까지 일정한 시프트 타이밍으로 게이트 라인들에 공급되는 게이트 신호를 시프트한 후 라인 제어 신호에 응답하여 특정 게이트 라인의 전압을 일시적으로 홀딩(holding)한다. 이어서, 게이트 구동 회로(120)는 특정 게이트 라인에 게이트 신호를 공급한 다음, 일정한 시프트 타이밍으로 나머지 게이트 라인들에 공급되는 게이트 펄스를 시프트한다. 따라서, 버티컬 액티브 구간 내에서, 특정 게이트 라인에만 소정의 홀딩 시간을 사이에 두고 제1 및 제2 게이트 신호가 인가되며 그 이외의 게이트 라인들에는 한 차례의 게이트 신호가 인가된다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수신되는 입력 영상의 픽셀 데이터는 디지털 데이터이다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다.
호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수)Hz의 프레임 주파수로 표시 패널 구동 회로(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 표시 패널 구동 회로(110, 120)의 구동 주파수를 낮출 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시 패널 구동 회로의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 따라서, 표시 패널(100)의 픽셀들은 저속 구동 모드에서 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동 회로(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 게이트 구동 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)을 게이트 온 전압으로 변환하고, 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 오프 전압로 변환하여 게이트 구동 회로(120)에 공급한다. n 채널 TFT(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 TFT(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다. 이하에서, 고전위 전원 전압(Vdd)은 게이트 온 전압으로 해석될 수 있다. 저전위 전원 전압(Vss)은 고전위 전원 전압(Vdd) 보다 낮은 전압으로 설정될 수 있다. 저전위 전원 전압(Vss)은 게이트 오프 전압으로 해석될 수 있다.
게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse; VST), 라인 선택 펄스(Line Select Pulse; LSP), 캐리 클럭 신호(CRCLK) 및 스캔 클럭 신호(SCCLK) 등을 포함한다. 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 게이트 구동회로(120)에 입력된다.
스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동 회로(120)의 스타트 타이밍을 제어한다. 캐리 클럭 신호(CRCLK) 및 스캔 클럭 신호(SCCLK)은 게이트 구동 회로(120)로부터 출력되는 캐리 펄스 및 스캔 펄스의 시프트 타이밍(shift timing)을 제어한다.
도 2는 게이트 구동 회로(120)의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
먼저, 게이트 구동 회로(120)는 3개의 캐리 클럭과 12개의 스캔 클럭에 의해 구동될 수 있다. 즉, 하나의 스테이지에 하나의 캐리 클럭과 4개의 스캔 클럭이 공급되는 방식으로, 3개의 스테이지에 서로 다른 캐리 클럭과 스캔 클럭들이 공급된다.
각 캐리 클럭과 각 스캔 클럭은 2수평 기간(2H) 동안 하이 레벨을 유지하고, 12개의 스캔 클럭들은 이웃한 스캔 클럭들이 1수평 기간(1H) 동안 하이 레벨이 중첩되도록 하여 쉬프트된다.
도 2에 도시된 바와 같이, 게이트 구동 회로(120)의 시프트 레지스터는 배선들을 통해 종속적으로 연결된 스테이지들(SR(N-2)~SR(N+2))을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 캐리 펄스(CP)와 다음단 스테이지로부터 캐리 펄스(CP)를 수신하고 입력된 클럭 타이밍(CLK)에 맞추어 하나의 캐리 펄스(CP)와 i개의 스캔 펄스(SP)를 출력한다. 여기서, N 및 i는 자연수이고, 바람직하게는 2이상의 자연수이다.
이전 스테이지로부터 출력된 캐리 펄스(CP)가 세트 신호(Set signal)이고, 다음단 스테이지로부터 출력된 캐리 펄스(CP)가 리세트 신호(Reset signal)일 수 있다.
도 2에서는, N번째 스테이지(SR(N))는 2번째 전단에서 출력되는 캐리 펄스(CP)에 의해 세트되고, 2번째 후단에서 출력되는 캐리 펄스(CP)에 의해 리셋됨을 도시하였으나, 이에 한정되지 않고, 클럭 펄스 수와 각 클럭 간의 위상에 따라 다양하게 변형할 수 있다.
도 3은 본 발명의 실시예에 따른 N번째 스테이지(SR(N))의 구체적인 회로 구성도이다.
도 3에서, 세트 신호(set)는 스타트 펄스(VST), 이전 스테이지로부터 출력된 캐리 펄스(CP) 또는 외부에서 입력되는 세트 신호일 수 있고, 리셋 신호(Reset)는 다음단 스테이지로부터 출력된 캐리 펄스(CP) 또는 외부에서 입력되는 리셋 신호일 수 있다.
또한, 상기 세트 신호(set) 및 리셋 신호(Reset)는 캐리 클럭 신호(CRCLK) 또는 스캔 클럭 신호(SCCLK)를 이용할 수 있다.
본 발명의 실시예에 따른 N번째 스테이지의 구성을 설명하면 다음과 같다.
도 3에 도시한 바와 같이, N번째 스테이지는 상기에서 설명한 바와 같은 세트 신호(Set)와 리셋 신호(Reset)에 따라 제1 노드(Q-node) 및 제2 노드(QB-node)의 전압을 제어하는 노드 제어부(11)와, 상기 제1 노드(Q-node) 및 상기 제2 노드(QB-node)의 전압에 따라 제어되어 입력되는 제1 캐리 클럭(CRCLK1)을 캐리 펄스(CP)로 출력하는 캐리 펄스 출력부(12)와, 상기 제1 노드(Q-node) 및 상기 제2 노드(QB-node)의 전압에 따라 제어되어 입력되는 제1 스캔 클럭(SCCLK1)을 제1 스캔 펄스(SP(1))로 출력하는 제1 스캔 펄스 출력부(13)와, 상기 제1 노드(Q-node) 및 상기 제2 노드(QB-node)의 전압에 따라 제어되어 입력되는 제2 스캔 클럭(SCCLK2)을 제2 스캔 펄스(SP(2))로 출력하는 제2 스캔 펄스 출력부(14)와, 상기 제1 노드(Q-node) 및 상기 제2 노드(QB-node)의 전압에 따라 제어되어 입력되는 제3 스캔 클럭(SCCLK3)을 제3 스캔 펄스(SP(3))로 출력하는 제3 스캔 펄스 출력부(15)와, 상기 제1 노드(Q-node) 및 상기 제2 노드(QB-node)의 전압에 따라 제어되어 입력되는 제4 스캔 클럭(SCCLK4)을 제4 스캔 펄스(SP(4))로 출력하는 제4 스캔 펄스 출력부(16)를 포함하여 구성된다.
상기 노드 제어부(11)는 상기 제1 노드(Q-node)의 전압 위상과 상기 제2 노드(QB-node)의 전압 위상이 서로 반대가 되도록 제어하고, 상기 제1 노드(Q-node)의 전압의 하이 레벨 구간이 상기 제2 노드(QB-node)의 전압의 하이 레벨 구간보다 짧도록 제어한다.
상기 캐리 펄스 출력부(12) 및 제1 내지 제4 스캔 펄스 출력부(13~16) 각각은 동일한 구성을 갖는다.
즉, 상기 캐리 펄스 출력부(12) 및 제1 내지 제4 스캔 펄스 출력부(13~16) 각각은 상기 제1 노드(Q-node)의 전압에 따라 턴-온 또는 턴-오프되어 캐리 클럭 또는 해당 스캔 클럭을 출력단으로 출력하는 풀업 트랜지스터(T6cr, T6-1, T6-2, T6-3 또는 T6-4)와, 상기 제2 노드(QB-node)의 전압에 따라 턴-온 또는 턴-오프되어 저전압 전원(GVSS)을 출력단으로 출력하는 풀다운 트랜지스터(T7cr, T7-1, T7-2, T7-3 또는 T7-4)와, 상기 제1 노드(Q-node)와 상기 출력단 사이에 연결되어 각 풀업 트랜지스터의 게이트 전압을 부트스트랩핑(Bootstrapping)하는 커패시터(Cq0, Cq1, Cq2, Cq3 또는 Cq4)을 포함한다.
도 3에서는 N번째 스테이지가 하나의 캐리 펄스 출력부와 4개의 스캔 펄스 출력부를 구비함을 도시하고 있지만, 이에 한정되지 않는다. 본 발명의 게이트 구동 회로는 N번째 스테이지가 하나의 캐리 펄스 출력부와 적어도 2개의 스캔 펄스 출력부를 구비할 수 있다.
이와 같이 구성되는 본 발명의 실시예에 따른 게이트 구동 회로의 동작을 설명하면 다음과 같다.
먼저, 비교예에 따른 게이트 구동 회로의 동작을 설명하면 다음과 같다.
도 4는 본 발명의 비교예에 따른 게이트 구동 회로의 입출력 파형을 계락적으로 보여 주는 도면이고, 도 5는 본 발명의 비교예에 따른 게이트 구동 회로의 입출력 파형을 보다 구체적으로 도시한 그래프이다.
도 4에 도시한 바와 같이, 스타트 신호(VST) 또는 2단 이전 스테이지의 캐리 펄스(CP)가 하이 레벨(High Level)로 입력되면, 상기 노드 제어부(11)는 제1 노드(Q-node)에 고전압(GVDD)을 인가하고, 제2 노드(QB-node)에는 저전압(GVSS2)을 인가한다.
이와 같은 상태에서, 제1 스캔 클럭(SCCLK1)이 하이 레벨로 입력되면, 제1 스캔 펄스 출력부(13)는, 제1 커패시터(Cq1)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑(Bootstrapping)하고, 제1 스캔 펄스 출력부(13)의 풀업 트랜지스터(T6-1)는 턴-온되고, 풀다운 트랜지스터(T7-1)는 턴-오프되어, 제1 스캔 클럭(SCCLK)을 제1 스캔 펄스(SP(1))로 출력한다.
제2 스캔 클럭(SCCLK2)이 하이 레벨로 입력되면, 제2 스캔 펄스 출력부(14)는, 제2 커패시터(Cq2)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제2 스캔 펄스 출력부(14)의 풀업 트랜지스터(T6-2)는 턴-온되고, 풀다운 트랜지스터(T7-2)는 턴-오프되어, 제2 스캔 클럭(SCCLK2)을 제2 스캔 펄스(SP(2))로 출력한다.
제3 스캔 클럭(SCCLK3)이 하이 레벨로 입력되면, 제3 스캔 펄스 출력부(15)는, 제3 커패시터(Cq3)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제3 스캔 펄스 출력부(15)의 풀업 트랜지스터(T6-3)는 턴-온되고, 풀다운 트랜지스터(T7-3)는 턴-오프되어, 제3 스캔 클럭(SCCLK3)을 제3 스캔 펄스(SP(3))로 출력한다.
제4 스캔 클럭(SCCLK2)이 하이 레벨로 입력되면, 제4 스캔 펄스 출력부(16)는, 제4 커패시터(Cq4)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제4 스캔 펄스 출력부(16)의 풀업 트랜지스터(T6-4)는 턴-온되고, 풀다운 트랜지스터(T7-4)는 턴-오프되어, 제4 스캔 클럭(SCCLK4)을 제4 스캔 펄스(SP(4))로 출력한다.
캐리 펄스 출력부(12)는, 커패시터(Cq0)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 상기 캐리 펄스 출력부(12)의 풀업 트랜지스터(T6cr)는 턴-온되고, 풀다운 트랜지스터(T7cr)는 턴-오프되어, 제1 캐리 클럭(CRCLK1)을 캐리 펄스(CP)로 출력한다.
비교예에서는, 도 4에 도시한 바와 같이, 제1 캐리 클럭(CRCLK1)의 위상과 제4 스캔 클럭(SCCLK4)의 위상이 동일하게 구동한다.
이와 같은 이유로, 도 4 및 도 5에 도시한 바와 같이, 제1 노드(Q-node)의 전압 차이가 발생하게 된다. 그리고 제1 노드(Q-node)의 전압 차이로 인하여, 제1 스캔 펄스 출력부(13)에서 출력되는 제1 스캔 펄스(SP(1))의 상승 시간(Rising time)과 제3 스캔 펄스 출력부(15)에서 출력되는 제3 스캔 펄스(SP(3))의 최고 전압(Max voltage) 특성이 다른 스캔 펄스들과 차이가 발생하여 화면에서 4 라인(4 line) 딤(Dim) 현상이 발생하게 될 수 있다.
따라서, 각 스캔 펄스 출력부의 출력 특성을 개선할 필요가 있다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로의 입출력 파형을 계락적으로 보여 주는 도면이고, 도 7은 본 발명의 실시예에 따른 게이트 구동 회로의 입출력 파형을 보다 구체적으로 도시한 그래프로서, 제1 캐리 클럭(CRCLK1)이 제1 스캔 클럭(SCCLK1)의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이된 경우를 나타낸 것이다.
도 6에 도시한 바와 같이, 스타트 신호(VST) 또는 2단 이전 스테이지의 캐리 펄스(CP)가 하이 레벨(High Level)로 입력되면, 상기 노드 제어부(11)는 제1 노드(Q-node)에 하이 레벨 전압(GVDD)을 인가하고, 제2 노드(QB-node)에는 로우 레벨 전압(GVSS2)을 인가한다.
이와 같은 상태에서, 제1 캐리 클럭(CRCLK1)이 하이 레벨로 입력되면, 캐리 펄스 출력부(12)는, 커패시터(Cq0)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 캐리 펄스 출력부(12)의 풀업 트랜지스터(T6cr)는 턴-온되고, 풀다운 트랜지스터(T7cr)는 턴-오프되어, 제1 캐리 클럭(CRCLK)을 캐리 펄스(CP)로 출력한다.
N번째 스테이지(SR(N)의 캐리 펄스 출력부(12)에서 출력되는 캐리 펄스(CP)는 상술한 바와 같이, 이전단 스테이지(예를 들면, (N-2)번째 스테이지)의 노드 제어부를 리셋시키고, 이후단 스테이지(예를 들면, (N+2)번째 스테이지)의 노드 제어부를 세트시킨다.
제1 스캔 클럭(SCCLK1)이 하이 레벨로 입력되면, 제1 스캔 펄스 출력부(13)는, 제1 커패시터(Cq1)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제1 스캔 펄스 출력부(13)의 풀업 트랜지스터(T6-1)는 턴-온되고, 풀다운 트랜지스터(T7-1)는 턴-오프되어, 제1 스캔 클럭(SCCLK)을 제1 스캔 펄스(SP(1))로 출력한다.
제2 스캔 클럭(SCCLK2)이 하이 레벨로 입력되면, 제2 스캔 펄스 출력부(14)의 제2 커패시터(Cq2)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제2 스캔 펄스 출력부(14)의 풀업 트랜지스터(T6-2)는 턴-온되고, 풀다운 트랜지스터(T7-2)는 턴-오프되어, 제2 스캔 클럭(SCCLK2)을 제2 스캔 펄스(SP(2))로 출력한다.
제3 스캔 클럭(SCCLK3)이 하이 레벨로 입력되면, 제3 스캔 펄스 출력부(15)는, 제3 커패시터(Cq3)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제3 스캔 펄스 출력부(15)의 풀업 트랜지스터(T6-3)는 턴-온되고, 풀다운 트랜지스터(T7-3)는 턴-오프되어, 제3 스캔 클럭(SCCLK3)을 제3 스캔 펄스(SP(3))로 출력한다.
제4 스캔 클럭(SCCLK4)이 하이 레벨로 입력되면, 제4 스캔 펄스 출력부(16)는, 제4 커패시터(Cq4)에 의해 상기 제1 노드(Q-node)를 부트스트랩핑하고, 제4 스캔 펄스 출력부(16)의 풀업 트랜지스터(T6-4)는 턴-온되고, 풀다운 트랜지스터(T7-4)는 턴-오프되어, 제4 스캔 클럭(SCCLK4)을 제4 스캔 펄스(SP(4))로 출력한다.
본 발명의 실시예에서는, 도 6에 도시한 바와 같이, 제1 캐리 클럭(CRCLK1)은 제1 스캔 클럭(SCCLK1)이 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지한다. 도 6에서는, 제1 캐리 클럭(CRCLK1)이 제1 스캔 클럭(SCCLK1)의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이전에 하이 레벨로 천이되는 것을 도시하였다.
또한, 제1 캐리 클럭(CRCLK1)은 제4 스캔 클럭(SCCLK4)이 하이 레벨로 천이되는 시점 이후에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지한다. 도 6에서는, 제1 캐리 클럭(CRCLK1)이 제4 스캔 클럭(SCCLK4)의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이후에 하이 레벨로 천이되는 것을 도시하였다.
이와 같이, 제1 캐리 클럭(CRCLK1)이 제1 스캔 클럭(SCCLK1)의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지한 후, 다시 제4 스캔 클럭(SCCLK4)의 하이 레벨로 천이되는 시점 이후에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지한다.
따라서, 도 6 및 도 7에 도시한 바와 같이, 제1 내지 제4 스캔 펄스 출력부(13~16)가 스캔 펄스들(SP(1)~SP(4)을 출력하는 동안, 상기 제1 노드(Q-node)의 전압 레벨이, 도 4 및 도 5에서 설명한 비교예에서보다, 일정하게 유지된다. 더불어 제1 내지 제4 스캔 펄스 출력부(13~16)에서 출력되는 스캔 펄스들(SP(1)~SP(4)의 출력 특성 편차가 해소될 수 있다.
본 발명에서, N번째 스테이지가 하나의 캐리 펄스 출력부와 적어도 2개의 스캔 펄스 출력부를 구비할 경우, 제1 캐리 클럭(CRCLK1)이 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지한 후, 다시 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭의 하이 레벨로 천이되는 시점 이후에 하이 레벨로 천이되어 2 수평 기간 동안(2H) 하이 레벨 상태를 유지하면, 상기에서 설명한 바와 같이 스캔 펄스들의 출력 특성 편차를 해소할 수 있다.
도 8은 본 발명의 비교예와 실시예에 따른 스캔 펄스들의 출력을 비교한 그래프이고, 도 9는 본 발명의 비교예와 실시예에 따른 각 스캔 펄스들의 최대 전압, 상승 시간 및 하강 시간을 비교한 표이다. 도 8 및 도 9는 본 발명의 실시예에서 제1 캐리 클럭(CRCLK1)이 제1 스캔 클럭(SCCLK1)의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이된 경우를 나타낸 것이다
도 8 및 도 9에 도시한 바와 같이, 본 발명의 실시예에 따르면, 제1 스캔 펄스(SP(1))의 상승 시간과 제3 스캔 펄스(SP(3))의 최고 전압(Max voltage) 특성을 개선할 뿐만 아니라, 각 스캔 펄스들의 최대 전압 및 상승 시간의 편차가 현저하게 감소될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정의되어야 할 것이다.
11: 노드 제어부 12: 캐리 펄스 출력부
13-16: 스캔 펄스 출력부 100: 표시패널
110: 데이터 구동 회로 120: 게이트 구동 회로
130: 타이밍 콘트롤러 140: 레벨 시프터

Claims (5)

  1. 종속적으로 연결된 다수의 스테이지들을 구비하고,
    N번째(n은 자연수) 스테이지는,
    세트 신호 및 리셋 신호에 따라 제1 노드 및 제2 노드의 전압을 제어하는 노드 제어부;
    캐리 클럭을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 상기 캐리 클럭을 캐리 펄스로 출력하는 캐리 펄스 출력부; 그리고
    다수개의 스캔 클럭들을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 해당 스캔 클럭을 스캔 펄스로 각각 출력하는 다수개의 스캔 펄스 출력부들을 구비하고,
    상기 캐리 클럭은 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급되는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 다수개의 스캔 펄스 출력부들은 제1 내지 제4 클럭 펄스를 공급 받아 차례로 스캔 펄스를 출력하는 제1 내지 제4 스캔 펄스 출력부를 구비하고,
    상기 캐리 클럭은 상기 제1 스캔 펄스 출력부에 공급되는 제1 스캔 클럭의 하이 레벨로 천이되는 시점 이전에 하이 레벨로 천이되어 일정 기간 하이 레벨 상태를 유지한 후, 상기 제4 스캔 펄스 출력부에 공급되는 제4 스캔 클럭의 하이 레벨로 천이되는 시점 이후에 하이 레벨로 천이되어 일정 기간 동안 하이 레벨 상태를 유지하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 제1 내지 제4 클럭 펄스들은, 2수평 기간 동안 하이 레벨을 유지하고, 이웃한 스캔 클럭들은 1수평 기간 동안 하이 레벨이 중첩되도록 하여 쉬프트되며,
    상기 캐리 클럭은 상기 제1 스캔 클럭의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이전에 하이 레벨로 천이되어 2수평 기간 동안 하이 레벨 상태를 유지하는 게이트 구동 회로.
  4. 제 2 항에 있어서,
    상기 제1 내지 제4 클럭 펄스들은, 2수평 기간 동안 하이 레벨을 유지하고, 이웃한 스캔 클럭들은 1수평 기간 동안 하이 레벨이 중첩되도록 하여 쉬프트되며,
    상기 캐리 클럭은 상기 제4 스캔 클럭의 하이 레벨로 천이되는 시점보다 1수평 기간(1H) 이후에 하이 레벨로 천이되어 2수평 기간 동안 하이 레벨 상태를 유지하는 게이트 구동 회로.
  5. 데이터 라인들, 게이트 라인들, 및 서브 픽셀들을 포함한 표시 패널;
    상기 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동 회로; 및
    상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동 회로를 구비하고,
    상기 게이트 구동 회로는
    종속적으로 연결된 다수의 스테이지들을 구비하고,
    N번째(n은 자연수) 스테이지는,
    세트 신호 및 리셋 신호에 따라 제1 노드 및 제2 노드의 전압을 제어하는 노드 제어부;
    캐리 클럭을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 상기 캐리 클럭을 캐리 펄스로 출력하는 캐리 펄스 출력부; 그리고
    다수개의 스캔 클럭들을 수신하여, 상기 제1 노드 및 상기 제2 노드의 전압에 따라 제어되어 해당 스캔 클럭을 스캔 펄스로 각각 출력하는 다수개의 스캔 펄스 출력부들을 구비하고,
    상기 캐리 클럭은 상기 다수개의 스캔 펄스 출력부들 중 첫번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이전과 마지막 번째 스캔 펄스 출력부에 공급되는 스캔 클럭 이후에 공급되는 표시 장치.
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