KR102540573B1 - 표시패널과 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 표시패널과 이를 이용한 표시장치에 관한 것으로, 시프트 레지스터를 이용하여 픽셀 구동 전압을 픽셀 전원 라인들에 순차적으로 공급하는 픽셀 전원 구동부를 포함한다. 상기 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들을 포함한다. 상기 스테이지들 각각은 Q 노드와 QB 노드를 충방전하는 신호 발생부, 및 상기 Q 노드의 전압을 부스팅하여 상기 픽셀 구동 전압을 발생하는 다중 버퍼를 포함한다.

Description

표시패널과 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY DEVICE USING THE SAME}

본 발명은 픽셀들에 공통으로 공급되는 픽셀 구동 전압이 교류 전압으로 스윙(swing)될 수 있는 표시패널과 이를 이용한 표시장치에 관한 것이다.

액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.

유기 발광 표시장치의 픽셀들 각각은 발광 소자인 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 전류를 공급하여 OLED를 구동하는 구동소자를 포함한다. OLED는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL) 등으로 이루어진다. OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.

구동 소자는 MOSFET(metal oxide semiconductor field effect transistor) 구조의 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 전계 발광 표시장치에 내부 보상 방법과 외부 보상 방법이 적용될 수 있다. 내부 보상 방법은 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth)을 샘플링하고 그 문턱 전압(Vth) 만큼 데이터 전압을 보상한다. 외부 보상 방법은 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상한다.

표시장치의 구동 방법에 따라 픽셀 구동 전압이 교류 전압으로 공급될 수 있다. 표시장치의 화면 상의 위치에 따라 픽셀 구동 전압의 전압 강하가 발생할 수 있다. 이러한 전압 강하 편차가 화면 상의 위치에 따라 커질 때 휘도 불균일이 보일 수 있다. 표시장치의 구동 방법에 따라 픽셀 구동 전압이 스윙될 수 있다. 이 경우에, 별도의 구동부를 이용하여 교류 전압으로 픽셀 구동 전압을 발생할 수 있는데 화면 위치에 따라 픽셀 구동 전압의 전압 강하가 더 심하게 될 수 있다.

본 발명은 화면 전체에서 전압 강하 없이 픽셀 구동 전압을 균일하게 공급할 수 있는 표시패널과 이를 이용한 표시장치를 제공한다.

본 발명의 표시패널은 픽셀 전원 라인들을 통해 교류 전압으로 스윙되는 픽셀 구동 전압을 공급 받는 다수의 픽셀들, 및 시프트 레지스터를 이용하여 상기 픽셀 구동 전압을 상기 픽셀 전원 라인들에 순차적으로 공급하는 픽셀 전원 구동부를 포함한다.

본 발명의 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 교류 전압으로 스윙되는 픽셀 구동 전압이 공급되는 픽셀 전원 라인들, 및 픽셀들이 매트릭스 형태로 배치되는 픽셀 어레이; 및 시프트 레지스터를 이용하여 상기 픽셀 구동 전압을 상기 픽셀 전원 라인들에 순차적으로 공급하는 픽셀 전원 구동부를 포함한다. 상기 픽셀들은 상기 픽셀 전원 라인들을 통해 상기 픽셀 구동 전압을 공급 받는다.

상기 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들을 포함한다.

상기 스테이지들 각각은 Q 노드와 QB 노드를 충방전하는 신호 발생부, 및 상기 Q 노드의 전압을 부스팅하여 상기 픽셀 구동 전압을 발생하는 다중 버퍼를 포함한다.

상기 다중 버퍼는 충전된 Q 노드의 전압을 다음 단 스테이지의 출력 전압으로 부스팅하여 상기 Q 노드의 전압을 더 높인다.

상기 픽셀들 각각은 픽셀 회로를 포함한다 상기 픽셀 회로는 발광 소자, 상기 발광 소자를 구동하는 구동 소자 및 상기 구동 소자의 게이트와 제1 전극 사이에 연결된 커패시터를 포함한다. 상기 구동 소자의 제2 전극에 상기 픽셀 구동 전압이 직접 공급된다.

본 발명은 다중 버퍼를 이용하여 다음 스테이지로부터 출력되는 전압으로 시프트 레지스터의 Q 노드를 충전함으로써 충분히 픽셀 구동 전압을 높이고 시프트 레지스터의 스테이지들 간 전송되는 캐리 신호와 픽셀 구동 전압의 전압 강하를 방지함으로써 영상이 재현되는 액티브 영역의 모든 픽셀들에 픽셀 구동 전압을 균일하게 공급할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 액티브 영역의 일부를 개략적으로 보여 주는 평면도이다.
도 3은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀 회로의 구동 신호와 픽셀 구동 전압을 보여 주는 파형도이다.
도 5는 n 개 픽셀 라인들에 인가되는 게이트 신호와 픽셀 구동 전압의 일 예를 보여 주는 파형도이다.
도 6은 GIP 회로에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 7은 도 6에 도시된 신호 발생부의 Q 노드와 QB 노드에 연결된 버퍼를 보여 주는 회로도이다.
도 8은 도 7에 도시된 시프트 레지스터의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 9는 시프트 레지스터에서 제11 내지 제14 신호 발생부의 연결 관계를 보여 주는 도면이다.
도 10은 도 9에 도시된 시프트 레지스터의 Q 노드 전압이 다음 스테이지로 갈수록 전압 강하가 커지는 시뮬레이션 결과를 보여 주는 도면이다.
도 11은 본 발명의 실시예에 따른 다중 버퍼를 보여 주는 회로도이다.
도 12는 도 11에 도시된 다중 버퍼가 적용된 시프트 레지스터의 일부를 보여 주는 블록도이다.
도 13은 도 12에 도시되 시프트 레지스터의 회로를 상세히 보여 주는 회로도이다.
도 14는 도 13에 도시된 시프트 레지스터의 입출력 신호, Q 노드 전압, QB 노드 전압을 보여 주는 파형도이다.
도 15는 다중 버퍼에서 풀다운 트랜지스터가 제거된 예를 보여 주는 회로도이다.
도 16은 도 15에 도시된 시프트 레지스터의 입출력 신호, Q 노드 전압, QB 노드 전압을 보여 주는 파형도이다.
도 17은 시뮬레이션 결과에서 Q 노드 전압과 픽셀 구동 전압의 부스팅 효과를 보여 주는 도면이다.
도 18은 시뮬레이션 결과에서 시프트 레지스터에서 순차적으로 시프트되는 Q 노드 전압 파형을 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 GIP 회로와 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. GIP 회로는 입력 영상이 재현되는 액티브 영역의 픽셀 어레이와 함께 표시패널의 기판 상에 직접 형성된다. 본 발명의 표시장치에서 GIP 회로는 게이트 신호들을 발생하여 게이트 라인들을 구동하기 위한 게이트 구동부와, 픽셀 구동 전압을 발생하는 픽셀 전원 구동부를 포함한다.

트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 타입 TFT 또는 n 타입 TFT로 구현될 수 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 트랜지스터의 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 트랜지스터의 경우, 캐리어 가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

GIP 회로로부터 출력되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 타입 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 타입 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

본 발명의 표시장치는 EVDD을 게이트 온 전압과 게이트 로우 전압 사이에서 스윙하는 교류 전압으로 발생한다. 또한, 본 발명의 표시장치는 시프트 레지스터(shift register)를 이용하여 EVDD를 표시패널의 픽셀 라인 단위로 시프트(shift)한다.

픽셀 회로에서 EVDD가 인가되는 전원 라인과 발광 소자(EL) 사이의 전류 패스(current path)를 통해 흐르는 전류로 발광 소자(EL)가 발광된다. 이 전류 패스가 EVDD의 전압 레벨(Voltage level)에 따라 스위칭(switching)될 수 있기 때문에 EVDD가 스윙(swing)되면 픽셀 회로에서 전류 패스를 스위칭하기 위한 별도의 스위치 소자(EM 스위치)가 필요 없기 때문에 픽셀 회로의 구동에 필요한 스위치 소자의 개수가 감소되는 만큼 픽셀 회로의 개구율이 향상될 수 있다. 이 픽셀 회로에서 제거되는 스위치 소자는 발광 제어 신호(EM)에 따라 제어되는 스위치 소자일 수 있다.

픽셀 회로의 초기화시에 구동 소자(DT)의 소스가 초기화될 수 있는데, EVDD가 스위칭되면 EVDD의 게이트 오프 전압(VGL)으로 구동 소자(DT)의 소스 전압을 초기화할 수 있다. 구동 소자(DT)의 문턱 전압이 샘플링되고 발광 소자(EL)가 발광할 때 EVDD는 게이트 온 전압(VGH)으로 발생된다. 따라서, EVDD가 스윙되면 구동 소자(DT)의 소스를 초기화하기 위한 스위치 소자가 더 생략될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 도 1에 도시된 액티브 영역의 일부를 개략적으로 보여 주는 평면도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다. 또한, 표시장치는 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생하는 전원부를 포함한다.

표시패널(100)은 입력 영상을 표시하는 액티브 영역(A/A)을 포함한다. 액티브 영역(A/A)에 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치된다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(GL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀 전원 라인들(PL)에 연결된 픽셀들을 포함한다.

픽셀 어레이의 해상도가 n*m 일 때, 픽셀 어레이는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다.

표시패널(100)에는 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀(SP), 녹색 서브 픽셀(SP), 청색 서브 픽셀(SP)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀(SP)을 더 포함할 수 있다. 서브 픽셀들(SP) 각각은 도 3과 같은 픽셀 회로를 포함할 수 있다. 픽셀 회로는 발광 소자, 구동 소자 및 하나 이상의 스위치 소자 및 커패시터를 포함한다.

표시패널 구동부(110, 200, 300)는 타이밍 콘트롤러(Timing controller, TCON)(120)의 제어 하에 픽셀들을 구동하여 픽셀들에 입력 영상의 픽셀 데이터를 기입한다. 표시패널 구동부(110, 200, 300)는 타이밍 콘트롤러(120)의 제어 하에 내부 보상 방법으로 픽셀 회로들 각각에서 구동 소자(DT)의 전기적 특성 편차를 실시간 보상한다. 표시패널 구동부(110, 200, 300)는 데이터 구동부(110)와 GIP 회로(200, 300)를 포함한다. GIP 회로(200, 300)는 게이트 구동부(200)와 픽셀 전원 구동부(300)를 포함한다.

표시패널 구동부(110, 200, 300)는 노말 구동 모드(Normal driving mode)에서 매 프레임 마다 입력 영상의 픽셀 데이터를 픽셀들에 기입하고, 저속 모드에서 입력 영상이 미리 설정된 시간 변화가 없을 때 셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 소비 전력을 줄일 수 있다. 저속 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작할 때에서 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 노말 구동 모드에서 매 프레임 마다 타이밍 콘트롤러(120)로부터 수신되는 입력 영상의 픽셀 데이터(DATA)를 데이터 전압(Vdata)으로 변환한 후, 그 데이터 전압(Vdata)을 데이터 라인들(DL)에 공급한다. 입력 영상의 픽셀 데이터(DATA)는 디지털 데이터이다. 도 2에서 DL1, DL2, DL3는 데이터 라인들이다. 데이터 구동부(110)는 픽셀 데이터(DATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압(Vdata)을 출력한다. 저속 구동 모드(Low Refresh mode)에서 타이밍 콘트롤러(120)의 제어 하에 데이터 구동부(110)의 구동 주파수가 낮아진다. 예를 들어, 데이터 구동부(110)는 노말 구동 모드에서 매 프레임 기간 마다 입력 영상의 데이터 전압(Vdata)을 출력한다. 데이터 구동부(110)는 저속 구동 모드 기간 내에서 일부 프레임 기간에 입력 영상의 데이터 전압(Vdata)을 출력하고 나머지 프레임 기간에 출력을 발생하지 않는다. 따라서, 저속 구동 모드에서 데이터 구동부(110)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 대폭 낮아진다.

데이터 구동부(110)와 표시패널(100)의 데이터 라인들(DL) 사이에 도시하지 않은 디멀티플렉서(De-multiplexer)가 배치될 수 있다. 디멀티플렉서는 데이터 구동부(110)에서 하나의 채널을 통해 출력되는 데이터 전압(Vdata)을 N(N은 2 이상의 양의 정수) 개의 데이터 라인들(DL)로 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서는 생략될 수 있다.

게이트 구동부(200)는 타이밍 콘트롤러(120)의 제어 하에 게이트 신호를 게이트 라인들(GL)에 공급하여 픽셀 데이터의 데이터 전압(Vdata)이 충전되는 픽셀들을 1 픽셀 라인 단위로 선택한다. 게이트 구동부(200)는 시프트 레지스터(Shift register)를 이용하여 도 5에 도시된 바와 같이 게이트 신호를 시프트시킴으로써 그 게이트 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호는 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)로 나뉘어질 수 있으나 이에 한정되지 않는다. 게이트 신호는 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하는 펄스로 발생된다. 도 2의 예는 1 픽셀 라인의 서브 픽셀들에 제1 및 제2 스캔 신호들(SCAN1, SCAN2)이 공급되는 예이지만 이에 한정되지 않는다.

픽셀 전원 구동부(300)는 타이밍 콘트롤러(120)의 제어 하에 교류 전압으로 EVDD를 발생하여 픽셀 전원 라인들(PL)에 공급한다. 픽셀 전원 라인들(PL)은 표시패널(100)의 기판 상에 게이트 라인들(GL)과 나란한 배선들로 형성될 수 있다. 픽셀 전원 구동부(300)는 시프트 레지스터를 이용하여 도 5에 도시된 바와 같이 EVDD를 시프트시킴으로써 그 EVDD를 픽셀 전원 라인들(PL)에 순차적으로 공급할 수 있다.

게이트 구동부(200)와 픽셀 전원 구동부(300)는 저속 구동 모드에서 타이밍 콘트롤러(120)의 제어 하에 구동 주파수가 낮아진다. 따라서, 게이트 구동부(120)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 대폭 낮아진다.

GIP 회로(200, 300)는 표시패널(100) 상에서 액티브 영역(A/A) 밖의 베젤 (BZ)에 배치될 수 있으나 이에 한정되지 않는다. 예를 들어, GIP 회로(200, 300)의 적어도 일부가 액티브 영역(A/A)에 분산 배치될 수 있고, 베젤(BZ)이 없는 모델의 경우에 GIP 회로(200, 300) 전부가 액티브 영역(A/A) 내에 분산 배치될 수 있다.

타이밍 콘트롤러(120)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 픽셀 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 액티브 영역(A/A)의 픽셀들에 표시될 1 픽셀 라인의 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)가 생략될 수 있다.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system), 웨어러블 기기 시스템 중 어느 하나일 수 있다.

타이밍 콘트롤러(101)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 200, 300)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(101)는 표시패널 구동부(110, 200, 300)의 구동 주파수를 낮추는 저속 구동 제어 모듈을 포함할 수 있다. 저속 구동 제어 모듈은 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시패널 구동부의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 표시패널(100)의 픽셀들은 저속 구동 모드에서 데이터 전압(Vdata)을 충전한 후 커패시터에 충전된 전압으로 일정 시간 동안 데이터 전압(Vdata)을 유지한다. 따라서, 픽셀들이 저속 구동 모드에서 구동 주파수가 낮아져 소비 전력이 감소된다.

타이밍 콘트롤러(120)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 표시패널 구동부(110, 200, 300)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호(DDC, GDC)를 발생한다. 게이트 타이밍 제어 신호(GDC)의 전압은 게이트 신호의 스윙폭 보다 매우 낮다. 타이밍 콘트롤러(120)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압은 레벨 시프터(Level shifter, LS)(210, 310)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 GIP 회로들(200, 300)에 공급된다. 레벨 시프터(210, 310)는 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다.

게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse, VST), 시프트 클럭(Gate Shift Clock, CLK) 등을 포함한다. 스타트 펄스는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 GIP 회로(200, 300)에 입력된다. 게이트 스타트 펄스(VST)는 매 프레임 기간 마다 GIP 회로(200, 300)의 스타트 타이밍을 제어한다. 시프트 클럭(CLK)은 GIP 회로(200, 300)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다.

도 3은 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 4는 도 3에 도시된 픽셀 회로의 구동 신호와 픽셀 구동 전압을 보여 주는 파형도이다.

도 3 및 도 4를 참조하면, 픽셀 회로는 픽셀 전원 라인(PL), 데이터 라인(DL), 및 게이트 라인(GL)에 연결된다. 또한, 픽셀 회로는 저전위 전원 전압(EVSS)이 공급되는 VSS 라인(SSL)과, 초기화 전압(Vini)이 공급되는 Vini 라인(IL)에 연결된다. 게이트 신호(SCAN1, SCAN2)와 픽셀 구동 전압(VDD)은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙한다. VGH와 VGL은 게이트 신호(SCAN1, SCAN2)와 픽셀 구동 전압(VDD)에서 동일하게 설정되거나 상이하게 설정될 수 있다.

픽셀 회로의 트랜지스터들이 n 타입 트랜지스터들로 구현되는 경우에, 게이트 온 전압은 VGH이고, 게이트 로우 전압은 VGL이다. EVSS와 Vini는 VGH 보다 낮고 VGL 보다 높은 전압으로 설정될 수 있으나 이에 한정되지 않는다. Vini는 EVSS와 다른 전압으로 설정될 수 있다.

픽셀 회로는 도 3의 예와 같이, 발광 소자(EL), 구동 소자(DT), 및 하나 이상의 스위치 소자들(M1, M2), 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자들(M1, M2)은 n 타입 트랜지스터로 구현될 수 있으나 이에 한정되지 않는다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류로 발광된다. OLED의 전류 패스는 EVDD의 전압 레벨에 따라 스위칭된다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제2 노드(n2)에 연결되고, 캐소드는 VSS 라인(SSL)에 연결된다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되어 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)을 충전한다.

구동 소자(DT)는 Vgs에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)의 제2 전극과 픽셀 전원 라인(PL) 사이에 또는 구동 소자(DT)의 제1 전극과 발광 소자(DT) 사이에 별도의 EM 스위치 소자가 없다. 따라서, 구동 소자(DT)의 제2 전극이 픽셀 전원 라인(PL)에 직접 연결되어 픽셀 구동 전압(VDD)을 공급 받고, 구동 소자(DT)의 제1 전극이 발광 소자(EL)의 애노드에 직접 연결될 수 있다.

구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 픽셀 전원 라인(PL)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. EVDD는 픽셀 전원 라인(PL)에 공급된다. 제1 노드(n1)는 커패시터(Cst)의 제1 전극, 제1 스위치 소자(M1)의 제2 전극, 제2 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 게이트에 연결된다. 제2 노드(n2)는 구동 소자(DT)의 제2 전극과 발광 소자(EL)의 애노드에 연결된다.

제1 스위치 소자(M1)는 제1 스캔 신호(SCAN1)에 응답하여 턴-온(turn-on)되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(M1)는 제1 스캔 신호(SCAN1)가 공급되는 제1 게이트 라인(GL1)에 연결된 게이트, 데이터 라인(DL)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(M2)는 제2 스캔 신호(SCAN2)에 응답하여 Vini를 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)는 제2 스캔 신호(SCAN2)가 공급되는 제2 게이트 라인(GL2)에 연결된 게이트, Vini 라인(IL)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

도 4에 도시된 바와 같이, 픽셀 회로는 1 수평 기간(1H) 동안 초기화 기간(ti), 제1 샘플링 기간(ts), 제2 샘플링 기간(ts2), 이동도 보상 기간(tw), 및 에미션 기간(tw)으로 동작하여 구동 소자(DT)의 문턱 전압을 샘플링하고, 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상한다.

초기화 기간(Ti)이 시작될 때, 제2 스캔 신호(SCAN2)가 VGH로 발생되고, 제1 스캔 신호(SCAN1)가 VGL로 발생된다. EVDD는 초기화 기간(Ti)에 VGL로 발생된다. 초기화 기간(Ti)에 EVDD가 VGL이기 때문에 발광 소자(EL)에 전류가 흐르지 않는다. 초기화 기간(Ti)에 제2 스위치 소자(M2)가 턴-온되어 구동 소자(DT)의 게이트가 Vini로 초기화된다. 초기화 기간(Ti)에 제1 스위치 소자(M1)는 턴-오프(turn-off)된다.

제1 샘플링 기간(Ts) 동안, 제2 스캔 신호(SCAN2)는 VGH를 유지하고, 제1 스캔 신호(SCAN1)는 VGL로 유지된다. EVDD는 제1 샘플링 기간(ts)이 시작될 때 VGH로 반전된다. 제1 샘플링 기간(Ts1) 동안, 제2 스위치 소자(M2)는 제2 스캔 신호(SCAN2)의 VGH에 따라 턴-온되고, 제1 스위치 소자(M1)는 턴-오프된다. 제1 샘플링 기간(Ts) 동안, 데이터 라인(DL)에 소정의 기준 전압이 공급될 수 있다. 샘플링 기간(ts) 동안, 구동 소자(DT)가 턴-온되어 구동 소자(DT)의 소스 전압(DTS)이 드레인-소스 간 전류(Ids)에 의해 상승한다. 이러한 소스 팔로워(source-follower) 방식에 따라 구동 소자(DT)의 Vgs가 커패시터(Cst)에 충전되어 샘플링된다. 도 3에서 ΔVgs는 Vgs 변화량이다.

제2 샘플링 기간(ts2)에 제2 스캔 신호(SCAN2)가 VGL로 반전되어 제2 스위치 소자(M2)가 턴-오프된다. EVDD는 제2 샘플링 기간(ts2) 동안 VGH로 발생된다. 이 때, 구동 소자(DT)의 게이트와 소스가 플로팅(floating)되는데, 커패시터(cSTG)의 전압으로 소스 전압(DTS)이 상승되어 제2 스캔 신호(SCAN2)의 폴링 에지(falling edge)에서 발생되는 킥백 전압(kickback voltage)이 보상될 수 있다.

이동도 보상 기간(Tw)에 제1 스캔 신호(SCAN1)가 게이트 온 전압(VGH)의 펄스로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 제2 스위치 소자(M2)는 이동도 보상 기간(Tw)에 오프 상태를 유지한다. 이동도 보상 기간(tw) 동안 EVDD는 VGH로 유지된다. 이동도 보상 기간(tw) 동안, 데이터 라인(DL)에 데이터 전압(Vdata)이 공급된다. 이동도 보상 기간(tw)에 데이터 전압(Vdata)이 제1 노드(n1)에 인가된다. 이동도 보상 기간(tw) 동안 구동 소자(DT)의 이동도 편차가 보상된다. 구동 소자(DT)의 이동도가 높은 경우에 소스 전압(DTS)가 높아져 구동 소자(DT)의 Vgs가 낮아져 구동 소자(DT)를 통해 발광 소자(OLED)로 흐르는 전류가 적어진다. 반면에, 구동 소자(DT)의 이동도가 낮은 경우에 소스 전압(DTS)가 낮아져 구동 소자(DT)의 Vgs가 높아지므로 구동 소자(DT)를 통해 발광 소자(OLED)로 흐르는 전류가 커진다. 이동도 보상 기간(tw)이 끝날 때 커패시터(Cst)에 구동 소자(DT)의 문턱 전압 편차와 이동도 편차가 보상된 픽셀 데이터 전압이 샘플링된다.

발광 기간(Tem) 동안 EVDD는 VGH로 발생된다. 구동 소자(DT)는 발광 기간(Tem) 동안 커패시터(Cst)에 저장된 Vgs에 따라 결정되는 전류에 의해 발광 소자(EL)가 발광될 수 있다. 발광 기간(Tem) 동안 EVDD는 소정의 듀티비(duty ratio)로 스윙될 수 있다.

도 5는 n 개 픽셀 라인들에 인가되는 게이트 신호(SCAN1, SCAN2)와 EVDD의 일 예를 보여 주는 파형도이다.

도 5를 참조하면, 게이트 신호(SCAN1, SCAN2)와 EVDD는 픽셀 어레이의 픽셀 라인(L1, L2, L3,… Ln) 단위로 순차적으로 시프트될 수 있다. 도 5에서, SCAN1(1), SCAN2(1), 및 EVDD(1)은 제1 픽셀 라인(L1)의 서브 픽셀들(SP)에 공급된다. SCAN1(2), SCAN2(2), 및 EVDD(2)은 제2 픽셀 라인(L2)의 서브 픽셀들(SP)에 공급된다. SCAN1(3), SCAN2(3), 및 EVDD(3)은 제3 픽셀 라인(L3)의 서브 픽셀들(SP)에 공급된다.

도 6은 픽셀 전원 구동부(300)에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. 도 7은 도 6에 도시된 신호 발생부의 Q 노드와 QB 노드에 연결된 버퍼를 보여 주는 회로도이다.

도 6 및 도 7을 참조하면, 픽셀 전원 구동부(300) 각각은 캐리 신호 배선을 통해 종속적으로 접속된 시프트 레지스터를 포함한다. 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들(Stage)을 포함한다. 스테이지들 각각은 신호 발생부들[SR(n)~SR(n+3)]과, 신호 발생부들[SR(n)~SR(n+3)] 각각의 Q 노드와 QB 노드에 연결된 버퍼(Buffer, BUF)를 포함한다. 게이트 구동부(200)의 시프트 레지스터도 픽셀 전원 구동부(300)와 유사한 회로로 구현될 수 있다.

신호 발생부들(SR(n)~SR(n+3)) 각각은 시프트 클럭(CLK), 세트 신호(SET), 및 리셋 신호(RST)를 입력 받아 Q 노드와 QB 노드를 충방전한다. 세트 신호(SET)에 의해 Q 노드가 충전되고, 리셋 신호(RST)에 의해 Q 노드가 방전된다.

신호 발생부들(SR(n)~SR(n+3)) 각각은 스타트 펄스(VST) 또는 이전 신호 발생부로부터 수신된 캐리 신호(CAR)를 세트 신호(SET)로 입력 받아 Q 노드를 충전하고 시프트 클럭(CLK)이 입력될 때 출력을 발생한다. Q 노드 전압이 충전될 때 QB 노드는 방전되고, Q 노드가 충전될 때 QB 노드는 충전된다.

버퍼[BUF(n)]는 Q 노드 전압에 응답하여 출력 노드를 충전하여 픽셀 구동 전압[EVDD OUT(n)~(n+3)]을 높이는 풀업 트랜지스터(pull-up transistor, TU)와, QB 노드 전압에 응답하여 출력 노드를 방전하여 픽셀 구동 전압[EVDD OUT(n)~(n+3)]을 낮추는 풀다운 트랜지스터(Pull-down transistor, TD)를 포함한다. 버퍼[BUF(n)]의 출력 노드는 표시패널(100) 상의 픽셀 전원 라인들(PL)에 연결된다. 버퍼[BUF(n)]의 출력 노드는 픽셀 전원 라인(PL)에 연결된다. 또한, 버퍼[BUF(n)]의 출력 노드는 캐리 배선에 연결된다. 따라서, 버퍼[BUF(n)]의 출력 전압[EVDD OUT(n)]은 서브 픽셀들(SP)에 공급된다. 캐리 신호는 신호 발생부의 세트 신호로 입력될 수 있다. 버퍼[BUF(n)]의 출력 전압[EVDD OUT(n)]은 캐리 신호로서 다음 스테이지(next stage)의 신호 발생부의 세트 노드에 공급된다.

도 8에 도시된 바와 같이 풀업 트랜지스터(TU)의 게이트와 제2 전극 사이의 용량(Cgs)을 통한 부트스트래핑(bootstrapping)으로 VGH로 충전된 Q 노드의 전압이 대략 2VGH까지 상승하여 풀업 트랜지스터(TU)가 턴-온된다. 이렇게 풀업 트랜지스터(TU)가 턴-온될 때 풀업 트랜지스터(TU)를 통해 VGH가 출력 노드에 인가되어 EVDD 전압[EVDD OUT(n)]이 VGH까지 상승한다. 풀다운 트랜지스터(TD)는 QB 전압이 충전될 때 출력 노드를 VGL이 인가되는 노드에 연결하여 출력 전압을 VGL로 방전시킨다.

풀업 트랜지스터(TU)의 게이트와 제1 전극 사이의 기생 용량(Cgd)은 Q 노드 전압의 부스팅(Boosting)을 억제할 수 있다. 이로 인하여 Q 노드 전압이 2VGH까지 충분히 상승하지 못하면, 풀업 트랜지스터(TU)의 Vgs가 낮아져 EVDD OUT(n)이 VGH까지 상승할 수 없다. 버퍼[BUF(n)]로부터 출력된 EVDD OUT(n)이 낮으면 다음 스테이지 신호 발생부[SR(n+1)]로 전달되는 캐리 신호(CAR)의 전압이 낮아진다. 그 결과, 서브 픽셀들(SP)에 공급되는 EVDD가 낮아진다. 도 10에 도시된 바와 같이 시프트 레지스터에서 다음 스테이지로 갈수록 Q 노드의 전압 강하가 커져 EVDD가 낮아진다. 이로 인하여, 표시패널(100)의 액티브 영역(AA) 위치에 따라 EVDD의 편차가 커진다. 이 문제를 개선하여 줄이기 위하여 시프트 레지스터의 신호 발생부들[SR(n)~SR(n+1)] 간의 캐리 배선을 제거하고 별도의 신호 발생부를 통해 캐리 신호를 발생하여 신호 발생부들[SR(n)~SR(n+1)]에 공급하는 방법이 있으나 이 방법은 베젤(BZ)을 크게 할 수 있다.

도 9는 시프트 레지스터에서 제11 내지 제14 신호 발생부[SR(11)~SR(14)]의 연결 관계를 보여 주는 도면이다. 도 10은 도 9에 도시된 시프트 레지스터의 Q 노드 전압이 다음 스테이지로 갈수록 전압 강하가 커지는 시뮬레이션 결과를 보여 주는 도면이다. 도 9에서, PL11~PL14는 픽셀 라인별로 분리된 픽셀 전원 라인이다. PL11은 제11 픽셀 라인의 서브 픽셀들에 연결된 제11 픽셀 전원 라인이고, PL12는 제12 픽셀 라인의 서브 픽셀들에 연결된 제12 픽셀 전원 라인이다. 도 10에서, Q11~Q14는 대응하는 신호 발생부[SR(11)~SR(14)]의 Q 노드 전압이다. Q11은 제11 신호 발생부[SR(11)] Q 노드 전압이고, Q12는 제12 신호 발생부[SR(12)] Q 노드 전압이다.

본 발명은 픽셀 전원 구동부(300)에서 Q 노드 전압과 EVDD 전압 강하 문제를 해결하기 위하여, 도 11 내지 도 13에 도시된 바와 같이 신호 발생부들[SR(n)~SR(n+3)] 각각에 다중 버퍼를 연결한다.

도 11은 본 발명의 실시예에 따른 다중 버퍼[BUF(n)]를 보여 주는 회로도이다. 도 12는 도 11에 도시된 다중 버퍼[BUF(n)]가 적용된 시프트 레지스터의 일부를 보여 주는 블록도이다. 제n 다중 버퍼(BUF(n))는 제n 신호 발생부[SR(n)]의 Q 노드와 QB 노드에 연결되어 EVDD를 출력한다. EVDD는 픽셀 라인별로 서브 픽셀들에 공급되고 시프트 클럭(CLK)에 따라 시프트된다.

도 11 및 도 12를 참조하면, 다중 버퍼[BUF(n)]는 고전위 직류 전압(BVGH, EVGH), 저전위 직류 전압(VGL) 등의 직류 전원과, 다음 스테이지의 다중 버퍼[BUF(n+1)]로부터 발생된 고전위 전압[AOUT(n+1)]을 공급 받는다. AOUT(n+1)은 제n+1 신호 발생부[SR(n+1)]에 연결된 제n+1 다중 버퍼[BUF(n+1)]로부터 출력된다. EVGH는 서브 픽셀들(SP)의 픽셀 회로에 공급되는 EVDD의 VGH 전압이다. 따라서, EVGH는 서브 픽셀들(SP)의 발광에 필요한 전류를 공급하는 전원이다.

다중 버퍼[BUF(n)]로부터 출력된 AOUT(n)은 전단 버퍼에 공급되고 또한, 다음 스테이지 신호 발생부의 세트 노드에 공급되어 Q 노드를 충전시킨다. 여기서, 전단 버퍼는 제n-1 신호 발생부에 연결된 제n-1 버퍼일 수 있으나 이에 한정되지 않는다. 예컨대, 전단 버퍼는 제n-2 신호 발생부에 연결된 제n-2 버퍼일 수 있으나 이에 한정되지 않는다. 다음 스테이지 신호 발생부는 제n+1 신호 발생부[SR(n+1)]일 수 있으나 이에 한정되지 않는다. 예컨대, 다음 스테이지 신호 발생부는 제n+1 신호 발생부[SR(n+1)]일 수 있다. 이하에서, 이전 스테이지(previous stage)은 제n-1 단으로, 다음 스테이지(next stage)은 제n+1 단으로 설명하나 이에 한정되지 않는다는 것에 주의하여야 한다.

BVGH는 부스팅 신호인 AOUT(n+1)를 생성하기 위한 전원이다. BVGH는 Q 노드 전압의 부스팅 레벨을 결정하는 팩터(factor)이다. 따라서, BVGH는 Q 노드 전압을 충분히 부스팅하기 위하여 EVGH 보다 높은 전압으로 설정되는 것이 바람직하다.

제n 다중 버퍼[BUF(n)]는 충전된 Q 노드 전압에 응답하여 제1 고전위 직류 전압(BVGH)으로 제1 출력 노드(11)를 충전하여 제1 출력 전압[AOUT(n)]을 발생하는 제1 버퍼(BUF1), 다음 단 스테이지의 다중 버퍼[BUF(n+1)]로부터 출력된 고전위 전압[AOUT(n+1)]으로 제2 출력 노드(21)를 충전하여 충전된 Q 노드 전압을 부스팅하는 제2 버퍼(BUF2), 및 충전된 Q 노드 전압에 응답하여 제2 고전위 직류 전압(EVGH)으로 제3 출력 노드(31)를 충전하여 픽셀 구동 전압(EVDD)을 발생하는 제3 버퍼(BUF3)를 포함한다.

Q 노드 전압이 충전될 때 제3 버퍼에 공급되는 EVGH 로 Q 노드 전압이 1차 부스팅되어 대략 VGH 만큼 상승된 후에, 제2 버퍼(BUF2)에 공급되는 AOUT(n+1) 으로 1차 부스팅된 Q 노드 전압이 2차 부스팅되어 Q 노드 전압이 대략 2VGH 만큼 더 상승된다.

제1 버퍼(BUF1)는 Q 노드 전압에 응답하여 제1 출력 노드(11)를 충전하는 제1 풀업 트랜지스터(TU1)와, QB 노드 전압에 응답하여 제1 출력 노드(11)를 방전하는 제1 풀다운 트랜지스터(TD1)를 포함한다. AOUT(n)는 제1 출력 노드(11) 상의 전압이다. 제1 출력 노드(11)는 제n-1 다중 버퍼(도시하지 않음)의 AOUT 노드와, 제n+1 신호 발생부[SR(n+1)]의 세트 노드에 연결된다. 따라서, AOUT(n)은 제n-1 다중 버퍼에 공급되어 제n-1 신호 발생부의 Q 노드 전압을 부스팅하고, 제n+1 신호 발생부[SR(n+1)]의 Q 노드를 충전한다.

제1 풀업 트랜지스터(TU1)는 Q 노드에 연결된 게이트, BVGH가 인가되는 BVGH 노드에 연결된 제1 전극, 및 제1 출력 노드(11)에 연결된 제2 전극을 포함한다. 제1 풀다운 트랜지스터(TD1)는 QB 노드에 연결된 게이트, 제1 출력 노드(11)에 연결된 제1 전극, 및 VGL이 인가되는 VGL 노드에 연결된 제2 전극을 포함한다.

제2 버퍼(BUF2)에 다음 스테이지의 다중 버퍼 즉, 제n+1 다중 버퍼[BUF(n+1)]로부터 출력되는 AOUT(n+1)이 VGH일 때 제2 버퍼(BUF2)에서 부트스트래핑이 발생된다. AOUT(n+1)은 Q 노드가 VGH로 충전된 후 대략 1 수평 기간 뒤에 VGH 전압의 펄스로 발생되기 때문에 제2 버퍼(BUF2)의 부트스트래핑은 Q 노드가 VGH로 충전된 후 1 수평 기간 뒤에 발생하여 Q 노드 전압을 VGH 보다 높은 전압으로 부스팅한다. 제2 버퍼(BUF2)는 AOUT(n+1)의 VGH로 Q 노드 전압을 부스팅하는 제2 풀업 트랜지스터(TU2), Q 노드와 제2 출력 노드(21) 사이에 연결된 커패시터(C1), 및 QB 노드 전압에 응답하여 커패시터(C1)와 제2 풀업 트랜지스터(TU2)의 제2 전극을 방전시키는 제2 풀다운 트랜지스터(TD2)를 포함한다.

제2 풀업 트랜지스터(TU2)는 Q 노드에 연결된 게이트, AOUT(n+1)이 인가되는 AOUT 노드에 연결된 제1 전극, 및 제2 출력 노드(21)에 연결된 제2 전극을 포함한다. 도 14에 도시된 바와 같이 제2 출력 노드(21) 상의 전압(BOUT(n))이 VGH로 상승할 때 부트스트래핑이 발생하여 Q 노드 전압[Q(n)]이 대략 2VGH로 상승한다. 제2 풀다운 트랜지스터(TD2)는 QB 노드에 연결된 게이트, 제2 출력 노드(21)에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

제3 버퍼(BUF3)에 직류 전압인 EVGH가 공급되고 있기 때문에 Q 노드가 VGH로 충전됨과 동시에 제3 버퍼(BUF3)에서 부트 스트래핑이 발생된다. 따라서, 제3 버퍼(BUF3)는 Q 노드 전압이 VGH로 상승할 때 EVGH로 Q 노드 전압을 VGH 보다 높은 전압으로 부스팅한다. 제2 버퍼(BUF2)의 부트스트래핑 타이밍과 제3 버퍼(BUF3)의 부트스트래핑 타이밍 사이의 대략 1 수평 기간(1H) 사이의 시간차가 있다.

제3 버퍼(BUF3)는 Q 노드 전압이 부스팅될 때 EVGH를 제3 출력 노드(31)에 공급하여 제3 출력 노드(31)를 충전함으로써 EVDD OUT(n)의 VGH를 출력한다. 제3 버퍼(BUF3)는 EVGH로 Q 노드 전압을 부스팅하는 제3 풀업 트랜지스터(TU3), 제3 풀업 트랜지스터(TU3)의 게이트와 제2 전극 사이에 연결된 커패시터(C2), 및 QB 노드 전압에 응답하여 제3 출력 노드(31)를 방전시키는 제3 풀다운 트랜지스터(TD3)를 포함한다.

제3 풀업 트랜지스터(TU3)는 Q 노드에 연결된 게이트, EVGH가 인가되는 EVGH 노드에 연결된 제1 전극, 및 제3 출력 노드(31)에 연결된 제2 전극을 포함한다. 제3 풀다운 트랜지스터(TD3)는 QB 노드에 연결된 게이트, 제3 출력 노드(31)에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

도 13은 도 12에 도시되 시프트 레지스터의 회로를 상세히 보여 주는 회로도이다. 도 13에서 다중 버퍼[BUF(n), BUF(n+1)]은 도 11과 실질적으로 동일하므로 이에 대한 상세한 설명을 생략하기로 한다. 도 13은 신호 발생부[SR(n), SR(n+1)]의 일 예를 보여 주고 있으나 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 신호 발생부[SR(n), SR(n+1)]는 도 13에 도시된 회로 뿐 아니라 공지된 GIP 회로의 신호 발생부 회로로 구현될 수 있다.

도 13을 참조하면, 신호 발생부[SR(n), SR(n+1)] 각각은 다수의 스위치 소자들(T1~T4)를 포함한다. 스위치 소자들(T1~T4)은 도 13에서 n 타입 트랜지스터로 구현될 수 있지만 이에 한정되지 않는다. 이하에서. 제n 신호 발생부[SR(n)]를 중심으로 설명한다.

제1 스위치 소자(T1)는 클럭 타이밍에 맞추어 Q 노드를 세트 신호[SET(n)]의 VGH로 충전한다. 세트 신호[SET(n)]는 세트 노드를 통해 입력된 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호[AOUT(n-1)] 이다. 제1 단 신호 발생부의 경우에 스타트 펄스(VST)가 세트 신호로 입력되고, 제2 단 이후의 신호 발생부들에 이전 스테이지의 다중 버퍼로부터 출력된 캐리 신호가 세트 신호로 입력된다.

제1 스위치 소자(T1)는 제1 클럭(CLK1)의 VGH에 응답하여 턴-온되어 AOUT 노드를 Q 노드에 연결한다. 제1 클럭(CLK1)이 VGH로 발생될 때 이전 스테이지의 다중 버퍼로부터 입력되는 AOUT의 VGH로 Q 노드가 충전된다. 제n 신호 발생부[SR(n)]의 경우에, 제1 클럭(CLK1)이 VGH로 발생될 때 AOUT(n-1)의 VGH로 Q 노드[Q(n)]가 충전된다. 제1 스위치 소자(T1)는 제1 클럭(CLK1)이 입력되는 CLK 노드에 연결되는 게이트, Q 노드에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

제2 스위치 소자(T2)는 QB 노드 전압의 VGH에 응답하여 턴-온되어 Q 노드를 VGL 노드에 연결하여 Q 노드를 방전시킨다. 제2 스위치 소자(T2)는 QB 노드에 연결된 게이트, Q 노드에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

제3-1 내지 제3-3 스위치 소자들(T31, T32, T33)는 Q 노드 전압이 VGH로 충전될 때 턴-온되어 QB 노드에 VGH를 공급하여 QB 노드를 충전한다. 제3-1 스위치 소자(T31)는 제3-2 스위치 소자(T32)의 제2 전극과 제3-3 스위치 소자(T33)의 제1 전극에 연결된 게이트, VGH가 인가되는 VGH 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다. 제3-2 스위치 소자(T32)는 VGH 노드에 연결된 게이트, VGH 노드에 연결된 제1 전극, 및 제3-1 스위치 소자(T31)의 게이트와 제3-3 스위치 소자(T33)의 제1 전극에 연결된 제2 전극을 포함한다. 제3-3 스위치 소자(T33)는 Q 노드에 연결된 게이트, 제3-2 스위치 소자(T32)의 제2 전극과 제3-1 스위치 소자(T31)의 게이트에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

제4 스위치 소자(T4)는 Q 노드 전압의 VGH에 응답하여 턴-온되어 QB 노드를 VGL 노드에 연결하여 QB 노드를 방전시킨다. 제4 스위치 소자(T4)는 Q 노드에 연결된 게이트, QB 노드에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

도 14는 도 13에 도시된 시프트 레지스터의 입출력 신호, Q 노드 전압, QB 노드 전압을 보여 주는 파형도이다.

도 14에서 알 수 있는 바와 같이 Q 노드 전압은 세트 신호[SET(n), SET(n+1)]가 VGH이고 클럭(CLK1, CLK2)이 VGH일 때 VGH로 충전된 후, 제2 버퍼(BUF2)의 출력 노드(21) 상의 전압[BOUT(n), BOUT(n+1)]이 VGH로 상승하는 부트스트래핑 타이밍에 대략 2VGH까지 상승한다.

표시패널(100)의 베젤(BZ)을 줄이기 위하여, 도 15에 도시된 바와 같이 다중 버퍼에서 하나 이상의 풀다운 트랜지스터가 제거될 수 있다.

도 15 및 도 16을 참조하면, 제n 다중 버퍼[BUF(n)]는 Q 노드와 QB 노드에 공통으로 연결된 제1 내지 제3 버퍼(BUF1, BUF2, BUF3)을 포함한다.

제1 버퍼(BUF1)는 Q 노드 전압에 응답하여 제1 출력 노드(11)를 충전하는 제1 풀업 트랜지스터(TU1)를 포함한다. 제1 출력 노드(11)는 제n-1 다중 버퍼(도시하지 않음)의 AOUT 노드와, 제n+1 신호 발생부[SR(n+1)]의 세트 노드에 연결된다. 따라서, AOUT(n)은 제n-1 다중 버퍼에 공급되어 제n-1 신호 발생부의 Q 노드 전압을 부스팅하고, 제n+1 신호 발생부[SR(n+1)]의 Q 노드를 충전한다.

제1 풀업 트랜지스터(TU1)는 Q 노드에 연결된 게이트, BVGH 노드에 연결된 제1 전극, 및 출력 노드(30)에 연결된 제2 전극을 포함한다. 제1 버퍼(BUF1)의 출력 노드가 제3 버퍼(BUF)의 출력 노드(11)에 연결되기 때문에 제1 버퍼(BUF1)는 별도의 풀다운 트랜지스터 없이 제3 버퍼(BUF3)의 풀다운 트랜지스터(TD3)를 통해 방전된다. 따라서, 제1 및 제3 버퍼(BUF3)는 하나의 풀다운 트랜지스터(TD3)를 공유한다. 다시 말하여, 제1 및 제3 버퍼(BUF1, BUF2)는 하나의 풀다운 트랜지스터(TD3)를 통해 Q 노드의 방전 경로를 공유한다.

제2 버퍼(BUF2)에 다음 스테이지의 다중 버퍼로부터 출력되는 AOUT(n+1)이 VGH일 때 제2 버퍼(BUF2)에서 부트스트래핑이 발생된다. 제2 버퍼(BUF2)는 AOUT(n+1)의 VGH로 Q 노드 전압을 부스팅하는 제2 풀업 트랜지스터(TU2)를 포함한다.

제2 풀업 트랜지스터(TU2)는 Q 노드에 연결된 게이트, AOUT 노드에 연결된 제1 전극, 및 제2 출력 노드(21)에 연결된 제2 전극을 포함한다. 제2 버퍼(BUF2)에 별도의 풀다운 트랜지스터가 없다. 도 16에 도시된 바와 같이, 제2 출력 노드(21) 상의 전압[BOUT(n)]은 제n 프레임 기간[FR(n)]에 AOUT(n+1)이 VGH로 발생될 때 VGH로 상승하여 Q 노드를 2VGH 만큼 부스팅한 후, 제n+1 프레임 기간[FR(n)]에 Q 노드 전압이 VGH로 충전될 때 턴-온되는 제2 풀업 트랜지스터(TU2)와 AOUT 노드를 통해 방전되어 리셋(reset)될 수 있다. 제n+1 프레임 기간[FR(n)]에 Q 노드의 전압이 2VGH로 부스팅될 때 제2 출력 노드(21) 상의 전압[BOUT(n)]은 다시 상승한다.

제3 버퍼(BUF3)는 EVGH로 Q 노드 전압을 부스팅하는 제3 풀업 트랜지스터(TU3), 제3 풀업 트랜지스터(TU3)의 게이트와 제2 전극 사이에 연결된 커패시터(C2), 및 QB 노드 전압에 응답하여 출력 노드(30)를 방전시키는 제3 풀다운 트랜지스터(TD3)를 포함한다.

제3 풀업 트랜지스터(TU3)는 Q 노드에 연결된 게이트, EVGH 노드에 연결된 제1 전극, 및 출력 노드(30)에 연결된 제2 전극을 포함한다. 제3 풀다운 트랜지스터(TD3)는 QB 노드에 연결된 게이트, 제3 출력 노드(31)에 연결된 제1 전극, 및 VGL 노드에 연결된 제2 전극을 포함한다.

도 17은 시뮬레이션 결과에서 Q 노드 전압과 픽셀 구동 전압의 부스팅 효과를 보여 주는 도면이다. 도 17에서, 도면 부호 “151”은 다중 버퍼가 적용되기 전 시프트 레지스터의 Q 노드 전압이다. “152”는 다중 버퍼가 적용 시프트 레지스터에서 다중 버퍼를 통해 부스팅된 Q 노드 전압이다. “ΔQ”는 다중 버퍼 적용 전후의 Q 노드 전압차를 나타낸다. “153”은 다중 버퍼가 적용되기 전 시프트 레지스터로부터 출력되는 EVDD 전압이다. “154”는 다중 버퍼가 적용된 시프트 레지스터로부터 출력되는 EVDD 전압이다. “ΔEVDD”는 다중 버퍼 적용 전후의 EVDD의 전압차를 나타낸다.

도 18은 시뮬레이션 결과에서 시프트 레지스터에서 순차적으로 시프트되는 Q 노드 전압 파형을 보여 주는 도면이다. 도 18에서 "Q11"내지 "Q15"는 시프트 레지스터의 제11 내지 제15 다중 버퍼를 통해 순차적으로 부스팅되는 Q 노드 전압을 나타낸다.

도 17 및 도 18에서 알 수 있는 바와 같이 시프트 레지스터에서 Q 노드 전압이 충분이 부스팅되어 모든 픽셀들에 균일한 EVDD를 공급할 수 있을 뿐 아니라, 다음 스테이지 신호 발생부로 전달되는 캐리 신호의 전압 강하가 없기 때문에 모든 신호 발생부들의 Q 노드 전압의 전압 강하가 거의 없다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

120 : 타이밍 콘트롤러 200 : 게이트 구동부
210, 310 : 레벨 시프터 300 : 픽셀 전원 구동부
M2, M3, DT : 픽셀 회로의 트랜지스터
SR(n)~SR(n+3) : 시프트 레지스터의 신호 발생부
BUF(n)~BUF(n+#) : 시프트 레지스터의 버퍼
TU1~TU3 : 버퍼의 풀업 트랜지스터
TD1~TD3 : 버퍼의 풀다운 트랜지스터

Claims (10)

1. 픽셀 전원 라인들을 통해 교류 전압으로 스윙되는 픽셀 구동 전압을 공급 받는 다수의 픽셀들; 및
   시프트 레지스터를 이용하여 상기 픽셀 구동 전압을 상기 픽셀 전원 라인들에 순차적으로 공급하는 픽셀 전원 구동부를 포함하고,
   상기 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들을 포함하고,
   상기 스테이지들 각각은,
   Q 노드와 QB 노드를 충방전하는 신호 발생부; 및
   상기 Q 노드의 전압을 부스팅하여 상기 픽셀 구동 전압을 발생하는 다중 버퍼를 포함하고,
   상기 다중 버퍼가 충전된 Q 노드의 전압을 다음 단 스테이지의 출력 전압으로 부스팅하여 상기 Q 노드의 전압을 더 높이는 표시패널.
2. 제 1 항에 있어서,
   상기 다중 버퍼는
   상기 충전된 Q 노드 전압에 응답하여 제1 고전위 직류 전압(BVGH)으로 제1 출력 노드를 충전하여 제1 출력 전압을 발생하는 제1 버퍼;
   상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압으로 제2 출력 노드를 충전하여 상기 충전된 Q 노드 전압을 부스팅하는 제2 버퍼; 및
   상기 충전된 Q 노드 전압에 응답하여 제2 고전위 직류 전압(EVGH)으로 제3 출력 노드를 충전하여 상기 픽셀 구동 전압을 발생하는 제3 버퍼를 포함하는 표시패널.
3. 제 2 항에 있어서,
   제1 고전위 직류 전압이 상기 제2 고전위 직류 전압 보다 높은 표시패널.
4. 제 2 항에 있어서,
   상기 Q 노드 전압이 충전될 때 상기 제3 버퍼에 공급되는 제2 고전위 직류 전압으로 상기 Q 노드 전압이 1차 부스팅되어 제1 전압 만큼 상승되고,
   상기 제2 버퍼에 공급되는 상기 고전위 전압으로 상기 1차 부스팅된 Q 노드 전압이 2차 부스팅되어 상기 Q 노드 전압이 상기 제1 전압 보다 높은 제2 전압 만큼 상승되는 표시패널.
5. 제 2 항에 있어서,
   상기 제1 버퍼는,
   상기 Q 노드에 연결된 게이트, 제1 고전위 직류 전압이 인가되는 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터; 및
   상기 QB 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 전극, 및 저전위 직류 전압이 인가되는 제2 전극을 포함하는 제1 풀다운 트랜지스터를 포함하고,
   제2 버퍼는,
   상기 Q 노드에 연결된 게이트, 상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압이 인가되는 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함한 제2 풀업 트랜지스터;
   상기 QB 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 전극, 및 저전위 직류 전압이 인가되는 제2 전극을 포함한 제2 풀다운 트랜지스터; 및
   상기 Q 노드와 상기 제2 출력 노드 사이에 연결된 제1 커패시터를 포함하고,
   제3 버퍼는,
   상기 Q 노드에 연결된 게이트, 상기 제2 고전위 직류 전압이 인가되는 제1 전극, 및 상기 제3 출력 노드에 연결된 제2 전극을 포함한 제3 풀업 트랜지스터;
   상기 QB 노드에 연결된 게이트, 상기 제3 출력 노드에 연결된 제1 전극, 및 저전위 직류 전압이 인가되는 제2 전극을 포함한 제3 풀다운 트랜지스터; 및
   상기 Q 노드와 상기 제3 출력 노드 사이에 연결된 제3 커패시터를 포함하는 표시패널.
6. 제 1 항에 있어서,
   상기 다중 버퍼는
   상기 충전된 Q 노드 전압에 응답하여 제1 고전위 직류 전압(BVGH)을 출력 노드에 공급하는 제1 버퍼;
   상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압으로 상기 충전된 Q 노드 전압을 부스팅하는 제2 버퍼; 및
   상기 충전된 Q 노드 전압에 응답하여 제2 고전위 직류 전압(EVGH)으로 출력 노드를 충전하여 상기 픽셀 구동 전압을 발생하는 제3 버퍼를 포함하고,
   상기 제1 및 제3 버퍼는 상기 Q 노드의 방전 경로를 공유하는 표시패널.
7. 제 6 항에 있어서,
   상기 제1 버퍼는,
   상기 Q 노드에 연결된 게이트, 제1 고전위 직류 전압이 인가되는 제1 전극, 및 상기 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터를 포함하고,
   제2 버퍼는,
   상기 Q 노드에 연결된 게이트, 상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압이 인가되는 제1 전극, 및 제1 커패시터에 연결된 제2 풀업 트랜지스터를 포함하고,
   상기 제1 커패시터는 상기 제2 풀업 트랜지스터의 게이트와 상기 제2 전극 사이에 연결되고,
   제3 버퍼는,
   상기 Q 노드에 연결된 게이트, 상기 제2 고전위 직류 전압이 인가되는 제1 전극, 및 상기 출력 노드에 연결된 제2 전극을 포함한 제3 풀업 트랜지스터;
   상기 QB 노드에 연결된 게이트, 상기 출력 노드에 연결된 제1 전극, 및 저전위 직류 전압이 인가되는 제2 전극을 포함한 제3 풀다운 트랜지스터; 및
   상기 Q 노드와 상기 출력 노드 사이에 연결된 제3 커패시터를 포함하는 표시패널.
8. 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 교류 전압으로 스윙되는 픽셀 구동 전압이 공급되는 픽셀 전원 라인들, 및 픽셀들이 매트릭스 형태로 배치되는 픽셀 어레이; 및
   시프트 레지스터를 이용하여 상기 픽셀 구동 전압을 상기 픽셀 전원 라인들에 순차적으로 공급하는 픽셀 전원 구동부를 포함하고,
   상기 픽셀들은 상기 픽셀 전원 라인들을 통해 상기 픽셀 구동 전압을 공급 받고,
   상기 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들을 포함하고,
   상기 스테이지들 각각은,
   Q 노드와 QB 노드를 충방전하는 신호 발생부; 및
   상기 Q 노드의 전압을 부스팅하여 상기 픽셀 구동 전압을 발생하는 다중 버퍼를 포함하고,
   상기 다중 버퍼가 충전된 Q 노드의 전압을 다음 단 스테이지의 출력 전압으로 부스팅하여 상기 Q 노드의 전압을 더 높이고,
   상기 픽셀들 각각은 픽셀 회로를 포함하고,
   상기 픽셀 회로는 발광 소자, 상기 발광 소자를 구동하는 구동 소자 및 상기 구동 소자의 게이트와 제1 전극 사이에 연결된 커패시터를 포함하고,
   상기 구동 소자의 제2 전극에 상기 픽셀 구동 전압이 직접 공급되는 표시장치.
9. 제 8 항에 있어서,
   상기 다중 버퍼는
   상기 충전된 Q 노드 전압에 응답하여 제1 고전위 직류 전압(BVGH)으로 제1 출력 노드를 충전하여 제1 출력 전압을 발생하는 제1 버퍼;
   상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압으로 제2 출력 노드를 충전하여 상기 충전된 Q 노드 전압을 부스팅하는 제2 버퍼; 및
   상기 충전된 Q 노드 전압에 응답하여 제2 고전위 직류 전압(EVGH)으로 제3 출력 노드를 충전하여 상기 픽셀 구동 전압을 발생하는 제3 버퍼를 포함하는 표시장치.
10. 제 8 항에 있어서,
    상기 다중 버퍼는
    상기 충전된 Q 노드 전압에 응답하여 제1 고전위 직류 전압(BVGH)을 출력 노드에 공급하는 제1 버퍼;
    상기 다음 단 스테이지의 다중 버퍼로부터 출력된 고전위 전압으로 상기 충전된 Q 노드 전압을 부스팅하는 제2 버퍼; 및
    상기 충전된 Q 노드 전압에 응답하여 제2 고전위 직류 전압(EVGH)으로 출력 노드를 충전하여 상기 픽셀 구동 전압을 발생하는 제3 버퍼를 포함하고,
    상기 제1 및 제3 버퍼는 상기 Q 노드의 방전 경로를 공유하는 표시장치.

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