KR101285541B1 - 입체 영상 표시장치 - Google Patents

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Abstract

본 발명은 입체 영상 표시장치에 관한 것으로, 2D 모드와 3D 모드에서 제n(n은 자연수) 게이트라인으로부터의 제n 게이트펄스에 응답하여 상기 데이터전압을 충전하여 2D 영상과 3D 영상의 데이터 계조를 메인 픽셀부; 및 상기 3D 모드에서 제n+1 게이트라인으로부터의 제n+1 게이트펄스에 응답하여 이미 충전된 전압을 방전하여 블랙 계조를 표시하는 서브 픽셀부를 포함한다. 상기 입체 영상 표시장치의 게이트 구동회로는 호스트 시스템 또는 타이밍 콘트롤러로부터 입력되는 선택신호에 응답하여 상기 2D 모드에서 상기 제n 게이트펄스를 발생하고, 상기 3D 모드에서 상기 제n 게이트펄스와 상기 제n+1 게이트펄스를 출력한다.

Description

입체 영상 표시장치{STEREOSCOPIC IMAGE DISPLAY}
본 발명은 2차원 평면 영상(이하, '2D 영상')과 3차원 입체 영상(이하, '3D 영상')을 구현할 수 있는 입체 영상 표시장치에 관한 것이다.
입체 영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 3D 영상을 구현한다.
양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 또는 시분할 방식으로 표시하고, 편광 안경 또는 액정셔터 안경을 사용하여 입체 영상을 구현한다. 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어, 렌티큘러 필터 등의 광학 부품을 표시 화면의 앞에 또는 뒤에 설치하여 입체 영상을 구현한다.
도 1은 액정표시소자로 구현된 입체 영상 표시장치의 일예를 나타낸다. 도 1과 같은 안경 방식의 입체 영상 표시장치는 표시패널(3) 상에 배치된 패턴 리타더(Patterned Retarder)(5)의 편광 특성과, 사용자가 착용한 편광 안경(6)의 편광특성을 이용하여 입체 영상을 구현한다. 표시패널(3)은 이웃하는 표시라인들에 좌안 영상(L)과 우안 영상(R)를 분리하여 표시한다. 패턴 리타더(5)는 좌안 영상(L)과 우안 영상(R)의 편광 특성을 서로 다르게 변환하여 좌안 영상(L)과 우안 영상(R)의 편광을 분리한다. 편광 안경(6)의 좌안 필터는 좌안 영상(L)의 편광을 투과시키고 우안 영상(R)의 편광을 차단한다. 편광 안경(6)의 우안필터는 우안 영상(R)의 편광을 투과시키고 좌안 영상(L)의 편광을 차단한다. 도 1에서 도면부호 '1'은 표시패널(3)에 빛을 조사하는 백라이트 유닛을, 도면부호 '2' 및 '4'는 표시패널(3)의 상판과 하판에 각각 에 부착되는 편광필름을 나타낸다.
도 1과 같은 입체 영상 표시장치는 상하 시야각 위치에서 발생되는 크로스토크(Crosstalk)로 인하여 3D 영상에서 시인성이 떨어지는 단점이 있다. 사용자가 3D 영상의 입체감을 제대로 느끼기 위해서는 사용자의 좌안에 좌안 영상의 빛만 통과하고 사용자의 우안에 우안 영상의 빛만 통과하여야 한다. 그러나 종래의 입체 영상 표시장치는 사용자의 좌안과 우안에 좌안 영상의 빛과 우안 영상의 빛이 모두 입사되는 시간이 존재하여 사용자가 좌안 또는 우안을 통해 좌안 영상과 우안 영상의 빛을 동시에 보는 좌/우안 크로스토크를 느낄 수 있다.
사용자가 표시패널(3)을 정면에서 보는 것이 아니라 위에서 바라 보거나 아래에서 바라 볼 때 정면 시야각 대비 소정의 각도 이상으로 큰 상하 시야각에서부터 좌안 패턴 리타더(5a)와 우안 패턴 리타더(5b) 각각에서 좌안 영상의 빛과 우안 영상의 빛이 함께 통과되는 크로스토크가 발생할 수 있다. 따라서, 종래의 입체 영상 표시장치에서 크로스토크가 없는 3D 영상을 볼 수 있는 상하 시야각은 매우 좁다.
일본 공개특허공보 제2002-185983호는 입체 영상 표시장치의 상하 시야각을 넓히기 위한 방법으로 도 2와 같이 패턴 리타더(5)에 블랙 스트라이프(BS)를 형성하는 방법을 제안한 바 있다. 사용자가 입체 영상 표시장치로부터 일정 거리(D)만큼 떨어진 위치에서 그 입체 영상 표시장치를 관찰할 때, 도 2에서 이론적으로 크로스토크가 발생하지 않는 상하 시야각(α)은 표시패널(3)에 형성된 블랙 매트릭스(BM)의 사이즈, 패턴 리타더(5)에 형성된 블랙 스트라이프(BS)의 사이즈, 그리고 표시패널(3)과 패턴 리타더(5) 간의 거리(S)에 의존한다. 상하 시야각(α)은 블랙 매트릭스(BM)의 사이즈와 블랙 스트라이프(BS)의 사이즈가 커질수록 또한, 표시패널(3)과 패턴 리타더(5) 간의 거리가 작을수록 넓어진다. 그런데, 일본 공개특허공보 제2002-185983호에서 제안된 입체 영상 표시장치는 표시패널(3)에 형성된 블랙 매트릭스(BM)와 상호 작용하여 모아레(Moire)를 유발하고, 패턴 리타더(5)에 형성된 블랙 스트라이프로 인하여 입체 영상 표시장치에 2D 영상을 표시할 때 2D 영상의 휘도가 크게 떨어지는 단점이 있다.
본원 출원인은 도 3과 같이 표시패널의 RGB 서브픽셀들(PIX) 각각을 2 개의 분할셀들(10, 20)로 분할하고 그 중 어느 하나를 액티브 블랙 스트라이프(Active Black stripe)로 제어하는 패널 구조와 그 구동방법을 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17)에서 제안한 바 있다. 도 3에서, 서브픽셀(PIX)은 메인 픽셀부(10)와 서브 픽셀(20)로 분할된다. 메인 픽셀부(10)는 데이터라인(D1)과 제n(n은 자연수) 게이트라인의 교차부에 형성된 TFT(Thin Film Transistor, T1), 및 TFT(T1)에 접속된 제1 액정셀(Clc1)을 포함한다. 서브 픽셀부(20)는 데이터라인(D1)과 제n+1 게이트라인의 교차부에 형성된 TFT(T2), 및 TFT(T2)에 접속된 제2 액정셀(Clc2)을 포함한다. 서브 픽셀부(20)는 2D 모드에서 2D 영상 데이터가 기입되는 픽셀로 동작하고, 3D 모드에서 블랙 데이터가 기입되는 액티브 블랙 스트라이프로 동작할 수 있다.
대한민국 특허출원 제10-2009-0033534호(2009. 04. 17)에서 제안된 입체 영상 표시장치치는 일본 공개특허공보 제2002-185983호에 개시된 입체 영상 표시장치의 문제점들을 해결할 수 있다. 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17)에서 제안된 입체 영상 표시장치는 픽셀들(PIX) 각각을 2 분할하고 2D 모드에서 분할된 픽셀들 각각에 2D 영상을 기입하여 2D 영상의 휘도 저하를 방지할 수 있고, 3D 모드에서 상하 시야각을 확대하여 2D 영상과 3D 영상 모두에서 시인성을 개선할 수 있는 등 기존의 입체 영상 표시장치에 비하여 탁월한 표시품질을 구현할 수 있다.
게이트 구동회로는 레벨 시프터(Level shifter)와 시프트 레지스터(Shift register)를 포함한다. 시프트 레지스터는 GIP(Gate In Panel) 공정으로 표시패널 기판 상에 직접 형성될 수 있다. 레벨 시프터는 현재 2D 전용으로 개발되어 있다. 그런데, 2D 모드와 3D 모드에서 게이트 구동회로의 출력이 달라지는 경우에 기존 2D 전용의 레벨 시프터만으로는 게이트 구동회로를 동작시킬 수 없다.
본 발명은 액티브 블랙 스트라이프를 포함하여 2D/3D 영상 구현이 가능한 액정표시장치에 있어서 하나의 레벨 시프터를 이용하여 게이트 구동회로를 2D 모드와 3D 모드로 구동시킬 수 있는 입체 영상 표시장치를 제공한다.
본 발명의 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 게이트라인들로부터의 게이트펄스에 응답하여 온/오프되는 TFT들, 및 다수의 픽셀들을 포함하는 표시패널; 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 상기 게이트라인들에 상기 데이터전압에 동기되는 게이트펄스를 순차적으로 공급하는 게이트 구동회로; 및 외부의 호스트 시스템으로부터 타이밍 신호와 2D/3D 영상 데이터를 수신하여 상기 디지털 비디오 데이터를 상기 데이터 구동회로에 공급하고, 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함한다.
상기 픽셀들은 서브픽셀들을 포함한다.
상기 서브픽셀들 각각은 n(n은 자연수) 번째 게이트 라인에 연결되어 2D 모드에서 상기 n 번째 게이트라인으로부터 인가되는 n 번째 게이트펄스에 응답하여 2D 영상의 데이터 계조를 표시하고, 3D 모드에서 상기 n 번째 게이트펄스에 응답하여 3D 영상의 데이터 계조를 표시하는 메인 픽셀부; 및 상기 n 번째 게이트 라인과 상기 n+1 번째 게이트 라인에 연결되어 상기 2D 모드에서 상기 n 번째 게이트펄스에 응답하여 상기 2D 영상의 데이터 계조를 표시하고, 상기 3D 모드에서 n+1 게이트라인으로부터 인가되는 n+1 번째 게이트펄스에 응답하여 이미 충전된 전압을 방전함으로써 블랙 계조를 표시하는 서브 픽셀부를 포함한다.
상기 게이트 구동회로는 상기 호스트 시스템 또는 상기 타이밍 콘트롤러로부터 입력되는 선택신호에 응답하여 상기 2D 모드에서 상기 n 번째 게이트펄스를 발생하고, 상기 3D 모드에서 상기 n 번째 게이트펄스와 상기 n+1 번째 게이트펄스를 출력한다.
삭제
본 발명은 타이밍 콘트롤러 또는 호스트 시시스템으로부터 입력되는 선택신호에 응답하여 제2 스타트 펄스를 선택적으로 출력하는 레벨 시프터를 이용하여 액티브 블랙 스트라이프를 포함하여 2D/3D 영상 구현이 가능한 액정표시장치에 필요한 레벨 시프터를 최소화할 수 있다.
도 1은 안경방식의 입체 영상 표시장치를 보여주는 도면이다.
도 2는 패턴 리타더에 블랙 스트라이프가 형성된 입체 영상 표시장치를 보여 주는 도면이다.
도 3은 액티브 블랙 매트릭스 구현 방법을 보여 주는 도면이다.
도 4는 본 발명의 실시예에 따른 입체 영상 표시장치의 표시패널, 패턴 리타더 및 편광 안경을 보여 주는 분해 사시도이다.
도 5는 도 4에 도시된 표시패널의 구동회로들을 보여 주는 블록도이다.
도 6은 도 4에 도시된 표시패널의 일부 픽셀들을 보여 주는 등가 회로도이다.
도 7은 3D 모드에서 제1 및 제2 분할셀의 동작을 보여 주는 도면이다.
도 8은 2D 모드에서 제1 및 제2 분할셀의 동작을 보여 주는 도면이다.
도 9는 도 4에 도시된 레벨 시프터를 상세히 보여 주는 회로도이다.
도 10은 도 9에 도시된 제1 로직 회로부를 상세히 보여 주는 회로도이다.
도 11은 도 9에 도시된 제2 로직 회로부를 상세히 보여 주는 회로도이다.
도 12는 도 4에 도시된 시프트 레지스터의 스테이지를 상세히 보여 주는 회로도이다.
도 13은 도 12에 도시된 스테이지에 입력되는 클럭신호, Q 노드 전압, QB 노드 전압 및 게이트펄스 출력 파형을 보여 주는 파형도이다.
도 14는 본 발명의 실시예에 따른 입체 영상 표시장치에서 2D 모드 구동신호를 보여 주는 타이밍도이다.
도 15는 본 발명의 실시예에 따른 입체 영상 표시장치에서 3D 모드 구동신호를 보여 주는 타이밍도이다.
도 16은 본 발명의 실시예에 따른 입체 영상 표시장치에서 모든 게이트라인들에 게이트펄스들이 공급된 후에 발생되는 리셋 펄스를 보여 주는 타이밍도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 4 및 도 5는 본 발명의 실시예에 따른 입체 영상 표시장치를 보여 주는 도면들이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 입체 영상 표시장치는 표시패널(100), 패턴 리타더(30), 편광 안경(40), 표시패널 구동회로 등을 포함한다.
표시패널(100)은 2D 모드에서 2D 영상 데이터를 표시하고 3D 모드에서 3D 영상 데이터를 표시한다. 표시패널(100)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자로 구현될 수 있다. 자발광 표시소자에는 편광필름(16a, 16b)과 백라이트 유닛(120)이 생략될 수 있다. 이하에서, 표시패널(100)을 액정표시소자의 표시패널을 중심으로 설명하지만 액정표시소자(LCD)에 한정되지 않는다는 것에 주의하여야 한다.
표시패널(100)은 두 장의 유리기판들 사이에 액정층이 형성된다. 표시패널(100)은 데이터라인들(105)과 게이트라인들(106)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)에는 도 6과 같이 액티브 블랙 스타라이프를 포함한 픽셀 어레이들이 형성된다. 표시패널의 TFT 어레이 기판은 데이터라인들, 데이터라인들과 교차되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, 액정셀의 픽셀전극, 픽셀전극에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들의 액정은 TFT에 접속된 픽셀전극과 공통전극 사이의 전계에 의해 구동된다. 표시패널(100)의 컬러필터 어레이 기판은 블랙 매트릭스, 컬러필터, 공통전극 등을 포함한다. 상부 유리기판과 하부 유리기판 각각에는 편광필름(16a, 16b)이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명의 액정표시장치는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛(120)이 필요하다. 백라이트 유닛(120)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
패턴 리타더(30)는 표시패널(100)의 상부 편광필름(16a)에 접착되어 표시패널(100)의 화면과 대향한다. 패턴 리타더(30)는 제1 리타더와, 제2 리타더를 포함한다. 패턴 리타더(30)의 제1 리타더들은 표시패널(100)에서 좌안 영상이 표시되는 픽셀들과 대향하여 그 픽셀들로부터 입사되는 빛을 제1 편광(원편광 또는 선편광)으로 변환하여 투과시킨다. 패턴 리타더(30)의 제2 리타더들은 표시패널(100)에서 우안 영상이 표시되는 픽셀들과 대향하여 그 픽셀들로부터 입사되는 빛을 제2 편광(원편광 또는 선편광)으로 변환하여 투과시킨다. 제1 편광과 제2 편광은 광축이 서로 직교될 수 있다. 패턴 리타더(30)에는 별도의 블랙 스트라이프가 형성될 필요가 없다. 이는 표시패널(100)에 형성된 픽셀들 각각이 2 개로 공간적으로 분리되고 그 중 하나가 액티브 블랙 스트라이프 역할을 하기 때문이다.
편광 안경(40)의 좌안 필터는 패턴 리타더(30)의 제1 리타더와 동일한 광흡수축을 가진다. 편광 안경(40)의 우안 필터는 패턴 리타더(30)의 제2 리타더와 동일한 광흡수축을 가진다. 예들 들면, 편광 안경(40)의 좌안 필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(40)의 우안 필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경(40)을 착용하고, 2D 영상을 감상할 때 편광 안경(40)을 벗어야 한다.
표시패널 구동회로는 데이터 구동회로, 게이트 구동회로, 타이밍 콘트롤러(111), 호스트 시스템(200), 모듈 전원회로(150) 등을 포함한다.
데이터 구동회로는 다수의 소스 드라이브 IC들(Integrated Circuit, 140)을 포함한다. 소스 드라이브 IC들(140)은 타이밍 콘트롤러(110)의 제어 하에 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터를 래치한다. 그리고 소스 드라이브 IC들(140)은 디지털 비디오 데이터를 아날로그 정극성/부극성 감마기준전압들(GMA1~n)로 변환하여 정극성/부극성 데이터전압을 생성한다. 소스 드라이브 IC들(140)로부터 출력된 정극성/부극성 데이터전압은 표시패널의 데이터라인들에 공급된다. 소스 드라이브 IC들(140)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
게이트 구동회로는 레벨 시프터(120)와, 시프트 레지스터(130)를 포함하여 타이밍 콘트롤러(110)의 제어 하에 게이트라인들에 게이트펄스를 순차적으로 공급한다.
레벨 시프터(120)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 시프트 클럭들(GCLK)을 N(n은 2 이상의 양의 정수) 분주하여 N 상의 클럭신호들을 출력한다. 이하에서, 레벨 시프터(120)로부터 출력되는 클럭을 6 상(phase) 클럭신호로 예시하나 이에 한정되지 않는다.
레벨 시프터(120)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 스타트 펄스(GST), 게이트 시프트 클럭(GLCK), 및 n 개의 클럭신호들의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 시프팅한다. 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)은 시프트 레지스터(130)와 표시패널(100)의 픽셀 어레이에 형성된 TFT들의 동작 전압으로 설정된다.
레벨 시프터(120)는 게이트 스타트 펄스의 전압을 레벨 시프팅하여 제1 스타트 펄스(VST1)를 출력하고, 호스트 시스템(200) 또는 타이밍 콘트롤러(110)로부터 입력되는 선택신호(SEL)에 응답하여 선택적으로 제2 스타트 펄스(VST2)를 출력한다. 선택신호(SEL)는 2D 모드에서 제1 로직값(예를 들어, 로우 로직값 Low logic value)으로 발생되고, 3D 모드에서 제2 로직값(예를 들어, 하이 로직값 High logic value)으로 발생된다. 레벨 시프터(120)는 선택신호(SEL)가 제1 로직값으로 발생되는 2D 모드에서 제1 스타트 펄스(VST1)를 발생하고, 선택신호(SEL)가 제2 로직값으로 발생되는 3D 모드에서 제1 스타트 펄스(VST1)를 출력한 후 소정 시간 뒤에 제2 스타트 펄스(VST2)를 출력한다.
레벨 시프터(120)는 액정셀 전압의 ΔVp 전압을 줄일 수 있도록 클럭신호들(CLK1~CLK6)의 폴링에지에서 게이트 하이 전압(VGH)을 하향 변조한다. 레벨 시프터(120)는 타이밍 콘트롤러(110)로부터 입력되는 이븐/오드 펄스(E/O)에 응답하여 서로의 전압레벨이 반전되는 이븐 게이트 하이 전압(VGHE)과, 오드 게이트 하이 전압(VGHO)을 출력한다.
레벨 시프터(120)는 게이트 스타트 펄스(GST)과 게이트 시프트 클럭(GCLK)에 응답하여 리셋 펄스(RST)를 발생한다. 리셋 펄스(RST)는 시프트 레지스터(130)의 모든 스테이지들에서 Q 노드를 동시에 방전시키는 제어신호이다.
레벨 시프터(120)는 2D 모드에서 제1 스타트 펄스(VST1), 클럭신호들(CLK1~CLK6), 이븐 게이트 하이 전압(VGHE), 오드 게이트 하이 전압(VGHO), 및 리셋 펄스(RST)를 출력한다. 그리고 레벨 시프터(120)는 3D 모드에서 제1 스타트 펄스(VST1), 제2 스타트 펄스(VST2), 클럭신호들(CLK1~CLK6), 이븐 게이트 하이 전압(VGHE), 오드 게이트 하이 전압(VGHO) 및 리셋 펄스(RST)를 출력한다. 레벨 시프터(120)의 제2 스타트 펄스(VST2)의 출력 여부는 타이밍 콘트롤러(110) 또는 호스트 시스템(200)으로부터 입력되는 선택신호(SEL)의 논리값에 따라 결정된다.
시프트 레지스터(130)는 종속적으로 접속된 다수의 스테이지들을 포함하여 GIP 공정에 의해 표시패널(100)의 TFT 어레이 기판 상에 픽셀 어레이와 함께 직접 형성된다. 이 시프트 레지스터(130)는 게이트라인들에 게이트펄스를 순차적으로 공급한다. 시프트 레지스터(130)는 도 5와 같이 픽셀 어레이의 양측 밖에 배치되거나 픽셀 어레이의 일측 밖에 배치될 수 있다. 시프트 레지스터들(130)이 픽셀 어레이의 양측에 분리 배치되는 경우에, 그 시프트 레지스터들(130)은 하나의 레벨 시프터(120)로부터 출력되는 신호들(VST1, VST1, CLK1~CLK6, VGHE, VGEO)를 동시에 입력받아 동작한다.
시프트 레지스터(130)는 2D 모드에서 레벨 시프터(120)로부터 입력된 제1 스타트 펄스(VST1)를 클럭신호들(CLK1~CLK6)에 응답하여 순차적으로 시프트시켜 제n 게이트라인들에 공급한다. 시프트 레지스터(130)는 3D 모드에서 레벨 시프터(120)로부터 입력된 제1 스타트 펄스(VST1)를 클럭신호들(CLK1~CLK6)의 타이밍에 맞추어 시프트시켜 게이트펄스를 제n 게이트라인들에 공급하고 제2 스타트 펄스(VST2)를 클럭신호들(CLK1~CLK6)의 타이밍에 맞추어 시프트시켜 게이트펄스를 제n+1 게이트라인들에 공급한다.
타이밍 콘트롤러(110)는 호스트 시스템(200)으로부터 입력되는 디지털 비디오 데이터를 재정렬하여 소스 드라이브 IC들(140)에 공급한다. 타이밍 콘트롤러(110)는 호스트 시스템(200)로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호에 기초하여 레벨 시프터(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호들과, 소스 드라이브 IC들(140)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호들을 발생한다. 타이밍 콘트롤러(110)는 호스트 시스템(200)으로부터 입력되는 2D/3D 모드신호에 따라 레벨 시프터(120)를 2D 모드로 제어하거나 3D 모드로 제어한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(GST), 변조 타이밍 시프트 클럭(MCLK), 게이트 시프트 클럭(GCLK), 이븐/오드 클럭(E/O), 선택신호(SEL) 등을 포함한다. 선택신호(SEL)는 타이밍 콘트롤러(110) 또는 호스트 시스템(200)으로부터 발생될 수 있다. 게이트 스타트 펄스(GSP)는 레벨 시프터(120)에 의해 레벨 시프팅되어 스타트 펄스(VST1, VST2)로 변환되고, 시프트 레지스터(130)의 제1 스테이지에 입력되어 제1 게이트펄스의 출력 타이밍을 제어한다. 변조 타이밍 시프트 클럭(MCLK)은 레벨 시프터(130)로부터 출력되는 클럭신호들(CLK1~CLK6)의 게이트 하이 전압 변조 타이밍을 제어한다. 게이트 시프트 클럭(GCLK)은 레벨 시프터(120)에 의해 분주되고 레벨 시프팅되어 클럭신호들(CLK1~CLK6)로 변환되어 시프트 레지스터(130)의 스테이지들에 입력되어 스타트 펄스(VST1, VST2)의 시프트 타이밍을 제어한다. 이븐/오드 클럭(E/O)은 이븐 게이트 하이 전압(VGHE)과, 오드 게이트 하이 전압(VGHO)의 전압 레벨 반전 타이밍을 제어한다. 선택신호(SEL)는 레벨 시프터(120)로부터 제2 스타트 펄스(VST2)의 출력 여부를 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(140)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들(140)의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동회로로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로의 출력 타이밍을 제어한다. 데이터 구동회로에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
호스트 시스템(200)은 방송 수신회로나 외부 비디오 소스로부터 입력된 RGB 비디오 데이터의 해상도를 표시패널(100)의 해상도에 맞게 보간하고 신호 보간 처리하는 스케일러(Scaler) 등의 그래픽 처리회로와, 모듈 전원회로(150)에 공급될 입력 전원(Vin)을 생성하는 전원회로를 포함한다. 호스트 시스템(200)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 2D 영상 또는 3D 영상 데이터(RGB)를 타이밍 콘트롤러(110)에 공급하고, 타이밍신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(110)에 공급한다. 호스트 시스템(200)은 2D 모드와 3D 모드를 지시하는 모드신호(Mode)를 타이밍 콘트롤러(110)에 공급할 수 있다. 또한, 호스트 시스템(200)은 타이밍 콘트롤러(110)로 전송되는 3D 영상 신호에 동기하여 선택신호(SEL)를 레벨 시프터(120)에 전송할 수 있다.
모듈 전원회로(150)는 직류-직류 변환기(DC-DC converter)와 레귤레이터(regulator) 등을 이용하여 입력 전원(Vin)을 입력 받아 그 입력 전원(Vin)을 표시패널 구동회로를 구동시키는 로직 전원전압(Vcc), 표시패널(100)의 구동전압들(VGH, VGL, Vcom, GMA1~n)으로 변환한다. 로직 전원전압(Vcc)은 약 3.3 V의 전압으로서, 표시패널 구동회로의 전원으로 입력된다.
게이트 하이 전압(VGH)은 15V 이상의 전압으로 발생되고, 게이트 로우 전압(VGL)은 -5V 이하의 전압으로 발생된다. 게이트 하이 전압(VGH)은 대략 28V의 전압으로 발생될 수 있다. 게이트 로우 전압(VGL)은 도 12와 같이 시프트 레지스터(130)의 스테이지에 입력되는 제1 및 제2 게이트 로우 전압(VGL1, VGL1)을 포함할 수 있다. 제2 게이트 로우 전압(VGL2)은 제1 게이트 로우 전압(VGL1) 보다 낮게 설정될 수 있다. 제1 및 제2 게이트 로우 전압(VGL1, VGL2)의 전압과 그 전압차는 시프트 레지스터(130)의 스테이지 내에서 제1 QB 노드 전압이 게이트전압으로서 인가되는 TFT의 직류 게이트 바이어스(DC gate bias stress)와, 제2 QB 노드 전압이 게이트전압으로서 인가되는 TFT의 직류 게이트 바이어스의 차이에 따라 결정될 수 있다.
공통전압(Vcom)은 7V~9V 사이의 전압으로 발생되어 도 6 및 도 10과 같이 표시패널(100)의 공통전극에 공급된다. 공통전압(Vcom)은 도 6 및 도 10과 같이 메인 픽셀부(PIXA)와 서브 픽셀부(PIXB)에 공유되는 제1 공통전극(4)에 공급되는 제1 공통전압(Vcom1)과, 서브 픽셀부(PIXB)의 제2 공통전극(6)에 공급되는 제2 공통전압(Vcom2)을 포함할 수 있다. 제1 및 제2 공통전압(Vcom1, Vcom2)의 전압차는 메인 픽셀부(PIXA)의 액정셀(Clc11)의 ΔVp 전압(ΔVp1)과, 서브 픽셀부(PIXB)의 액정셀(Clc12)의 ΔVp 전압(ΔVp2) 차이를 보상하는 전압으로 결정될 수 있다. 예컨대, 도 6 의 픽셀 구조에서 서브 픽셀부(PIXB)의 TFT 기생용량(Cgd)이 메인 픽셀(PIXA)의 그것 보다 크다. 이 때문에 서브 픽셀브(PIXB)의 ΔVp 전압은 메인 픽셀부(PIXA)의 그것보다 커질 수 있다. 이러한 메인 픽셀부(PIXA)와 서브 픽셀부(PIXB)의 ΔVp의 차이를 보상하기 위하여, 제2 공통전압(Vcom2)은 제1 공통전압(Vocm1) 보다 1V~2V 정도 높은 전압으로 설정될 수 있다.
정극성/부극성 감마기준전압들(GMA1~n)은 분압회로를 통해 분압되어 소스 드라이브 IC들(140)에 입력된다. 정극성/부극성 감마기준전압들(GMA1~n)은 공통전압(Vcom) 보다 높은 정극성 감마기준전압들과 공통전압(Vcom) 보다 낮은 부극성 감마기준전압들을 포함한다.
도 6은 도 4에 도시된 표시패널(100)의 일부 픽셀들을 보여 주는 등가 회로도이다.
도 6을 참조하면, 표시패널(100)의 픽셀 어레이에는 데이터라인들(Dm, Dm+1)과 게이트라인들(Gn)이 교차되고 다수의 픽셀들이 형성된다. 픽셀들 각각은 적색 서브픽셀, 녹색 서브픽셀, 및 청색 서브픽셀을 포함한다. 서브픽셀들 각각은 메인 픽셀부(PIXA)와 서브 픽셀부(PIXB)로 분할된다.
메인 픽셀부(PIXA)는 제1 TFT(T11), 제1 TFT(T11)에 접속된 제1 액정셀(Clc11), 도시하지 않은 스토리지 커패시터 등을 포함한다. 제1 액정셀(Clc11)은 데이터전압이 공급되는 픽셀전극(2)과, 제1 공통전압(Vcom1)이 공급되는 공통전극(4)을 포함한다.
메인 픽셀부(PIXA)는 3D 모드에서 도 7과 같이 3D 영상의 좌안 영상 또는 우안 영상 데이터전압을 충전하여 3D 영상 데이터를 표시하고, 2D 모드에서 도 8과 같이 2D 영상 데이터 전압을 충전하여 2D 영상 데이터를 표시한다. 제1 TFT(T11)는 제n 게이트라인(Gn)으로부터의 게이트펄스에 응답하여 턴-온(turn-on)된다. 따라서, 제1 TFT(T11)는 제n 게이트라인(Gn)으로부터의 게이트펄스에 응답하여 데이터라인으로부터의 데이터전압(VDATA)을 제1 액정셀(Clc11)의 픽셀전극(2)에 공급한다. 제1 TFT(T11)의 게이트전극은 제n 게이트라인(Gn)에 접속된다. 제1 TFT(T11)의 드레인전극은 데이터라인에 접속되고, 그 소스전극은 제1 액정셀(Clc11)의 픽셀전극(2)에 접속된다.
서브 픽셀부(PIXB)는 제2 TFT(T12), 제3 TFT(T13), 제3 TFT(T13)에 접속된 제2 액정셀(Clc12), 도시하지 않은 스토리지 커패시터 등을 포함한다. 서브 픽셀부(PIXB)는 3D 모드에서 픽셀전극(2)의 전압이 제2 공통전압(Vcom2)까지 방전되어 도 7과 같이 블랙 계조를 표시하고, 2D 모드에서 도 8과 같이 2D 영상 데이터전압을 충전하여 2D 영상 데이터를 표시한다.
제2 TFT(T12)는 제n 게이트라인(Gn)으로부터의 게이트펄스에 응답하여 턴-온된다. 따라서, 제2 TFT(T12)는 제n 게이트라인(Gn)으로부터의 게이트펄스에 응답하여 데이터라인으로부터의 데이터전압(VDATA)을 제2 액정셀(Clc12)의 픽셀전극(2)에 공급한다. 제2 TFT(T12)의 게이트전극은 제n 게이트라인(Gn)에 접속된다. 제2 TFT(T12)의 드레인전극은 데이터라인에 접속되고, 그 소스전극은 제3 TFT(T13)의 드레인전극에 접속된다.
제3 TFT(T13)는 3D 모드에서 제n+1 게이트라인(Gn+1)으로부터의 게이트펄스에 응답하여 턴-온된다. 따라서, 제3 TFT(T13)는 3D 모드에서 제n+1 게이트라인(Gn+1)으로부터의 게이트펄스에 응답하여 제2 액정셀(Clc2)의 픽셀전극(2)과 제2 공통전압(Vcom2)이 공급되는 공통전압라인(6) 사이의 전류패스를 도통시켜 제2 액정셀(Clc2)의 전압을 제2 공통전압(Vcom2)까지 방전시킨다.
3D 모드에서 제2 액정셀(Clc2)에서 픽셀전극(2)의 전압과 공통전극(4)의 전압이 실질적으로 등전위가 되므로 제2 액정셀(Clc2)은 노말리 블랙 모드(Normally black mode)로 구동될 때 블랙 계조를 표시한다. 제3 TFT(T13)의 게이트전극은 제n+1 게이트라인(Gn+1)에 접속된다. 제3 TFT(T13)의 드레인전극은 제2 TFT(T12)의 소스전극에 접속되고, 제3 TFT(T13)의 소스전극은 공통전압라인(6)에 접속된다.
도 6에서 도면 부호 "91"은 제n 게이트라인(Gn)에 게이트펄스를 출력하는 시프트 레지스터(130)의 제n 스테이지이고, "92"는 제n+1 게이트라인(Gn+1)에 게이트펄스를 출력하는 시프트 레지스터(130)의 제n+1 스테이지이다. 제n 스테이지(91)는 2D 모드와 3D 모드에서 제1 스타트 펄스(VST1)와 제n 클럭신호(CLKn)에 응답하여 게이트펄스를 제n 게이트라인(Gn)에 공급한다. 제n 스테이지(91)의 스타트 신호 입력단자에는 제n-4 스테이지로부터 입력된 캐리신호가 스타트 펄스로서 입력될 수 있다. 제n+1 스테이지(92)는 2D 모드에서 제2 스타트 펄스(VST2)가 입력되지 않고 또한, 제n-4 스테이지로부터 캐리신호가 입력되지 않기 때문에 게이트펄스를 출력할 수 없다. 제n+1 스테이지(92)는 3D 모드에서 제2 스타트 펄스(VST2)와 제n+1 클럭신호(CLKn+1)에 응답하여 게이트펄스를 제n+1 게이트라인(Gn+1)에 공급한다. 제n+1 스테이지(92)의 스타트 신호 입력단자에는 제n-3 스테이지로부터 입력된 캐리신호가 스타트 펄스로서 입력될 수 있다.
도 9는 레벨 시프터(120)를 상세히 보여 주는 회로도이다.
도 9를 참조하면, 레벨 시프터(120)는 제1 로직 회로부(301), 제2 로직 회로부(302), 제3 로직 회로부(304) 등을 포함한다.
제1 로직 회로부(301)는 게이트 스타트 펄스(GST), 변조 타이밍 시프트 클럭(MCLK), 게이트 시프트 클럭(GCLK), 선택신호(SEL), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)를 입력 받아 2D 모드에서 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 제1 스타트 펄스(VST1)와 리셋 펄스(RST)를 출력한다. 그리고 제1 로직 회로부(301)는 3D 모드에서 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 제1 스타트 펄스(VST1), 제2 스타트 펄스(VST2) 및 리셋 펄스(RST)를 출력한다. 제1 로직 회로부(301)로부터 출력된 신호들(VST1, VST2, RST)는 제1 버퍼 어레이(303)를 통해 시프트 레지스터(130)에 공급된다.
제2 로직 회로부(302)는 변조 타이밍 시프트 클럭(MCLK), 게이트 시프트 클럭(GCLK), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 입력 받아 2D 모드와 3D 모드에서 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 클럭신호들(CLK1~CLK6)을 출력하고, 그 클럭신호들(CLK1~CLK6) 각각의 폴링 에지에서 게이트 하이 전압(VGH)을 하향 변조한다. 제2 로직 회로부(302)로부터 출력된 클럭신호들(CLK1~CLK6)은 제2 버퍼 어레이(305)를 통해 시프트 레지스터(130)에 공급된다.
제3 로직 회로부(304)는 이븐/오드 클럭(E/O)를 입력받아 이븐 게이트 하이 전압(VGHE)과 오드 게이트 하이 전압(VGHO)의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 반전시키기 위한 스위치 제어신호를 출력한다. 제3 버퍼 어레이(305)는 게이트 하이 전압(VGH), 게이트 로우 전압(VGL), 및 제3 로직 회로부(304)로부터 입력되는 스위치 제어신호를 입력 받아 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 이븐 게이트 하이 전압(VGHE)과 오드 게이트 하이 전압(VGHO)을 출력한다. 이븐 게이트 하이 전압(VGHE)이 게이트 하이 전압(VGH)으로 시프트 레지스터(130)에 공급될 때 오드 게이트 하이 전압(VGHO)은 게이트 로우 전압(VGL)으로 시프트 레지스터(130)에 공급된다. 그리고 이븐 게이트 로우 전압(VGHE)이 게이트 로우 전압(VGL)으로 시프트 레지스터(130)에 공급될 때 오드 게이트 하이 전압(VGHO)은 게이트 하이 전압(VGH)으로 시프트 레지스터(130)에 공급된다. 제3 버퍼 어레이(305)는 제3 로직 회로부(304)로부터 입력되는 스위치 제어신호에 응답하여 이븐 게이트 하이 전압(VGHE)과 오드 게이트 하이 전압(VGHO)의 전압을 반전시킨다.
이븐 게이트 하이 전압(VGHE)과 오드 게이트 하이 전압(VGHO)은 시프트 레지스터(130)의 스테이지들 각각에서 제1 및 제2 QB 노드들(QB1, QB2)에 인가되는 전압을 주기적으로 반전시켜 제1 및 제2 QB 노드들(QB1, QB2)의 전압이 게이트 전압으로 인가되는 TFT들의 직류 게이트 바이어스 스트레스를 완화한다.
도 10은 도 9에 도시된 제1 로직 회로부(301)를 상세히 보여 주는 회로도이다.
도 10을 참조하면, 제1 로직 회로부(301)는 제1 AND 게이트(401), 제2 AND 게이트(402), 다수의 D-플립플롭(404), AND 게이트(405) 등을 포함한다.
제1 AND 게이트(401)는 게이트 스타트 펄스(GST)와 게이트 시프트 클럭(GCLK)을 논리곱 연산하여 그 결과를 리셋 펄스(RST)로서 출력한다. 리셋 펄스(RST)는 도 12와 같이 시프트 레지스터(130)의 모든 스테이지들에 동시에 입력되어 스테이지들 각각의 Q 노드를 동시에 방전시킨다. 도 16은 게이트 스타트 펄스(GST)와 게이트 시프트 클럭(GCLK)의 논리곱 연산 결과로 생성되는 리셋 펄스(RST)를 보여 준다.
제2 AND 게이트(402)는 게이트 스타트 펄스(GST)와, 인버터(403)에 의해 반전된 게이트 시프트 클럭(GCLK)을 논리곱 연산하여 그 결과를 제1 스타트 펄스(VST1)로 출력한다. 제1 스타트 펄스(VST1)는 시프트 레지스터(130)의 제1 스테이지에 입력되어 제1 게이트펄스의 출력 타이밍을 제어한다. 도 14는 2D 모드에서 발생되는 제1 스타트 펄스(VST1)를 보여 주고, 도 15는 3D 모드에서 발생되는 제2 스타트 펄스(VST2)를 보여 준다.
D-플립플롭들(404)은 종속적으로 접속되어 제2 AND 게이트(402)의 출력을 소정 시간 동안 지연시키는 지연회로이다. 도 10에서, 종속적으로 접속된 D-플립플롭들(404)은 연속되는 3 개의 게이트 시프트 클럭(GSC)에 응답하여 제2 AND 게이트(402)로부터 출력되는 제1 스타트 펄스(VST1)를 대략 3 수평기간 정도 지연시킨다.
제3 AND 게이트(405)는 D 플립플롭들(404)을 포함한 지연회로에 의해 지연된 제1 스타트 펄스(VST1)와 선택신호(SEL)를 논리곱 연산하여 그 결과를 3D 모드에서제2 스타트 펄스(VST2)를 출력한다. 도 15와 같이 선택신호(SEL)가 3D 모드에서 하이 논리값으로 발생될 때, 제3 AND 게이트(405)는 제1 스타트 펄스(VST1)로부터 소정 시간 지연된 제2 스타트 펄스(VST2)를 발생한다. 반면에, 제3 AND 게이트(405)는 도 14와 같이 선택신호(SEL)가 로우 논리값을 유지하는 2D 모드에서 로우 논리값의 출력을 유지한다.
도 11은 레벨 시프터(120)의 제2 로직 회로부(302)를 상세히 보여 주는 회로도이다.
도 11을 참조하면, 제2 로직 회로부(302)는 클럭신호들(CLK1~CLK6) 각각의 전압을 변조하기 위한 다수의 변조회로들을 포함하고, 변조회로 각각은 콘트롤 로직부(501), 제1 내지 제3 트랜지스터들(Q1~Q3) 등을 포함한다. 제1 및 제3 트랜지스터들(Q1, Q3)은 n 타입 MOSFET(Metal Oxide Semiconductor FET)로 구현되고, 제2 트랜지스터(Q2)는 p 타입 MOSFET로 구현될 수 있다.
콘트롤 로직(501)은 게이트 시프트 클럭(GCLK)과 변조 타이밍 시프트 클럭(MCLK)을 입력 받아 게이트 시프트 클럭(GCLK)의 라이징 에지에 동기하여 제1 트랜지스터(Q1)를 턴-온시켜 시프트 레지스터(130)에 입력되는 클럭신호(CLKn)를 라이징시킨다. 클럭신호(CLKn)는 도 14 및 도 15와 같이 콘트롤 로직(501)의 제어 하에 대략 3 수평기간 동안 하이 게이트 하이전압을 유지한다. 이어서, 콘트롤 로직(501)은 게이트 시프트 클럭(GCLK)의 폴링 에지에 동기하여 제3 트랜지스터(Q3)를 턴온시켜 클럭신호(CLKn)의 전압을 게이트 하이 전압(VGH) 보다 낮고 게이트 로우 전압(VGL) 보다 높은 전압으로 조정한다. 이어서, 콘트롤러 로직(501)은 변조 타이밍 시프트 클럭(MCLK)의 폴링 에지에 동기하여 제2 트랜지스터(Q2)를 턴-온시켜 클럭신호(CLKn)의 전압을 게이트 로우 전압(VGL)까지 폴링시킨다.
제1 트랜지스터(Q1)는 콘트롤 로직(501)의 제어 하에 게이트 시프트 클럭(GCLK)의 라이징 에지에서 턴-온되고 대략 3 수평기간 동안 온 상태를 유지하여 클럭신호(CLKn)의 전압을 게이트 하이 전압(VGL)으로 출력한다. 제1 트랜지스터(Q1)의 게이트전극은 콘트롤 로직(501)의 제1 출력단자에 접속된다. 제1 트랜지스터(Q1)의 소스전극에는 게이트 하이 전압(VGH)이 공급되고 제1 트랜지스터(T1)의 드레인전극은 제2 로직 회로부(302)의 출력단자에 접속된다.
제2 트랜지스터(Q2)는 콘트롤 로직(501)의 제어 하에 변조 타이밍 시프트 클럭(MCLK)의 폴링 에지에서 턴-온되어 클럭신호(CLKn)의 전압을 게이트 로우 전압(VGL)까지 폴링시킨다. 제2 트랜지스터(Q2)의 게이트전극은 콘트롤 로직(501)의 제2 출력단자에 접속된다. 제2 트랜지스터(Q2)의 소스전극에는 게이트 로우 전압(VGL)이 공급되고 제2 트랜지스터(T2)의 드레인전극은 제2 로직 회로부(302)의 출력단자에 접속된다.
제3 트랜지스터(Q3)는 콘트롤 로직(501)의 제어 하에 게이트 시프트 클럭(GCLK)의 폴링 에지에서 턴-온되어 클럭신호(CLKn)의 게이트 하이 전압(VGL)을 낮게 조정한다. 제3 트랜지스터(Q3)의 게이트전극은 콘트롤 로직(501)의 제3 출력단자에 접속된다. 제3 트랜지스터(Q3)의 소스전극에는 저항(R)을 경유하여 게이트 로우 전압(VGL)이 공급되고 제2 트랜지스터(T2)의 드레인전극은 제2 로직 회로부(302)의 출력단자에 접속된다. 저항(R)은 제3 트랜지스터(Q3)가 턴-온될 때 게이트 하이 전압(VGH)을 전압 강하시켜 제2 로직 회로부(302)로부터 출력되는 게이트 하이 전압(VGL)을 낮춘다.
본 발명의 시프트 레지스터(130)는 다양하게 구현될 수 있다.
도 12는 시프트 레지스터(130)의 스테이지 일예를 상세히 보여 주는 회로도이다. 도 13은 도 12에 도시된 스테이지에 입력되는 클럭신호, Q 노드 전압, QB 노드 전압 및 게이트펄스 출력 파형을 보여 주는 파형도이다. 본 발명의 시프트 레지스터(130)는 도 12에 예시된 회로로 한정되는 것이 아니라 다양한 형태로 구현될 수 있다는 것에 주의하여야 한다.
시프트 레지스터(130)는 종속적으로 접속된 다수의 스테이지들을 포함한다.
스테이지들에는 소정의 위상차만큼 시프트되고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 클럭신호들(CLK1~CLK6) 중에 하나 또는 2 개의 클럭신호들이 입력된다. 도 12는 제n 클럭신호(CLKn)에 응답하여 게이트펄스(Gn)를 출력하는 스테이지 구성을 예시한 것이다.
도 12 및 도 13을 참조하면, 제n 스테이지의 스타트 단자에는 스타트 펄스(VST1, VST2), 또는 제n-1 스테이지로부터 출력되는 제n-1 캐리신호가 입력된다. 제n 스테이지의 리셋 단자에는 리셋 펄스(RST)와 제n+3 캐리신호(CAR(n+3))가 입력된다. 제n 스테이지에는 게이트 하이 전압(VGH), 이븐 게이트 하이 전압(VGHE), 오드 게이트 하이 전압(VGHO), 제1 및 제2 게이트 로우 전압(VGL1, VGL2) 등의 구동 전압이 공급된다.
제n 스테이지는 표시패널(100)의 제n 게이트라인과 연결되어 게이트펄스(Gn)가 출력되는 제1 출력 단자와, 캐리신호(CARn)가 출력되는 제2 출력단자를 포함한다. 또한, 제n 스테이지는 제1 출력단자에 연결된 풀업 트랜지스터(T6B)와 제2 출력단자에 연결된 풀업 트랜지스터(T6A)를 제어하는 Q 노드(Q), 제1 출력단자에 연결된 풀다운 트랜지스터들(T7C, T7D)을 제어하는 제1 QB 노드(QB1), 제2 출력단자에 연결된 풀다운 트랜지스터들(T6A, T6B)을 제어하는 제2 QB 노드(QB2), 및 스위치 회로(T1~T7D)를 포함한다. 또한, 제n 스테이지는 Q 노드(Q), 제1 QB 노드(QB1) 및 제2 QB 노드(QB2)의 전압을 조절하는 스위치 회로를 포함한다.
제1 TFT(T1)는 제n-3 스테이지로부터 출력된 제n-3 캐리신호(CAR(n-3))에 응답하여 Q 노드(Q)에 게이트 하이 전압(VGH)을 공급한다. 제1 TFT(T1)의 게이트전극에는 제n-3 캐리신호(CAR(n-3))가 공급된다. 제1 TFT(T1)의 드레인전극에는 게이트 하이 전압(VGH)이 공급되고, 그 소스 전극은 Q 노드(Q)에 접속된다.
제2 TFT(T2)는 스타트 펄스(VST1, VST2)에 응답하여 Q 노드(Q)의 전압을 방전시킨다. 제2 TFT(T2)의 게이트전극에는 스타트 펄스(VST1, VST2)가 공급된다. 제2 TFT(T2)의 드레인전극은 Q 노드(Q)에 접속되고, 그 소스전극에는 게이트 로우 전압(VGL)이 공급된다.
제3A, 제3B 및 제3C TFT들(T3A, T3B, T3C)는 Q 노드(Q)의 전압이 게이트 하이 전압(VGH) 보다 낮은 전압으로 방전되는 시간 동안 제2 QB 노드(QB2)에 이븐 게이트 하이 전압(VGHE)을 공급한다. 제3A TFT(T3A)의 게이트전극은 제3B TFT(T3B)의 소스전극과 제3C TFT(T3C)의 드레이전극 사이의 노드에 접속된다. 제3A TFT(T3A)의 드레인전극에는 이븐 게이트 하이 전압(VGHE)이 공급되고, 그 소스전극은 제2 QB 노드(QB2)에 접속된다. 제3B TFT(T3B)의 게이트전극과 드레인전극에는 이븐 게이트 하이 전압(VGHE)이 공급된다. 제3B TFT(T3B)의 소스전극은 제3A TFT(T3A)의 게이트전극과 제3C TFT(T3C)의 드레인전극에 접속된다. 제3C TFT(T3C)의 게이트전극은 Q 노드(Q)에 접속된다. 제3C TFT(T3C)의 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제3D, 제3E 및 제3F TFT들(T3D, T3E, T3F)는 Q 노드(Q)의 전압이 게이트 하이 전압(VGH) 보다 낮은 전압으로 방전되는 시간 동안 제1 QB 노드(QB1)에 오드 게이트 하이 전압(VGHO)을 공급한다. 제3D TFT(T3D)의 게이트전극은 제3E TFT(T3E)의 소스전극과 제3F TFT(T3F)의 드레이전극 사이의 노드에 접속된다. 제3D TFT(T3D)의 드레인전극에는 오드 게이트 하이 전압(VGHO)이 공급되고, 그 소스전극은 제1 QB 노드(QB1)에 접속된다. 제3E TFT(T3E)의 게이트전극과 드레인전극에는 오드 게이트 하이 전압(VGHO)이 공급된다. 제3E TFT(T3E)의 소스전극은 제3D TFT(T3D)의 게이트전극과 제3F TFT(T3F)의 드레인전극에 접속된다. 제3F TFT(T3F)의 게이트전극은 Q 노드(Q)에 접속된다. 제3F TFT(T3F)의 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제4A TFT(T4A)는 리셋 펄스(RST)와 제n+3 스테이지로부터 출력된 제n+3 캐리신호(CAR(n+3))에 응답하여 Q 노드(Q)의 전압을 방전시킨다. 제4A TFT(T4A)의 게이트전극에는 리셋 펄스(RST)와 제n+3 캐리신호(CAR(n+3))가 공급된다. 제4A TFT(T4A)의 드레인전극은 Q 노드에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다. 제4B TFT(T4B)는 제2 QB 노드(QB2)의 전압에 응답하여 Q 노드(Q)의 전압을 방전시킨다. 제4B TFT(T4B)의 게이트전극은 제2 QB 노드(QB2)에 접속된다. 제4B TFT(T4B)의 드레인전극은 Q 노드에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다. 제4C TFT(T4C)는 제1 QB 노드(QB1)의 전압에 응답하여 Q 노드(Q)의 전압을 방전시킨다. 제4C TFT(T4C)의 게이트전극은 제1 QB 노드(QB1)에 접속된다. 제4C TFT(T4C)의 드레인전극은 Q 노드(Q)에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제5A TFT(T5A)는 Q 노드(Q)의 전압에 응답하여 제2 QB 노드(QB2)의 전압을 방전시킨다. 제5A TFT(T5A)의 게이트전극은 Q 노드(Q)에 접속된다. 제5A TFT(T5A)의 드레인전극은 제2 QB 노드(QB2)에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다. 제5B TFT(T5B)는 제n-3 스테이지로부터 출력된 제n-3 캐리신호(CAR(n-3))에 응답하여 제2 QB 노드(QB2)의 전압을 방전시킨다. 제5B TFT(T5B)의 게이트전극에는 제n-3 캐리신호(CAR(n-3))가 공급된다. 제5B TFT(T5B)의 드레인전극은 제2 QB 노드(QB2)에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제5C TFT(T5C)는 Q 노드(Q)의 전압에 응답하여 제1 QB 노드(QB1)의 전압을 방전시킨다. 제5C TFT(T5C)의 게이트전극은 Q 노드(Q)에 접속된다. 제5C TFT(T5C)의 드레인전극은 제1 QB 노드(QB1)에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다. 제5D TFT(T5D)는 제n-3 스테이지로부터 출력된 제n-3 캐리신호(CAR(n-3))의 전압에 응답하여 제1 QB 노드(QB1)의 전압을 방전시킨다. 제5D TFT(T5D)의 게이트전극에는 제n-3 캐리신호(CAR(n-3))가 공급된다. 제5D TFT(T5D)의 드레인전극은 제1 QB 노드(QB1)에 접속되고, 그 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제6A TFT(T6A)는 Q 노드(Q)가 충전되고 클럭신호(CLKn)가 입력될 때 캐리신호(CARn)를 출력하는 풀업 트랜지스터이다. 제6A TFT(T6A)의 게이트전극은 Q 노드(Q)에 접속되고, 제6A TFT(T6A)의 드레인전극에는 클럭신호(CLKn)가 공급된다. 제6A TFT(T6A)의 소스전극은 제2 출력단자에 접속된다.
제6B TFT(T6B)는 Q 노드(Q)가 충전되고 클럭신호(CLKn)가 입력될 때 게이트펄스(Gn)를 출력하는 풀업 트랜지스터이다. 제6B TFT(T6B)의 게이트전극은 Q 노드(Q)에 접속되고, 제6B TFT(T6B)의 드레인전극에는 클럭신호(CLKn)가 공급된다. 제6B TFT(T6B)의 소스전극은 제1 출력단자에 접속된다.
제7A TFT(T7A)는 제2 QB 노드(QB2)가 충전될 때 턴-온되어 제2 출력단자의 전압을 방전시켜 캐리신호(CARn)를 폴링시킨다. 제7A TFT(T7A)의 게이트전극은 제2 QB 노드(QB2)에 접속되고, 제7A TFT(T7A)의 드레인전극은 제2 출력단자에 접속된다. 제7A TFT(T7A)의 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다. 제7B TFT(T7B)는 제1 QB 노드(QB1)가 충전될 때 턴-온되어 제2 출력단자의 전압을 방전시켜 캐리신호(CARn)를 폴링시킨다. 제7B TFT(T7B)의 게이트전극은 제1 QB 노드(QB1)에 접속되고, 제7B TFT(T7B)의 드레인전극은 제2 출력단자에 접속된다. 제7B TFT(T7B)의 소스전극에는 제1 게이트 로우 전압(VGL1)이 공급된다.
제7C TFT(T7C)는 제2 QB 노드(QB2)가 충전될 때 턴-온되어 제1 출력단자의 전압을 방전시켜 게이트펄스(Gn)를 폴링시킨다. 제7C TFT(T7C)의 게이트전극은 제2 QB 노드(QB2)에 접속되고, 제7C TFT(T7C)의 드레인전극은 제1 출력단자에 접속된다. 제7C TFT(T7C)의 소스전극에는 제2 게이트 로우 전압(VGL2)이 공급된다. 제7D TFT(T7D)는 제1 QB 노드(QB1)가 충전될 때 턴-온되어 제1 출력단자의 전압을 방전시켜 게이트펄스(Gn)를 폴링시킨다. 제7D TFT(T7D)의 게이트전극은 제1 QB 노드(QB1)에 접속되고, 제7D TFT(T7D)의 드레인전극은 제1 출력단자에 접속된다. 제7D TFT(T7D)의 소스전극에는 제2 게이트 로우 전압(VGL2)이 공급된다.
도 14는 본 발명의 실시예에 따른 입체 영상 표시장치에서 2D 모드 구동신호를 보여 주는 타이밍도이다. 도 15는 본 발명의 실시예에 따른 입체 영상 표시장치에서 3D 모드 구동신호를 보여 주는 타이밍도이다. 도 16은 본 발명의 실시예에 따른 입체 영상 표시장치에서 모든 게이트라인들에 게이트펄스들이 공급된 후에 발생되는 리셋 펄스를 보여 주는 타이밍도이다. 도 14 내지 도 15에서 "TCON"은 타이밍 콘트롤러(110)이며, "LS"는 레벨 시프터(120)를 의미한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 레벨 시프터 130 : 시프트 레지스터
140 : 소스 드라이브 IC PIXA : 매인 픽셀부
PIXB : 서브 픽셀부

Claims (9)

  1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 게이트라인들로부터의 게이트펄스에 응답하여 온/오프되는 TFT(Thin Film Transistor)들, 및 다수의 픽셀들을 포함하는 표시패널;
    디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로;
    상기 게이트라인들에 상기 데이터전압에 동기되는 게이트펄스를 순차적으로 공급하는 게이트 구동회로; 및
    호스트 시스템으로부터 타이밍 신호와 2D/3D 영상 데이터를 수신하여 상기 디지털 비디오 데이터를 상기 데이터 구동회로에 공급하고, 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하고,
    상기 픽셀들은 서브픽셀들을 포함하고,
    상기 서브픽셀들 각각은,
    n(n은 자연수) 번째 게이트 라인에 연결되어 2D 모드에서 상기 n 번째 게이트라인으로부터 인가되는 n 번째 게이트펄스에 응답하여 2D 영상의 데이터 계조를 표시하고, 3D 모드에서 상기 n 번째 게이트펄스에 응답하여 3D 영상의 데이터 계조를 표시하는 메인 픽셀부; 및
    상기 n 번째 게이트 라인과 n+1 번째 게이트 라인에 연결되어 상기 2D 모드에서 상기 n 번째 게이트펄스에 응답하여 상기 2D 영상의 데이터 계조를 표시하고, 상기 3D 모드에서 n+1 게이트라인으로부터 인가되는 n+1 번째 게이트펄스에 응답하여 이미 충전된 전압을 방전함으로써 블랙 계조를 표시하는 서브 픽셀부를 포함하고,
    상기 게이트 구동회로는 상기 호스트 시스템 또는 상기 타이밍 콘트롤러로부터 입력되는 선택신호에 응답하여 상기 2D 모드에서 상기 n 번째 게이트펄스를 발생하고, 상기 3D 모드에서 상기 n 번째 게이트펄스와 상기 n+1 번째 게이트펄스를 출력하는 것을 특징으로 하는 입체 영상 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 구동회로는,
    상기 타이밍 콘트롤러로부터 입력되는 게이트 스타트 펄스(GST), 게이트 시프트 클럭(GCLK), 변조 타이밍 시프트 클럭(MCLK), 및 이븐/오드 클럭(E/O)을 입력 받고, 상기 타이밍 콘트롤러 또는 상기 호스트 시스템으로부터 상기 선택신호를 입력받아, 상기 2D 모드와 상기 3D 모드에서 상기 게이트 스타트 펄스(GST)에 응답하여 제1 스타트 펄스를 출력하고 상기 2D 모드와 상기 3D 모드에서 상기 게이트 시프트 클럭에 응답하여 클럭신호들을 출력하며 상기 3D 모드에서 상기 선택신호에 응답하여 상기 제1 스타트펄스로부터 소정 시간 지연된 제2 스타트 펄스를 상기 제1 스타트 펄스, 상기 클럭신호들과 함께 출력하는 레벨 시프터; 및
    상기 2D 모드에서 상기 레벨 시프터로부터 입력되는 상기 제1 스타트펄스와 상기 클럭신호들에 응답하여 상기 n 번째 게이트펄스를 출력하며, 상기 3D 모드에서 상기 제1 스타트 펄스와 상기 클럭신호들에 응답하여 상기 n 번째 게이트펄스를 출력하고 상기 제2 스타트 펄스와 상기 클럭신호들에 응답하여 상기 n+1 번째 게이트펄스를 출력하는 시프트 레지스터를 포함하는 것을 특징으로 하는 입체 영상 표시장치.
  3. 제 2 항에 있어서,
    상기 레벨 시프터는,
    상기 이븐/오드 클럭에 응답하여 상기 시프트 레지스터에 입력되는 이븐 게이트 하이 전압과 오드 게이트 하이 전압의 전압 레벨을 반전시키는 것을 특징으로 하는 입체 영상 표시장치.
  4. 제 3 항에 있어서,
    상기 시프트 레지스터는,
    상기 n 번째 게이트펄스가 출력되는 출력단자의 전압을 낮추기 위한 제1 QB 노드의 전압을 상기 이븐 게이트 하이 전압으로 충전시키고, 상기 시프트 레지스터는 상기 출력단자의 전압을 낮추기 위한 제2 QB 노드의 전압을 상기 오드 게이트 하이 전압으로 충전시키고,
    상기 이븐 게이트 하이 전압이 게이트 하이 전압일 때 상기 오드 게이트 하이 전압은 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이고, 상기 이븐 게이트 하이 전압이 상기 게이트 로우 전압일 때 상기 오드 게이트 하이 전압은 상기 게이트 하이 전압인 것을 특징으로 하는 입체 영상 표시장치.
  5. 제 2 항에 있어서,
    상기 레벨 시프터는,
    상기 2D 모드와 상기 3D 모드에서 상기 게이트 스타트 펄스와 상기 게이트 시프트 클럭의 논리곱으로 리셋 펄스를 출력하는 것을 특징으로 하는 입체 영상 표시장치.
  6. 제 5 항에 있어서,
    상기 시프트 레지스터는,
    출력단자의 전압을 높이기 위한 Q 노드의 전압을 상기 리셋 펄스에 응답하여 방전시키는 것을 특징으로 하는 입체 영상 표시장치.
  7. 제 6 항에 있어서,
    상기 레벨 시프터는
    상기 게이트 스타트 펄스, 상기 변조 타이밍 시프트 클럭, 상기 게이트 시프트 클럭, 상기 선택신호, 게이트 하이 전압, 상기 게이트 하이 전압보다 낮은 게이트 로우 전압을 입력 받아 상기 2D 모드에서 각각 상기 게이트 하이 전압과 상기 게이트 로우 전압 사이에서 스윙하는 상기 제1 스타트 펄스와 상기 리셋 펄스를 출력하고, 상기 3D 모드에서 각각 상기 게이트 하이 전압과 상기 게이트 로우 전압 사이에서 스윙하는 상기 제1 스타트 펄스, 상기 제2 스타트 펄스 및 상기 리셋 펄스를 출력하는 제1 로직 회로부;
    상기 변조 타이밍 시프트 클럭, 상기 게이트 시프트 클럭, 상기 게이트 하이 전압 및 상기 게이트 로우 전압을 입력 받아 상기 2D 모드와 상기 3D 모드에서 각각 상기 게이트 하이 전압과 상기 게이트 로우 전압 사이에서 스윙하는 상기 클럭신호들을 출력하고, 상기 클럭신호들 각각의 폴링 에지에서 상기 게이트 하이 전압을 하향 변조하는 제2 로직 회로부; 및
    상기 이븐/오드 클럭을 입력받아 이븐 게이트 하이 전압과 오드 게이트 하이 전압의 전압 레벨을 반전시키는 제3 로직 회로부를 포함하는 것을 특징으로 하는 입체 영상 표시장치.
  8. 제 7 항에 있어서,
    상기 시프트 레지스터는,
    상기 n 번째 게이트펄스가 출력되는 출력단자의 전압을 낮추기 위한 제1 QB 노드의 전압을 상기 이븐 게이트 하이 전압으로 충전시키고, 상기 시프트 레지스터는 상기 출력단자의 전압을 낮추기 위한 제2 QB 노드의 전압을 상기 오드 게이트 하이 전압으로 충전시키고,
    상기 이븐 게이트 하이 전압이 게이트 하이 전압일 때 상기 오드 게이트 하이 전압은 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이고, 상기 이븐 게이트 하이 전압이 상기 게이트 로우 전압일 때 상기 오드 게이트 하이 전압은 상기 게이트 하이 전압인 것을 특징으로 하는 입체 영상 표시장치.
  9. 제 1 항에 있어서,
    상기 표시패널 상에 접합되어 상기 3D 영상의 좌안 영상의 빛을 제1 편광으로 통과시키는 제1 리타더, 및 상기 3D 영상의 우안 영상의 빛을 제2 편광으로 통과시키는 제2 리타더를 포함하는 패턴 리타더; 및
    상기 제1 편광을 통과시키는 좌안 필터와 상기 제2 편광을 투과시키는 편광 안경을 더 포함하는 것을 특징으로 하는 입체 영상 표시장치.
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