KR20160071283A - 표시장치용 구동회로 - Google Patents

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Abstract

본 발명은 3개의 신호 전송 라인들만으로도, 게이트 드라이버의 동작에 필요한 모든 신호들을 타이밍 컨트롤러에서 전원제어 집적회로로 공급할 수 있는 표시장치용 구동회로에 관한 것으로, 각각 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력하는 타이밍 컨트롤러; 그리고 상기 타이밍 컨트롤러에 출력된 상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리 연산하여 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE) 및 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 전원제어 직접회로를 포함한 것이다.

Description

표시장치용 구동회로{DRIVING CIRCUIT FOR DISPLAY DEVICE}
본 발명은 표시장치용 구동회로에 관한 것으로, 특히 타이밍 컨트롤러와 전원제어 집적회로 간의 신호 전송 라인의 수를 줄일 수 있는 표시장치용 구동회로에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
도 1은 종래의 GIP(Gate in Panel) 구조의 구동회로를 구비한 액정표시장치의 블록 구성도이다.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLj)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLi)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(gcs, dcs)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)와, 상기 타이밍 컨트롤러(8)로부터 게이트 제어신호(gcs)를 수신하여 상기 액정 패널(2), 게이트 드라이버(6) 및 데이터 드라이버(4)에 필요한 각종 구동신호들을 생성하는 전원제어 집적회로(5)를 구비하여 구성된다.
상기 액정패널(2)은 복수의 게이트 라인(GL1 내지 GLj)과 복수의 데이터 라인들(DL1 내지 DLi)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다.
상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLj)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLi)으로부터의 영상신호를 화소 전극에 공급한다.
상기 타이밍 컨트롤러(8)는 시스템으로부터 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 도트-클럭신호(d-clk) 및 영상 데이터(img_data)들을 공급받는다. 그리고, 입력된 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 도트-클럭신호(d-clk)를 이용하여 데이터 제어신호(dcs) 및 게이트 제어신호(gcs)를 발생한다.
상기 데이터 제어신호(dcs)는 소스 클럭 펄스 신호(source clock pulse signal), 소스 스타트 펄스 신호(source start pulse signal), 소스 아웃풋 인에이블 신호(source output enable signal) 및 극성 반전 제어신호를 포함한다. 상기 데이터 제어신호(dcs)는 상기 데이터 드라이버(4)로 공급된다.
상기 게이트 제어신호(gcs)는 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK), GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK), GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE), 및 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET) 등을 포함한다.
상기 게이트 제어신호(gcs)는 전원제어 집적회로(5)에 입력되어, 상기 전원제어 집적회로(5)가 게이트 드라이버(6)의 구동에 필요한 게이트 구동 신호들을 생성하도록 지시한다.
상기 게이트 드라이버(6)는 게이트 제어신호(gcs)에 의해 상기 전원제어 집적회로(5)에서 발생된 게이트 구동 신호들을 이용하여 게이트 신호들을 생성하고, 이들을 다수의 게이트 라인들(GL1 내지 GLj)로 순차적으로 공급함으로써 그 게이트 라인들(GL1 내지 GLj)을 구동한다. 여기서, 상기 게이트 드라이버(6)는 표시패널에 내장된 방식, 즉, 게이트-인-패널(Gate-In-Panel) 방식의 드라이버이다. 상기 게이트 드라이버(6)는 상기 표시패널의 비표시부에 형성된다.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(dcs)에 따라 영상 데이터들(타이밍 컨트롤러로부터의 영상 데이터들)을 샘플링한 후에, 매 수평기간(Horizontal Time : 1H, 2H, ...)마다 한 수평라인에 해당하는 샘플링 영상 데이터들을 래치하고 래치된 한 수평라인의 영상 데이터들을 데이터 라인들(DL1 내지 DLi)로 공급한다. 이때, 상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 영상 데이터를, 상기 전원제어집적회로(5)로부터 공급되는 감마기준전압들을 이용하여 아날로그 데이터 신호로 변환하여 데이터 라인들(DL1 내지 DLi)로 공급한다.
상기 전원제어 집적회로(5)는 시스템(도시되지 않은)의 전원으로부터 제공되는 입력전압(Vin)을 승압 또는 강압하여 디지털 논리 전압, 기준 전압, 공통 전압, 감마 기준 전압, 게이트 하이 전압, 게이트 로우 전압 등을 생성한다. 여기서, 상기 기준 전압은 데이터의 최상한 계조나 최하한 계조에 해당하는 전압으로 사용될 수 있으며, 상기 감마 기준 전압은 데이터의 중간 계조들에 해당하는 전압으로 사용될 수 있으며, 상기 게이트 하이 전압은 게이트 신호의 하이 논리 전압으로 사용될 수 있으며, 그리고 상기 게이트 로우 전압은 그 게이트 신호의 로우 논리 전압으로 사용될 수 있다.
도 2는 도 1의 타이밍 컨트롤러(8)와 전원제어집적회로(5) 간의 접속 관계를 나타낸 블럭도이고, 도 3은 도 1의 타이밍 컨트롤러(8)에서 상기 전원제어집적회로(5)에 공급되는 제어신호들의 타이밍도이다.
도 2에 도시한 바와 같이, 상기 타이밍 컨트롤러(8)는 상술한 바와 같은 5개의 게이트 제어신호(TVST, ON_CLK, OFF_CLK, TVDD_OE 및 TVDD_RESE)를 상기 전원제어집적회로(5)에 출력한다.
상기 게이트 제어신호(TVST, ON_CLK, OFF_CLK, TVDD_OE 및 TVDD_RESE)는 도 3에 도시한 바와 같은 순서로 출력된다.
즉, GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)가 가장 먼저 출력되고, GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE) 및 GIP 회로의 스타트 시점을 알리는 신호(TVST)가 순차적으로 출력된다.
그리고, 상기 GIP 회로의 스타트 시점을 알리는 신호(TVST) 이후에, GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK), 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)가 출력된다.
도 3에서 알 수 있는 바와 같이, 상기 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET), 상기 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE) 및 상기 GIP 회로의 스타트 시점을 알리는 신호(TVST)는 1 프레임 기준으로 한번 발생한다.
그러나, 이와 같은 종래의 표시장치용 구동회로에 있어서는 다음과 같은 문제점이 있었다.
즉, 상술한 바와 같이, 5개의 게이트 제어신호를 입/출력하기 위해서는, 상기 타이밍 컨트롤러 및 상기 전원제어집적회로는 각각 5개의 출력 핀 및 입력 핀을 갖추어야 하고, 상기 타이밍 컨트롤러 및 상기 전원제어집적회로 간에 5개의 신호 전송 라인이 필요하게 된다.
이와 같은 이유로, 상기 타이밍 컨트롤러 및 상기 전원제어집적회로의 단가가 증가하게 되고, 상기 5개의 신호 전송 라인이 필요하게 되므로 PCB의 단가도 증가하게 되고, 공정도 복잡하게 된다.
본 발명은 상술된 바와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 3개의 신호 전송 라인들만으로도, 게이트 드라이버의 동작에 필요한 모든 신호들을 타이밍 컨트롤러에서 전원제어집적회로로 공급할 수 있는 표시장치용 구동회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시장치용 구동회로는, 각각 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력하는 타이밍 컨트롤러; 그리고 상기 타이밍 컨트롤러에 출력된 상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리 연산하여 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE) 및 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 전원제어 직접회로를 포함함에 그 특징이 있다.
여기서, 상기 전원제어 직접회로는, 상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)를 생성하는 제 1 AND 게이트와, 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 제 2 AND-게이트를 구비함을 특징으로 한다.
상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)는 블랭크 기간에 하나의 제 1 펄스를 더 구비하고, 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)는 상기 블랭크 기간에 상기 제 1 펄스에 동기되는 제 2 펄스와 상기 제 2 펄스 이전에 제 3 펄스를 더 구비하며, 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)는 상기 블랭크 기간에 상기 제 3 펄스에 동기되는 제 4 펄스를 더 구비함을 특징으로 한다.
본 발명에 따른 표시장치용 구동회로 및 이의 구동방법에는 다음과 같은 효과가 있다.
첫째, 3개의 신호 전송 라인들만으로도 게이트 드라이버의 동작에 필요한 모든 신호들이 전원제어집적회로로 공급될 수 있으므로, 사용되는 총 신호 전송 라인들의 수를 줄일 수 있다.
둘째, 타이밍 컨트롤러 및 전원제어집적회로의 핀 수를 3개로 줄일 수 있어, 타이밍 컨트롤러 및 전원제어집적회로의 제조 비용도 줄일 수 있다.
셋째, 신호 전송 라인들의 간격을 넓게 할 수 있으므로, 라인간 신호 간섭을 최소화할 수 있다.
도 1은 일반적인 GIP 구조의 구동회로를 구비한 액정표시장치의 블록 구성도
도 2는 도 1의 타이밍 컨트롤러와 전원제어집적회로 간의 접속 관계를 나타낸 블럭도
도 3은 도 1의 타이밍 컨트롤러에서 상기 전원제어집적회로에 공급되는 제어신호들의 타이밍도
도 4는 본 발명에 따른 타이밍 컨트롤러와 전원제어집적회로 간의 접속 관계를 나타낸 블럭도
도 5는 본 발명에 따른 타이밍 컨트롤러에서 상기 전원제어집적회로에 공급되는 제어신호들의 타이밍도
상기와 같은 특징을 갖는 본 발명에 따른 표시장치용 구동회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 타이밍 컨트롤러와 전원제어집적회로 간의 접속 관계를 나타낸 블럭도이고, 도 5는 본 발명에 따른 타이밍 컨트롤러에서 상기 전원제어집적회로에 공급되는 제어신호들의 타이밍도이다.
먼저, 본 발명의 실시예에 따른 표시장치는, 도 1에 도시된 바와 같이, 표시패널(2), 데이터 드라이버(4), 게이트 드라이버(6), 타이밍 컨트롤러(8), 및 전원제어집적회로(5)를 포함하고, 상기 타이밍 컨트롤러(8) 및 상기 전원제어집적회로(5)의 구성은 종래와 다르다.
즉, 상기 타이밍 컨트롤러(8)는 시스템으로부터 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 도트-클럭신호(d-clk) 및 영상 데이터(img_data)들을 공급받는다. 그리고, 입력된 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 도트-클럭신호(d-clk)를 이용하여 데이터 제어신호(dcs) 및 게이트 제어신호(gcs)를 발생한다.
상기 전원제어 집적회로(5)는 타이밍 컨트롤러(8)로부터 제공된 게이트 제어신호(gcs)를 이용하여 게이트 드라이버(6)에 필요한 게이트 구동 신호들을 생성한다.
즉, 상기 전원제어 집적회로(5)는 시스템(도시되지 않은)의 전원으로부터 제공되는 입력전압(Vin)을 승압 또는 강압하여 디지털 논리 전압, 기준 전압, 공통 전압, 감마 기준 전압, 게이트 하이 전압, 게이트 로우 전압 등을 생성한다. 여기서, 상기 기준 전압은 데이터의 최상한 계조나 최하한 계조에 해당하는 전압으로 사용될 수 있으며, 상기 감마 기준 전압은 데이터의 중간 계조들에 해당하는 전압으로 사용될 수 있으며, 상기 게이트 하이 전압은 게이트 신호의 하이 논리 전압으로 사용될 수 있으며, 그리고 상기 게이트 로우 전압은 그 게이트 신호의 로우 논리 전압으로 사용될 수 있다.
여기서, 도 4를 참조하여 타이밍 컨트롤러(8)와 전압제어 직접회로(5) 간의 접속 관계를 설명하면 다음과 같다.
상기 타이밍 컨트롤러(8) 및 상기 전원제어 집적회로(5)는, 각각 게이트 제어신호(gcs)를 출력 및 입력하기 위하여, 3개의 출력 핀과 3개의 입력 핀을 구비한다. 그리고, 상기 타이밍 컨트롤러(8) 및 상기 전원제어 집적회로(5) 사이에는 상기 게이트 제어신호(gcs)를 전송하기 위하여, 3개의 신호 전송 라인이 구비된다.
도 4에 도시된 바와 같이, 게이트 제어신호(gcs)는, GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 포함한다. 여기서, 상기 타이밍 컨트롤러(8)와 전압제어 직접회로(5)는 3개의 신호 전송 라인들을 통해 서로 접속되어 있는 바, 상기 3개의 신호 전송 라인들을 통해 상기 타이밍 컨트롤러(8)로부터의 게이트 제어신호(gcs)가 상기 전원제어 직접회로(5)로 공급된다.
상기 전원제어 직접회로(5)는, 상기 GIP 회로의 스타트 시점을 알리는 신호(TVST), 상기 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 상기 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 이용하여, GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET) 및 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)를 생성한다.
이와 같은 기능을 수행하기 위해서, 상기 전원제어 직접회로(5)는 2개의 AND-게이트(AND-gate)(11, 12)를 구비한다.
즉, 상기 전원제어 직접회로(5)는 상기 GIP 회로의 스타트 시점을 알리는 신호(TVST)와 상기 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)를 생성하는 제 1 AND 게이트(11)와, 상기 상기 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)와 상기 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 제 2 AND-게이트(12)를 구비한다.
한편, 상기 타이밍 컨트롤러(8)는 종래와 같은 상기 GIP 회로의 스타트 시점을 알리는 신호(TVST), 상기 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 상기 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력하지 않고, 각각 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력한다.
도 5를 이용하여, 각각 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 설명하면 다음과 같다.
도 5에 도시한 바와 같이, 본 발명에 따른 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)는 블랭크 기간에 하나의 제 1 펄스(a)를 더 구비한다.
본 발명에 따른 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)는 블랭크 기간에 2개의 펄스(b, c)를 더 구비한다. 즉, 상기 본 발명에 따른 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)는 상기 블랭크 기간에 상기 제 1 펄스(a)에 동기되는 제 2 펄스(b)와 상기 제 2 펄스(b) 이전에 제 3 펄스(c)를 더 구비한다.
본 발명에 따른 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)는 상기 블랭크 기간에 상기 제 3 펄스(c)에 동기되는 제 4 펄스(d)를 더 구비한다.
여기서, 상기 제 1 및 제 2 펄스(a, b)의 펄스 폭은 종래의 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)의 펄스 폭과 같도록 조정되고, 상기 제 3 및 제 4 펄스의 펄스 폭은 종래의 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)의 펄스 폭과 같도록 조정된다.
상술한 바와 같이, 상기 타이밍 컨트롤러(8)에서 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력한다.
그리고, 상기 전원제어 직접회로(5)는, 상기 제 1 AND 게이트(11)를 이용하여, 상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)를 생성하고, 상기 제 2 AND-게이트(12)를 이용하여, 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성한다.
본 발명에 따른 표시장치용 구동회로는, 상술한 바와 같이 구성되므로, 타이밍 컨트롤러와 전원제어 집적회로 사이에 사용되는 총 신호 전송 라인들의 수를 줄일 수 있고, 상기 타이밍 컨트롤러 및 상기 전원제어 집적회로의 핀 수를 3개로 줄일 수 있으며, 신호 전송 라인 수가 줄어들기 때문에 신호 전송 라인들의 간격을 넓게 할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
5: 전원제어 집적회로 8: 타이밍 컨트롤러
11, 12: AND 게이트

Claims (3)

  1. 각각 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 출력하는 타이밍 컨트롤러; 및,
    상기 타이밍 컨트롤러에 출력된 상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST), 상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK) 및 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리 연산하여 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE) 및 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 전원제어 직접회로를 포함함을 특징으로 하는 표시장치용 구동회로.
  2. 제 1 항에 있어서,
    상기 전원제어 직접회로는,
    상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 더미 로직 구동 시점을 알리는 신호(TVDD_OE)를 생성하는 제 1 AND 게이트와,
    상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)와 상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)를 논리곱 연산하여 상기 GIP 회로의 출력 아날로그 블럭의 초기화 시점을 알리는 신호(TVDD_RESET)를 생성하는 제 2 AND-게이트를 구비함을 특징으로 하는 표시장치용 구동회로.
  3. 제 1 항에 있어서,
    상기 변조된 GIP 회로의 스타트 시점을 알리는 신호(TVST)는 블랭크 기간에 하나의 제 1 펄스를 더 구비하고,
    상기 변조된 GIP 회로의 출력 시작 시점을 알리는 신호(ON_CLK)는 상기 블랭크 기간에 상기 제 1 펄스에 동기되는 제 2 펄스와 상기 제 2 펄스 이전에 제 3 펄스를 더 구비하며,
    상기 변조된 GIP 회로의 출력 끝 시점을 알리는 신호(OFF_CLK)는 상기 블랭크 기간에 상기 제 3 펄스에 동기되는 제 4 펄스를 더 구비함을 특징으로 하는 표시장치용 구동회로.
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