KR20180024912A - 레벨 쉬프터를 갖는 디스플레이 장치 - Google Patents

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Abstract

본 발명은 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수 및 입/출력 핀 수를 감소시킬 수 있는 디스플레이 장치에 관한 것으로, 타이밍 컨트롤러는 쉬프트 클럭들의 라이징 타이밍을 지시하는 온-클럭들을 전송하는 제1 병합 전송 신호와, 쉬프트 클럭들의 폴링 타이밍을 지시하는 오프-클럭들을 전송하는 제2 병합 전송 신호를 생성하고, 제1 및 제2 병합 전송 신호에 다수의 게이트 제어 정보를 병합하여 출력하고, 레벨 쉬프터는 타이밍 컨트롤러로부터 공급된 제1 및 제2 병합 전송 신호를 이용하여 쉬프트 클럭들과, 다른 게이트 제어 신호들을 생성하여 게이트 구동부로 출력한다.

Description

레벨 쉬프터를 갖는 디스플레이 장치{DISPLAY DEVICE WITH LEVEL SHIFER}
본 발명은 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수 및 입/출력 핀 수를 감소시킬 수 있는 디스플레이 장치에 관한 것이다.
최근 디지털 데이터를 이용하여 영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode)를 이용한 OLED 디스플레이 장치, 전기영동 입자를 이용한 전기영동 디스플레이 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
디스플레이 장치는 각 픽셀이 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 패널과, 패널을 구동하는 게이트 구동부 및 데이터 구동부와, 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다. 최근 게이트 구동부는 픽셀 어레이의 TFT 어레이와 함께 형성되어 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
타이밍 컨트롤러는 게이트 제어 신호들을 생성하여 출력하고, 레벨 쉬프터를 통해 게이트 제어 신호들의 전압 레벨을 쉬프팅하여 게이트 구동부로 공급한다. 게이트 구동부의 동작에 필요한 게이트 제어 신호들은 다양하며, 예를 들어 스타트 펄스(VST), 리셋 펄스(RESET), 8상 게이트 클럭들(CLK1~CLK8), 이븐/오드 교류 전압(EVEN/ODD) 등을 포함할 수 있다.
타이밍 컨트롤러에서 모든 게이트 제어 신호들을 생성하여 레벨 쉬프터로 전송할 경우 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수 및 입/출력 핀 수가 많아야 하므로 코스트가 높은 단점이 있다.
이를 해결하기 위하여, 타이밍 컨트롤러가 4개의 타이밍 신호에 게이트 제어 정보를 실어 레벨 쉬프터로 전송하고, 레벨 쉬프터에서 4개의 타이밍 신호를 이용한 신호 처리를 통해 게이트 제어 신호들을 생성하여 게이트 구동부로 출력하는 기술이 제안되었다.
그러나, 디스플레이의 슬림 디자인 및 코스트 저감을 위해 PCB 및 IC 축소는 더욱 필요하므로 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수에 대한 저감 노력은 지속적으로 필요하다.
본 발명은 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수 및 입/출력 핀 수를 감소시킬 수 있는 디스플레이 장치를 제공한다.
일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러, 레벨 쉬프터를 포함한다.
일 실시예에 따른 타이밍 컨트롤러는 쉬프트 클럭들의 라이징 타이밍을 지시하는 온-클럭들을 전송하는 제1 병합 전송 신호와, 쉬프트 클럭들의 폴링 타이밍을 지시하는 오프-클럭들을 전송하는 제2 병합 전송 신호를 생성하고, 제1 및 제2 병합 전송 신호에 다수의 게이트 제어 정보를 병합하여 출력한다.
일 실시예에 따른 레벨 쉬프터는 타이밍 컨트롤러로부터 공급된 제1 및 제2 병합 전송 신호를 이용하여 쉬프트 클럭들과, 다른 게이트 제어 신호들을 생성하여 게이트 구동부로 출력한다.
레벨 쉬프터는 제1 구간에서, 제1 및 제2 병합 전송 신호 중 어느 하나에 제1 제어 펄스가 전송되고 나머지 하나는 제1 전압을 공급할 때 스타트 펄스를 생성하여 게이트 구동부로 출력한다.
레벨 쉬프터는 제2 구간에서, 제1 병합 전송 신호의 온-클럭들과 제2 병합 전송 신호의 오프-클럭들을 이용하여 쉬프트 클럭들을 생성하여 게이트 구동부로 출력한다.
레벨 쉬프터는 제3 구간에서, 제1 병합 전송 신호가 제2 전압을 유지하고, 제2 병합 전송 신호가 다수의 오프-클럭들을 전송하면 프레임 앤드 플래그를 발생한다.
레벨 쉬프터는 제4 구간에서, 프레임 앤드 플래그 발생 후, 제1 병합 전송 신호는 위상 반전되는 에지 타이밍을 포함하고, 제2 병합 전송 신호는 제2 제어 펄스를 전송할 때 리셋 펄스를 생성하여 게이트 구동부로 출력한다.
레벨 쉬프터는 제5 구간에서, 리셋 펄스 발생 후, 제1 및 제2 병합 전송 신호 중 어느 하나는 제3 펄스를 전송하고 나머지 하나는 제1 전압을 유지할 때 교류 전압의 위상의 반전시켜 게이트 구동부로 출력한다.
레벨 쉬프터는 프레임 앤드 플래그 발생 후, 제1 및 제2 병합 전송 신호 중 어느 하나에 전송되는 펄스를 제1 제어 펄스로 인지하고 제1 제어 펄스와 동기하는 스타트 펄스를 생성한다.
타이밍 컨트롤러는 스타트 펄스 생성을 위한 제1 제어 펄스를 제1 및 제2 병합 전송 신호 중 어느 하나에 병합하여 전송하고, 위상 반전 타이밍을 결정하기 위한 제3 제어 펄스를 나머지 하나에 병합하여 전송한다.
본 발명의 일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러에서 레벨 쉬프터로 공급되는 2개의 병합 전송 신호에 게이트 제어 정보를 나누어 전송하고 레벨 쉬프터에서 2개의 병합 전송 신호에 대한 신호 처리를 통해 다양한 게이트 제어 신호들을 생성하여 게이트 구동부로 공급함으로써, 타이밍 컨트롤러와 레벨 쉬프터 사이의 배선 수를 종래의 4개에서 2개로 감소시킬 수 있다.
따라서, 본 발명의 일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러의 출력핀 수, 레벨 쉬프터의 입력핀 수, PCB 상의 배선 수 및 라우팅 면적을 감소시킬 수 있으므로 코스트를 저감할 수 있다.
도 1은 본 발명의 일 실시예 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 레벨 쉬프터를 경유하는 타이밍 컨트롤러와 게이트 구동부의 배선들을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 레벨 쉬프터의 구성을 개략적으로 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 레벨 쉬프터의 입출력 신호 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 레벨 쉬프터의 입출력 신호 파형도이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 디스플레이 장치는 타이밍 컨트롤러(100), 레벨 쉬프터(200), 게이트 구동부(300), 데이터 구동부(400), 패널(500), 전원부(600) 등을 구비한다. 여기서, 레벨 쉬프터(200)는 전원부(600)와 함께 하나의 전원 IC로 구성되거나, 별도의 IC로 구성될 수 있다.
타이밍 컨트롤러(100)는 호스트 시스템(도시 생략)으로부터 영상 데이터와, 기본 타이밍 신호들을 공급받는다. 기본 타이밍 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호를 포함한다. 수직 동기 신호 및 수평 동기 신호는 데이터 인에이블 신호를 카운트하여 생성할 수 있으므로 생략 가능하다.
타이밍 컨트롤러(100)는 호스트 시스템으로부터 공급받은 영상 데이터를 화질 보정 등과 같은 다양한 영상 처리를 수행하여 데이터 구동부(400)로 공급한다.
타이밍 컨트롤러(100)는 호스트 시스템으로부터 공급받은 기본 타이밍 신호들을 이용하여 데이터 구동부(400)의 동작 타이밍을 제어하는 데이터 제어 신호들(DCS)을 생성하여 데이터 구동부(400)로 공급한다. 예를 들면, 데이터 제어 신호들은(DCS)는 데이터의 래치 타이밍을 제어하는데 이용되는 소스 스타트 펄스, 소스 샘플링 클럭, 데이터의 출력 기간을 제어하는 소스 출력 인에이블 신호 등을 포함한다.
타이밍 컨트롤러(100)는 호스트 시스템으로부터 공급받은 기본 타이밍 신호들을 이용하여 다양한 게이트 구동 정보들을 나누어 포함하는 2개의 병합 전송 신호(GCLK, MCLK; 도 2)를 생성하여 레벨 쉬프터(200)로 공급한다.
레벨 쉬프터(200)는 타이밍 컨트롤러(100)로부터 공급된 2개의 병합 전송 신호(GCLK, MCLK)를 이용하여 다양한 게이트 제어 신호들, 예를 들면 12개의 게이트 제어 신호들(VST, RESET, CLK1~CLK8, EVEN, ODD; 도 2)을 생성 및 레벨 쉬프팅하여 게이트 구동부(300)로 공급한다. 이에 대한 상세한 설명은 후술하기로 한다.
전원부(600)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 모든 회로 구성, 즉 타이밍 컨트롤러(100), 레벨 쉬프터(200), 게이트 구동부(300), 데이터 구동부(400), 패널(500) 등의 구동에 필요한 각종 구동 전압들을 생성하여 출력한다. 예를 들면, 전원부(600)는 입력 전압을 이용하여 타이밍 컨트롤러(100) 및 데이터 구동부(400), 레벨 쉬프터(200) 등에 공급되는 디지털 구동 전압(VCC, GND)과, 패널(500)에 공급되는 공통 전압(Vcom), 데이터 구동부(400)에 공급되는 아날로그 구동 전압(VDD), 게이트 구동부(300) 및 레벨 쉬프터(200)에 공급되는 게이트 온 전압(VGH) 및 게이트 오프 전압(VGL) 등을 생성하여 출력한다.
데이터 구동부(400)는 타이밍 컨트롤러(100)로부터 공급된 데이터 제어 신호에 응답하여, 타이밍 컨트롤러(100)로부터 공급된 영상 데이터를 아날로그 신호로 변환하여 패널(500)의 데이터 라인들로 공급한다. 데이터 구동부(400)는 자신에게 내장되거나, 외부에 별도로 구비된 감마 전압 생성부(도시 생략)로부터 공급된 기준 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한다. 데이터 구동부(400)는 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 데이터 전압으로 변환하고, 패널(500)의 데이터 라인들 각각에 개별의 데이터 전압을 공급한다.
데이터 구동부(400)는 적어도 하나의 데이터 IC로 구성될 수 있다. 각 데이터 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 패널(500)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 패널(500) 상에 실장될 수 있다.
게이트 구동부(300)는 레벨 쉬프터(200)로 공급된 게이트 제어 신호들(VST, RESET, CLK1~CLK8, EVEN, ODD)을 이용하여 패널(500)의 게이트 라인들을 순차 구동한다. 스타트 펄스(VST)는 각 프레임마다 게이트 구동부(300)의 구동 시작을 지시하고, 리셋 펄스(RESET)는 각 프레임마다 게이트 구동부(300)의 구동 종료를 지시한다. 8상의 쉬프트 클럭들(CLK1~CLK8)은 게이트 구동부(300)의 쉬프트 동작을 제어하고 순차 출력되는 스캔 펄스로 이용된다. 이븐 교류 전압(EVEN)과 오드 교류 전압(ODD)은 게이트 구동부(300) 내에서 이븐 프레임과 오드 프레임에서 교번적으로 구동되는 TFT들의 구동 전압으로 이용된다.
게이트 구동부(300)는 해당 게이트 라인의 스캔 기간에는 게이트 온 전압(VGH)의 스캔 펄스를 공급하고, 다른 게이트 라인들이 스캔되는 나머지 기간에는 게이트 오프 전압(VGH)을 공급한다.
게이트 구동부(300)는 적어도 하나의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 패널(500)에 TAB 방식으로 부착되거나, COG 방식으로 패널(500) 상에 실장될 수 있다. 이와 달리, 게이트 드라이버(300)는 패널(500)의 픽셀 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 패널(500)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구비될 수 있다.
패널(500)은 픽셀들(P)이 매트릭스 형태로 배열된 픽셀 어레이를 통해 영상을 표시한다. 픽셀 어레이는 R/G/B 픽셀들로 구성되거나, W/R/G/B 픽셀들로 구성될 수 있다. 패널(500)은 유기 발광 다이오드 디스플레이 패널 또는 액정 디스플레이 패널일 수 있다.
예를 들어, 패널(500)이 액정 디스플레이 패널일 때, 픽셀들(P) 각각은 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 박막 트랜지스터와 접속된 액정 커패시터 및 스토리지 커패시터를 구비한다. 액정 커패시터는 박막 트랜지스터를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다.
도 2는 본 발명의 일 실시예에 따른 레벨 쉬프터(200)를 경유하는 타이밍 컨트롤러(100)와 게이트 구동부(300) 사이의 배선들을 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 레벨 쉬프터(200)의 구성을 개략적으로 나타낸 블록도이고, 도 4는 본 발명의 일 실시예에 따른 레벨 쉬프터(200)의 입출력 신호 파형도이고, 도 5는 본 발명의 다른 실시예에 따른 레벨 쉬프터(200)의 입출력 신호 파형도이다.
도 2를 참조하면, 타이밍 컨트롤러(100)와 레벨 쉬프터(200) 사이에는 다양한 게이트 제어 정보들을 나누어 포함한 2개의 병합 전송 신호(GCLK, MCLK)를 각각 전송하는 2개의 전송 라인(LA1, LA2)이 구비된다.
레벨 쉬프터(200)와 게이트 구동부(400) 사이에는 레벨 쉬프터(200)에서 2개의 병합 전송 신호(GCLK, MCLK)를 이용하여 생성된 12개의 게이트 제어 신호들(VST, RESET, CLK1~CLK8, EVEN, ODD)을 각각 전송하는 12개의 전송 라인(LB1~LB12)이 구비된다.
도 3을 참조하면, 레벨 쉬프터(200)는 스타트 펄스(VST) 생성부(210), 리셋 펄스(RESET) 생성부(220), 이븐/오드 교류 전압(EVEN/ODD) 생성부(230), 쉬프트 클럭(CLK) 생성부(240), 프레임 앤드 플래그(Frame End Flag) 생성부(250)를 구비한다.
도 4 및 도 5를 참조하면, 제1 및 제2 병합 전송 신호(GCLK, MCLK)의 각 프레임 기간은 다음과 같이 제1 내지 제5 구간(T1~T5)을 포함할 수 있다.
각 프레임의 제1 구간(T1)에서, 제1 및 제2 병합 전송 신호(GCLK, MCLK) 중 어느 하나는 스타트 펄스(VST) 생성을 위하여 스타트 펄스(VST)와 동기하는 제1 제어 펄스(SP)를 전송하고, 나머지 하나는 로우 전압을 공급한다. 제1 제어 펄스(SP)를 공급하는 구간(T1)은 제1 병합 전송 신호(GCLK)가 온-클럭들(ON_CLK)을 전송하고, 제2 병합 전송 신호(MCLK)가 오프-클럭들(OFF_CLK)을 전송하는 구간(T2)과 오버랩하지 않는다. 이에 따라, 타이밍 컨트롤러(100)와 레벨 쉬프터(200) 사이에서 VST 전송 라인을 삭제할 수 있다.
각 프레임의 제2 구간(T1)에서, 제1 병합 전송 신호(GCLK)는 온-클럭들(ON_CLK)을 순차적으로 공급하고, 제2 병합 전송 신호(MCLK)는 오프-클럭들(OFF_CLK)을 순차적으로 공급하여, 온-클럭(ON_CLK)에서 순차적으로 라이징되고 오프-클럭(OFF_CLK)에서 순차적으로 폴링되는 8상의 쉬프트 클럭들(CLK1~CLK8)을 생성할 수 있게 한다.
각 프레임의 제3 구간(T3)에서, 프레임 앤드 플래그 신호를 생성할 수 있도록, 제1 병합 전송 신호(GCLK)는 하이 전압을 전송하고, 제2 병합 전송 신호(MCLK)는 다수의 오프-클럭(OFF_CLK)을 전송한다.
각 프레임의 제4 구간(T4)에서, 프레임 앤드 플래그 발생 후, 리셋 펄스(RESET)를 생성할 수 있도록, 제1 병합 전송 신호(GCLK)는 하이 전압에서 로우 전압으로 하강하는 폴링 에지 및 로우 전압 구간을 포함하고, 제2 병합 전송 신호(MCLK)는 제2 제어 펄스(RP)를 공급한다.
각 프레임의 제5 구간(T5)에서, 프레임 앤드 플래그 발생 후, 이븐 교류 전압(EVEN)과 오드 교류 전압(ODD)의 위상 반전 타이밍을 결정할 수 있도록, 제1 및 제2 병합 전송 신호(GCLK, MCLK) 중 어느 하나는 제3 제어 펄스(EO)를 공급하고 나머지 하나는 로우 전압을 공급한다. 이에 따라, 타이밍 컨트롤러(100)와 레벨 쉬프터(200) 사이에서 EO 전송 라인을 삭제할 수 있다.
한편, 위상 반전 타이밍을 지시하는 제3 제어 펄스(EO)와 스타트 펄스(VST)를 지시하는 제1 제어 펄스(SP)는 상호 신호 간섭을 방지하기 위하여, 도 4 및 도 5와 같이 제1 제어 펄스(SP)와 제3 제어 펄스(EO)는 서로 다른 병합 전송 신호에 분리하여 전송한다.
프레임 앤드 플래그 생성부(250)는 제1 및 제2 병합 전송 신호(GCLK, MCLK)를 논리 연산하여 프레임 앤드를 지시하는 프레임 앤드 플래그 신호를 생성하여 출력한다. 프레임 앤드 플래그 생성부(250)는 도 4 및 도 5에 도시된 바와 같이, 제1 병합 전송 신호(GCLK)가 온-클럭들(ON_CLK) 이후에 하이 전압을 유지하는 기간 동안 제2 병합 전송 신호(MCLK)에서 다수의 오프-클럭들(OFF_CLK)이 토글링되는 구간(T3)이 발생하면 프레임 앤드로 인지하고 프레임 앤드 플래그 신호를 생성하여 출력한다. 프레임 앤드 플래그 생성부(250)는 프레임 앤드 플래그 신호를 VST 생성부(210) 및 RESET 생성부(220)로 공급한다.
VST 생성부(210)는 프레임 앤드 플래그 생성부(250)로부터 프레임 앤드 플래그 신호를 공급받고, 제1 및 제2 병합 전송 신호(GCLK, MCLK)를 논리 연산하여 스타트 펄스(VST)를 생성하여 출력한다. VST 생성부(210)는 도 4 및 도 5에 도시된 바와 같이, 제1 및 제2 병합 전송 신호(GCLK, MCLK) 중 어느 하나가 첫번째 제어 펄스(SP)를 공급하고, 나머지 하나가 로우 전압을 공급할 때(T1), 그 첫번째 펄스(SP)와 동기하는 스타트 펄스(VST)를 생성하여 출력한다. VST 생성부(210)는 프레임 앤드 플래그 생성부(250)로부터 프레임 앤드 플래그 신호가 공급된 다음 제1 및 제2 병합 전송 신호(GCLK, MCLK) 중 어느 하나가 공급하는 펄스를 첫번째 제어 펄스(SP)로 인식할 수 있다.
CLK 생성부(240)는 제1 및 제2 병합 전송 신호(GCLK, MCLK)를 논리 연산하여 위상이 순차적으로 쉬프트되는 8상의 쉬프트 클럭들(CLK1~CLK8)을 생성하여 출력한다. CLK 생성부(240)는 도 4 및 도 5에 도시된 바와 같이, 제1 병합 전송 신호(GCLK)가 온-클럭들(ON_CLK)을 순차적으로 공급하고, 제2 병합 전송 신호(MCLK)가 온-클럭들(ON_CLK)과 위상차를 갖는 오프-클럭들(OFF_CLK)을 순차적으로 공급하는 동안(T2), 8상의 쉬프트 클럭들(CLK1~CLK8)을 생성하여 출력한다. 제1 병합 전송 신호(GCLK)에서 공급되는 온-클럭들(ON_CLK)은 쉬프트 클럭들(CLK1~CLK8)의 순차적인 라이징 타이밍을 지시하고, 제2 병합 전송 신호(MCLK)에서 공급되는 오프-클럭들(OFF_CLK)은 쉬프트 클럭들(CLK1~CLK8)의 순차적인 폴링 타이밍을 지시한다. 다시 말하여, 쉬프트 클럭들(CLK1~CLK8)은 온-클럭(ON_CLK)의 라이징 타임에 응답하여 순차적으로 라이징되고, 오프-클럭(OFF_CLK)의 폴링 타임에 응답하여 순차적으로 폴링되며, 인접한 쉬프트 클럭과 일부 구간이 서로 오버랩하는 형태를 갖는다.
RESET 생성부(220)는 프레임 앤드 플래그 생성부(250)로부터 프레임 앤드 플래그 신호를 공급받고, 제1 및 제2 병합 전송 신호(GCLK, MCLK)를 논리 연산하여 리셋 펄스(RESET)를 생성하여 출력한다. RESET 생성부(220)는 프레임 앤드 플래그 생성부(250)로부터 프레임 앤드 플래그 신호가 공급된 이후에 도 4 및 도 5에 도시된 바와 같이, 제1 병합 전송 신호(GCLK)가 하이 전압에서 로우 전압으로 하강하는 폴링 에지를 갖고, 제2 병합 전송 신호(MCLK)가 제어 펄스(RP)를 공급할 때(T4), 리셋 펄스(RESET)를 생성하여 출력한다. 리셋 펄스(RESET)는 제1 병합 전송 신호(GCLK)의 폴링 에지 후 로우 전압과 제2 병합 전송 신호(MCLK)의 하이 전압이 오버랩하는 구간과 동기하여 발생할 수 있다.
EVEN/ODD 생성부(230)는 RESET 생성부(220)로부터 리셋 펄스(RESET)를 공급받고, 제1 및 제2 병합 전송 신호(GCLK, MCLK)를 논리 연산하여 이븐 교류 전압(EVEN)과 오드 교류 전압(ODD)의 위상 반전 타이밍을 결정하고, 결정된 위상 반전 타이밍에서 이븐 교류 전압(EVEN)과 오드 교류 전압(ODD)의 위상을 반전시켜 출력한다. EVEN/ODD 생성부(230)는 도 4 및 도 5에 도시된 바와 같이 리셋 펄스(RESET)가 공급된 다음, 제1 미 제2 병합 전송 신호(GCLK, MCLK) 중 어느 하나가 로우 전압을 공급하고, 나머지 하나가 제어 펄스(EO)를 공급할 때(T5), 그 제어 펄스(EO)의 라이징 타이밍을 위상 반전 타이밍으로 결정하고, 결정된 위상 반전 타이밍에 따라 이븐 교류 전압(EVEN)과 오드 교류 전압(ODD)의 위상을 반전시켜 출력한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러(100)에서 레벨 쉬프터(200)로 공급되는 2개의 병합 전송 신호(GCLK, MCLK)에 게이트 제어 정보를 나누어 전송하고 레벨 쉬프터(200)에서 2개의 병합 전송 신호(GCLK, MCLK)에 대한 신호 처리를 통해 다양한 게이트 제어 신호들을 생성하여 게이트 구동부(300)로 공급함으로써, 타이밍 컨트롤러(100)와 레벨 쉬프터 사이(200)의 배선 수를 종래의 4개에서 2개로 감소시킬 수 있다.
이 결과, 본 발명의 일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러(100)의 출력핀 수, 레벨 쉬프터(200)의 입력핀 수, PCB 상의 배선 수 및 라우팅 면적을 감소시킬 수 있으므로 코스트를 저감할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 타이밍 컨트롤러 200: 레벨 쉬프터
300: 게이트 구동부 400: 데이터 구동부
500: 패널 600: 전원부

Claims (3)

  1. 쉬프트 클럭들의 라이징 타이밍을 지시하는 온-클럭들을 전송하는 제1 병합 전송 신호와, 상기 쉬프트 클럭들의 폴링 타이밍을 지시하는 오프-클럭들을 전송하는 제2 병합 전송 신호를 생성하고, 상기 제1 및 제2 병합 전송 신호에 다수의 게이트 제어 정보를 병합하여 출력하는 타이밍 컨트롤러와,
    상기 타이밍 컨트롤러로부터 공급된 제1 및 제2 병합 전송 신호를 이용하여 상기 쉬프트 클럭들과, 다른 게이트 제어 신호들을 생성하여 게이트 구동부로 출력하는 레벨 쉬프터를 구비하고,
    상기 레벨 쉬프터는
    제1 구간에서, 상기 제1 및 제2 병합 전송 신호 중 어느 하나에 제1 제어 펄스가 전송되고 나머지 하나는 제1 전압을 공급할 때 스타트 펄스를 생성하여 상기 게이트 구동부로 출력하고,
    제2 구간에서, 상기 제1 병합 전송 신호의 온-클럭들과 상기 제2 병합 전송 신호의 오프-클럭들을 이용하여 상기 쉬프트 클럭들을 생성하여 상기 게이트 구동부로 출력하고,
    제3 구간에서, 상기 제1 병합 전송 신호가 제2 전압을 유지하고, 상기 제2 병합 전송 신호가 다수의 오프-클럭들을 전송하면 프레임 앤드 플래그를 발생하고,
    제4 구간에서, 상기 프레임 앤드 플래그 발생 후, 상기 제1 병합 전송 신호는 위상 반전되는 에지 타이밍을 포함하고, 상기 제2 병합 전송 신호는 제2 제어 펄스를 전송할 때 리셋 펄스를 생성하여 상기 게이트 구동부로 출력하고,
    제5 구간에서, 상기 리셋 펄스 발생 후, 상기 제1 및 제2 병합 전송 신호 중 어느 하나에 제3 펄스를 전송하고 나머지 하나는 제1 전압을 유지할 때 교류 전압의 위상을 반전시켜 상기 게이트 구동부로 출력하는 디스플레이 장치.
  2. 청구항 1에 있어서,
    상기 레벨 쉬프터는
    상기 프레임 앤드 플래그 발생 후, 상기 제1 및 제2 병합 전송 신호 중 어느 하나에 전송되는 펄스를 상기 제1 제어 펄스로 인지하고 상기 제1 제어 펄스와 동기하는 상기 스타트 펄스를 생성하여 출력하는 디스플레이 장치.
  3. 청구항 2에 있어서,
    상기 타이밍 컨트롤러는
    상기 스타트 펄스 생성을 위한 상기 제1 제어 펄스를 상기 제1 및 제2 병합 전송 신호 중 어느 하나에 병합하여 전송하고, 상기 위상 반전 타이밍을 결정하기 위한 제3 제어 펄스를 상기 제1 및 제2 병합 전송 신호 중 나머지 하나에 병합하여 전송하는 디스플레이 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109064982A (zh) * 2018-08-06 2018-12-21 深圳市华星光电技术有限公司 Goa电路驱动系统及goa电路驱动方法与显示装置
US11705050B2 (en) 2021-08-19 2023-07-18 Lx Semicon Co., Ltd. Power management integrated circuit and its driving method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160071283A (ko) * 2014-12-11 2016-06-21 엘지디스플레이 주식회사 표시장치용 구동회로
KR20160077254A (ko) * 2014-12-22 2016-07-04 엘지디스플레이 주식회사 표시장치
KR20160090188A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 액정표시장치 및 이의 구동회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160071283A (ko) * 2014-12-11 2016-06-21 엘지디스플레이 주식회사 표시장치용 구동회로
KR20160077254A (ko) * 2014-12-22 2016-07-04 엘지디스플레이 주식회사 표시장치
KR20160090188A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 액정표시장치 및 이의 구동회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109064982A (zh) * 2018-08-06 2018-12-21 深圳市华星光电技术有限公司 Goa电路驱动系统及goa电路驱动方法与显示装置
CN109064982B (zh) * 2018-08-06 2020-04-28 深圳市华星光电技术有限公司 Goa电路驱动系统及goa电路驱动方法与显示装置
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