KR20150072705A - 액정표시장치 - Google Patents

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KR20150072705A KR1020130160154A KR20130160154A KR20150072705A KR 20150072705 A KR20150072705 A KR 20150072705A KR 1020130160154 A KR1020130160154 A KR 1020130160154A KR 20130160154 A KR20130160154 A KR 20130160154A KR 20150072705 A KR20150072705 A KR 20150072705A
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Abstract

본 발명은 액정표시장치에 관한 것이다.
본 발명에 의한 액정표시장치는 게이트 온 타이밍 정보를 포함하는 게이트 온-클럭 입력신호 및 게이트 오프 타이밍 정보를 포함하는 게이트 오프-클럭 입력신호를 출력하는 타이밍 콘트롤러, 상기 게이트 온 클럭 입력신호를 스타트 펄스 및 게이트 온-클럭으로 분리하며, 상기 게이트 오프-클럭을 스타트 펄스 및 게이트 오프-클럭으로 분리하는 신호 분할부, 및 상기 스타트 펄스, 상기 게이트 온-클럭 및 게이트 오프-클럭에 응답하여 액정패널의 게이트라인을 구동하는 게이트펄스를 출력하는 레벨쉬프터를 구비한다.

Description

액정표시장치{DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것이다.
액정표시장치는 상하부의 투명 기판들 사이에 이방성 유전율을 갖는 액정층을 형성하고, 비디오 데이터에 따라 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시켜 원하는 화상을 표시한다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 및 텔레비전 등에 널리 이용되고 있다.
액정표시장치의 타이밍 콘트롤러는 외부 시스템으로부터 영상 신호를 입력받아서 재배치하고, 게이트 구동부의 타이밍을 제어하기 위한 각종 신호들을 발생한다. 이 중에서, 타이밍 콘트롤러(22)는 영상 프레임의 시작을 알리는 스타트 펄스(VST) 및 게이트 구동부의 타이밍을 제어하기 위한 게이트 온/오프-클럭을 생성한다.
타이밍 콘트롤러는 각각의 신호들을 출력하기 위해서 각 신호에 대응하는 출력 핀(Pin)들을 포함하고 있다. 따라서 타이밍 콘트롤러의 알고리즘이 변경되거나 새로운 신호를 출력하기 위해서는 타이밍 콘트롤러의 핀을 새롭게 추가하여야 한다. 즉, 종래의 타이밍 콘트롤러는 출력 핀의 한계로 인해서 새로운 기능이나 동작을 수행하도록 설계 변경하는 데에 유동성이 적은 단점을 갖는다.
본 발명은 타이밍 콘트롤러의 설계 변경의 자유도를 높일 수 있는 액정표시장치를 제공하기 위한 것이다.
본 발명에 의한 액정표시장치는 게이트 온 타이밍 정보를 포함하는 게이트 온-클럭 입력신호 및 게이트 오프 타이밍 정보를 포함하는 게이트 오프-클럭 입력신호를 출력하는 타이밍 콘트롤러, 상기 게이트 온 클럭 입력신호를 스타트 펄스 및 게이트 온-클럭으로 분리하며, 상기 게이트 오프-클럭을 스타트 펄스 및 게이트 오프-클럭으로 분리하는 신호 분할부, 및 상기 스타트 펄스, 상기 게이트 온-클럭 및 게이트 오프-클럭에 응답하여 액정패널의 게이트라인을 구동하는 게이트펄스를 출력하는 레벨쉬프터를 구비한다.
본 발명은 타이밍 콘트롤러의 게이트 구동부의 타이밍을 제어하기 위한 신호들을 전송하는 과정에서 출력 핀을 이용하는 개수를 줄일 수 있기 때문에, 종래에 대비하여 여분의 출력 핀을 확보할 수 있다. 따라서, 본 발명은 타이밍 콘트롤러의 설계 변경을 수월하게 할 수 있다.
도 1은 제1 실시 예에 의한 액정표시장치를 나타내는 도면.
도 2는 액정표시장치의 구동을 위한 각종 제어신호들의 타이밍도.
도 3은 본 발명에 의한 신호 합산부의 회로도.
도 4는 신호 합산부의 입력 및 출력 신호의 파형도.
도 5는 본 발명에 의한 신호 분할부의 회로도.
도 6은 신호 분할부의 입력 및 출력 신호의 파형도.
도 7은 제2 실시 예에 의한 액정표시장치를 나타내는 도면.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.
또한, 본 발명의 실시 예는 GIP 타입의 액정표시장치를 중심으로 설명하지만, 게이트 드라이브 IC를 적용하는 액정표시장치에도 적용될 수 있다.
도 1은 본 발명의 제1 실시 예에 액정표시장치를 나타내는 도면이고, 도 2는 액정표시장치의 구동을 위한 각종 제어신호들의 타이밍을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 액정패널(10), 소스 드라이버 IC(24), GIP 타입의 게이트 구동부, 타이밍 콘트롤러(22), 신호분할부(25) 및 레벨쉬프터(26)를 구비한다.
액정패널(10)은 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이, 상부 기판에 형성된 컬러필터 어레이, 및 액정셀들(Clc)로 나뉘어질 수 있다. TFT 어레이는 데이터라인들(11), 데이터라인들(11)과 교차되는 게이트라인들(또는 스캔 라인들, 12), 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속된 화소전극(1), 스토리지 커패시터(Cst) 등을 포함한다. 액정패널(10)의 상부 기판에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극(2)는 하부 기판이나 상부 기판에 형성될 수 있다. 액정셀들(Clc)은 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다.
타이밍 콘트롤러(22)는 외부로부터 입력받는 디지털 비디오 데이터(RGB)를 소스 드라이버 IC(24)로 공급한다. 그리고 타이밍 콘트롤러(22)는 데이터 인에이블(Data Enable;DE), 수평동기신호(Hsync) 및 수직동기신호(Vsync)를 입력받아서 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 생성한다. 특히, 타이밍 콘트롤러(22)는 게이트 온 타이밍 정보를 포함하는 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프 타이밍 정보를 포함하는 게이트 오프-클럭 입력신호(OFF_CLK_I)를 출력한다. 이를 위해서, 타이밍 콘트롤러(22)는 스타트 펄스(VST) 및 게이트 온-클럭(ON_CLK)을 합산하여 게이트 온-클럭 입력신호(ON_CLK_I)를 생성하며, 스타트 펄스(VST) 및 게이트 오프-클럭(OFF_CLK)을 합산하여 게이트 오프-클럭 입력신호(OFF_CLK_I)를 생성하기 위한 신호 합산부(23)를 포함한다.
소스 드라이브 IC들(24)은 타이밍 콘트롤러(22)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC들(24)은 타이밍 콘트롤러(22)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 액정패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들(24)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정패널(10)의 데이터라인들(11)에 접속될 수 있다. 도 2에서 소스 드라이브 IC들(24)은 TCP(Tape Carrier Package)에 실장되어 있는 예를 보여 준다. 인쇄회로기판(Printed Circuit Board, 이하, PCB)(20)는 TCP를 경유하여 액정패널(10)의 하부 기판에 연결된다.
GIP 타입의 게이트 구동부는 PCB(20) 상에 실장된 레벨 시프터(26)와, 액정패널(10)의 하부 기판에 형성된 시프트 레지스터(30)를 포함한다.
신호 분할부(25)는 타이밍 콘트롤러(22)로부터 제공받은 게이트 온-클럭 입력신호(ON_CLK_I)를 스타트 펄스 및 게이트 온-클럭(ON_CLK)으로 분리하고, 게이트 오프-클럭 입력신호(OFF_CLK_I)를 스타트 펄스(VST) 및 게이트 오프-클럭(OFF_CLK)으로 분리한다.
레벨 시프터(26)는 신호 분할부(22)로부터 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 입력받고, 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급받아서 게이트 펄스를 출력한다. 스타트 펄스(VST), 게이트 온-클럭(ON_CLK), 게이트 오프-클럭(OFF_CLK) 및 플리커 신호(FLK)는 0V와 3.3V 사이에서 스윙하는 신호들이다. 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)은 소정의 위상차를 갖는 n 상 클럭들이며, 게이트 펄스(G1~G4)의 출력 타이밍을 제어한다.
레벨 시프터(26)는 타이밍 콘트롤러(22)로부터 입력되는 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 따라서, 레벨 시프터(26)로부터 출력되는 스타트 펄스(VST)와 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)들은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
이러한 레벨 시프터(26)는 공지된 GIP 타입의 레벨 시프터라면 어떤 것이든 적용될 수 있으므로 그에 대한 상세한 회로 구성과 동작 파형을 생략하기로 한다.
레벨 시프터(26)의 출력 신호들은 액정패널(10)의 상단 좌측에 배치된 첫 번째 소스 드라이브 IC(24a)의 TCP에 형성된 배선들과, 액정패널(10)의 하부 기판에 형성된 LOG 배선들(32)을 통해 시프트 레지스터(30)에 공급될 수 있다. 시프트 레지스터(30)는 GIP 공정에 의해 액정패널(10)의 하부 기판 상에 직접 형성된다.
시프트 레지스터(30)는 레벨 시프터(26)로부터 입력되는 스타트 펄스(VST)를 게이트 온-클럭/게이트 오프-클럭(ON_CLK,OFF_CLK)에 따라 시프트함으로써 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 시프트시킨다. 이러한 시프트 레지스터(30)는 공지된 GIP 타입의 시프트 레지스터라면 어떤 것이든 적용될 수 있으므로 그에 대한 상세한 설명을 생략하기로 한다.
LOG 배선들(32)에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 신호들이 공급된다.
도 3은 타이밍 콘트롤러(22)의 신호 합산부(23)를 나타내는 회로도이고, 도 4는 신호 합산부(23)의 입력 및 출력 파형을 나타내는 도면이다.
도 3 및 도 4를 참조하면, 신호 합산부(23)는 스타트 펄스(VST) 및 게이트 온-클럭(ON_CLK)을 합산하여 게이트 온-클럭 입력신호를 생성하고, 스타트 펄스(VST) 및 게이트 오프-클럭(OFF_CLK)을 합산하여 합성 게이트오프-클럭을 생성한다. 이를 위해서 신호 합산부(23)는 제1 논리합 연산기(310) 및 제2 논리합 연산기(320)를 포함한다.
제1 논리합 연산기(310)는 스타트 펄스(VST) 및 게이트 온-클럭(ON_CLK)을 입력받아서 논리합 연산을 수행함으로써, 게이트 온-클럭 입력신호(ON_CLK_I)를 생성한다. 따라서, 게이트 온-클럭 입력신호(ON_CLK_I)는 스타트 펄스(VST) 또는 게이트 온-클럭(ON_CLK) 중에서 어느 하나의 신호라도 하이논리인 구간에 대해서는 하이논리를 유지한다.
제2 논리합 연산기(320)는 스타트 펄스(VST) 및 게이트 오프-클럭(OFF_CLK)을 입력받아서 논리합 연산을 수행함으로써, 게이트 오프-클럭 입력신호(OFF_CLK_I)를 생성한다. 따라서, 게이트 오프-클럭 입력신호(OFF_CLK_I)는 스타트 펄스(VST) 또는 게이트 오프-클럭(OFF_CLK) 중에서 어느 하나의 신호라도 하이논리인 구간에 대해서는 하이논리를 유지한다.
도 5는 신호 분할부(25)를 나타내는 회로도이고, 도 6은 신호 분할부(25)의 입력 및 출력 신호를 나타내는 파형도이다.
신호 분할부(25)는 신호 합산부(23)에서 출력한 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)를 입력받아서 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 출력한다. 이를 위해서, 신호 분할부(25)는 제1 내지 제3 논리곱 연산기(410,420,4300) 및 인버터(440)를 포함한다.
제1 논리곱 연산기(410)는 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)를 입력받아서 논리곱 연산을 수행함으로써, 스타트 펄스(VST)를 출력한다. 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)는 중복되는 하이논리 구간이 신호 합산부(23)에 입력되는 스타트 펄스(VST)의 하이논리 구간과 동일하다. 따라서, 제1 논리곱 연산기(410)는 논리곱 연산을 수행하여, 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)로부터 스타트 펄스(VST)를 추출할 수 있다.
인버터(440)는 제1 논리곱 연산기(410)의 스타트 펄스(VST)의 위상을 반전하여, 위상반전 스타트 펄스(VST)를 출력한다.
제2 논리곱 연산기(420)는 게이트 온-클럭 입력신호(ON_CLK_I) 및 위상반전 스타트 펄스(VST)를 입력받아서 논리곱 연산을 수행함으로써, 게이트 온-클럭(ON_CLK)을 출력한다.
제3 논리곱 연산기(430)는 게이트 오프-클럭 입력신호(OFF_CLK_I) 및 위상반전 스타트 펄스(VST)를 입력받아서 논리곱 연산을 수행함으로써, 게이트 오프-클럭(OFF_CLK)을 출력한다.
상술한 바와 같이, 본 발명에 의한 타이밍 콘트롤러(22)는 신호 합산부(23)를 이용하여 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 합산하여 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)를 출력한다. 그리고 신호 분할부(25)는 게이트 온-클럭 입력신호(ON_CLK_I) 및 게이트 오프-클럭 입력신호(OFF_CLK_I)를 분리하여 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 출력할 수 있다.
결과적으로 타이밍 콘트롤러(22)는 두 개의 핀을 이용하여 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)을 전달할 수 있다. 따라서, 타이밍 콘트롤러(22)의 핀의 여분을 확보할 수 있어서, 추가적인 기능을 더할 경우에도 새로운 핀을 설계할 필요가 없다.
도 7은 제2 실시 예에 의한 액정표시장치를 나타내는 도면이다.
도 7에서 전술한 실시 예와 기능적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
제2 실시 예에 의한 액정표시장치는 신호 합산부(23) 및 레벨쉬프터(26)를 포함하는 파워 IC(40)를 구비한다. 파워 IC(40)는 VGH, VGL, VCC, VDD, HVDD, RST 등의 전압레벨을 생성한다. VCC는 타이밍 콘트롤러(22), 소스 드라이브 IC들(24) 등을 구동시키기 위한 로직 전원 전압으로서 3.3V의 전압일 수 있다. VDD와 HVDD는 정극성/부극성 감마기준전압들을 발생하는 감마기준전압 발생회로의 분압회로에 공급될 고전위 전원전압과 1/2 고전위 전원전압이다. 정극성/부극성 감마기준전압들은 소스 드라이브 IC들(24)에 공급된다. RST는 타이밍 콘트롤러(22)를 리셋(reset)시키는 리셋신호로서, 3.3V일 수 있다. VGH 및 VGL은 게이트펄스의 하이레벨 및 로우레벨의 전압이다. 파워 IC(40)는 VGH 및 VGL을 생성하여 레벨쉬프터(26)로 제공하고, 레벨쉬프터(26)는 신호 분할부(25)가 전달하는 게이트 온/오프-클럭(ON_CLK/OFF_CLK)을 VGH와 VGL 사이에서 스윙하도록 레벨 쉬프팅한다.
제1 및 제2 실시 예는 GIP 구조의 액정표시장치에 적용된 예를 설명하고 있다. 이 외에도 본 발명은 게이트 드라이브 IC를 이용한 액정표시장치에 이용될 수도 있다. 즉, 신호 분할부(25)가 출력하는 스타트 펄스(VST), 게이트 온-클럭(ON_CLK) 및 게이트 오프-클럭(OFF_CLK)는 게이트 드라이브 IC의 레벨쉬프터로 전달될 수 있다. 또는 신호 분할부(25)는 게이트 드라이브 IC에 포함되는 구성으로 구현될 수도 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 액정패널 20 : PCB
22 : 타이밍 콘트롤러 23 : 신호 합산부
24 : 소스 드라이브 IC 26 : 레벨 시프터
30 : 시프트 레지스터 32 : LOG 배선

Claims (5)

  1. 게이트 온 타이밍 정보를 포함하는 게이트 온-클럭 입력신호 및 게이트 오프 타이밍 정보를 포함하는 게이트 오프-클럭 입력신호를 출력하는 타이밍 콘트롤러;
    상기 게이트 온 클럭 입력신호를 스타트 펄스 및 게이트 온-클럭으로 분리하며, 상기 게이트 오프-클럭을 스타트 펄스 및 게이트 오프-클럭으로 분리하는 신호 분할부; 및
    상기 스타트 펄스, 상기 게이트 온-클럭 및 게이트 오프-클럭에 응답하여 액정패널의 게이트라인을 구동하는 게이트펄스를 출력하는 레벨쉬프터를 구비하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는
    스타트 펄스 및 게이트 온-클럭을 합산하여 상기 게이트 온-클럭 입력신호를 출력하며, 스타트 펄스 및 게이트 오프-클럭을 합산하여 상기 게이트 오프-클럭 입력신호를 출력하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 타이밍 콘트롤러는
    상기 스타트 펄스 및 게이트 온-클럭을 입력받아서 논리합 연산을 수행함으로써, 상기 게이트 온-클럭 입력신호를 출력하는 제1 논리합 연산기; 및
    상기 스타트 펄스 및 게이트 오프-클럭을 입력받아서 논리합 연산을 수행함으로써, 상기 게이트 오프-클럭 입력신호를 출력하는 제2 논리합 연산기;를 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 신호 분할부는
    상기 게이트 온-클럭 입력신호 및 게이트 오프-클럭 입력신호를 입력받아서 논리곱 연산을 수행함으로써 상기 스타트 펄스를 출력하는 제1 논리곱 연산기;
    상기 제1 논리곱 연산기의 출력인 상기 스타트 펄스의 위상을 반전하여 위상반전 스타트 펄스를 출력하는 인버터;
    상기 게이트 온-클럭 입력신호 및 위상반전 스타트 펄스를 입력받아서 논리곱 연산을 수행함으로써 상기 게이트 온-클럭을 출력하는 제2 논리곱 연산기; 및
    상기 게이트 오프-클럭 입력신호 및 위상반전 스타트 펄스를 입력받아서 논리곱 연산을 수행함으로써 상기 게이트 오프-클럭을 출력하는 제3 논리곱 연산기;를 구비하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 신호 분할부 및 레벨쉬프터는 파워 IC에 포함되는 것을 특징으로 하는 액정표시장치.
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