KR20160077254A

KR20160077254A - 표시장치

Info

Publication number: KR20160077254A
Application number: KR1020140185807A
Authority: KR
Inventors: 김재혁; 장훈; 한승훈; 문성준; 김지웅; 김종우; 황근영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-22
Filing date: 2014-12-22
Publication date: 2016-07-04
Also published as: KR102306988B1

Abstract

본 발명은 레벨 쉬프터에 홀수 전원전압과 짝수 전원전압을 생성하기 위해 별도의 신호가 입력될 필요가 없고, 레벨 쉬프터로 입력되는 개시신호와 구동 클럭신호를 바탕으로 홀수 전원전압과 짝수 전원전압이 생성될 수 있다. 따라서, 본 발명은 별도의 신호를 입력하기 위한 신호 라인이 필요 없게 되어, 신호 라인의 개수를 줄여 신호 라인 간의 간섭을 최소화하는 한편 비용을 절감할 수 있다. 아울러, 본 발명은 별도의 신호 라인만큼 점유 면적을 확보할 수 있어 PCB의 활용성을 강화할 수 있다.

Description

표시장치{A CRYSTAL DISPPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

표시장치는 영상이나 정보를 표시하는 장치이다. 표시장치 중 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다.

액정표시장치는 다수의 게이트 라인과 다수의 데이터 라인들에 의해 정의되는 픽셀들이 매트릭스로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로들을 구비한다.

구동회로들 중 하나로서 액정표시패널의 화소를 선택하여 주기 위해 게이트 구동회로와 게이트 구동회로를 구동하기 위한 레벨 쉬프터가 구비된다. 게이트 구동회로는 레벨 쉬프터에서 제공되는 신호들에 따라 게이트 신호를 생성하여 액정표시채널의 각 화소로 공급되고, 이 게이트 신호에 의해 액정표시패널의 각 화소가 선택된다.

레벨 쉬프터에서 제공되는 신호들을 생성하기 위해 레벨 쉬프터에 다수의 신호들(GST, On_CLK, Off_CLK, EO)가 입력된다. 따라서, 4개의 신호에 대응하는 4개의 신호 라인이 레벨 쉬프터의 입력단에 연결된다.

하지만, 레벨 쉬프터에 많은 신호 라인들이 연결되므로, 신호 라인 간에 간섭이 발생하거라 레이아웃(layout)이 어렵거나 비용이 증가되는 문제가 있다.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.

본 발명의 다른 목적은 신호 라인의 개수를 줄일 수 있는 표시장치를 제공한다.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 표시장치는 표시패널, 레벨 쉬프터 및 다수의 쉬프트 레지스터를 포함한다. 상기 표시패널은 다수의 게이트 라인들과 다수의 데이터 라인들의 교차에 의해 정의되는 다수의 화소들을 포함한다. 상기 레벨 쉬프터는 개시 신호, 제1 구동 클럭신호 및 제2 구동 클럭신호를 바탕으로 개시 전압, 제1 내지 제4 게이트 클럭신호, 제1 전원전압 및 제2 전원전압을 생성한다. 상기 다수의 쉬프트 레지스터는 상기 개시 전압에 응답하여 상기 제1 내지 제4 클럭신호 중 어느 하나의 클럭신호를 해당 게이트라인으로 공급한다. 이때, 상기 제1 및 제2 전원전압은 상기 개시 신호와 상기 제2 구동 클럭신호를 이용하여 생성될 수 있다.

본 발명에 따른 단말기의 효과에 대해 설명하면 다음과 같다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 홀수 전원전압과 짝수 전원전압을 생성하기 위해 레벨 쉬프터에 별도의 신호가 입력될 필요가 없고, 레벨 쉬프터로 입력되는 개시신호와 구동 클럭신호를 바탕으로 홀수 전원전압과 짝수 전원전압이 생성될 수 있다. 따라서, 본 발명은 별도의 신호를 입력하기 위한 신호 라인이 필요 없게 되어, 신호 라인의 개수를 줄여 신호 라인 간의 간섭을 최소화하는 한편 비용을 절감할 수 있다. 아울러, 본 발명은 별도의 신호 라인만큼 점유 면적을 확보할 수 있어 PCB의 활용성을 강화할 수 있다.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.

도 1은 본 발명에 따른 표시장치를 도시한 도면이다.
도 2는 도 1의 레벨 쉬프터를 도시한 블록도이다.
도 3은 도 1의 레벨 쉬프터를 상세히 도시한 블록도이다.
도 4는 도 1의 레벨 쉬프터를 구동하기 위한 파형도이다.
도 5는 도 1의 게이트 구동회로를 상세히 도시한 블록도이다.
도 6은 한 프레임 동안 생성되는 게이트 신호들을 보여주는 도면이다.
도 7은 도 5의 쉬프트 레지스터들 중 어느 하나를 상세히 도시한 도시한 도면이다.
도 8은 도 7의 풀다운 트랜지스터들을 제어하기 위한 전원전압을 보여주는 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 본 발명에 따른 표시장치를 도시한 도면이다.

도 1을 참고하면, 본 발명에 따른 액정표시장치는 표시패널(100), 인쇄회로기판(이하, PCB라 함, 200), 게이트 구동회로(300) 및 다수의 칩온필름들(COF: Chip On Film, 이하 COF라 함, 400)을 포함할 수 있다.

표시패널(100)은 액정층에 포함되는 액정분자들의 변위에 의해 화상을 표시하는 액정표시패널일 수 있지만, 이에 대해서는 한정하지 않는다.

COF(400) 이외에 칩온보드(COB: Chip On Board)나 테이프 캐리어 패키지(TCP: Tape Carrier Package)이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.

이하에서는 설명의 편의를 위해 본 발명에서는 COF(400)로 한정하여 설명하기로 하지만, 본 발명은 TCP나 COB에 동일하게 적용될 수 있다.

COF들(400) 각각은 데이터 구동회로(410)를 포함할 수 있다. 다시 말해, 데이터 구동회로(410)가 COF(400) 상에 실장될 수 있다. 구체적으로, 데이터 구동회로(410)의 핀들이 본딩에 의해 COF(400) 상에 전기적으로 연결될 수 있다.

표시패널(100)은 화상을 표시하는 한편, 다수의 COF(400)를 매개로 PCB(200)와 전기적으로 연결될 수 있다.

표시패널(100)은 하부 기판(110), 상부 기판(120) 그리고 이들 기판들(110, 120) 사이에 형성된 액정층(미도시)을 포함할 수 있다.

하부 기판(110) 상에 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차에 의해 다수의 화소(P)가 정의될 수 있다. 각 화소(P)는 게이트 라인(GL)과 데이터 라인(DL)에 접속된 박막트랜지스터(미도시) 및 박막 트랜지스터에 접속된 화소전극을 포함할 수 있다. 각 화소(P) 상에 형성된 화소전극은 서로 이격될 수 있다.

상부 기판(120)에는 각 화소(P)에 대응되도록 형성된 컬러필터, 컬러필터를 분리하기 위한 블랙 매트릭스 등이 형성된다.

한편, 공통전압을 공급하기 위한 공통전극이 하부 기판(110)과 상부 기판(120) 중 어느 하나의 기판 상에 형성될 수 있다. 예컨대, 공통전극은 표시패널(100)이 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 방식으로 구동되는 경우 상부 기판(120) 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 방식으로 구동되는 경우 화소전극과 함께 하부 기판(110) 상에 형성될 수 있다.

이러한, 표시패널(100)은 각 화소(P)에 인가되는 데이터 전압에 따라 액정층의 광투과율을 조절하여 화상을 표시할 수 있다.

PCB(200) 상에 타이밍 제어부(210), 레벨 쉬프터(220), 감마전압 생성부(미도시) 및 전원전압 생성부(미도시)가 형성된다.

전원전압 생성부는 각종 장치, 예컨대 타이밍 제어부(210), 레벨 쉬프터(220), 게이트 구동회로(300), 데이터 구동회로(410), 감마전압 생성부에 사용되기 위한 위한 다양한 전원전압을 생성할 수 있다. 예컨대, 전원전압으로서 VDDH, HVDD, VSSH, VCC 등이 있다. VCC는 타이밍 제어부(210), 게이트 구동회로(300), 데이터 구동회로(410) 등을 구동하기 위한 구동전압으로 사용될 수 있다.

타이밍 제어부(210)는 외부로부터 입력되는 타이밍 제어신호(Vsync, Hsync, DE, DCLK 등)에 기초하여 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)를 생성하는 한편 데이터 제어신호(SSP, SSC, SOE, POL, 등)를 생성하여 데이터 구동회로(410)에 공급할 수 있다.

레벨 쉬프터(220)는 타이밍 제어부(210)에서 생성된 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)를 바탕으로 제2 게이트 제어신호(VST, GCLK1 내지 GCLK4, EVEN, ODD 등)을 생성할 수 있다. 제2 게이트 제어신호(VST, GCLK1 내지 GCLK4, EVEN, ODD 등)는 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)보다 큰 전압 스윙 범위를 가질 수 있다.

감마전압 생성부는 HVDD와 VDDH 사이의 전압을 분배하여 고계조 범위의 다수의 감마전압(GMA1, GMA2, GMA3, 등)을 생성하고, VSSH와 HVDD 사이의 전압을 분배하여 저계조 범위의 다수의 감마전압(GMA4, GMA5, GMA6 등)을 생성할 수 있다. 고계조 범위 및 저계조 범위 각각의 감마전압이 각각 3개로 설명되고 있지만, 이는 설명의 편의를 위한 것으로서 표시패널(100)의 사용 용도나 패널 사이즈에 따라 감마전압의 개수는 얼마든지 변형 가능하다.

예컨대, 화상 표시를 위해 8비트 디지털 데이터 신호가 사용되는 경우, 저계조 범위는 0계조 내지 127계조이고 고계조 범위는 128계조 내지 256계조일 수 있다. 예컨대, 화상 표시를 위해 10비트 디지털 데이터 신호가 사용되는 경우, 저계조 범위는 0계조 내지 511계조이고 고계조 범위는 512계조 내지 1024계조일 수 있다. 따라서, 화상 표시를 위해 사용되는 데이터 신호의 비트수에 따라 저계조 범위와 고계조 범위는 얼마든지 변형 가능하다.

게이트 구동회로(300)는 하부 기판(110) 상의 일측 상에 형성될 수 있다. 게이트 구동회로(300)는 각 화소(P)와 함께 반도체 공정을 이용하여 형성될 수 있다. 즉, 게이트 구동회로(300)는 하부 기판(110) 상에 내장될 수 있다.

게이트 구동회로(300)는 타이밍 제어부(210)로부터 생성되어 COF(400)를 경유한 게이트 제어신호를 바탕으로 게이트 신호를 생성하여 표시패널(100)의 게이트 라인(GL)으로 순차적으로 공급할 수 있다.

구체적으로, 게이트 구동회로(300)는 도 5에 도시한 바와 같이, 다수의 쉬프트 레지스터(SR1 내지 SRn)를 포함할 수 있다. 각 쉬프트 레지스터(SR1 내지 SRn)은 서로 종속적으로 연결될 수 있다. 예컨대, 이전 쉬프트 레지스터의 출력단은 다음 쉬프트 레지스터의 입력단에 연결될 수 있다. 이에 따라, 이전 쉬프트 레지스터의 출력단으로 출력된 게이트신호는 다음 쉬프트 레지스터의 입력단으로 입력될 수 있다. 다음 쉬프트 레지스터의 입력단으로 입력되는 게이트신호에 응답하여 다음 쉬프트 레지스터의 출력단으로부터 게이트신호가 출력될 수 있다.

제1 쉬프트 레지스터(SR1)의 이전 쉬프트 레지스터는 존재하지 않으므로, 레벨 쉬프터(220)로부터 출력되는 개시전압(VST)이 레벨 쉬프터(220)로부터 제1 쉬프트 레지스터(SR1)의 입력단으로 입력되어 이 개시전압(VST)에 응답하여 제1 쉬프트 레지스터(SR1)로부터 제1 게이트신호(Vg1)이 해당 게이트 라인(GL)으로 출력될 수 있다.

제1 게이트신호(Vg1)이 제2 쉬프트 레지스터(SR2)의 입력단으로 입력되어, 제2 쉬프트 레지스터(SR2)로부터 제2 게이트신호(Vg2)가 출력될 수 있다. 이와 같은 방식으로 각 쉬프트 레지스터(SR1 내지 SRn)가 구동되어, 도 6에 도시한 바와 같이 한 프레임 동안 각 쉬프트 레지스터(SR1 내지 SRn)로부터 게이트신호(Vg1, Vg2, Vg3, …, Vgn)이 게이트 라인들(GL)로 순차적으로 출력될 수 있다.

각 쉬프트 레지스터(SR1 내지 SRn)의 입력단으로 개시전압(VST) 또는 이전 쉬프트 레지스터의 출력단으로부터 출력된 출력 신호가 입력될 수 있다. 또한, 각 쉬프트 레지스터(SR1 내지 SRn)의 입력단으로 레벨 쉬프터(220)로부터 출력되는 제1 내지 제4 게이트 클럭신호(GCLK1 내지 GCLK4)가 입력될 수 있다. 아울러, 각 쉬프트 레지스터(SR1 내지 SRn)의 입력단으로 레벨 쉬프터(220)로부터 출력되는 홀수 전원전압(ODD) 및 짝수 전원전압(EVEN) 중 하나의 전원전압이 입력될 수 있다. 여기서, 홀수 전원전압(ODD)는 제1 전원전압으로 그리고 짝수 전원전압(EVEN)은 제2 전원전압으로 명명될 수도 있다.

도 7에 도시한 바와 같이, 각 쉬프트 레지스터(SR1 내지 SRn)는 제어부(320), 풀업 트랜지스터(Tpu), 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)를 포함할 수 있다. 여기서, 풀업 트랜지스터(Tpu)는 제1 트랜지스터로, 제1 풀다운 트랜지스터(Tpd1)는 제2 트랜지스터로 그리고 제2 풀다운 트랜지스터(Tpd2)는 제3 트랜지스터로 명명될 수도 있다.

풀업 트랜지스터(Tpu), 제1 풀다운 트랜지스터(Tpd1) 및 제2 풀다운 트랜지스터(Tpd2)는 PMOS 트랜지스터이거나 NMOS 트랜지스터일 수 있다.

제어부(320)는 제어신호(X), 홀스 전원전압(ODD) 및 짝수 전원전압(EVEN)에 선택적으로 응답하여 제1 노드(Q)와 제2 또는 제3 노드(QB1, QB2)의 전위를 각각 제어할 수 있다. 제1 노드(Q)와 제2 또는 제3 노드(QB1, QB2)의 전위를 제어하는 제어부(320)는 공지의 어떠한 구성으로도 구현 가능할 수 있다.

제1 내지 제3 노드(Q, QB1, QB2)의 전위 상태에 따라 풀업 트랜지스터(Tpu), 제1 풀다운 트랜지스터(Tpd1) 또는 제2 풀다운 트랜지스터(Tpd2)가 턴온/턴오프될 수 있다. 아울러, 제1 풀다운 트랜지스터(Tpd1) 또는 제2 풀다운 트랜지스터(Tpd2)가 턴온/턴오프됨에 따라 게이트 하이전압(VGH) 또는 게이트 로우전압(VGL)이 출력신호로 해당 게이트 라인(GL)으로 출력될 수 있다. 게이트 하이전압(VGH)는 제1 내지 제4 게이트 클럭신호(GCLK1 내지 CGLK4) 중 어느 하나의 게이트 클럭신호일 수 있다.

게이트 하이전압(VGH)은 각 화소(P)의 박막트랜지스터를 턴온시키기 위한 전압이고, 게이트 로우전압(VGL)은 각 화소(P)의 박막트랜지스터를 턴오프시키기 위한 전압일 수 있다.

제어신호(X)는 개시전압(VST)이거나 이전 쉬프트 레지스터의 출력신호일 수 있다. 하이 레벨의 제어신호(X)가 입력될 때, 이 하이 레벨의 제어신호(X)가 제1 노드(Q)에 인가될 수 있다. 제1 노드(Q)에 인가되는 하이 레벨의 제어신호(X)에 응답하여 풀업 트랜지스터(Tpu)가 턴온되어 게이트 하이전압(VGH)이 출력노드(n)를 통해 게이트신호로 출력될 수 있다. 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)은 일정 주기 별로 제2 노드(QB1) 또는 제3 노드(QB2)에 공급될 수 있다.

예컨대, 도 8에 도시한 바와 같이, 제1 프레임(F1) 동안 홀수 전원전압(ODD)의 하이 레벨이 제2 노드(QB1)에 공급되고 짝수 전원전압(EVEN)의 로우 레벨이 제3 노드(QB2)에 공급될 수 있다. 이러한 경우, 제2 노드(QB1)에 공급되는 하이 레벨의 홀수 전원전압(ODD)에 응답하여 제1 풀다운 트랜지스터(Tpd1)는 턴온되어 게이트 로우전압(VGL)이 게이트 신호로서 제1 풀다운 트랜지스터(Tpd1) 및 출력노드(n)을 통해 해당 게이트 라인(GL)으로 출력될 수 있다. 이에 반해, 제3 노드(QB2)에 공급되는 로우 레벨의 짝수 전원전압(EVEN)에 응답하여 제2 풀다운 트랜지스터(Tpd2)는 턴오프된다. 이때, 제1 노드(Q)에는 로우 레벨의 전위가 유지되어 이 로우 레벨의 전위에 의해 풀업 트랜지스터(Tpu)는 턴오프될 수 있다.

이어서, 제2 프레임(F2) 동안 홀수 전원전압(ODD)의 로우 레벨이 제2 노드(QB1)에 공급되고 짝수 전원전압(EVEN)의 하이 레벨이 제3 노드(QB2)에 공급될 수 있다. 이러한 경우, 제2 노드(QB1)에 공급되는 로우 레벨의 홀수 전원전압(ODD)에 응답하여 제1 풀다운 트랜지스터(Tpd1)는 턴오프된다. 이에 반해, 제3 노드(QB2)에 공급되는 하이 레벨의 짝수 전원전압(EVEN)에 응답하여 제2 풀다운 트랜지스터(Tpd2)는 턴온되어, 게이트 로우전압(VGL)이 출력신호로서 제2 풀다운 트랜지스터(Tpd2) 및 출력노드(n)를 통해 해당 게이트 라인(GL)으로 출력될 수 있다. 이때, 제1 노드(Q)에는 로우 레벨의 전위가 유지되어 이 로우 레벨의 전위에 의해 풀업 트랜지스터(Tpu)는 턴오프될 수 있다.

이와 같이, 일정 주기, 예컨대 프레임 별로 제2 풀다운 트랜지스터(Tpd2) 또는 제3 풀다운 트랜지스터가 교번적으로 턴온됨으로써, 하나의 풀다운 트랜지스터에 지속적으로 하이 레벨의 전원전압이 인가됨으로 인한 스트레스 증가가 방지될 수 있다.

도 2는 도 1의 레벨 쉬프터를 도시한 블록도이고, 도 3은 도 1의 레벨 쉬프터를 상세히 도시한 블록도이다.

도 2를 참조하면, 타이밍 제어부(210)는 외부로부터 입력되는 타이밍 제어신호(Vsync, Hsync, DE, DCLK 등)에 기초하여 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)를 생성하여 레벨 쉬프터(220)로 공급할 수 있다.

레벨 쉬프터(220)는 타이밍 제어부(210)에서 생성된 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)를 바탕으로 제2 게이트 제어신호(VST, GCLK1 내지 GCLK4, EVEN, ODD 등)을 생성할 수 있다.

제2 게이트 제어신호(VST, GCLK1 내지 GCLK4, EVEN, ODD 등)는 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)보다 큰 전압 스윙 범위를 가질 수 있다. 예컨대, 제1 게이트 제어신호(GST, On_CLK 및 OFF_CLK)는 예컨대 0V 내지 5V의 전압 스윙 범위를 갖는데 반해, 제2 게이트 제어신호(VST, GCLK1 내지 GCLK4, EVEN, ODD 등)는 -10V 내지 30V의 전압 스윙 범위를 가질 수 있지만, 이에 대해서는 한정하지는 않는다.

제1 게이트 제어신호 중 개시신호(GST)는 5V의 레벨을 가지고, 구동 클럭신호(On_CLK, Off_CLK)은 0V 내지 5V 사이에서 스윙하는 다수의 펄스를 가질 수 있다.

제2 게이트 제어신호 중 개시전압(VST)는 예컨대 25V의 레벨을 가지고, 게이트 클럭신호(GCLK1 내지 GCLK4)는 -5V 내지 25V 사이에서 스윙하는 펄스를 가지며, 홀수 전원전압(ODD) 및 짝수 전원전압(EVEN)은 -5V의 로우 레벨 또는 25V의 하이 레벨을 가질 수 있다.

본 발명에서는 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)을 생성하기 위해 레벨 쉬프터(220)에 별도의 신호가 입력될 필요가 없고, 레벨 쉬프터(220)로 입력되는 개시신호(GST)와 구동 클럭신호(Off_CLK)를 바탕으로 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)이 생성될 수 있다. 따라서, 본 발명은 별도의 신호를 입력하기 위한 신호 라인이 필요 없게 되어, 신호 라인의 개수를 줄여 신호 라인 간의 간섭을 최소화하는 한편 비용을 절감할 수 있다. 아울러, 본 발명은 별도의 신호 라인만큼 점유 면적을 확보할 수 있어 PCB(200)의 활용성을 강화할 수 있다.

도 3 및 도 4를 참조하여 레벨 쉬프터에서 출력되는 제2 게이트 제어신호의 생성을 상세히 설명하기로 한다.

도 3을 참고하면, 타이밍 제어부(210)로부터 출력되는 제1 게이트 제어신호, 예컨대 개시신호(GST), 제1 및 제2 구동 클럭신호(On_CLK, Off_CLK)가 레벨 쉬프터(220)로 입력될 수 있다.

도 4a에 도시한 바와 같이, 개시신호(GST)는 하이 레벨을 갖는 제1 펄스(P1_GST)와 제2 펄스(P2_GST)를 가질 수 있다. 제1 펄스(P1_GST)는 각 쉬프트 레지스터(SR1 내지 SRn)를 구동하기 위한 개시전압(VST)를 생성하는데 사용되고, 제2 펄스(P2_GST)는 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)을 생성하는데 사용될 수 있다.

제1 펄스(P1_GST)는 매 프레임마다 한번씩 생성될 수 있다. 제2 펄스(P2_GST)는 프레임 의 일부 구간에 정의되는 수직 블랭크 구간(Vblank)에 생성될 수 있다. 수직 블랭크 구간(Vblank)는 이전 프레임과 다음 프레임 사이의 경계 시점과 그 이전의 일부 시점까지의 구간에 정의될 수 있다.

도 4b에 도시한 바와 같이, 제1 구동 클럭신호(On_CLK)는 개시신호(GST)의 펄스(P_On)와 중첩되는 펄스(P_On)와 다수의 펄스(P1_CLK)를 가질 수 있다. 펄스(P_On)의 폭은 개시신호(GST)의 펄스(P_On)의 폭과 동일하거나 적어도 작을 수 있다. 펄스(P_On)은 개시신호(GST)의 펄스(P_On)와 함께 개시전압(VST)을 생성하는데 사용될 수 있다.

도 4c에 도시한 바와 같이, 제2 구동 클럭신호(Off_CLK)는 개시신호(GST)의 제2 펄스(P_GST)와 중첩되는 펄스(P_Off)와 다수의 펄스(P2_CLK)를 가질 수 있다. 제2 구동 클럭신호(Off_CLK)의 펄스(P_Off) 또한 수직 블랭크 구간에 생성되며, 제2 구동 클럭신호(Off_CLK)의 펄스(P_Off)의 폭은 개시신호(GST)의 제2 펄스(P2_GST)의 폭과 동일하거나 적어도 작을 수 있다. 제2 구동 클럭신호(Off_CLK)의 펄스(P_Off)는 개시신호(GST)의 제2 펄스(P2_GST)와 함께 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)을 생성하는데 사용될 수 있다.

레벨 쉬프터(220)는 제1 내지 제4 논리회로(221, 223, 225, 227), 클럭 변조부(230) 및 선택회로(240)를 포함할 수 있다.

제1 논리회로(221)는 개시신호(GST)와 제1 구동 클럭신호(On_CLK)를 입력받아 개시신호(GST)와 제1 구동 클럭신호(On_CLK)를 바탕으로 개시전압(VST)을 생성할 수 있다. 제1 논리회로(221)는 앤드 게이트(AND gate)일 수 있지만, 이에 대해서는 한정하지 않는다.

도4d에 도시한 바와 같이, 제1 논리회로(221)는 개시신호(GST)와 제1 구동 클럭신호(On_CLK)를 앤드 게이트 연산하여 개시신호(GST)와 제1 구동 클럭신호(On_CLK)가 동시에 하이 레벨을 갖는 구간, 즉 개시신호(GST)의 제1 펄스(P1_GST)와 제1 구동 클럭신호(On_CLK)의 펄스(P_On)가 동시에 하이 레벨을 갖는 구간 동안 하이 레벨을 갖는 개시전압(VST)을 생성할 수 있다.

클럭 변조부(230)는 제1 구동 클럭신호(On_CLK)와 제2 구동 클럭신호(Off_CLK)를 바탕으로 제1 내지 제4 게이트 클럭신호(GCLK1 내지 GCLK4)를 생성할 수 있다.

제2 논리회로(223)는 개시신호(GST)와 제2 구동 클럭신호(Off_CLK)를 입력받아 개시신호(GST)와 제2 구동 클럭신호(Off_CLK)를 바탕으로 로우 레벨의 출력신호(EO)를 생성할 수 있다. 로우 레벨의 출력신호(EO)는 제3 논리회로(225)로 입력되기 위한 인에이블 신호(enable signal)일 수 있다. 제2 논리회로(223)는 낸드 게이트(NAND gate)일 수 있지만, 이에 대해서는 한정하지 않는다.

도 4e에 도시한 바와 같이, 제2 논리회로(223)는 개시신호(GST)와 제2 구동 클럭신호(Off_CLK)를 낸드 게이트 연산하여 개시신호(GST)와 제2 구동 클럭신호(Off_CLK)가 동시에 하이 레벨을 갖는 구간, 즉 개시신호(GST)의 제2 펄스(P2_GST)와 제2 구동 클럭신호(Off_CLK)의 펄스(P_Off)가 동시에 하이 레벨을 갖는 구간 동안 로우 레벨을 갖는 출력신호(EO)를 생성할 수 있다.

선택회로(240)는 제2 논리회로(223)와 연결되어, 제2 논리회로(223)로부터 출력된 인에이블 신호(EO)를 입력받을 수 있다. 선택회로(240)는 상기 인에이블 신호(EO)에 따라 제1 및 제2 출력단으로 출력되는 제1 및 제2 선택신호(Sel-a, Sel-b)의 레벨을 변경시켜줄 수 있다.

예컨대, 도 4f 및 도 4g에 도시한 바와 같이, 현재 프레임(Fn) 동안 제1 인에이블 신호(EO1)가 선택회로(240)에 입력되면, 선택회로(240)의 제1 출력단으로 로우 레벨의 제1 선택신호(Sel-a)가 출력되고 선택회로(240)의 제2 출력단으로 하이 레벨의 제2 선택신호(Sel-b)가 출력될 수 있다. 다음 프레임(Fn+1) 동안 제2 인에이블 신호(EO2)가 선택회로(240)에 입력되면, 선택회로(240)의 제1 출력단으로 하이 레벨의 제1 선택신호(Sel-a)가 출력되고 선택회로(240)의 제2 출력단으로 로우 레벨의 제2 선택신호(Sel-b)가 출력될 수 있다. 이와 같이, 인에이블 신호(EO1, EO2 등)가 입력될 때마다, 제1 및 제2 선택신호(Sel-a, Sel-b)는 로우 레벨에서 하이 레벨로 또는 하이 레벨에서 로우 레벨로 변경될 수 있다. 이때, 제1 및 제2 선택신호(Sel-a, Sel-b)는 서로 반대 위상의 레벨을 가질 수 있다. 즉, 제1 선택신호(Sel-a)가 로우 레벨을 가지면, 제2 선택신호(Sel-b)는 하이 레벨을 가질 수 있다.

제3 논리회로(225)는 제2 논리회로(223)로부터 출력되는 출력신호(EO)와 선택회로(240)의 제1 출력단으로 출력되는 제1 선택신호(Sel-a)를 입력받을 수 있다. 제3 논리회로(225)는 상기 출력신호(EO)와 제1 선택신호(Sel-a)를 바탕으로 홀수 전원전압(ODD)을 생성할 수 있다.

도 4h에 도시한 바와 같이, 제3 논리회로(225)는 상기 출력신호(EO)와 상기 제1 선택신호(Sel-a)를 앤드 게이트 연산할 수 있다.

예컨대, 제1 선택신호(Sel-a)가 로우 레벨인 경우 제3 논리회로(225)는 상기 출력신호(EO)의 레벨에 관계없이 로우 레벨의 홀수 전원전압(ODD)을 생성할 수 있다.

예컨대, 제1 선택신호(Sel-a)가 하이 레벨인 경우 상기 출력신호(EO)가 하이 레벨이 되는 구간에서 제3 논리회로(225)는 하이 레벨의 홀수 전원전압(ODD)을 생성할 수 있다. 도 4e에 도시한 바와 같이, 상술한 바와 같이, 로우 레벨의 제1 및 제2 출력신호(EO1, EO2)을 제외한 나머지 구간 동안 하이 레벨로 유지될 수 있다. 따라서, 제1 선택신호(Sel-a)가 하이 레벨인 경우 제1 및 제2 출력신호(EO1 EO2) 사이의 하이 레벨 구간 동안, 제3 논리회로(225)는 하이 레벨의 홀수 전원전압(ODD)을 생성할 수 있다.

제4 논리회로(227)는 제2 논리회로(223)로부터 출력되는 출력신호(EO)와 선택회로(240)의 제2 출력단으로 출력되는 제2 선택신호(Sel-b)를 입력받을 수 있다. 제4 논리회로(227)는 상기 출력신호(EO)와 제2 선택신호(Sel-b)를 바탕으로 도 4i에 도시한 바와 같이 짝수 전원전압(EVEN)을 생성할 수 있다.

도 4i에 도시한 바와 같이, 제4 논리회로(227)는 상기 출력신호(EO)와 상기 제2 선택신호(Sel-b)를 앤드 게이트 연산할 수 있다.

예컨대, 제2 선택신호(Sel-b)가 로우 레벨인 경우 제4 논리회로(227)는 상기 출력신호(EO)의 레벨에 관계없이 로우 레벨의 짝수 전원전압(EVEN)을 생성할 수 있다.

예컨대, 제2 선택신호(Sel-b)가 하이 레벨인 경우 상기 출력신호(EO)가 하이 레벨이 되는 구간에서 제3 논리회로(225)는 하이 레벨의 홀수 전원전압(ODD)을 생성할 수 있다. 즉, 제2 선택신호(Sel-b)가 하이 레벨인 경우 도4e에 도시된 제1 및 제2 출력신호(EO1 EO2) 사이의 하이 레벨 구간 동안, 제4 논리회로(227)는 하이 레벨의 홀수 전원전압(ODD)을 생성할 수 있다.

정리하면, 제3 논리회로(225)는 도 4e에 도시된 제1 및 제2 출력신호(EO1 EO2) 사이의 하이 레벨 구간 동안 하이 레벨의 홀수 전원전압(ODD)을 생성하며, 제4 논리회로(227) 또한 도 4e에 도시된 제1 및 제2 출력신호(EO1, EO2) 사이의 하이 레벨 구간 동안 하이 레벨의 짝수 전원전압(EVEN)을 생성할 수 있다.

제3 및 제4 논리회로(225, 227) 각각은 앤드 게이트(AND gate)일 수 있지만, 이에 대해서는 한정하지 않는다.

제1 논리회로(221)로부터 출력되는 개시전압(VST), 클럭 변조부(230)로부터 출력되는 제1 내지 제4 게이트 클럭신호(GCLK1 내지 GCLK4), 제3 논리회로(225)로부터 출력되는 홀수 전원전압(ODD) 그리고 제4 논리회로(227)로부터 출력되는 짝수 전원전압(EVEN)의 전압 스윙 범위는 제1 게이트 제어신호(GST, On_CLK, OFF_CLK)의 전압 스윙 범위보다 크도록 하기 위해 레벨 조정부(미도시)에 의해 조정될 수도 있다.

이상에서 설명한 바와 같이, 본 발명은 홀수 전원전압(ODD)과 짝수 전원전압(EVEN)을 생성하는데 요구되는 인네이블 신호(EO)가 레벨 쉬프터(220)에 입력될 필요가 없으므로, 인네이블 신호(EO)를 공급하기 위한 신호 라인이 필요없다. 이에 따라, 레벨 쉬프터(220)에 연결되는 입력 신호 라인의 개수를 줄여 비용을 절감하고 입력 신호 라인의 개수가 줄어듦으로써 신호 라인 간의 간격이 더 넓어지게 되어 신호 라인 간에 전기적인 간섭의 발생을 최소화하여 레벨 쉬프터(220)로 입력되는 제1 게이트 제어신호(GST, On_CLK, Off_CLK)의 왜곡을 방지할 수 있다.

상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

100: 표시패널
200: 인쇄회로기판
210: 타이밍 제어부
220: 레벨 쉬프터
221, 223, 225, 227: 논리회로
230: 클럭 변조부
240: 선택회로
300: 게이트 구동회로
400: 칩온필름
410: 데이터 구동회로

Claims

다수의 게이트 라인들과 다수의 데이터 라인들의 교차에 의해 정의되는 다수의 화소들을 포함하는 표시패널;
개시 신호, 제1 구동 클럭신호 및 제2 구동 클럭신호를 바탕으로 개시 전압, 제1 내지 제4 게이트 클럭신호, 제1 전원전압 및 제2 전원전압을 생성하는 레벨 쉬프터;
상기 개시 전압에 응답하여 상기 제1 내지 제4 클럭신호 중 어느 하나의 클럭신호를 해당 게이트라인으로 공급하는 다수의 쉬프트 레지스터를 포함하고,
상기 제1 및 제2 전원전압은 상기 개시 신호와 상기 제2 구동 클럭신호를 이용하여 생성되는 표시장치.
제1항에 있어서,
상기 개시 신호는 제1 및 제2 펄스를 가지며,
상기 제2 구동 클럭신호는 상기 제2 펄스와 중첩되는 펄스를 가지며,
상기 개시 신호의 제2 펄스와 상기 제2 구동 클럭신호의 펄스는 프레임에 포함되는 수직 블랭크 구간에 생성되는 표시장치.
제2항에 있어서,
상기 레벨 쉬프터는,
상기 개시 신호의 제2 펄스와 상기 구동 클럭신호의 펄스를 바탕으로 로우 레벨의 출력신호를 생성하는 제1 논리회로;
상기 제1 논리회로로부터 출력되는 출력신호를 인에이블 신호로 이용하여 서로 위상이 반전되는 제1 및 제2 선택신호를 출력하는 선택회로;
상기 제1 논리회로로부터 출력되는 출력신호와 상기 선택회로로부터 출력되는 제1 및 제2 선택신호 중 어느 하나의 선택신호를 바탕으로 상기 제1 전원전압을 생성하는 제2 논리회로; 및
상기 제1 논리회로로부터 출력되는 출력신호와 상기 선택회로로부터 출력되는 제1 및 제2 선택신호 중 다른 하나의 선택신호를 바탕으로 상기 제2 전원전압을 생성하는 제3 논리회로를 포함하는 표시장치.
제3항에 있어서,
상기 제1 논리회로는 낸드 게이트인 표시장치.
제3항에 있어서,
상기 제2 및 3 논리회로 각각은 앤드 게이트인 표시장치.
제3항에 있어서,
상기 제1 논리회로로부터 출력되는 출력신호는 매 프레임의 수직 블랭크 기간마다 생성되고,
상기 매 프레임의 수직 블랭크 기간마다 생성되는 상기 출력신호에 따라 제1 및 제2 전원전압은 위상 반전되는 표시장치.