JP2009168867A

JP2009168867A - 表示装置

Info

Publication number: JP2009168867A
Application number: JP2008003849A
Authority: JP
Inventors: Hiroshi Kurihara; 博司栗原; Tatsuo Makishima; 達男牧島
Original assignee: Hitachi Displays Ltd
Current assignee: Japan Display Inc
Priority date: 2008-01-11
Filing date: 2008-01-11
Publication date: 2009-07-30
Also published as: US8085231B2; US20090179922A1

Abstract

【課題】駆動回路と表示制御回路とを表示パネルを構成する基板上に実装する表示装置において、表示パネルを構成する基板で信号配線を交差させることなく配線する。
【解決手段】複数の駆動回路および表示制御回路は、第１の基板の一方の長辺の周辺部に実装され、第１の基板の一方の長辺には回路基板が接続され、各駆動回路は、第１の基板と対向する面に、電源電圧が入力される電源電圧入力端子群と、階調基準電圧が入力される階調基準電圧入力端子群と、階調基準電圧を出力する階調基準電圧出力端子群とを有し、電源電圧入力端子群、階調基準電圧入力端子群、および階調基準電圧出力端子群は、各駆動回路の回路基板側の長辺に沿って配置され、電源電圧入力端子群は、階調基準電圧入力端子群と階調基準電圧出力端子群との間に配置され、電源電圧入力端子群の表示制御回路側には、階調基準電圧入力端子群が、電源電圧入力端子群の表示制御回路と反対側には、階調基準電圧出力端子群が配置される。
【選択図】図２

Description

本発明は、表示装置に係り、特に、駆動回路間でデジタル信号を転送する方式の表示装置に適用して有効な技術に関する。

アクティブ素子として薄膜トランジスタを使用するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示モジュールにおいて、例えば、下記特許文献１に記載されているように、カスケード接続された駆動回路（ドレインドライバ、あるいゲートドライバ）の先頭の駆動回路にのみ、デジタル信号（例えば、表示データ、あるいはクロック）を入力し、他の駆動回路には、駆動回路内を通して、デジタル信号を順次転送する方式（以下、デジタル信号順次転送方式と称する。）のものが知られている。
下記特許文献１に記載されている液晶表示装置では、駆動回路（ドレインドライバ、又はゲートドライバ）を構成する半導体チップ（ＩＣ）は、液晶表示パネルを構成する基板（例えば、ガラス基板）上に直接実装されている。また、各ドレインドライバの電源電圧は、液晶表示パネルに接続されたフレキシブル配線基板を介して電源回路から供給される。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００１−３０６０４０号公報

前述の特許文献１に記載されている液晶表示装置では、表示制御回路（タイミングコントローラ）は、液晶表示パネルを構成する基板上に実装されていない。しかしながら、表示制御回路（タイミングコントローラ）も、液晶表示パネルを構成する基板上に実装することが想定される。
そして、表示制御回路（タイミングコントローラ）を液晶表示パネルを構成する基板上に実装し、電源電圧および階調基準電圧を、液晶表示パネルを構成する基板外から供給する場合、表示制御回路（タイミングコントローラ）からドレインドライバへ供給する信号（表示データ、制御信号）の配線と、外部から供給される電源電圧および階調基準電圧の配線とを交差することなく配線する必要がある。
しかしながら、前述の特許文献１には、ドレインドライバの端子（バンプ電極）配置については何ら考慮されていない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、駆動回路と表示制御回路とを表示パネルを構成する基板上に実装する表示装置において、表示パネルを構成する基板で信号配線を交差させることなく、配線することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルと、各画素に映像電圧を供給する複数の駆動回路と、前記複数の駆動回路を制御駆動する表示制御回路とを備える表示装置であって、前記表示パネルは、少なくとも第１の基板を有し、前記複数の駆動回路および前記表示制御回路は、前記第１の基板の一方の長辺の周辺部に実装され、前記第１の基板の一方の長辺には、回路基板が接続され、前記各駆動回路は、前記第１の基板と対向する面に、電源電圧が入力される電源電圧入力端子群と、階調基準電圧が入力される階調基準電圧入力端子群と、前記階調基準電圧を出力する階調基準電圧出力端子群とを有し、前記電源電圧入力端子群、前記階調基準電圧入力端子群、および前記階調基準電圧出力端子群は、前記各駆動回路の前記回路基板側の長辺に沿って配置され、前記電源電圧入力端子群は、前記階調基準電圧入力端子群と前記階調基準電圧出力端子群との間に配置され、前記電源電圧入力端子群の前記表示制御回路側には、前記階調基準電圧入力端子群が配置され、前記電源電圧入力端子群の前記表示制御回路と反対側には、前記階調基準電圧出力端子群が配置され、前記各駆動回路の前記電源電圧入力端子群には、前記回路基板を介して電源電圧が入力され、先頭の前記駆動回路の前記階調基準電圧入力端子群には、前記回路基板を介して階調基準電圧が入力され、先頭以外の前記駆動回路には、前段の駆動回路の前記階調基準電圧出力端子群から出力される階調基準電圧が入力される。

（２）（１）において、前記電源電圧入力端子群は、前記各駆動回路の中央部に配置される。
（３）（１）または（２）において、前記各駆動回路は、前記第１の基板と対向する面に、表示データ入力端子群と表示データ出力端子群とを有し、前記各駆動回路の前記第１の基板と対向する面と反対側の面から見て時計回り方向を第１の方向、反時計回りを第２の方向とするとき、前記表示データ入力端子群は、前記第１の方向において前記階調基準電圧出力端子群よりも先に配置され、前記表示データ出力端子群は、前記第２の方向において前記階調基準電圧出力端子群よりも先に配置され、先頭の前記駆動回路の前記表示データ入力端子群には、前記表示制御回路から出力される表示データが入力され、先頭以外の前記駆動回路には、前段の駆動回路の前記表示データ出力端子群から出力される表示データが入力される。
（４）（３）において、前記各駆動回路は、前記第１の基板と対向する面に、制御信号入力端子群と制御信号出力端子群とを有し、前記制御信号入力端子群は、前記第１の方向において前記表示データ入力端子群よりも先に配置され、前記制御信号出力端子群は、前記第２の方向において前記表示データ出力端子群よりも先に配置され、先頭の前記駆動回路の前記制御信号入力端子群には、前記表示制御回路から出力される制御信号が入力され、先頭以外の前記駆動回路には、前段の駆動回路の前記制御信号出力端子群から出力される制御信号が入力される。

（５）（４）において、前記表示データ入力端子群は、前記各駆動回路の前記表示制御回路側の短辺に沿って配置され、前記表示データ出力端子群は、前記各駆動回路の前記表示制御回路と反対側の短辺に沿って配置され、前記制御信号入力端子群は、前記各駆動回路の前記回路基板と反対側で、前記表示制御回路側の長辺に沿って配置され、前記制御信号出力端子群は、前記各駆動回路の前記回路基板と反対側で、前記表示制御回路と反対側の長辺に沿って配置される。
（６）（１）ないし（５）の何れかにおいて、前記回路基板には、電源回路と、階調基準電圧生成回路が実装されている。
（７）（６）において、前記回路基板には、階調基準電圧データを格納する格納手段が実装されており、前記階調基準電圧生成回路は、レジスタを有し、前記表示制御回路は、前記格納手段に格納されている前記階調基準データを読み込み、前記階調基準電圧生成回路に出力し、前記階調基準電圧生成回路は、前記表示制御回路から入力された前記階調基準電圧データを前記レジスタに格納し、当該レジスタに格納した階調基準電圧データに基づき階調基準電圧を生成する。
（８）（１）ないし（７）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に挟持される液晶層とを有する液晶表示パネルである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、駆動回路と表示制御回路とを表示パネルを構成する基板上に実装する表示装置において、表示パネルを構成する基板で信号配線を交差させることなく、配線することが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示装置の基本構成を示すブロック図である。
液晶表示パネル１００は、画素電極、薄膜トランジスタ等が形成される第１の基板（例えば、ガラス板；ＴＦＴ基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（例えば、ガラス板；ＣＦ基板ともう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルは、液晶が一対の基板の間に挟持された構造となっている。なお、基板の材質は絶縁性の基板であればよく、ガラス基板に限られず、プラスチック基板などでもよい。
なお、本発明は液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、本実施例の液晶表示装置は、液晶表示パネルの裏側に配置されるバックライトを有するが、本発明はバックライトの内部構造とは関係がないので、バックライトの内部構造の詳細な説明は省略する。

各画素（サブピクセル）は、画素電極（ＰＩＸ）と薄膜トランジスタ（ＴＦＴ）を有し、複数の走査線（または、ゲート線）（ＧＬ）と映像線（または、ドレイン線、ソース線）（ＤＬ）との交差する部分に対応して設けられる。
また、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶層が挟持されるので、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶容量（ＣLC）が形成される。また、画素電極（ＰＩＸ）の電位を保持するために、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間に、各画素毎に保持容量（Ｃａｄｄ）が設けられる。
さらに、図１では、画素電極（ＰＩＸ）は、一個のみを図示しているが、この画素電極（ＰＩＸ）、薄膜トランジスタ（ＴＦＴ）はマトリクス状に複数配置される。また、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば、第２の基板（ＳＵＢ２）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＳＵＢ１）側に設けられる。
各サブピクセルの薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極（ＰＩＸ）に、ドレインが映像線（ＤＬ）に、ゲートが走査線（ＧＬ）に接続され、画素電極（ＰＩＸ）に映像電圧（階調電圧）を供給するためのスイッチとして機能する。
映像線（ＤＬ）はドレインドライバ１３０に接続され、ドレインドライバ１３０から映像電圧が供給される。また、走査線（ＧＬ）はゲートドライバ１４０に接続され、ゲートドライバ１４０から、選択走査電圧、あるいは非選択走査電圧が供給される。ここで、各ドレインドライバ１３０と、各ゲートドライバ１４０は、それぞれ１個の半導体チップ（ＩＣ）で構成される。
表示制御回路（タイミングコントローラ）１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００の第１の基板（ＳＵＢ１）の２辺の周辺部に、それぞれ実装される。
また、電源回路１２０と階調基準電圧生成回路（ＤＡＣ）は、液晶表示パネル１００の一方の長辺に接続されるフレキシブル配線基板（以下、単に、回路基板という）（ＦＰＣ）に実装される。

表示制御回路１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくる表示制御信号（ＳＣＬ）と表示デ−タ（ＤＡＴＡ）とに基づき、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
ここで、表示制御信号（ＳＣＬ）は、クロック信号（ＣＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）を含み、表示データ（ＤＡＴＡ）は、例えば、それぞれ６ビットのＲ・Ｇ・Ｂの表示データで構成される。
表示制御回路１１０から出力された表示データ・制御信号１３２は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
階調電圧生成回路（ＤＡＣ）から供給される階調基準電圧１３３は、回路基板（ＦＰＣ）を介して、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。また、各ドレインドライバ１３０の電源電圧は、回路基板（ＦＰＣ）上の電源ライン１３１を介して、電源回路１２０からそれぞれ供給される。
同様に、表示制御回路１１０から送出された制御信号１４１は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
また、各ゲートドライバ１４０の、ゲートオン電圧（Ｖｇｈ）などの電源電圧は、液晶表示パネル１００の第１の基板（ＳＵＢ１）上の電源配線１４２を介して、電源回路１２０からそれぞれ供給される。

［従来技術の問題点］
図６〜図８は、一般的な端子（バンプ電極）配置を有するドレインドライバ１３０を使用し、ドレインドライバ１３０と表示制御回路１１０とを第１の基板（ＳＵＢ１）上に実装した液晶表示装置の問題点を説明するための図である。
図６に示すドレインドライバ１３０の端子配置では、回路基板（ＦＰＣ）から供給される階調基準電圧（Ｖｒｅｆ）が、第２の基板（ＳＵＢ２）側の長辺に沿って形成された端子群に入力される。そのため、図６のＡの点線枠で示す箇所において、階調基準電圧（Ｖｒｅｆ）を回路基板（ＦＰＣ）から供給するための第１の基板（ＳＵＢ１）上の配線と、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）をドレインドライバ１３０に入力するための配線とが交差することになる。
なお、階調基準電圧（Ｖｒｅｆ）は、例えば、Ｖ０〜Ｖ１２の１３個の階調基準電圧で構成される。
図７に示すドレインドライバ１３０の端子配置では、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）が、液晶表示パネル１００側の長辺に沿って形成された端子群に入力される。そのため、図７のＢの点線枠で示す箇所において、電源電圧（Ｖｄｇｎ）と階調基準電圧（Ｖｒｅｆ）を回路基板（ＦＰＣ）から供給するための第１の基板（ＳＵＢ１）上の配線と、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）をドレインドライバ１３０に入力するための配線とが交差することになる。
なお、電源電圧（Ｖｄｇｎ）は、例えば、ドレインドライバ１３０の電源電圧（ＶＤＤ）と、接地電圧（ＧＮＤ）と、それ以外の電圧とを含んで構成される。
図８に示すドレインドライバ１３０の端子配置でも、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）が、液晶表示パネル１００側の長辺に沿って形成された端子群に入力される。そのため、図８のＣの点線枠で示す箇所において、電源電圧（Ｖｄｇｎ）と階調基準電圧（Ｖｒｅｆ）を回路基板（ＦＰＣ）から供給するための第１の基板（ＳＵＢ１）上の配線と、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）をドレインドライバ１３０に入力するための配線とが交差することになる。

図２は、本実施例の液晶表示装置のより具体的な構成の一例を説明するための図である。
本実施例では、回路基板（ＦＰＣ）から供給される電源電圧（Ｖｄｇｎ）は、ドレインドライバ１３０の回路基板側の辺に沿って形成された中央部の端子群に入力される。また、回路基板（ＦＰＣ）から供給される階調基準電圧（Ｖｒｅｆ）は、ドレインドライバ１３０の回路基板側の辺に沿って形成された端子群で、表示制御回路１１０側の端子群に入力され、ドレインドライバ１３０から出力される階調基準電圧（Ｖｒｅｆ）は、ドレインドライバ１３０の回路基板側の辺に沿って形成された端子群で、表示制御回路１１０と反対側の端子群から出力される。
そのため、図６〜図８で説明したような、電源電圧（Ｖｄｇｎ）あるいは階調基準電圧（Ｖｒｅｆ）を回路基板（ＦＰＣ）から供給するための第１の基板（ＳＵＢ１）上の配線と、表示制御回路１１０から出力される表示データ（ＤＡＴＡ）と制御信号（Ｄ−ＳＣＬ）をドレインドライバ１３０に入力するための配線とが交差することがなくなる。
なお、図２では、回路基板（ＦＰＣ）上に、電源回路１２０と階調基準電圧生成回路（ＤＡＣ）が実装されていない。そのため、電源電圧（Ｖｄｇｎ）あるいは階調基準電圧（Ｖｒｅｆ）は外部から入力されることになる。このように、本実施例において、電源回路１２０と階調基準電圧生成回路（ＤＡＣ）とは、必ずしも回路基板（ＦＰＣ）上に実装される必要ない。
なお、制御信号（Ｄ−ＳＣＬ）は、例えば、スタートパルス、交流化信号（Ｍ）、クロック（ＣＬ１、ＣＬ２）を含んで構成され、また、図２において、Ｇ−ＳＣＬは、ゲートドライバ１４０に入力する制御信号であり、制御信号（Ｇ−ＳＣＬ）は、例えば、フレーム開始信号（ＦＬＭ）、クロック（ＣＬ３）を含んで構成される。

以下、図４を用いて、本実施例のドレインドライバ１３０の端子（バンプ電極）配置について説明する。なお、図４は、ドレインドライバ１３０の第１の基板（ＳＵＢ１）と対向する面と反対側の面から見た図である。今、ドレインドライバ１３０の第１の基板（ＳＵＢ１）と対向する面と反対の面から見て、時計回りの方向を第１の方向（図４の矢印Ａに示す方向）、反時計回りを第２の方向（図４の矢印Ｂに示す方向）とするとき、ドレインドライバ１３０の回路基板側の長辺に沿って形成される端子の中央部に、電源電圧（Ｖｄｄ）の入力端子群（ＴＡ−ＶＩ）が配置され、電源電圧（Ｖｄｇｎ）の入力端子群（ＴＡ−ＶＩ）から第１の方向に、階調基準電圧（Ｖｒｅｆ）の入力端子群（ＴＡ−ＶｒｅＩ）、表示データ（ＤＡＴＡ）の入力端子群（ＴＡ−ＤＩ）、制御信号の入力端子群（ＴＡ−ＳＩ）が順番に配置される。
また、電源電圧（Ｖｄｇｎ）の入力端子群（ＴＡ−ＶＩ）から第２の方向に、階調基準電圧（Ｖｒｅｆ）の出力端子群（ＴＡ−ＶｒｅＯ）、表示データ（ＤＡＴＡ）の出力端子群（ＴＡ−ＤＯ）、制御信号の出力端子群（ＴＡ−ＳＯ）が順番に配置される。
即ち、電源電圧（Ｖｄｇｎ）の入力端子群（ＴＡ−ＶＩ）、階調基準電圧（Ｖｒｅｆ）の入力端子群（ＴＡ−ＶｒｅＩ）、および階調基準電圧（Ｖｒｅｆ）の出力端子群（ＴＡ−ＶｒｅＯ）は、ドレインドライバ１３０の回路基板側の長辺に沿って配置され、表示データ（ＤＡＴＡ）の入力端子群（ＴＡ−ＤＩ）は、ドレインドライバ１３０の表示制御回路側の短辺に沿って配置され、表示データ（ＤＡＴＡ）の出力端子群（ＴＡ−ＤＯ）は、ドレインドライバ１３０の表示制御回路１１０と反対側の短辺に沿って配置され、制御信号の入力端子群（ＴＡ−ＳＩ）は、ドレインドライバ１３０の回路基板（ＦＰＣ）と反対側で、表示制御回路側の長辺に沿って配置され、制御信号の出力端子群（ＴＡ−ＳＯ）は、ドレインドライバ１３０の回路基板（ＦＰＣ）と反対側で、表示制御回路１１０と反対側の長辺に沿って配置される。
なお、図４において、ＴＡ−Ｏは映像電圧出力端子群であり、映像電圧出力端子群（ＴＡ−Ｏ）の端子は、それぞれ対応する映像線（ＤＬ）に接続される。
これにより、表示制御回路１１０とドレインドライバ１３０を、第１の基板（ＳＵＢ１）上に実装し、各ドレインドライバ間でデータ転送を行うような液晶表示装置において、第１の基板（ＳＵＢ１）上で配線を交差させることなく、配線を行うことができるので、安価でコンパクトな液晶表示装置を実現することが可能となる。

図３は、本実施例のより具体的な構成の他の例を説明するための図である。
図３に示す例では、回路基板（ＦＰＣ）上に階調基準電圧生成回路（ＤＡＣ）とＥＥＰＲＯＭ（ＥＲＯＭ）とが実装される。さらに、階調基準電圧生成回路（ＤＡＣ）と、ＥＥＰＲＯＭ（ＥＲＯＭ）と、表示制御回路１１０とを、Ｉ２Ｃバスなどのシリアルバス（Ｓ−ＢＵＳ）で接続する。ここで、ＥＥＰＲＯＭ（ＥＲＯＭ）には、階調基準電圧データが保持される。
電源が投入されると、表示制御回路１１０は、ＥＥＰＲＯＭ（ＥＲＯＭ）の階調基準データを読み込み、当該読み込んだ階調基準電圧データを、階調基準電圧生成回路（ＤＡＣ）内のレジスタ６６に書き込む。
階調基準電圧生成回路（ＤＡＣ）は、レジスタ６６に書き込まれた階調基準電圧データに対応した階調基準電圧（Ｖｒｅｆ）を各ドレインドライバ１３０に供給する。
図３に示す例では、例えば、液晶表示パネルの階調−輝度特性に合わせて、最適な階調基準電圧を生成することが可能となる。

図５は、図３に示す階調基準電圧生成回路（ＤＡＣ）の一例を示す図である。
図５に示す階調基準電圧生成回路（ＤＡＣ）は、ＶＲｉｎの電圧と接地電圧（ＧＮＤ）との間に接続される抵抗分圧回路で構成した例を示す図である。
Ｖ１〜Ｖ１２の階調基準電圧は、分圧抵抗の比により設定され、抵抗分圧回路の出力は、バッファ回路６３により、電流増幅されてドレインドライバ１３０の階調電圧生成回路に出力される。
ここで、図５では、分圧抵抗を、ＲＢｎ−１、ＲＢｎ−２、ＲＢｎ−３の３つの抵抗で構成し、その中の一つを選択回路６５で選択する。そして、表示制御回路１１０からレジスタ６６に格納された階調基準電圧データに基づき、選択回路６５を制御し、選択回路６５で選択する抵抗を切り替えることにより、各ドレインドライバ１３０に出力する階調基準電圧（Ｖｒｅｆ）の電圧値を変更する。
一般に、階調基準電圧生成回路（ＤＡＣ）と、ＥＥＰＲＯＭ（ＥＲＯＭ）は、表示制御回路１１０やドレインドライバ１３０に比べると、小さな半導体チップ（ＩＣ）で構成され、かつ安価なパッケージ品が主流なので、これらは第１の基板（ＳＵＢ１）上に実装するよりも回路基板（ＦＰＣ）上に実装したほうが、低コストで実現することが可能である。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬなどの大型高精細パネルを備える表示装置全てに適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示装置の基本構成を示すブロック図である。本発明の実施例の液晶表示装置のより具体的な構成の一例を説明するための図である。本発明の実施例の液晶表示装置のより具体的な構成の他の例を説明するための図である。本発明の実施例のドレインドライバの端子（バンプ電極）配置を説明するための図である。図３に示す階調基準電圧生成回路の一例を示す図である。一般的な端子配置を有するドレインドライバを使用し、ドレインドライバと表示制御回路とを第１の基板上に実装した液晶表示装置の問題点を説明するための図である。一般的な端子配置を有するドレインドライバを使用し、ドレインドライバと表示制御回路とを第１の基板上に実装した液晶表示装置の問題点を説明するための図である。一般的な端子配置を有するドレインドライバを使用し、ドレインドライバと表示制御回路とを第１の基板上に実装した液晶表示装置の問題点を説明するための図である。

符号の説明

６３バッファ回路
６５選択回路（スイッチ回路）
６６レジスタ
１００液晶表示パネル
１１０表示制御回路（タイミングコントローラ）
１２０電源回路
１３０ドレインドライバ
１３１電源ライン
１３２表示データ・制御信号
１３３階調基準電圧
１４０ゲートドライバ
１４１制御信号
１４２電源配線
ＦＰＣフレキシブル配線基板
ＳＵＢ１第１の基板
ＳＵＢ１第２の基板
ＰＩＸ画素電極
ＴＦＴ薄膜トランジスタ
ＧＬ走査線（またはゲート線）
ＤＬ映像線（またはドレイン線、ソース線）
ＣLC 液晶容量
Ｃａｄｄ保持容量
ＣＴ対向電極
ＤＡＣ階調基準電圧生成回路
Ｓ−ＢＵＳシリアルバス
ＥＲＯＭＥＥＰＲＯＭ

Claims

複数の画素を有する表示パネルと、
各画素に映像電圧を供給する複数の駆動回路と、
前記複数の駆動回路を制御駆動する表示制御回路とを備える表示装置であって、
前記表示パネルは、少なくとも第１の基板を有し、
前記複数の駆動回路および前記表示制御回路は、前記第１の基板の一方の長辺の周辺部に実装され、
前記第１の基板の一方の長辺には、回路基板が接続され、
前記各駆動回路は、前記第１の基板と対向する面に、電源電圧が入力される電源電圧入力端子群と、階調基準電圧が入力される階調基準電圧入力端子群と、前記階調基準電圧を出力する階調基準電圧出力端子群とを有し、
前記電源電圧入力端子群、前記階調基準電圧入力端子群、および前記階調基準電圧出力端子群は、前記各駆動回路の前記回路基板側の長辺に沿って配置され、
前記電源電圧入力端子群は、前記階調基準電圧入力端子群と前記階調基準電圧出力端子群との間に配置され、
前記電源電圧入力端子群の前記表示制御回路側には、前記階調基準電圧入力端子群が配置され、
前記電源電圧入力端子群の前記表示制御回路と反対側には、前記階調基準電圧出力端子群が配置され、
前記各駆動回路の前記電源電圧入力端子群には、前記回路基板を介して電源電圧が入力され、
先頭の前記駆動回路の前記階調基準電圧入力端子群には、前記回路基板を介して階調基準電圧が入力され、
先頭以外の前記駆動回路には、前段の駆動回路の前記階調基準電圧出力端子群から出力される階調基準電圧が入力されることを特徴とする表示装置。
前記電源電圧入力端子群は、前記各駆動回路の中央部に配置されることを特徴とする請求項１に記載の表示装置。
前記各駆動回路は、前記第１の基板と対向する面に、表示データ入力端子群と表示データ出力端子群とを有し、
前記各駆動回路の前記第１の基板と対向する面と反対側の面から見て時計回り方向を第１の方向、反時計回りを第２の方向とするとき、前記表示データ入力端子群は、前記第１の方向において前記階調基準電圧出力端子群よりも先に配置され、
前記表示データ出力端子群は、前記第２の方向において前記階調基準電圧出力端子群よりも先に配置され、
先頭の前記駆動回路の前記表示データ入力端子群には、前記表示制御回路から出力される表示データが入力され、
先頭以外の前記駆動回路には、前段の駆動回路の前記表示データ出力端子群から出力される表示データが入力されることを特徴とする請求項１または請求項２に記載の表示装置。
前記各駆動回路は、前記第１の基板と対向する面に、制御信号入力端子群と制御信号出力端子群とを有し、
前記制御信号入力端子群は、前記第１の方向において前記表示データ入力端子群よりも先に配置され、
前記制御信号出力端子群は、前記第２の方向において前記表示データ出力端子群よりも先に配置され、
先頭の前記駆動回路の前記制御信号入力端子群には、前記表示制御回路から出力される制御信号が入力され、
先頭以外の前記駆動回路には、前段の駆動回路の前記制御信号出力端子群から出力される制御信号が入力されることを特徴とする請求項３に記載の表示装置。
前記表示データ入力端子群は、前記各駆動回路の前記表示制御回路側の短辺に沿って配置され、
前記表示データ出力端子群は、前記各駆動回路の前記表示制御回路と反対側の短辺に沿って配置され、
前記制御信号入力端子群は、前記各駆動回路の前記回路基板と反対側で、前記表示制御回路側の長辺に沿って配置され、
前記制御信号出力端子群は、前記各駆動回路の前記回路基板と反対側で、前記表示制御回路と反対側の長辺に沿って配置されることを特徴とする請求項４に記載の表示装置。
前記回路基板には、電源回路と、階調基準電圧生成回路が実装されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
前記回路基板には、階調基準電圧データを格納する格納手段が実装されており、
前記階調基準電圧生成回路は、レジスタを有し、
前記表示制御回路は、前記格納手段に格納されている前記階調基準データを読み込み、前記階調基準電圧生成回路に出力し、
前記階調基準電圧生成回路は、前記表示制御回路から入力された前記階調基準電圧データを前記レジスタに格納し、当該レジスタに格納した階調基準電圧データに基づき階調基準電圧を生成することを特徴とする請求項６に記載の表示装置。
前記表示装置は、液晶表示装置であり、
前記表示パネルは、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に挟持される液晶層とを有する液晶表示パネルであることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。