JP2001331150A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶駆動回路に入力されるクロック信号のデ
ューティー比の変動を補償し、映像信号の取り込みが正
常に行えるようにして、表示品質を向上させることが可
能な液晶表示装置を提供する。 【解決手段】 液晶表示素子と、液晶駆動回路とを備え
る液晶表示装置であって、液晶駆動回路は、内部クロッ
ク信号の第１レベルから第２レベルへの切り替わり、あ
るいは、第２レベルから第１レベルへの切り替わりのタ
イミングで、液晶駆動回路に入力された映像信号をバス
に取り込み、バスに取り込まれた映像信号から液晶表示
素子を駆動する電圧を選択し、内部クロック信号は、ク
ロック補償回路により、液晶駆動回路に入力される外部
クロック信号の第１レベル期間と第２レベル期間とをそ
れぞれ所定の値に揃えたクロック信号である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、駆動回路（ドレインドライバ）間でディジ
タル信号を転送する方式の液晶表示装置の駆動回路に適
用して有効な技術に関する。

【０００２】

【従来の技術】ＳＴＮ（Super Twisted Nematic）方
式、あるいはＴＦＴ（Thin Film Transister）の液晶表
示モジュールは、ノート型パソコン等の表示装置として
広く使用されている。これらの液晶表示装置は、液晶表
示パネルと、液晶表示パネルを駆動する駆動回路を備え
ている。そして、このような液晶表示装置において、例
えば、特開平６−１３７２４号公報に記載されているよ
うに、カスケード接続された駆動回路の先頭の駆動回路
にのみ、ディジタル信号（例えば、表示データ、あるい
はクロック信号）を入力し、他の駆動回路には、駆動回
路内を通して、ディジタル信号を順次転送する方式（以
下、ディジタル信号順次転送方式と称する。）のものが
知られている。前記公報（特開平６−１３７２４号）に
記載されている液晶表示装置では、駆動回路を構成する
半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラ
ス基板に直接実装されているが、例えば、特開平６−３
６８４号公報に記載されているように、この駆動回路を
構成する半導体集積回路装置（ＩＣ）をテープキャリア
パッケージに搭載し、前述したディジタル信号順次転送
方式を採用した液晶表示装置も知られている。また、デ
ィジタル信号順次転送方式の駆動回路において、信号の
デューティ比変動をキャンセルするために、信号の極性
を反転して次段の駆動回路に転送する公知文献には、
「シャープ技報，第７４号（１９９９年８月），第３１
〜３４頁」があるが、いずれの公知技術も、クロック信
号の立ち上がりタイミングと、立ち下がりタイミングを
揃えるクロック補償回路に関する記載は全くない。

【０００３】

【課題を解決するための手段】図３２（ａ）に示すよう
に、表示データを、表示データ取込用のクロック信号の
立ち上がり時点と立ち下がり時点で取り込む、デュアル
エッジ取り込み方式の場合には、セットアップ期間、お
よびホールド期間に余裕を持たせるために、表示データ
の切り替わり時点の中間時点に、クロック信号の立ち上
がり時点および立ち下がり時点が位置している必要があ
る。しかしながら、前述したようなディジタル信号順次
転送方式を採用する液晶表示装置では、タイミングコン
トローラ（または表示制御装置）から送出された表示デ
ータとクロック信号とは、各駆動回路内の信号線、およ
び各駆動回路間の伝送線路（ガラス基板上の伝送線路ま
たはテープキャリアパッケージ上の伝送線路）を伝搬す
ることになる。即ち、タイミングコントローラから送出
された表示データとクロック信号とは、各ドレインドラ
イバ間で受け渡されていくことになる。

【０００４】そのため、各ドレインドライバ内部の特
性、例えば、ＣＭＯＳインバータ回路における各ＭＯＳ
トランジスタのしきい値（Ｖth）の変動等や、伝送線路
上の何らかの要因により、クロック信号のデューティー
比（即ち、パルス信号の周期に対するＨｉｇｈレベル期
間の比）が変動し、かつ、複数回の受け渡しにより、デ
ューティー比の変動が累積されている恐れがある。そし
て、クロック信号のデューティー比の変動が大きくな
り、表示データとの位相差が大きくなると、図３２
（ｂ）に示すように、クロック信号で表示データを取り
込む際のセットアップ期間、あるいはホールド期間が減
少し、最悪の場合、各駆動回路で表示データを取り込む
ことができなくなる恐れがあり、液晶表示パネルに誤表
示が生じ、表示品質を著しく損なうことになる。前述し
たような問題点は、クロック信号の両エッジで、表示デ
ータを取り込む方式の場合においてより顕著となるが、
クロック信号の片方のエッジで、表示データを取り込む
方式でも例外ではない。

【０００５】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、液晶駆動回路に入力されるクロック信
号のデューティー比の変動を補償することが可能となる
技術を提供することにある。また、本発明の他の目的
は、液晶表示装置において、映像信号の取り込みが正常
に行えるようにして、液晶表示素子の表示品質を向上さ
せることが可能となる技術を提供することにある。本発
明の前記ならびにその他の目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかにする。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、液晶表示素子と、
液晶駆動回路とを備える液晶表示装置であって、前記液
晶駆動回路は、内部クロック信号の第１レベルから第２
レベルへの切り替わり、あるいは、第２レベルから第１
レベルへの切り替わりのタイミングで、前記液晶駆動回
路に入力された映像信号をバスに取り込み、前記バスに
取り込まれた映像信号から前記液晶表示素子を駆動する
電圧を選択し、前記内部クロック信号は、クロック補償
回路により、前記液晶駆動回路に入力される外部クロッ
ク信号の第１レベル期間と第２レベル期間とをそれぞれ
所定の値に揃えたクロック信号であることを特徴とす
る。

【０００７】また、本発明は、液晶表示素子と、液晶駆
動回路とを備える液晶表示装置であって、前記液晶駆動
回路は、内部クロック信号の切り替わりのタイミング
で、前記液晶駆動回路に入力された映像信号をバスに取
り込み、前記バスに取り込まれた映像信号から前記液晶
表示素子を駆動する電圧を選択し、前記内部クロック信
号は、前記液晶駆動回路に入力される外部クロック信号
に基づき、フェーズロックドループ回路、あるいは、デ
ィレイロックドループ回路を用いて生成されたクロック
信号であることを特徴とする。

【０００８】また、本発明は、液晶表示素子と、液晶駆
動回路とを備える液晶表示装置であって、前記液晶駆動
回路は、内部クロック信号の第１レベルから第２レベル
への切り替わりと、第２レベルから第１レベルへの切り
替わりのタイミングで、前記液晶駆動回路に入力された
映像信号を内部回路に取り込み、前記内部回路に取り込
まれた映像信号から前記液晶表示素子を駆動する電圧を
選択し、前記内部クロック信号は、クロック補償回路に
より、前記液晶駆動回路に入力される外部クロック信号
の第１レベル期間と第２レベル期間とをそれぞれ所定の
値に揃えたクロック信号であることを特徴とする。

【０００９】また、本発明は、液晶表示素子と、液晶駆
動回路とを備える液晶表示装置であって、前記液晶駆動
回路は、内部クロック信号の第１レベルから第２レベル
への切り替わりと、第２レベルから第１レベルへの切り
替わりのタイミングで、前記液晶駆動回路に入力された
映像信号を２系統のバスに取り込み、前記２系統のバス
に取り込まれた映像信号から前記液晶表示素子を駆動す
る電圧を選択し、前記内部クロック信号は、クロック補
償回路により、前記液晶駆動回路に入力される外部クロ
ック信号の第１レベル期間と第２レベル期間とをそれぞ
れ所定の値に揃えたクロック信号であることを特徴とす
る。

【００１０】また、本発明は、液晶表示素子と、液晶駆
動回路とを備える液晶表示装置であって、前記液晶駆動
回路は、内部クロック信号の第１レベルから第２レベル
への切り替わりと、第２レベルから第１レベルへの切り
替わりのタイミングで、前記液晶駆動回路に入力された
映像信号を２系統のバスに取り込み、前記２系統のバス
に取り込まれた映像信号から前記液晶表示素子を駆動す
る電圧を選択し、前記内部クロック信号は、前記液晶駆
動回路に入力される外部クロック信号に基づき、フェー
ズロックドループ回路、あるいは、ディレイロックドル
ープ回路を用いて生成されたクロック信号であることを
特徴とする。

【００１１】また、本発明は、液晶表示素子と、第１の
液晶駆動回路と第２の液晶駆動回路とを備える液晶表示
装置であって、前記第１および第２液晶駆動回路は、内
部クロック信号の第１レベル、あるいは第２レベルへの
切り替わりのタイミングで、前記液晶駆動回路に入力さ
れた映像信号をバスに取り込み、前記バスに取り込まれ
た映像信号から前記液晶表示素子を駆動する電圧を選択
し、前記第１の液晶駆動回路は、前記入力された映像信
号と、前記内部クロック信号とを、前記第２の液晶駆動
回路に出力する出力回路を有し、前記内部クロック信号
は、クロック補償回路により、前記液晶駆動回路に入力
される外部クロック信号の第１レベル期間と第２レベル
期間とをそれぞれ所定の値に揃えたクロック信号である
ことを特徴とする。

【００１２】また、本発明は、液晶表示素子と、第１の
液晶駆動回路と第２の液晶駆動回路とを備える液晶表示
装置であって、前記第１および第２液晶駆動回路は、前
記液晶駆動回路に入力される外部クロック信号の第１レ
ベル、あるいは第２レベルへの切り替わりのタイミング
で、前記液晶駆動回路に入力された映像信号をバスに取
り込み、前記バスに取り込まれた映像信号から前記液晶
表示素子を駆動する電圧を選択し、前記第１の液晶駆動
回路は、前記入力された映像信号と、内部クロック信号
とを、前記第２の液晶駆動回路に出力する出力回路を有
し、前記内部クロック信号は、クロック補償回路によ
り、前記液晶駆動回路に入力される外部クロック信号の
第１レベル期間と第２レベル期間とをそれぞれ所定の値
に揃えたクロック信号であることを特徴とする。本発明
の好ましい実施の形態では、前記クロック補償回路が、
フェーズロックドループ回路、あるいは、ディレイロッ
クドループ回路を有することを特徴とする。

【００１３】また、本発明は、液晶表示素子と、第１の
液晶駆動回路と第２の液晶駆動回路とを備える液晶表示
装置であって、前記第１の液晶駆動回路および第２の液
晶駆動回路は、内部クロック信号の第１レベルから第２
レベルへの切り替わりと、第２レベルから第１レベルへ
の切り替わりのタイミングで、前記各液晶駆動回路に入
力された映像信号を、２系統のバスに取り込み、前記２
系統のバスに取り込まれた映像信号から前記液晶表示素
子を駆動する電圧を選択し、前記第１の液晶駆動回路お
よび第２の液晶駆動回路は、前記各液晶駆動回路に外部
から入力されるクロック信号を、縦続接続されたインバ
ータ回路を通して次段の液晶駆動回路に出力し、前記イ
ンバータの数は、クロック信号入力端子からクロック信
号出力端子までの伝送経路中で、回路素子によるクロッ
ク信号の論理反転回数が奇数回になるように設定されて
いることを特徴とする。本発明の好ましい実施の形態で
は、前記第１の液晶駆動回路のクロック信号の出力回路
と、映像信号の出力回路とが、異なる系統の電源から電
力が供給されることを特徴とする。

【００１４】また、本発明は、液晶表示素子と、第１の
液晶駆動回路と第２の液晶駆動回路とを備える液晶表示
装置であって、前記第１の液晶駆動回路および第２の液
晶駆動回路は、内部クロック信号の第１レベルから第２
レベルへの切り替わり、あるいは第２レベルから第１レ
ベルへの切り替わりの少なくとも一方のタイミングで、
前記各液晶駆動回路に入力された映像信号をバスに取り
込み、前記バスに取り込まれた映像信号から前記液晶表
示素子を駆動する電圧を選択し、前記第１の液晶駆動回
路および第２の液晶駆動回路は、前記各液晶駆動回路に
入力される第１のクロック信号を取り込む第１のクロッ
ク信号系統と、前記第１のクロック信号を反転した第２
のクロック信号を取り込む第２のクロック信号系統とを
有し、前記第１の液晶駆動回路は、前記第１のクロック
信号を反転したクロック信号を、前記第２の液晶駆動回
路の第２のクロック信号系統に供給することを特徴とす
る。本発明の好ましい実施の形態では、前記第１の液晶
駆動回路が、前記第２のクロック信号を反転したクロッ
ク信号を、前記第１のクロック信号系統に供給すること
を特徴とする。

【００１５】前記手段によれば、各液晶駆動回路におい
て、クロック補償回路により、前記液晶駆動回路に入力
される外部クロック信号の第１レベル期間と第２レベル
期間とをそれぞれ所定の値に揃えた内部クロック信号を
生成するようにしたので、外部から入力されるクロック
信号のデューティー比の変動を補償することが可能とな
る。これにより、各液晶駆動回路で正確に表示データを
取り込むことが可能となるので、液晶表示素子の表示品
質を向上させることが可能となる。ここで、前述のクロ
ック補償回路は、フェーズロックドループ回路、あるい
は、ディレイロックドループ回路を用いて構成される。
さらに、内部クロック信号を次段の液晶駆動回路に出力
するようにしたので、外部から入力されるクロック信号
を直接次段の液晶駆動回路に出力する場合に比して、よ
りクロック信号のデューティー比の変動を抑制すること
が可能となる。

【００１６】前記手段によれば、各液晶駆動回路におい
て、第１のクロック信号と、当該第１のクロック信号を
反転した第２のクロック信号とを取り込み、前記第１の
クロック信号を次段の液晶駆動回路の第２のクロック信
号系統に、前記第２のクロック信号を次段の液晶駆動回
路の第１のクロック信号系統に供給するようにしたの
で、外部から入力されるクロック信号のデューティー比
の変動を補償することが可能となる。これにより、各液
晶駆動回路で正確に表示データを取り込むことが可能と
なるので、液晶表示素子の表示品質を向上させることが
可能となる。また、表示データ転送用回路の電源と、ク
ロック信号転送用回路の電源とを分離するようにしたの
で、クロック信号転送用回路に対する表示データ転送用
回路の影響を低減することが可能となる。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１の液晶
表示モジュールの表示パネルの基本構成を示すブロック
図である。同図に示すように、本実施の形態の液晶表示
モジュールは、液晶表示パネル１００と、タイミングコ
ントローラ１１０と、電源回路１２０と、ドレインドラ
イバ１３０と、ゲートドライバ１４０と、フレキシブル
プリント配線基板（以下、ＦＰＣ基板と称する。）１５
０から構成される。液晶表示パネル１００は、画素電極
ＰＩＸ、薄膜トランジスタＴＦＴ等が形成されるＴＦＴ
基板、対向電極、カラーフィルタ等が形成されるフィル
タ基板とを、所定の間隙を隔てて重ね合わせ、該両基板
間の周縁部近傍に枠状に設けたシール材により、両基板
を貼り合わせると共に、シール材の一部に設けた液晶封
入口から両基板間のシール材の内側に液晶を封入、封止
し、さらに、両基板の外側に偏光板を貼り付けて構成さ
れる。

【００１８】各画素は、画素電極ＰＩＸと薄膜トランジ
スタＴＦＴから成り、複数の走査信号線（またはゲート
信号線）Ｇと映像信号線（またはドレイン信号線）Ｄと
の交差する部分に対応して設けられる。なお、本実施の
形態では、画素電極ＰＩＸの電位を保持するために、保
持容量ＣＳＴを各画像毎に設けている。ＣＬは、保持容
量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線で
ある。なお、容量線ＣＬは、前のラインの走査信号線Ｇ
で代用することもできる。各画素の薄膜トランジスタＴ
ＦＴは、ソースが画素電極ＰＩＸに接続され、ドレイン
が映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接
続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給
するためのスイッチとして機能する。なお、ソース、ド
レインの呼び方は、バイアスの関係で逆になることもあ
るが、ここでは、映像信号線Ｄに接続される方をドレイ
ンと称する。

【００１９】タイミングコントローラ１１０と、ドレイ
ンドライバ１３０と、ゲートドライバ１４０とは、液晶
表示パネル１００のＴＦＴ基板を構成する透明性の絶縁
基板（ガラス基板）上に、それぞれ実装される。そし
て、前述したように、タイミングコントローラ１１０か
ら送出されたディジタル信号（表示データ、クロック信
号等）、および電源回路から供給される階調基準電圧
は、先頭のドレインドライバ１３０に入力され、各ドレ
インドライバ１３０内の内部信号線、および各ドレイン
ドライバ１３０間の伝送線路（ガラス基板上の伝送線
路）を伝搬して、各ドレインドライバ１３０に入力され
る。ここで、各ドレインドライバ１３０の電源電圧は、
電源回路１２０からＦＰＣ基板１５０を介して、各ドレ
インドライバ１３０に供給される。

【００２０】同様に、タイミングコントローラ１１０か
ら送出されたディジタル信号（クロック信号等）は、先
頭のゲートドライバ１４０に入力され、各ゲートドライ
バ１４０内の内部信号線、および各ゲートドライバ１４
０間の伝送線路（ガラス基板上の伝送線路）を伝搬し
て、各ゲートドライバ１４０に入力される。但し、ゲー
トドライバ側では、電源回路１２０から供給されるゲー
トドライバ１４０の電源電圧も、先頭のゲートドライバ
１４０に供給され、各ゲートドライバ１４０内の内部電
源線、および各ゲートドライバ１４０間の伝送線路（ガ
ラス基板上の伝送線路）を介して、各ゲートドライバ１
４０に供給される。

【００２１】タイミングコントローラ１１０は、１個の
半導体集積回路（ＬＳＩ）から構成され、コンピュータ
本体側から送信されてくるクロック信号、ディスプレイ
タイミング信号、水平同期信号、垂直同期信号の各表示
制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ド
レインドライバ１３０、およびゲートドライバ１４０を
制御・駆動する。ゲートドライバは、タイミングコント
ローラ１１０から送出されるフレーム開始指示信号（Ｆ
ＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水
平走査時間毎に、順次液晶表示パネル１００の各ゲート
信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇ
に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１
水平走査時間の間導通する。

【００２２】図２は、図１に示すドレインドライバ１３
０の概略構成を示すブロック図である。なお、この図２
において、添字のｉはドレインドライバ１３０の外部か
ら入力される信号を意味し、添字のｏはドレインドライ
バ１３０内を伝搬してドレインドライバ１３０から外部
へ出力される信号を意味している。例えば、ＣＬ２ｉは
外部から入力される表示データラッチ用クロック信号
で、ＣＬ２ｉはドレインドライバ１３０内を伝搬して外
部（次段のドレインドライバ１３０）へ出力される表示
データラッチ用クロック信号である。同図に示すクロッ
ク補償回路２００は、外部から入力表示データラッチ用
クロック信号（ＣＬ２）に基づき、デューティー比が５
０％の内部クロック信号（即ち、Ｈｉｇｈレベル期間
と、Ｌｏｗレベル期間とが等しいクロック信号）（ＣＬ
Ｌ２）を生成する。同図に示すラッチ回路（１）１３５
は、ラッチアドレスセレクタ１３２から送出されるデー
タ取り込み信号に基づき、データ取込・演算回路１３３
から送出される表示データを順次ラッチする。なお、デ
ータ取込・演算回路１３３から送出される表示データ
は、データ出力回路１３４を経て外部に出力される。こ
こで、ラッチアドレスセレクタ１３２は、クロック制御
回路１３１から送出される内部クロック信号（ＣＬＬ
２）に基づき、データ取り込み信号を生成する。ラッチ
回路（２）１３６は、クロック制御回路１３１から送出
される出力タイミング制御用クロック（ＣＬ１）に基づ
き、ラッチ回路（１）１３５にラッチされた表示データ
を取り込み、デコーダ回路１３７に出力する。

【００２３】デコーダ回路１３７は、階調電圧生成回路
１３９から供給される６４階調の階調電圧から、ラッチ
回路（２）１３６から送出された表示データに対応する
階調電圧を選択してアンプ回路１３８に出力する。アン
プ回路１３８は、デコーダ回路１３７から送出された階
調電圧を増幅（電流増幅）して各ドレイン信号線Ｄ（Ｙ
ｉ）に供給する。以上の動作により、液晶表示パネル１
００に画像が表示される。なお、デコーダ回路１３７お
よびアンプ回路１３８は、それぞれ正極用の回路と、負
極性の回路とで構成されるが、ここでは詳細な説明は省
略する。また、階調電圧生成回路１３９は、外部から供
給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき
正極性の６４階調の階調電圧と、外部から供給される負
極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６
４階調の階調電圧を生成する。

【００２４】図３は、図２に示すクロック補償回路２０
０の一例を示すブロック図である。この図３に示すクロ
ック補償回路２００は、フェーズロックドループ回路
（以下、単に、ＰＬＬ回路と称する。）を用いた回路で
ある。このＰＬＬ回路を用いたクロック補償回路は、回
路の占有面積が少なく、ドレインドライバを小型化する
のに有利であり、液晶表示パネルの周辺領域を小さくで
きる。図３に示す回路は、位相比較器２１０と、チャー
ジポンプ回路２１１と、フィルタ回路２１２と、電圧制
御発信回路（以下、単に、ＶＣＯ回路）２１３と、ｍ分
周器２１４とで構成される。このＰＬＬ回路では、入力
クロック信号（ｆｉ）と、ｍ分周器２１４から出力され
る出力クロック信号（ｆｏ）との位相を、位相比較器２
１０で比較する。位相比較器２１０は、位相比較した結
果、入力クロック信号（ｆｉ）の位相が出力クロック信
号（ｆｏ）よりも進んでいる場合には、位相遅れパルス
（ＩＮＣ）を出力し、また、入力クロック信号（ｆｉ）
の位相が出力クロック信号（ｆｏ）よりも遅れている場
合には、位相進みパルス（ＤＥＣ）を出力する。

【００２５】チャージポンプ回路２１１は、前述の位相
遅れパルス（ＩＮＣ）、あるいは、位相進みパルス（Ｄ
ＥＣ）をそれぞれ電流パルスに変換し、フィルタ回路２
１２は、前述の位相遅れパルス（ＩＮＣ）に基づく電流
パルスにより、内部コンデンサの電位を上昇させ、ま
た、前述の位相進みパルス（ＤＥＣ）に基づく電流パル
スにより、内部コンデンサの電位を下降させる。リング
オシレータあるいはエミッタ結合形比安定マルチバイブ
レータ回路等で構成されるＶＣＯ回路２１３は、この内
部コンデンサの電位に基づき、クロック信号（ｆｍ）の
発振周波数を可変する。これにより、入力クロック信号
（ｆｉ）と出力クロック信号（ｆｏ）との発振周波数と
位相とが一致する。

【００２６】以下、図４を用いて、図３に示すＰＬＬ回
路により、デューティー比が５０％でない入力クロック
信号（ｆｉ）から、デューティー比が５０％の出力クロ
ック信号（ｆｏ）が得られる理由を説明する。なお、こ
の図４は、ＶＣＯ回路２１３が、入力クロック信号（ｆ
ｉ）の２倍の周波数のクロック信号（ｆｍ）を出力し、
ｍ分周器２１４が２分周器で構成される場合のタイミン
グチャートを示している。図４に示すように、デューテ
ィー比が５０％でない入力クロック信号（ｆｉ）と、出
力クロック信号（ｆｏ）とが同期した場合には、ＶＣＯ
回路２１３から入力クロック信号（ｆｉ）の２倍の周波
数のクロック信号（ｆｍ）が出力される。このクロック
信号（ｆｍ）は、２分周器で分周されて出力クロック信
号（ｆｏ）となるが、出力クロック信号（ｆｏ）は、ク
ロック信号（ｆｍ）の立ち上がり（または立ち下がり）
時点で、ＨｉｇｈレベルからＬｏｗレベル、およびＬｏ
ｗレベルからＨｉｇｈレベルへ変化するクロック信号と
なるので、この出力クロック信号（ｆｏ）は、デューテ
ィー比が５０％のクロック信号となる。なお、ＶＣＯ回
路２１３からは、必ずしもデューティー比が５０％のク
ロック信号（ｆｍ）が得られないので、図３に示すＰＬ
Ｌ回路のｍ分周器２１４は、最終的にデューティー比が
５０％の出力クロック信号（ｆｏ）を得るために設けら
れる。

【００２７】図５は、図２に示すクロック補償回路２０
０の他の例を示すブロック図である。この図５に示すク
ロック補償回路２００は、ディレイロックドループ回路
（以下、単に、ＤＬＬ回路と称する。）を用いた回路で
ある。ＤＬＬ回路を用いたクロック補償回路は、遅延ラ
インを有する点で、ＰＬＬ回路を用いるものより回路の
占有面積が大きくなるが、高速の信号が不要なので動作
安定であり、液晶表示パネルの画素数が増えても信号周
波数が高くならないので、安定した動作が可能となる。
図５に示す回路は、ＤＬＬ回路２２０と、２分周器（２
２１，２２２）と、排他的論理和回路（ＥＯＲ）とで構
成構成される。図６は、図５に示すＤＬＬ回路２２０の
回路構成を示す回路図であり、図７は、図６に示す遅延
ライン３１０の構成を示す回路図である。また、図８
は、図６に示す回路のタイミングチャートを示す図であ
る。この図６に示すＤＬＬ回路２２０において、アップ
・ダウンカウンタ３１２は、入力（ＩＮ）の立ち上がり
エッジに対してＯＵＴ２（ＤＷＮ）がＨｉｇｈレベル、
ＯＵＴ３（ＵＰ）がＬｏｗレベルの状態にあるときは、
さらに位相を遅らせるためにカウンタ値を＋１する。デ
コーダ回路３１１は、アップ・ダウンカウンタ３１２の
カウント値をデコードして、当該カウント値に対応する
遅延ライン３１０のスイッチ素子（ＨＩＺ）の一つをオ
ンとし、信号線上の遅延素子ＤＥＬを増加させて、遅延
ライン３１０の遅延時間を増加させる。

【００２８】逆に、入力（ＩＮ）の立ち上がりエッジに
対してＯＵＴ２（ＤＷＮ）がＬｏｗレベル、ＯＵＴ３
（ＵＰ）がＨｉｇｈレベルの状態にあるときは、アップ
・ダウンカウンタ３１２は、遅れすぎた位相を元に戻す
ためにカウンタ値を−１する。デコーダ回路３１１は、
アップ・ダウンカウンタ３１２のカウント値をデコード
して、当該カウント値に対応する遅延ライン３１０のス
イッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅
延素子ＤＥＬを減少させて、遅延ラインの遅延時間を減
少させる。また、入力（ＩＮ）の立ち上がりエッジに対
してＯＵＴ２（ＤＷＮ）、ＯＵＴ３（ＵＰ）ともにＬｏ
ｗレベルの状態にあるときは、位相が一致しているもの
として、アップ・ダウンカウンタ３１２はカウンタ値を
保持する。これにより、ＯＵＴ２から入力クロック信号
（ｆｉ）に対して、位相が１８０°遅延したクロック信
号（ｆｔ）が得られる。

【００２９】以下、図９を用いて、図５に示す回路によ
り、デューティー比が５０％でない入力クロック信号
（ｆｉ）から、デューティー比が５０％の出力クロック
信号（ｆｏ）が得られる理由を説明する。図９に示すよ
うに、ＤＬＬ回路２２０からは、デューティー比が５０
％でない入力クロック信号（ｆｉ）に対して、位相が１
８０°遅延したクロック信号（ｆｔ）が得られる。この
入力クロック信号（ｆｉ）は２分周器２２１に、位相が
１８０°遅延したクロック信号（ｆｔ）は２分周器２２
２に入力されて、２分周されたクロック信号となる。こ
の場合に、前述したように、２分周器で分周されたクロ
ック信号は、２分周前（例えば、入力クロック信号（ｆ
ｉ））の立ち上がり（または立ち下がり）時点で、Ｈｉ
ｇｈレベルからＬｏｗレベル、およびＬｏｗレベルから
Ｈｉｇｈレベルへ変化するクロック信号となるので、こ
の２分周器で分周されたクロック信号は、デューティー
比が５０％のクロック信号となる。この２分周器（２２
１，２２２）で２分周されたクロック信号を、排他的論
理和回路（ＥＯＲ）に入力することにより、入力クロッ
ク信号（ｆｉ）に同期し、デューティー比が５０％の出
力クロック信号（ｆｏ）が得られる。

【００３０】なお、図３に示すクロック補償回路２００
は、回路規模を小さくできるというメリットを有する
が、反面、高速動作が必要となるデメリットがある。こ
れに対して、図５に示すクロック補償回路２００は、高
速動作を必要としないというメリットを有するが、反
面、回路規模が大きくなるというデメリットがある。し
たがって、実際の製品に本発明のクロック補償回路２０
０を組み込む場合には、前述したメリット・デメリット
を考慮する必要がある。

【００３１】図１０は、図２に示すデータ取込・演算回
路１３３、およびデータ出力回路１３４の回路構成を示
す回路図である。この図１０において、点線より左側
（矢印ＡＡの方向）が、データ取込・演算回路１３３
で、点線より右側（矢印ＢＢの方向）が、データ出力回
路１３４を表す。同図に示すように、データ取込・演算
回路１３３は、演算回路（２１，２２，２３）と、ラッ
チ回路３１とで構成され、また、データ出力回路１３４
は、演算回路（２４，２５，２６）と、ラッチ回路（３
２，３３）と、マルチプレクス回路（４１，４２）、遅
延回路５１とで構成される。なお、図１０では、表示デ
ータ転送用の内部信号線は、ドレインドライバ１３０の
液晶駆動電圧出力に使用している内部バスラインで兼用
した場合を図示している。

【００３２】以下、各部の動作について説明する。図１
１は、図１０に示す回路図において、内部バスライン１
本当たりの回路構成を示す図であり、図１２は、図１１
に示すクロック信号（ＣＬＬ２）と、表示データと、内
部信号線上の表示データのタイミングチャートを示す図
である。なお、この図１１では、演算回路（２１，２
２，２４，２５）は省略している。図１２に示すよう
に、クロック信号（ＣＬＬ２）の立ち上がり時点で、外
部から入力された表示データ（Ｄ１）はＤ型フリップ・
フロップ回路（以下、単に、ＦＦと称する。）１に取り
込まれる。また、クロック信号（ＣＬＬ２）の立ち下が
り時点で、外部から入力された表示データ（Ｄ２）はＦ
Ｆ３に取り込まれて内部バスラインＢに出力され、同時
に、ＦＦ１に取り込まれた表示データ（Ｄ１）は、ＦＦ
２に取り込まれて内部バスラインＡに出力される。この
ように、本実施の形態では、同一タイミングで内部バス
ラインに表示データが送出される。なお、内部バスライ
ンが、２系統のバスラインで構成される理由は後述す
る。

【００３３】内部バスライン（Ａ，Ｂ）に送出された表
示データは、ドレインドライバ１３０の長辺方向に伝
搬、即ち、半導体チップの長辺長にわたって伝搬される
ために、内部バスラインの配線抵抗および配線容量によ
り遅延が生じ、クロック信号（ＣＬＬ２）との位相ずれ
が生じる。そのため、クロック信号（ＣＬＬ２）の立ち
下がり時点で、内部バスライン上の表示データ（Ｄ１）
をＦＦ４に取り込み、同時に、内部バスライン上の表示
データ（Ｄ２）をＦＦ５に取り込み、前述した位相ズレ
を吸収する。また、ＦＦ４とＦＦ５に取り込まれた表示
データは、マルチプレス回路（スイッチ回路）４１によ
り、交互に外部に出力される。これにより、外部に出力
される表示データは、外部から入力された順番で、外部
に出力される。

【００３４】次段のドレインドライバに転送する信号を
極性反転して出力する公知文献（シャープ技報，第７４
号（１９９９年８月），第３１〜３４頁）の技術では、
正論理のドレインドライバと、負論理のドレインドライ
バを交互に縦続接続する必要があるため、ドレインドラ
イバが２種類必要になり、ドレインドライバのコストが
高くなる、液晶表示装置の組み立てが複雑になり歩留ま
りが向上しない等のデメリットがある。しかし、本発明
によれば、クロック信号（ＣＬ２）のデューティを補正
する回路を設けたことにより、転送データを反転する必
要がなく、ドレインドライバも１種類で済むので、ドレ
インドライバのコストも高くならず、液晶表示装置の組
み立ても容易となり、歩留まりが大幅に向上する効果が
ある。

【００３５】なお、図１０では、表示データ転送用の内
部信号線を、ドレインドライバ１３０の液晶駆動電圧出
力に使用している内部バスラインで兼用した場合につい
て説明したが、例えば、図１３に示すように、表示デー
タ転送用の内部信号線を、ドレインドライバ１３０の液
晶駆動電圧出力に使用している内部バスラインと別に設
けるようにしてもよい。但し、図１３に示す例では、自
ドレインドライバ１３０の３６本の内部バスライン（例
えば、６ビット×３（Ｒ・Ｇ・Ｂ用のバスライン）×２
＝３６本）と、それと同等の内部信号線が必要となるの
で、ドレインドライバ１３０を構成する半導体チップの
面積が増大する分不利となる。これに対して、本実施の
形態では、表示データ転送用の内部信号線を、ドレイン
ドライバ１３０の液晶駆動電圧出力に使用している内部
バスラインで兼用するようにしたので、図１３に示す例
に比して半導体チップの面積を小さくすることができ
る。

【００３６】次に、図１０に戻って、演算回路（２１，
２２）の動作について説明する。図１のタイミングコン
トローラ１１０と先頭のドレインドライバ１３０および
各ドレインドライバ１３０間を接続している表示データ
伝送線路では表示データの変化による消費電力（伝送線
路での充放電等）が問題となる。例えば、３画素（×６
ビット＝１８本）の表示データのうちある９本がＨｉｇ
ｈレベルで、残りの９本がＬｏｗレベルで、その次の３
画素分の表示データがこの反転レベルとなる場合、１８
本の全表示データが変化することになり、この動作が高
速で、また、振幅が大きい程表示データ伝送線路での充
放電により消費電力が大きくなる。そこで、前記状態に
よる消費電力を抑制するために、タイミングコントロー
ラ１１０では、データ反転信号（図２に示すＰＯＬ信
号）を一本設け、データ反転信号に基づいて１８本の表
示データを予め演算し、前記１８本の表示データの変化
は行わず、データ反転信号のみレベルを反転し、送出す
る。

【００３７】各ドレインドライバ１３０の演算回路２１
は、これらの信号を演算することで３画素（×６ビット
＝１８本）の表示データのうち９本がＨｉｇｈレベル
で、残りの９本がＬｏｗレベルで、その次の３画素分の
表示データは、この反転レベルを生成し、データ反転信
号がない場合と同機能を実現し消費電力を抑制する回路
である。演算回路２１は、排他的論理和から構成され、
表１に示すように、データ反転信号（図２にＰＯＬ信
号）が「０」の時に、表示データを反転しないで出力
し、データ反転信号（図２のＰＯＬ信号）が「１」の時
に、表示データを反転させて出力する。

【００３８】

【表１】 次に、演算回路２２の動作について説明する。液晶表示
パネル１００は、交流化駆動方法により駆動される。こ
の交流化駆動方法の一つにコモン対称法があり、コモン
対称法（例えば、ドット反転法、ｎライン反転法）で
は、各画素電極に、正極性の階調電圧と負極性の階調電
圧を印加する必要がある。図１４は、本実施の形態のド
レインドライバ１３０の各色毎の隣接するドレイン信号
線（Ｙｉ，Ｙｉ＋１）当たりの回路構成をより詳細に示
す図である。この図１４において、２３５Ａ、２３５Ｂ
は図２に示すラッチ回路（１）１３５のそれぞれのラッ
チ回路を、２３６Ａ、２３６Ｂは図２に示すラッチ回路
（２）１３６のそれぞれのラッチ回路を示す。また、２
３７Ａ、２３７Ｂは、図２に示すデコーダ回路１３７の
それぞれのデコーダ回路を示し、２３７Ａは正極性の階
調電圧を選択する高電圧デコーダ回路、２３７Ｂは負極
性の階調電圧を選択する低電圧デコーダ回路である。同
様に、２３８Ａ、２３８Ｂは、図２に示すアンプ回路１
３８のそれぞれのアンプ回路を示し、２３７Ａは正極性
の階調電圧を増幅する高電圧アンプ回路、２３７Ｂは負
極性の階調電圧を選択する低電圧アンプ回路である。

【００３９】このように、本実施の形態では、各ドレイ
ン信号線毎に正極性の回路と負極性の回路とを設ける代
わりに、隣接する各色毎のドレイン信号線毎に一対の正
極性側回路と負極性側回路とを設け、スイッチ部２３９
で切り替えて隣接する各色毎のドレイン信号線のそれぞ
れに、正極性の階調電圧あるいは負極性の階調電圧を供
給するようにしている。例えば、ドレイン信号線（Ｙ
ｉ）に正極性の階調電圧、ドレイン信号線（Ｙｉ＋１）
に負極性の階調電圧を印加する場合には、スイッチ部２
３９で、ドレイン信号線（Ｙｉ）を正電圧アンプ回路２
３８Ａに、ドレイン信号線（Ｙｉ＋１）を低電圧アンプ
回路２３８Ｂに接続し、逆に、ドレイン信号線（Ｙｉ）
に負極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に正
極性の階調電圧を印加する場合には、スイッチ部２３９
で、ドレイン信号線（Ｙｉ）を低電圧アンプ回路２３８
Ｂに、ドレイン信号線（Ｙｉ＋１）を正電圧アンプ回路
２３８Ａに接続する。

【００４０】しかしながら、正極性側のラッチ回路２３
５は、図１０に示す内部バスラインＤに接続され、負極
性側のラッチ回路２３５Ｂは、図１０に示す内部バスラ
インＥに接続されている。そのため、ドレイン信号線
（Ｙｉ）に正極性の階調電圧を供給するためには、内部
バスラインＤに、ドレイン信号線（Ｙｉ）に正極性の階
調電圧を選択するための表示データ、逆に、ドレイン信
号線（Ｙｉ）に負極性の階調電圧を供給するためには、
内部バスラインＥに、ドレイン信号線（Ｙｉ）に負極性
の階調電圧を選択するための表示データを送出する必要
がある。演算回路２２は、前述した表示データを、図１
０に示す内部バスラインＤ、あるいは、内部バスライン
Ｅに送出するために設けられる。

【００４１】演算回路２２は、スイッチ回路（６１，６
２）で構成され、スイッチ回路６１は、交流化信号（図
２に示すＭ信号）の「１」あるいは「０」レベルに応じ
て、ＦＦ３から出力される表示データ、あるいはＦＦ２
から出力される表示データを選択して内部バスラインＤ
に送出する。同様に、スイッチ回路６２は、交流化信号
（図２に示すＭ信号）の「０」あるいは「１」レベルに
応じて、ＦＦ２から出力される表示データ、あるいはＦ
Ｆ３から出力される表示データを選択して内部バスライ
ンＥに送出する。ここで、スイッチ回路６２に供給され
る交流化信号Ｍは、スイッチ回路６１に供給される交流
化信号Ｍの反転信号であるので、内部バスラインＤに送
出される表示データが、ＦＦ３（またはＦＦ２）から出
力される表示データである場合には、内部バスラインＥ
に送出される表示データは、ＦＦ２（またはＦＦ３）か
ら出力される表示データとなる。この演算回路２２の演
算内容を、図１５に示す。

【００４２】演算回路２４は、演算回路２１と逆の演算
を施す回路である。この演算回路２４は、２系統の内部
バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路
で構成され、データ反転信号に基づき、演算回路２１で
反転された表示データをさらに反転し、また、演算回路
２１で反転されなかった表示データはそのままの状態で
出力する回路である。演算回路２５は、交流化信号Ｍの
極性により、２系統の内部バスライン（Ｄ，Ｅ）上に送
出される表示データの順番が入れ替えられているので、
この順番を表示データの入力順に並べる変えるために、
マルチプレクス回路４１でＦＦ４とＦＦ５との選択順を
変更させるための回路である。この演算回路２５の演算
内容を、図１６に示す。図１６に示すように、この演算
回路２５は、交流化信号Ｍが「０」のときは、内部バス
ラインＤ→内部バスラインＥ→内部バスラインＤの順に
表示データを出力させ、交流化信号Ｍが「１」のとき
は、内部バスラインＥ→内部バスラインＤ→内部バスラ
インＥの順に表示データを出力させる。

【００４３】演算回路２４で説明したように、転送する
表示データは、演算回路２１で演算された表示データを
逆演算する必要がある。そこで、本実施の形態の形態で
は、このデータ反転信号もＦＦ６〜ＦＦ８によりクロッ
ク信号（ＣＬＬ２）に同期して取り込み、また、前述し
たように、交流化信号Ｍにより、２系統の内部バスライ
ン（Ｄ，Ｅ）上に送出される表示データの順番が入れ替
えられているので、それに合わせて、演算回路２３のス
イッチ回路（６３，６４）により、ＦＦ７、ＦＦ８から
出力されるデータ反転信号を、内部信号線（Ｊ，Ｋ）に
振り分けて送出する。

【００４４】この内部信号線（Ｊ，Ｋ）上のデータ反転
信号が、それぞれ、演算回路２４における、２系統の内
部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回
路に入力される。また、クロック信号（ＣＬＬ２）の立
ち下がり時点で、内部信号線（Ｊ，Ｋ）上のデータ反転
信号は、ＦＦ９およびＦＦ１０に取り込まれ、演算回路
２６により、マルチプレクス回路４２でＦＦ９とＦＦ１
０との選択順を変更させ、入れ替えられている内部信号
線（Ｊ，Ｋ）上のデータ反転信号を、元の状態にして外
部に出力する。

【００４５】次に、遅延回路５１の動作について説明す
る。図１７に示すように、表示データを、クロック信号
の立ち上がり時点と立ち下がり時点で取り込む、デュア
ルエッジ取り込み方式の場合には、セットアップ期間、
およびホールド期間に余裕を持たせるために、表示デー
タの切り替わり時点の中間時点に、クロック信号（ＣＬ
Ｌ２）の立ち上がり時点および立ち下がり時点が位置し
ている必要がある。しかしながら、図１２に示すタイミ
ングチャートから分かるように、本実施の形態では、マ
ルチプレクス回路４１から送出される表示データの切り
替わり時点と、クロック信号（ＣＬＬ２）の立ち上がり
時点および立ち下がり時点とは一致している。これで
は、次段のドレインドライバ１３０では、表示データを
ＦＦ１〜ＦＦ３で取り込むことができない。遅延回路５
１は、外部に出力されるクロック信号（ＣＬＬ２）の位
相を遅延し、前述した問題点を解決するために設けられ
る。

【００４６】図１８は、図１７に示す遅延回路５１の一
例を示す回路図である。この図１８に示す回路は、縦続
接続されたｎ個のインバータ回路で構成され、このイン
バータ回路の数（ｎ）は、このインバータ回路によるク
ロック信号（ＣＬＬ２）の遅延量が、図１７に示すよう
に、表示データの切り替わり時点の中間時点に、クロッ
ク信号（ＣＬＬ２）の立ち上がり時点および立ち下がり
時点が位置するような遅延量（９０°）となるように設
定される。図１９は、図１７に示す遅延回路５１の他の
例を示す回路図である。この図１９に示す回路は、前記
図６ないし図８で説明したディレイロックドループ回路
であり、この場合は、ＯＵＴ１から９０°遅延したクロ
ック信号（ｆｔ）を得るようにしている。

【００４７】図２０は、ドレインドライバ１３０とＦＰ
Ｃ基板１５０とのガラス基板との接続方法を説明するた
めの模式断面図である。図２０に示すように、ドレイン
ドライバ１３０には、ＦＰＣ基板１５０の配線層３２０
→ガラス基板ＳＵＢ１のメタライズ層３２１→ガラス基
板ＳＵＢ１の配線層３２２→ガラス基板ＳＵＢ１のメタ
ライズ層３２３→ドレインドライバ（半導体チップ）１
３０のバンプ電極３２４を経て、電源電圧が供給され
る。この場合に、本実施の形態では、図２１に示すよう
に、表示データ転送用回路（例えば、マルチプレクス回
路４１等）３３１に供給する電源と、クロック信号転送
用回路（例えば、遅延回路５１等）３３２に供給する電
源とを分離するようにしている。即ち、表示データ転送
用回路用３３１と、クロック信号転送用回路３３２と
に、それぞれ別のパッド電極３３３、および電源ライン
を介して電源を供給するようにしている。なお、図２１
は、本実施の形態のドレインドライバ１３０への電源電
圧供給系統を示す図であり、この図２２において、抵抗
Ｒは、ガラス基板のメタライズ層３２１→ガラス基板の
配線層３２２→ガラス基板のメタライズ層３２３→ドレ
インドライバ（半導体チップ）１３０のバンプ電極３２
４間の抵抗成分を示す。

【００４８】図２２は、表示データ転送用回路３３１に
供給する電源と、クロック信号転送用回路３３２に供給
する電源とを分離しない場合の電源電圧供給系統を示す
図であるが、この図２２に示す例では、表示データ転送
用回路３３１のマルチプレクス回路４１に流れる電流が
表示データのビット数だけ必要となるので、前記した抵
抗Ｒでの電圧低下が大きく、これにより、クロック信号
転送用回路３３２に供給される電源電圧が低下し、クロ
ック信号（ＣＬＬ２）の振幅が小さくなる。しかしなが
ら、本実施の形態では、表示データ転送用回路３３１に
供給する電源と、クロック信号転送用回路３３２に供給
する電源とを分離するようにしたので、前述したよう
な、クロック信号転送用回路３３２に供給される電源電
圧が低下し、クロック信号（ＣＬＬ２）の振幅が小さく
なることがない。即ち、本実施の形態では、クロック信
号転送用回路３３２に対する表示データ転送用回路３３
１の影響を低減することが可能となる。

【００４９】［実施の形態２］図２３は、本発明の実施
の形態２のドレインドライバの概略構成を示すブロック
図である。本実施の形態は、クロック補償回路２００
を、データ出力回路１３４内に設けた点で、前記実施の
形態１と相違する。本実施の形態では、データ出力回路
内に設けられたクロック補償回路２００で生成されたク
ロックを、前述の遅延回路５１に遅延して次段のドレイ
ンドライバ１３０に出力する。なお、本実施の形態のド
レインドライバ１３０内の各部の動作は、前述の説明に
おいて、内部クロック信号（ＣＬＬ２）をクロック信号
（ＣＬ２）と読み替えばよいので、詳細な説明は省略す
る。さらに、クロック補償回路２００の挿入位置は、前
記実施の形態１のように、ドレインドライバ１３０のク
ロック信号の入力側、あるいは本実施の形態のように、
ドレインドライバ１３０のクロック信号の出力側に限定
されるものではなく、ドレインドライバ１３０内で、外
部から入力されたクロック信号（ＣＬＬ２）が外部へ出
力されるまでの伝送経路中に、前述したクロック補償回
路２００を挿入すれば、前述したような作用・効果を得
ることが可能であることはいうまでもない。

【００５０】［実施の形態３］図２４は、本発明の実施
の形態３のドレインドライバの概略構成を示すブロック
図である。本実施の形態では、前記各実施の形態のクロ
ック補償回路２００を設ける代わりに、図２５に示すよ
うに、各ドレインドライバ１３０内で、外部から入力さ
れたクロック信号（ＣＬ２）が外部へ出力されるまでの
伝送経路中に、挿入される回路素子（例えば、インバー
タ回路）５２により、論理レベルが反転する回数が奇数
回となるような値に設定したものである。前述したよう
に、ＣＭＯＳインバータ回路では、各ＭＯＳトランジス
タのしきい値（Ｖth）が変化すると、出力パルス信号の
デューティー比（即ち、パルス信号の周期に対するＨｉ
ｇｈレベル期間の比）が変化する。そのため、ディジタ
ル信号順次転送方式を採用する液晶表示装置では、各ド
レインドライバ１３０をクロック信号（ＣＬ２）が伝送
していく途中で、クロック信号（ＣＬ２）のデューティ
ー比の変化が累積されて、表示データとの位相差が大き
くなる。

【００５１】しかしながら、前述したように、各ドレイ
ンドライバ１３０で伝搬するクロック信号（ＣＬ２）の
論理レベルの反転回数が奇数回となるようにすることに
より、例えば、前段のドレインドライバ１３０でクロッ
ク信号（ＣＬ２）のデューティー比が大きくなるように
変化しても、次段のドレインドライバ１３０ではクロッ
ク信号（ＣＬ２）のデューティー比が小さくなるように
変化する。これにより、全体で、クロック信号（ＣＬ
２）のデューティー比の変化を小さくすることが可能と
なる。なお、本実施の形態のドレインドライバ１３０内
の各部の動作は、前述の説明において、内部クロック信
号（ＣＬＬ２）をクロック信号（ＣＬ２）と読み替えば
よいので、詳細な説明は省略する。

【００５２】前述したように、デューティー比の変動を
防止するために、表示データを反転して次段のドレイン
ドライバにデータ転送する方法が、公知文献（シャープ
技報，第７４号（１９９９年８月），第３１〜３４頁）
に記載されているが、本実施の形態は、表示データをク
ロック信号（ＣＬ２）に同期させて次段に出力する点
と、表示データを反転させずにクロック信号（ＣＬ２）
のみを反転させる点で、上記文献に記載のものと異なっ
ている。上記文献に記載のものは、表示データをクロッ
クに同期させて出力させる思想がないので、デューティ
ー比変動を防止するために全表示データを反転して出力
させなければならない。したがって、次段のドレインド
ライバは、反転された表示データを元に液晶駆動電圧を
生成する必要があるので、負論理のドレインドライバで
なければならず、ドレインドライバの種類が増え、コス
トが高くなる、液晶表示装置の製造が複雑になり、歩留
まりが低下する等のデメリットがある。

【００５３】それに対して、本発明では、表示データを
クロック信号（ＣＬ２）に同期させて次段のドレインド
ライバに出力するので、表示データを反転して出力する
必要がなく、次段のドレインドライバは同じ論理のドレ
インドライバも用いることでき、コストが高くなること
がなく、液晶表示装置の製造が容易になり、歩留まりが
向上する効果がある。また、本発明では、クロック信号
（ＣＬ２）については、デューティー比変動を防止する
ために、反転して出力することになるが、次段のドレイ
ンドライバは、クロック信号（ＣＬ２）についてのみ特
別な制御回路を設けるだけで良いので回路が簡単で、か
つ、一種類の論理のドレインドライバで液晶表示装置を
構成することができる。具体的には、本実施の形態で
は、各ドレインドライバのスタートパルスをクロック信
号（ＣＬ２）で取り込むときのタイミングを正転クロッ
クと、反転クロックで同じにする回路を各ドレインドラ
イバに設ける。

【００５４】あるいは、図２６に示すように、次段のド
レインドライバ１３０に転送する表示データを所定時間
（例えば、９０°）遅延する。この図２６において、正
転クロック信号は、前段のドレインドライバ１３０に入
力されるクロック信号（ＣＬ２）を表し、反転クロック
信号は、後段のドレインドライバ１３０に入力されるク
ロック信号（ＣＬ２）を表わす。この図２６に示す例で
は、前段のドレインドライバ１３０では、表示データ
（１）は、正転クロック信号の立ち上がりでドレインド
ライバ１３０に取り込まれ、さらに、表示データは、例
えば、遅延回路により９０°遅延されて次段のドレイン
ドライバ１３０に転送されるので、次段のドレインドラ
イバ１３０でも、表示データ（１）は、反転クロック信
号の立ち上がりでドレインドライバ１３０に取り込まれ
る。なお、表示データを反転して次段のドレインドライ
バに転送する方法でも、各ドレインドライバに、極性反
転した表示データを元の極性の表示データに戻す回路、
および表示データの極性を制御する回路を設けることに
より、ドレインドライバを共用化することは可能であ
る。しかしながら、前述したようなことは、公知文献
（シャープ技報，第７４号（１９９９年８月），第３１
〜３４頁）では全く検討されておらず、また、表示デー
タの各ビット毎に極性反転を制御する回路が必要とな
り、回路が大規模になるデメリットがある。

【００５５】［実施の形態４］図２７は、前記実施の形
態のクロック信号（ＣＬ２）の伝送経路を簡略化して示
す図である。前述したように、公知文献の開示する技術
では、各ドレインドライバは表示データを反転して次段
のドレインドライバに転送している。また、クロック信
号も１系統しか設けられていない。前記公知文献の技術
では、ドレインドライバに入力されるクロック信号（Ｃ
Ｌ２）がＨレベルであれば、次段のドレインドライバに
入力されるクロック信号（ＣＬ２）はＬレベル、さらに
次段のドレインドライバに入力されるクロック信号（Ｃ
Ｌ２）はＨレベルとなる。そのため、２種類のドレイン
ドライバを用意する必要がある。即ち、表示データおよ
びクロック信号（ＣＬ２）の正転信号が入力されること
を前提とした論理構成のドレインドライバ（例えば、図
２７の１３０ａ，１３０ｃ）と、反転信号が入力される
ことを前提とした論理構成のドレインドライバ（例え
ば、図２７の１３０ｃ）を用意する必要がある。このよ
うに、前記公知文献に記載されたドレインドライバで
は、液晶駆動回路の回路構成が複雑になるという欠点が
ある。

【００５６】図２８は、本発明の実施の形態４のクロッ
ク信号（ＣＬ２）の伝送経路を簡略化して示す図であ
る。本実施の形態では、各ドレインドライバ（１３０
ａ，１３０ｂ，１３０ｃ）に、クロック信号（ＣＬ２）
の正転クロック（ＣＬ２（Ｔ））と、クロック信号（Ｃ
Ｌ２）の反転クロック（ＣＬ２（Ｂ））とが入力され
る。ここで、前記実施の形態と同様、正転クロック（Ｃ
Ｌ２（Ｔ））と、反転クロック（ＣＬ２（Ｂ））とは、
各ドレインドライバ内の伝送経路中で、その論理レベル
の反転回数が奇数回となるように設定されている。な
お、図２８でも、正転クロック（ＣＬ２（Ｔ））、およ
び反転クロック（ＣＬ２（Ｂ））の論理レベルの奇数回
の反転回数を、直列接続された３個のインバータで表現
している。

【００５７】本実施の形態でも、前段のドレインドライ
バ（例えば、１３０ａ）で正転クロック（ＣＬ２
（Ｔ））および反転クロック（ＣＬ２（Ｂ））のデュー
ティー比が大きくなるように変化したとしても、次段の
ドレインドライバ（例えば、１３０ｂ）では、正転クロ
ック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２
（Ｂ））とも、デューティー比が小さくなるように変化
する。これにより、全体で、クロック信号（ＣＬ２）の
正転クロック（ＣＬ２（Ｔ））および反転クロック（Ｃ
Ｌ２（Ｂ））のデューティー比の変化を小さくすること
が可能となる。さらに、本実施の形態では、正転クロッ
ク（ＣＬ２（Ｔ））および反転クロック（ＣＬ２
（Ｂ））が伝送される、各ドレインドライバ間の伝送線
路（ガラス基板上の伝送線路）を切り替え、前段のドレ
インドライバ（例えば、１３０ａ）から出力される正転
クロック（ＣＬ２（Ｔ））を、次段のドレインドライバ
（例えば、１３０ｂ）の反転クロック（ＣＬ２（Ｂ））
として入力し、前段のドレインドライバ（例えば、１３
０ａ）から出力される反転クロック（ＣＬ２（Ｂ）））
を、次段のドレインドライバ（例えば、１３０ｂ）の正
転クロック（ＣＬ２（Ｔ）として入力するようにしてい
る。

【００５８】このような構成を採用することにより、各
ドレインドライバ（１３０ａ，１３０ｂ，１３０ｃ）の
正転クロック（ＣＬ２（Ｔ））入力端子に入力されるク
ロック信号のレベルは、ともに同一となるので、前述し
たような、クロック信号（ＣＬ２）についてのみ特別な
制御回路等を設ける必要もなく、かつ、２種類のドレイ
ンドライバを用意する必要もない。なお、本実施の形態
において、図２９に示すように、各ドレインドライバ
（１３０ａ，１３０ｂ，１３０ｃ）の内部で、正転クロ
ック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２
（Ｂ））が伝送される内部信号線を切り替え、前段のド
レインドライバ（例えば、１３０ａ）から出力される正
転クロック（ＣＬ２（Ｔ））を、次段のドレインドライ
バ（例えば、１３０ｂ）の反転クロック（ＣＬ２
（Ｂ））として入力し、前段のドレインドライバ（例え
ば、１３０ａ）から出力される反転クロック（ＣＬ２
（Ｂ））を、次段のドレインドライバ（例えば、１３０
ｂ）の正転クロック（ＣＬ２（Ｔ））として入力するよ
うにしてもよい。

【００５９】［実施の形態５］図３０は、本発明の実施
の形態５のデータ取込・演算回路１３３、およびデータ
出力回路１３４の回路構成を示す回路図である。この図
３０においても、点線より左側（矢印ＡＡの方向）が、
データ取込・演算回路１３３で、点線より右側（矢印Ｂ
Ｂの方向）が、データ出力回路１３４を表す。図３０に
示すように、本実施の形態では、スタンバイ回路（７
１，７２）を付加した点で、図１０に示す前記実施の形
態１のデータ取込・演算回路１３３、およびデータ出力
回路１３４と相違する。前述した演算回路（２１，２
２，２３）の演算は、外部から入力される表示データ
が、自ドレインドライバ内で取り込む表示データである
場合にのみ、必要となるものである。そこで、本実施の
形態では、スタンバイ回路（７１，７２）により、外部
から入力される表示データが、自ドレインドライバ内で
取り込む表示データである場合に、演算回路（２１，２
２，２３）を有効とし、それ以外の場合には、演算回路
（２１，２２，２３）を無効とするものである。

【００６０】図３１は、図３０に示すスタンバイ回路７
１の回路構成を示すブロック図である。図３１に示すよ
うに、このスタンバイ回路７１では、カウンタ回路３５
０は、スタートパルス（表示データ取込開始信号）が入
力されると、クロック信号（ＣＬＬ２）をカウントす
る。また、カウンタ回路３５０のカウンタ数が、所定の
カウント数以下の場合に、スイッチ回路３５１は、デー
タ反転信号を出力し、カウンタ回路３５０のカウンタ数
が、所定のカウント数を越えると、スイッチ回路３５１
は、一定のバイアス電圧（Ｈｉｇｈレベルの電圧、ある
いはＬｏｗレベルの電圧など）Ｖｂｂを出力する。これ
により、演算回路２１は、表１に示す演算内容を実行す
ることになる。

【００６１】なお、スタンバイ回路７２も、スタンバイ
回路７１と同様の回路構成である。本実施の形態によれ
ば、外部から入力される表示データが、自ドレインドラ
イバ内で取り込む必要のない表示データ（換言すれば、
単に転送用の表示データ）である場合に、余分な演算を
行う必要がないので、消費電力を低減することができ
る。また、前記各実施の形態では、ドレインドライバ１
３０が、液晶表示パネルのガラス基板に直接実装されて
いる場合について説明したが、本発明は、これに限定さ
れるものではなく、ドレインドライバ１３０が、テープ
キャリアパッケージに搭載されるディジタル信号順次転
送方式の液晶表示装置にも適用可能であることはいうま
でない。以上、本発明者によってなされた発明を、前記
実施の形態に基づき具体的に説明したが、本発明は、前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の液晶表示装置によれば、表示データの転
送に液晶ドライバＩＣ内のデータバスを利用して行うの
で、各液晶ドライバＩＣに表示データを並列に送るため
のプリント基板の配線が不要となり、液晶表示装置の周
辺回路領域を小さくすることが可能となる。 （２）本発明の液晶表示装置によれば、液晶駆動回路に
入力されるクロック信号のデューティー比の変動を補償
することが可能となる。 （３）本発明の液晶表示装置によれば、液晶表示素子に
表示される画像に誤表示が起こるのを防止できるので、
液晶表示素子に表示される画像の表示品質を向上させる
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の液晶表示モジュールの
表示パネルの基本構成を示すブロック図である。

【図２】図１に示すドレインドライバの概略構成を示す
ブロック図である。

【図３】図２に示すクロック補償回路の一例を示すブロ
ック図である。

【図４】図３に示す回路により、デューティー比が５０
％でない入力クロック信号（ｆｉ）から、デューティー
比が５０％の出力クロック信号（ｆｏ）が得られる理由
を説明するための図である。

【図５】図２に示すクロック補償回路の他の例を示すブ
ロック図である。

【図６】図５に示すＤＬＬ回路の回路構成を示す回路図
である。

【図７】図６に示す遅延ラインの構成を示す回路図であ
る。

【図８】図６に示す回路のタイミングチャートを示す図
である。

【図９】図５に示す回路により、デューティー比が５０
％でない入力クロック信号（ｆｉ）から、デューティー
比が５０％の出力クロック信号（ｆｏ）が得られる理由
を説明するための図である。

【図１０】本発明の実施の形態１の示すデータ取込・演
算回路、およびデータ出力回路の回路構成を示す回路図
である。

【図１１】図１０に示す回路図において、内部バスライ
ン１本当たりの回路構成を示す図である。

【図１２】図１１に示すクロック信号（ＣＬＬ２）と、
表示データと、内部信号線上の表示データのタイミング
チャートを示す図である。

【図１３】表示データ転送用の内部信号線を、内部バス
ラインと別に設けるた場合の個性を示す図である。

【図１４】本発明の実施の形態１のドレインドライバの
各色毎の隣接するドレイン信号線（Ｙ）当たりの回路構
成をより詳細に示す図である。

【図１５】図１０に示す演算回路２２の演算内容を示す
図である。

【図１６】図１０に示す演算回路２５の演算内容を示す
図である。

【図１７】表示データの取り込み時点を説明するための
図である。

【図１８】図１０に示す遅延回路５１の一例を示す回路
図である。

【図１９】図１０に示す遅延回路５１の他の例を示す回
路図である。

【図２０】ドレインドライバとＦＰＣ基板とのガラス基
板との接続方法を説明するための模式断面図である。

【図２１】本発明の実施の形態１のドレインドライバへ
の電源電圧供給系統を示す図である。

【図２２】表示データ転送用回路に供給する電源と、ク
ロック信号転送用回路に供給する電源とを分離しない場
合の電源電圧供給系統を示す図である。

【図２３】本発明の実施の形態２のドレインドライバの
概略構成を示すブロック図である。

【図２４】本発明の実施の形態３のドレインドライバの
概略構成を示すブロック図である。

【図２５】本発明の実施の形態３のクロック補償方法を
説明するための図である。

【図２６】本発明の実施の形態３の一例のクロック信号
と表示データとの関係を説明するための図である。

【図２７】本発明の実施の形態３のクロック信号（ＣＬ
２）の伝送経路を簡略化して示す図である。

【図２８】本発明の実施の形態４のクロック信号（ＣＬ
２）の伝送経路を簡略化して示す図である。

【図２９】本発明の実施の形態４のクロック信号（ＣＬ
２）の伝送経路の変形例を簡略化して示す図である。

【図３０】本発明の実施の形態５のデータ取込・演算回
路、およびデータ出力回路の回路構成を示す回路図であ
る。

【図３１】図３０に示すスタンバイ回路の回路構成を示
すブロック図である。

【図３２】デュアルエッジ取り込み方式におけるセット
アップ期間、およびホールド期間を説明するための図で
ある。

【符号の説明】

１〜１０…Ｄ型フリップ・フロップ回路、２１〜２６…
演算回路、３１〜３２，２３５Ａ，２３５Ｂ，２３６
Ａ，２３６Ｂ…ラッチ回路、４１，４２…マルチプレク
ス回路、５１…遅延回路、５２…回路素子、６１，６
２，６３，６４，３５１…スイッチ回路、７１，７２…
スタンバイ回路、１００…液晶表示パネル、１１０…タ
イミングコントローラ、１２０…電源回路、１３０，１
３０ａ，１３０ｂ，１３０ｃ…ドレインドライバ、１３
１…クロック制御回路、１３２…ラッチアドレスセレク
タ、１３３…データ取込・演算回路、１３４…データ出
力回路、１３５…ラッチ回路（１）、１３６…ラッチ回
路（２）、１３７，３１１，２３７Ａ，２３７Ｂ…デコ
ーダ回路、１３８，２３８Ａ，２３８Ｂ…アンプ回路、
１３９…階調電圧生成回路、１４０…ゲートドライバ、
１５０…フレキシブルプリント配線基板（ＦＰＣ基
板）、２００…クロック補償回路、２１０…位相比較
器、２１１…チャージポンプ回路、２１２…フィルタ回
路、２１３…ＶＣＯ回路、２１４…ｍ分周器、２２０…
ＤＬＬ回路、２２１，２２２…２分周器、２３９…スイ
ッチ部、３１０…遅延ライン、３１２，３５０…カウン
タ、３２０，３２２…配線層、３２１，３２３…メタラ
イズ層、３２４…バンプ電極、３３１…表示データ転送
用回路、３３１…クロック信号（ＣＬＬ２）転送用回
路、３３３…パッド電極、ＳＵＢ１…ガラス基板、Ｒ…
抵抗、ＤＥＬ…遅延素子、ＨＩＺ…スイッチ素子、ＰＩ
Ｘ…画素電極、ＴＦＴ…薄膜トランジスタ、Ｇ…走査信
号線（またはゲート信号線）、Ｄ，Ｙ…映像信号線（ま
たはドレイン信号線）、ＣＳＴ…保持容量、ＣＬ…容量
線、ＥＯＲ…排他的論理和回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 茂 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 後藤 充 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 中安 洋三 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 斎藤 良幸 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA16 NA31 NA43 NA51 NC03 NC09 NC16 NC26 NC27 NC34 NC35 ND01 ND60 NF05 5C006 AA16 AC11 AC21 AF43 AF72 BB16 BC12 BC23 BF03 BF04 FA15 5C058 AA06 BA01 BA35 BB10 5C080 AA10 BB05 DD09 EE29 FF11 JJ02 JJ03 JJ04

Claims (19)

【特許請求の範囲】
1. 【請求項１】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベルか
   ら第２レベルへの切り替わり、あるいは、第２レベルか
   ら第１レベルへの切り替わりのタイミングで、前記液晶
   駆動回路に入力された映像信号をバスに取り込み、前記
   バスに取り込まれた映像信号から前記液晶表示素子を駆
   動する電圧を選択し、 前記内部クロック信号は、クロック補償回路により、前
   記液晶駆動回路に入力される外部クロック信号の第１レ
   ベル期間と第２レベル期間とをそれぞれ所定の値に揃え
   たクロック信号であることを特徴とする液晶表示装置。
2. 【請求項２】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の切り替わりの
   タイミングで、前記液晶駆動回路に入力された映像信号
   をバスに取り込み、前記バスに取り込まれた映像信号か
   ら前記液晶表示素子を駆動する電圧を選択し、 前記内部クロック信号は、前記液晶駆動回路に入力され
   る外部クロック信号に基づき、フェーズロックドループ
   回路を用いて生成されたクロック信号であることを特徴
   とする液晶表示装置。
3. 【請求項３】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベル、
   あるいは第２レベルへの切り替わりのタイミングで、前
   記液晶駆動回路に入力された映像信号をバスに取り込
   み、前記バスに取り込まれた映像信号から前記液晶表示
   素子を駆動する電圧を選択し、 前記内部クロック信号は、前記液晶駆動回路に入力され
   る外部クロック信号に基づき、ディレイロックドループ
   回路を用いて生成されたクロック信号であることを特徴
   とする液晶表示装置。
4. 【請求項４】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベルか
   ら第２レベルへの切り替わりと、第２レベルから第１レ
   ベルへの切り替わりのタイミングで、前記液晶駆動回路
   に入力された映像信号を内部回路に取り込み、前記内部
   回路に取り込まれた映像信号から前記液晶表示素子を駆
   動する電圧を選択し、 前記内部クロック信号は、クロック補償回路により、前
   記液晶駆動回路に入力される外部クロック信号の第１レ
   ベル期間と第２レベル期間とをそれぞれ所定の値に揃え
   たクロック信号であることを特徴とする液晶表示装置。
5. 【請求項５】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベルか
   ら第２レベルへの切り替わりと、第２レベルから第１レ
   ベルへの切り替わりのタイミングで、前記液晶駆動回路
   に入力された映像信号を２系統のバスに取り込み、前記
   ２系統のバスに取り込まれた映像信号から前記液晶表示
   素子を駆動する電圧を選択し、 前記内部クロック信号は、クロック補償回路により、前
   記液晶駆動回路に入力される外部クロック信号の第１レ
   ベル期間と第２レベル期間とをそれぞれ所定の値に揃え
   たクロック信号であることを特徴とする液晶表示装置。
6. 【請求項６】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベルか
   ら第２レベルへの切り替わりと、第２レベルから第１レ
   ベルへの切り替わりのタイミングで、前記液晶駆動回路
   に入力された映像信号を２系統のバスに取り込み、前記
   ２系統のバスに取り込まれた映像信号から前記液晶表示
   素子を駆動する電圧を選択し、 前記内部クロック信号は、前記液晶駆動回路に入力され
   る外部クロック信号に基づき、フェーズロックドループ
   回路を用いて生成されたクロック信号であることを特徴
   とする液晶表示装置。
7. 【請求項７】 液晶表示素子と、液晶駆動回路とを備え
   る液晶表示装置であって、 前記液晶駆動回路は、内部クロック信号の第１レベルか
   ら第２レベルへの切り替わりと、第２レベルから第１レ
   ベルへの切り替わりのタイミングで、前記液晶駆動回路
   に入力された映像信号を２系統のバスに取り込み、前記
   ２系統のバスに取り込まれた映像信号から前記液晶表示
   素子を駆動する電圧を選択し、 前記内部クロック信号は、前記液晶駆動回路に入力され
   る外部クロック信号に基づき、ディレイロックドループ
   回路を用いて生成されたクロック信号であることを特徴
   とする液晶表示装置。
8. 【請求項８】 液晶表示素子と、第１の液晶駆動回路と
   第２の液晶駆動回路とを備える液晶表示装置であって、 前記第１および第２液晶駆動回路は、内部クロック信号
   の第１レベル、あるいは第２レベルへの切り替わりのタ
   イミングで、前記液晶駆動回路に入力された映像信号を
   バスに取り込み、前記バスに取り込まれた映像信号から
   前記液晶表示素子を駆動する電圧を選択し、 前記第１の液晶駆動回路は、前記入力された映像信号
   と、前記内部クロック信号とを、前記第２の液晶駆動回
   路に出力する出力回路を有し、 前記内部クロック信号は、クロック補償回路により、前
   記液晶駆動回路に入力される外部クロック信号の第１レ
   ベル期間と第２レベル期間とをそれぞれ所定の値に揃え
   たクロック信号であることを特徴とする液晶表示装置。
9. 【請求項９】 前記クロック補償回路は、フェーズロッ
   クドループ回路を有することを特徴とする請求項８に記
   載の液晶表示装置。
10. 【請求項１０】 前記クロック補償回路は、ディレイロ
    ックドループ回路を有することを特徴とする請求項８に
    記載の液晶表示装置。
11. 【請求項１１】 前記第１の液晶駆動回路のクロック信
    号の出力回路と、映像信号の出力回路とは、異なる系統
    の電源から電力が供給されることを特徴とする請求項８
    に記載の液晶表示装置。
12. 【請求項１２】 液晶表示素子と、第１の液晶駆動回路
    と第２の液晶駆動回路とを備える液晶表示装置であっ
    て、 前記第１および第２液晶駆動回路は、前記液晶駆動回路
    に入力される外部クロック信号の第１レベル、あるいは
    第２レベルへの切り替わりのタイミングで、前記液晶駆
    動回路に入力された映像信号をバスに取り込み、前記バ
    スに取り込まれた映像信号から前記液晶表示素子を駆動
    する電圧を選択し、 前記第１の液晶駆動回路は、前記入力された映像信号
    と、内部クロック信号とを、前記第２の液晶駆動回路に
    出力する出力回路を有し、 前記内部クロック信号は、クロック補償回路により、前
    記液晶駆動回路に入力される外部クロック信号の第１レ
    ベル期間と第２レベル期間とをそれぞれ所定の値に揃え
    たクロック信号であることを特徴とする液晶表示装置。
13. 【請求項１３】 前記クロック補償回路は、フェーズロ
    ックドループ回路を有することを特徴とする請求項１２
    に記載の液晶表示装置。
14. 【請求項１４】 前記クロック補償回路は、ディレイロ
    ックドループ回路を有することを特徴とする請求項１２
    に記載の液晶表示装置。
15. 【請求項１５】 前記第１の液晶駆動回路のクロック信
    号の出力回路と、映像信号の出力回路とは、異なる系統
    の電源から電力が供給されることを特徴とする請求項１
    ２に記載の液晶表示装置。
16. 【請求項１６】 液晶表示素子と、第１の液晶駆動回路
    と第２の液晶駆動回路とを備える液晶表示装置であっ
    て、 前記第１の液晶駆動回路および第２の液晶駆動回路は、
    内部クロック信号の第１レベルから第２レベルへの切り
    替わりと、第２レベルから第１レベルへの切り替わりの
    タイミングで、前記各液晶駆動回路に入力された映像信
    号を、２系統のバスに取り込み、前記２系統のバスに取
    り込まれた映像信号から前記液晶表示素子を駆動する電
    圧を選択し、 前記第１の液晶駆動回路および第２の液晶駆動回路は、
    前記各液晶駆動回路に外部から入力されるクロック信号
    を、縦続接続されたインバータ回路を通して次段の液晶
    駆動回路に出力し、 前記インバータの数は、クロック信号入力端子からクロ
    ック信号出力端子までの伝送経路中で、回路素子による
    クロック信号の論理反転回数が奇数回になるように設定
    されていることを特徴とする液晶表示装置。
17. 【請求項１７】 前記第１の液晶駆動回路のクロック信
    号の出力回路と、映像信号の出力回路とは、異なる系統
    の電源から電力が供給されることを特徴とする請求項１
    ６に記載の液晶表示装置。
18. 【請求項１８】 液晶表示素子と、第１の液晶駆動回路
    と第２の液晶駆動回路とを備える液晶表示装置であっ
    て、 前記第１の液晶駆動回路および第２の液晶駆動回路は、
    内部クロック信号の第１レベルから第２レベルへの切り
    替わり、あるいは第２レベルから第１レベルへの切り替
    わりの少なくとも一方のタイミングで、前記各液晶駆動
    回路に入力された映像信号をバスに取り込み、前記バス
    に取り込まれた映像信号から前記液晶表示素子を駆動す
    る電圧を選択し、 前記第１の液晶駆動回路および第２の液晶駆動回路は、
    前記各液晶駆動回路に入力される第１のクロック信号を
    取り込む第１のクロック信号系統と、前記第１のクロッ
    ク信号を反転した第２のクロック信号を取り込む第２の
    クロック信号系統とを有し、 前記第１の液晶駆動回路は、前記第１のクロック信号を
    反転したクロック信号を、前記第２の液晶駆動回路の第
    ２のクロック信号系統に供給することを特徴とする液晶
    表示装置。
19. 【請求項１９】 前記第１の液晶駆動回路は、前記第２
    のクロック信号を反転したクロック信号を、前記第１の
    クロック信号系統に供給することを特徴とする請求項１
    ７に記載の液晶表示装置。