KR101696467B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 데이터와 상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호 보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 점 대 점(point to point) 형태로 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다.
mini-LVDS 인테페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인테페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본 발명은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화하도록 한 액정표시장치를 제공한다.
본 발명의 일 양상으로서, 본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 데이터와 상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호 보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 점 대 점(point to point) 형태로 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다.
상기 외부 클럭신호는 블랭킹 기간 동안 삽입되는 스페셜 코드 클럭을 포함하고, 상기 스페셜 코드 클럭은 상기 데이터와 동기되는 외부 클럭 신호에 비하여 듀티비가 다르다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하고 클럭신호를 소스 드라이브 IC들에 캐스 캐이드 형태로 전송하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 나아가, 본 발명은 클럭 신호에 스페셜 코드를 삽입하여 소스 드라이브 IC의 콘트롤 데이터 복원을 안정화할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도들이다.
도 3은 도 1 및 도 2에 도시된 소스 드라이브 IC의 내부 구성을 보여 주는 블록도이다.
도 4는 도 3에 도시된 데이터 샘플링 및 직병렬 변환부를 상세히 보여 주는 블록도이다.
도 5는 타이밍 콘트롤러로부터 소스 드라이브 IC에 전송되는 데이터와 외부 클럭신호를 보여 주는 파형도이다.
도 6 및 도 7은 콘트롤 데이터 패킷을 보여 주는 도면들이다.
도 8 및 도 9는 콘트롤 데이터 패킷의 코드 맵핑 테이블의 일예를 보여 주는 도면들이다.
도 10은 수평 블랭킹 기간에 동기되는 외부 클럭신호와 콘트롤 데이터를 보여 주는 파형도이다.
도 11 및 도 12는 소스 드라이브 IC들 각각에 내장된 데이터 샘플링 및 직병렬 변환부에서 발생되는 내부 클럭들의 일예를 보여 주는 파형도들이다.
도 13은 스페셜 코드의 제1 실시예를 보여 주는 파형도이다.
도 14는 스페셜 코드에 대한 시뮬레이션 결과를 보여 주는 파형도이다.
도 15는 스페셜 코드의 제2 실시예를 보여 주는 파형도이다.
도 16은 스페셜 코드의 제3 실시예를 보여 주는 파형도이다.
도 17은 스페셜 코드의 제4 실시예를 보여 주는 파형도이다.
도 18은 스페셜 코드의 검출회로의 일 예를 보여 주는 보여 주는 회로도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 시스템 보드로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 형태로 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다.
타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터들을 차신호쌍으로 발생한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이터전압의 출력과 그 출력 타이밍 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 또한, 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터를 실선으로 나타낸 데이터 배선쌍을 통해 동시에 소스 드라이브 IC들(SIC#1~SIC#8)에 직렬로 전송한다. 타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터의 주파수보다 낮은 주파수의 클럭신호를 차신호쌍으로 발생하고, 그 클럭신호를 점선으로 나타낸 클럭신호 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 클럭신호는 스페셜 코드(Special code)를 포함할 수 있다. 스페셜 코드는 도 10과 같이 RGB 데이터와 콘트롤 데이터가 없는 수평 및 수직 블랭크 기간을 알려주기 위하여, 타이밍 콘트롤러(TCON)로부터 전송되는 외부 클럭신호(Clock)에 삽입(embed)된다.
스페셜 코드는 다른 클럭신호에 비하여 듀티비가 다른 클럭 신호로 발생된다. 타이밍 콘트롤러(TCON)는 시스템 보드로부터 입력되는 타이밍 신호들을 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터들을 발생할 수 있다.
타이밍 콘트롤러(TCON)는 도 1과 같이 액정표시패널(LCP)의 상단 중앙부분에 배치된 제4 및 제5 소스 드라이브 IC(SIC#4, SIC#5)에 연결된 클럭신호 배선쌍을 통해 제1 소스 드라이브 IC들(SIC#1)에 클럭신호를 공급할 수 있다. 또한, 타이밍 콘트롤러(TCON)는 도 2와 같이 제1 소스 드라이브 IC(SIC#1)에 연결된 클럭신호 배선쌍을 통해 제1 소스 드라이브 IC들(SIC#1)에 클럭신호를 공급할 수 있다. 클럭신호쌍의 주파수는 도 5와 같이 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮다. 예를 들어, RGB 디지털 비디오 데이터가 10 bits라면 클럭신호의 주파수는 RGB 데이터 전송 주파수의 1/10이다.
소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다.
소스 드라이브 IC들(SIC#1~SIC#8)과 타이밍 콘트롤러(TCON)는 클럭신호 배선쌍을 통해 캐스 캐이드(Cascade) 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 RGB 디지털 비디오 데이터와 콘트롤 데이터를 입력받고, 클럭신호 배선쌍을 통해 클럭신호쌍을 입력받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 클럭신호 배선쌍을 통해 클럭신호쌍을 이웃한 소스 드라이브 IC에 전달한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 클럭신호를 지연하여 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭신호들을 발생하고, 그 내부 클럭신호에 따라 RGB 디지털 비디오 데이터를 샘플링하고 병렬 데이터 체계로 변환한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 DLL 대신에 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함)를 이용하여 내부 클럭신호들을 발생할 수도 있다.
소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#8) 각각에 내장될 수 있는 DLL과 PLL의 특성을 비교하면 다음과 같다.
DLL은 주파수 체배가 필요없는 경우에 PLL에 비하여 많은 장점을 가진다. DLL은 PLL에 비하여 1차 시스템 이므로 동작과 출력이 안정(unconditionally stable)적이다. DLL은 지연라인(delay line)으로 오픈 루프(open-loop)구조인 전압 제어 지연 라인(VCDL, Voltage Controlled Delay Line)을 사용하여 노이즈가 인가되었을 때 노이즈 구간 만큼만 지터(jitter)를 출력한 직후에 원 상태로 복귀된다. 이에 비하여, PLL은 클로즈드 루프(closed-loop) 구조인 전압 제어 발진기(VCO, Voltage Controlled Oscillator)를 사용하기 때문에 노이즈가 인가되었을 때 지터 누적 현상이 발생하여 DLL에 비하여 지터도 커지고 회복 시간도 길게 된다. DLL은 지연(delay)만 고려하여 루프를 조절하지만 PLL은 주파수와 지연 모두를 맞추도록 루프를 조절하여야 한다. 이 때문에 DLL은 PLL에 비하여 락 타임(lock time)이 짧다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다.
도 3은 소스 드라이브 IC들(SIC#1~SIC#8)의 내부 회로 구성을 보여 주는 블록도이다.
도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 PLL이나 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 또한, 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다. 극성제어신호(POL)는 데이터라인들(D1~Dm)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어한다.
DAC(22)는 극성제어신호(POL)에 응답하여 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8) 사이의 데이터 및 클럭 전송에 따른 프로토콜은 아래의 (1) 내지 (9)를 만족한다.
(1) 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#8)은 도 1 및 도 2와 같이 데이터 배선쌍을 통해 점 대 점 형태로 연결되고 또한, 클럭신호 배선쌍을 통해 캐스캐이드 방식으로 연결된다.
(2) 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#8)로 전송되는 클럭신호의 주파주는 도 5와 같이 1/N 정도로 낮다. 즉, 타이밍 콘트롤러(TCON)로부터 발생되는 클럭신호들의 주파주가 RGB 디지털 비디오 데이터와 콘트롤 데이터의 주파수보다 낮다.
(3) 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 높은 대역폭(Bandwidth)의 주파수로 입력되는 RGB 디지털 비디오 데이터와 콘트롤 데이터를 샘플링하기 위하여 DLL을 이용하여 낮은 주파수로 입력되는 외부 클럭신호를 지연시켜 데이터 비트들을 샘플링하고 래치하기 위한 다수의 내부 클럭들을 발생한다. 도 11 및 도 12는 RGB 디지털 비디오 데이터가 10 bits의 대역폭으로 발생될 때 소스 드라이브 IC들(SIC#1~SIC#8) 각각의 DLL에서 발생되는 20 개의 내부 클럭들(CLK0~CLK19)의 예를 보여 주는 파형도이다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터와 동기되는 내부 클럭들에 맞추어 RGB 디지털 비디오 데이터 비트들 각각을 샘플링하여 래치한다.
(4) 타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터 이외에 도 7 내지 도 10과 같이 소스 드라이브 IC들(SIC#1~SIC#8) 및/또는 게이트 드라이브 IC들(GIC)을 제어하기 위한 콘트롤 데이터 등을 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 전송할 수 있다. 콘트롤 데이터는 도 7 내지 도 10과 같이 소스 출력 인에이블 신호(SOE)의 시작을 알려주는 SOE_Start와 그 소스 출력 인에이블신호의 펄스폭(또는 하이 클램프 시간)을 알려 주는 High Width 등의 세부 콘트롤 정보를 포함할 수 있다.
(5) 타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터 패킷들 사이에 존재하는 블랭크 기간 동안 도 10과 같이 소스 드라이브 IC들(SIC#1~SIC#8) 내의 DLL 락 체크(Lock check)를 위한 프리엠블(Preamble) 신호를 삽입할 수 있다. 프리엠블 신호는 데이터와 동기되는 클럭신호(Clock)와 동일한 듀티비의 클럭으로 발생될 수 있으며, 블랭킹 기간 내에서 데이터 배선쌍 및/또는 클럭신호 배선쌍을 통해 소스 드라이브 IC들에 전송된다.
(6) 타이밍 콘트롤러(TCON)는 스페셜 코드를 클럭신호 배선쌍을 통해 전송할 수 있다. 스페셜 코드는 도 10과 같이 RGB 디지털 비디오 데이터와 콘트롤 데이터 등의 신호 전송에 앞선 블랭크 기간 동안 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 전송된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 블랭크 기간 동안 입력되는 스페셜 코드를 검출하여 데이터가 없는 블랭크 기간을 판단하고 스페셜 코드 이후에 입력될 RGB 디지털 비디오 데이터와 콘트롤 데이터의 신호 전송 시작을 인식한다. 스페셜 코드의 클럭은 도 13 내지 도 17과 같이 데이터와 동기되는 클럭의 듀티비와 다른 듀티비를 갖는다.
(7) 소스 드라이브 IC들(SIC#1~SIC#8)은 도 7 내지 도 9와 같이 타이밍 콘트롤러(TCON)로부터 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다.
(8) 콘트롤 데이터 패킷은 도 6과 같이 6 bits 이상의 비트 확장을 고려하여 기본 6 bit를 포함하고 비트 확장시에 추가로 더미 비트들을 포함할 수 있다.
(9) 콘트롤 데이터 패킷에는 서로 다른 콘트롤 정보를 포함하는 제1 콘트롤 데이터 패킷(CTR1)과 제2 콘트롤 데이터 패킷(CTR2)을 포함한다.
도 4는 데이터 샘플링 및 직병렬 변환부(21)를 상세히 보여 주는 도면이다.
도 4를 참조하면, 데이터 샘플링 및 직병렬 변환부(21)는 디스큐(Deskew)-DLL(41), 멀티 페이즈(Multi-phase) DLL(42), 샘플링부(44), 시간변화 보상부(43), 스페셜 코드 디텍터(Special code detector)(45), 콘트롤 데이터 맵핑부(46) 등을 구비한다.
디스큐-DLL(41)은 데이터 배선쌍을 통해 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 신호들을 입력받고 또한, 클럭신호 배선쌍을 통해 RGB 디지털 비디오 데이터의 주파수보다 낮은 주파수의 클럭신호를 입력받는다. 디스큐-DLL(41)은 데이터의 라이징 에지와 디스큐-DLL 출력(D_CLK=CLK0)의 라이징 에지를 동기시켜 내부 클럭들과 입력 데이터 사이의 스큐(skew)를 없앤다. 디스큐-DLL(41)의 출력(D_CLK)은 타이밍 콘트롤러(TCON)로부터 입력되는 외부 클럭신호(Clock)의 지연신호로써 클럭신호(Clock)와 동일한 파형과 주파수를 갖는다. 디스큐-DLL 출력(D_CLK)의 라이징 에지와 입력 데이터의 라이징 에지를 동기시키기 위하여, 디스큐-DLL(41)에 입력되는 데이터도 외부 클럭신호와 같은 파형을 포함하여야 한다. 이를 위하여, 프리엠블신호는 외부 클럭신호(Clock)와 같은 파형으로 데이터 전송 전에 발생되어 데이터 배선쌍을 통해 디스큐-DLL(41)에 입력될 수 있다. 디스큐-DLL(41)의 동작이 완료되면 외부 클럭신호(Clock)를 지연(delay) 시키는 코드가 고정된다.
멀티 페이즈 DLL(42)은 디스큐-DLL(41)을 통해 데이터와 라이징 에지가 동기되는 CLK0를 입력 받아 CLK0의 1 주기를 균일하게 i(i는 데이터 비트수 N×2) 등분하여 i 개의 내부 클럭을 발생한다. 예컨대, 멀티 페이즈 DLL(42)은 도 11 및 도 12와 같이 데이터가 10 bits일 때 CLK0을 20 등분하여 지연시켜 소정의 시간차를 갖는 20 개의 내부 클럭(CLK1~CLK20)을 발생한다. 데이터가 10 bits일 때, 도 11 및 도 12와 같이 외부 클럭(Clock)의 1 주기 내에 라이징 에지를 기준으로 10개의 데이터가 위치하게 된다. 이 경우에, 20 개의 내부 클럭(CLK) 중에서 짝수 번째 클럭들은 데이터의 라이징 에지와 폴링 에지와 동기되고, 20 개의 내부 클럭 중에서 홀수 번째 클럭들은 데이터 비트 각각의 중심과 동기된다. CLK0의 1 주기를 균일하게 i 등분하기 위하여, CLK0와 CLKi의 라이징 에지가 일치하도록 CLKi를 CLK0와 같이 입력으로 넣어준다. 데이터가 10 bits일 때, CLKi는 CLK0으로부터 20 번째로 지연된 CLK20이다.
샘플링부(44)는 데이터와 i 개의 내부 클럭(CLK1~CLK20)을 입력 받아 도 11과 같이 데이터의 비트 각각의 중간과 동기되는 i/2 개의 홀수 번째 내부 클럭들에 맞추어 데이터 비트들 각각을 샘플링한다. 그리고 샘플링부(44)는 샘플링된 데이터를 소정의 데이터 패킷 형태에 맞게 정렬하여 출력한다.
디스큐-DLL(41)의 초기 동작시에 고정된 클럭신호의 지연값은 온도 변화나, 소스 드라이브 IC 칩 내부 또는 외부 환경변화에 의해 변할 수 있다. 타이밍 콘트롤러(TCON)로부터 출력되는 데이터와 외부 클럭신호(Clock) 사이의 출력 시간도 차이가 날 수 있다. 이를 고려하여, 샘플링부(44)는 i 개의 내부 클럭 중에서 데이터 비트의 중간에 동기되는 홀수 번째 클럭과 데이터 비트의 에지에 동기되는 짝수 번째 클럭 각각에서 데이터를 샘플링할 수 있다.
시간변화 보상부(43)는 디스큐-DLL(41)의 동작 시간에 따라 변할 수 있는 클럭 신호의 지연값을 적응적으로 조정하기 위하여, i 개의 샘플링된 데이터를 입력 받아 그 데이터로부터 시간 변화를 검출하고 디스크-DLL(41)의 지연값을 조절하기 위한 지연코드(DC)를 출력할 수 있다. 시간변화 보상부(43)는 시간 지연 변화가 샘플링부(44)의 데이터 샘플링에 문제가 없는 정보라면 생략될 수 있다.
스페셜 코드 디텍터(45)는 멀티 페이즈 DLL(42)로부터 입력되는 i 개의 내부 클럭들(CLK)로부터 듀티비가 다른 스페셜 코드를 검출한다. 스페셜 코드 디텍터(45)는 스페셜 코드 검출될 때 검출신호(SCD)를 출력한다.
콘트롤 데이터 맵핑부(46)는 스페셜 코드 디텍터(45)의 검출신호(SCD), 콘트롤 데이터, 내부 클럭신호(CLK1~CLK20) 및 외부 클럭신호(Clock)를 입력받는다. 콘트롤 데이터 맵핑부(46)는 내부 클럭신호(CLK1~CLK20)에 맞추어 콘트롤 데이터 비트들 각각을 샘플링한 후에 콘트롤 데이터를 도 8 및 도 9와 같은 코드 테이블에 설정된 코드들과 맵핑하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다.
도 5는 소스 드라이브 IC에 입력되는 데이터와 외부 클럭신호(Clock)의 예를 보여 주는 파형도이다.
도 5를 참조하면, 10 bits 데이터 전송의 경우에 외부 클럭신호(Clock)의 1 주기 내에 10 bits의 데이터가 전송되고, 외부 클럭신호(Clock)의 주파수는 데이터 전송 주파수의 1/10이다. 8 bits 데이터 전송의 경우에 외부 클럭신호의 1 주기 내에 8 bits의 데이터가 전송되고, 외부 클럭신호의 주파수는 데이터 전송 주파수의 1/8이다. 6 bits 데이터 전송의 경우에 외부 클럭신호의 1 주기 내에 6 bits의 데이터가 전송되고, 외부 클럭신호의 주파수는 데이터 전송 주파수의 1/6이다. 1 픽셀의 RGB 데이터 전송을 위해서는 3 개의 클럭신호가 필요하다. 스페셜 코드는 블랭크 기간 내에서 발생된다. 스페셜 코드는 데이터 전송 구간의 클럭과 대비할 때, 라이징 에지 타임이 고정되고 듀티비가 다른 클럭으로 발생된다.
도 6 및 도 7은 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#8)로 전송되는 콘트롤 데이터 패킷의 일예를 보여 주는 도면들이다. 도 8 및 도 9는 콘트롤 데이터 패킷의 코드 맵핑 테이블의 일예를 보여 주는 도면들이다.
도 6 내지 도 9를 참조하면, 타이밍 콘트롤러(TCON)는 비트 확장시에도 동일한 콘트롤 데이터 포맷을 사용할 수 있도록 1 콘트롤 데이터 포맷에 6 bits를 할당하며, 그 콘트롤 데이터 포맷에 더하여 더미 비트를 발생할 수 있다. 10bit의 콘트롤 데이터 포맷을 전송하는 경우에, 더미 비트는 4 bits의 최상위 비트(MSB)에 '0011'을 할당할 수 있다. 타이밍 콘트롤러(TCON)는 고속 전송시에도 소스 드라이브 IC들(SIC#1~SIC#8)에 의해 식별이 가능하도록 콘트롤 데이터 패킷에 토글(toggle)이 1 차례 이상 존재하도록 콘트롤 데이터 패킷을 코딩할 수 있다.
콘트롤 데이터 패킷은 콘트롤 스타트 데이터(CTR_Start), 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2), 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2), 제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2) 등을 포함한다.
콘트롤 스타트 데이터(CTR_Start)는 콘트롤 데이터 패킷의 시작을 알려 주는 식별 코드로써, RGB 디지털 비디오 데이터의 시작을 알려주는 데이터 스타트 데이터(DATA Start)와 다른 코드 값으로 발생된다. 예컨대, 콘트롤 스타트 데이터(CTR_Start)는 도 8과 같이 '101010'으로 발생되는 반면에, 데이터 스타트 데이터(DATA Start)는 '010101'과 같이 발생될 수 있다. 데이터 스타트(DATA Start) 이전의 신호는 액정표시패널(LCP)에 표시되지 않는 더미 데이터이다. 더미 데이터는 콘트롤 데이터에서 정의되지 않은 추가 콘트롤 정보를 포함한 콘트롤 데이터 패킷으로 대신될 수 있다. 즉, 콘트롤 데이터 패킷은 도 6~도 10에 한정되는 것이 아니라 확장 가능하다.
제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2)는 스페셜 코드의 종료 시점으로부터 소스 출력 인에이블신호(SOE)의 라이징 시점까지의 외부 클럭(Clock)의 개수를 정의한다. 콘트롤 데이터 맵핑부(46)는 스페셜 코드 이후에 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2) 각각 10 bits 중에서 먼저 입력되는 하위 비트(LSB) 6 bits 씩, 총 12 bits × 외부 클럭(Clock) 시간 만큼 경과된 시점에 라이징되도록 소스 출력 인에이블 신호의 펄스를 발생한다. 따라서, 소스 출력 인에이블신호(SOE)의 라이징 시점은 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2) 값에 따라 조정 가능하다.
제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2)은 소스 출력 인에이블신호(SOE)의 펄스에서 하이논리 지속 시간(또는 High logic duration time)을 정의한다. 콘트롤 데이터 맵핑부(46)는 소스 출력 인에이블 신호(SOE)의 라이징 시점 이후에 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2) 각각 10 bits 중 먼저 입력되는 하위 비트(LSB) 6 bits 씩, 총 12 bist × 클럭(Clock) 시간 만큼 소스 출력 인에이블 신호(SOE)의 펄스를 하이 논리로 발생한 후에 로우 논리로 반전시킨다. 따라서, 소스 출력 인에이블신호(SOE)의 하이논리 지속 시간은 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2) 값에 따라 조정 가능하다.
제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)에는 도 9와 같이 소스 출력 인에이블신호(SOE) 이외에 소스 드라이브 IC들(SIC#1~SIC#8)의 제어에 필요한 제어신호들이 할당될 수 있다. 제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)에는 극성제어신호(POL), 차지쉐어(MODE) 온/오프(On/Off), 수평 극성 반전주기(H2DOT), 소스 드라이브 IC들(SIC#1~SIC#8)의 옵셋 보정, 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 파워, 소스 드라이브 IC들(SIC#1~SIC#8)의 채널 선택, 게이트 스타트 펄스(GSP) 등의 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 정의한다. 화질 개선을 위하여 매 수평기간 마다 소스 출력 인에이블신호(SOE)의 라이징 시점, 펄스폭 등이 달라지거나 온/오프될 수 있다. 콘트롤 데이터 맵핑부(46)는 SOE 스타트 데이터(SOE_Start1, SOE_Start2), SOE 폭 데이터(SOE Width1, SOE Width2), 및 제1 옵션 콘트롤 데이터(CRT1)의 정보를 이용하여 소스 출력 인에이블 신호(SOE)의 라이징 시점, 펄스폭, 펄스 온/오프 등을 조정한다. 극성 반전주기(H2DOT)는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 동시에 출력되는 데이터 전압들의 수평 극성 반전주기를 수평 1 도트 또는 수평 2 도트로 선택하는 옵션신호이다.
도 10은 블랭킹 기간 동안 발생되는 외부 클럭신호(Clock)와 데이터를 보여 주는 파형도이다.
도 10을 참조하면, 블랭킹 기간 동안 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 입력되는 외부 클럭신호(Clock)는 스페셜 코드 클럭을 포함한다. 외부 클럭신호에서, 스페셜 코드 클럭의 주파수는 그 외 다른 클럭들의 주파수와 동일하고, 데이터 전송 주파수보다 낮다. 외부 클럭신호(Clock)는 1 수평 블랭킹 기간 내에서 스페셜 코드 클럭이 할당된 시간을 제외한 나머지 시간에 할당되는 다수의 더미 클럭들을 포함한다. 수평 블랭킹 기간 동안 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 입력되는 데이터는 프리엠블 신호 클럭과 콘트롤 데이터 패킷을 포함한다. 콘트롤 데이터 패킷의 위치는 수평 블랭킹 기간 내에서 조정될 수 있다.
수평기간(1H, 2H, 3H, 4H) 동안 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 입력되는 데이터는 RGB 디지털 비디오 데이터 패킷을 포함한다. RGB 디지털 비디오 데이터 패킷들의 1 패킷은 RGB×i bit 전송시간이다.
액정표시장치를 Full High Definition(FHD) 120Hz로 구동하고 RGB 데이터 각각을 10 bits 데이터로 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다고 가정할 때, 블랭킹 타임 동안 클럭신호 배선쌍을 통해 데이터 주파수의 1/10 주파수로 클럭들과 스페셜 코드가 전송된다. 이 경우에, 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 블랭킹 기간 동안 데이터 배선쌍을 통해 입력되는 데이터를 RGB 디지털 비디오 데이터가 아닌 더미 데이터로 인식한다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 수평 블랭킹 기간 내에서 다른 클럭과는 듀티비가 다르고 입력되는 스페셜 코드 이후에 소스 콘트롤 데이터 패킷이 검출되면, 미리 정해진 코드 맵핑 순서에 따라 소스 콘트롤 신호와 게이트 콘트롤 신호를 복원한다.
FHD 120Hz 구동의 예에서, 소스 드라이브 IC들(SIC#1~SIC#8)에 전송되는 1 데이터 패킷은 RGB×10 bits 이므로 그 길이는 3×클럭(Clock)이다. RGB 디지털 비디오 데이터들이 포함되는 1 수평기간과, 1 프레임 기간에 해당하는 1 수직기간은 다음과 같다. 1 수평기간 = (1920/6 포트)×수평 블랭킹기간 = 320 + 4 = 360 개의 데이터 패킷. 1 수직기간 = 1 수평기간 × (1080 + 수직 블랭킹 기간) = 320 × (1080 + 8) = 360 × 1088 개의 데이터 패킷. 1 수평 블랭킹 기간 내에 존재하는 더미 클럭은 6 개, 스페셜 코드 클럭은 3 개, 프리엠블 신호와 동기되는 클럭은 34 개, 그리고 콘트롤 데이터 패킷 구간에 포함되는 클럭들은 최소 9 개이다.
도 13은 스페셜 코드 클럭의 제1 실시예를 보여 주는 파형도이다.
도 13을 참조하면, 스페셜 코드 클럭은 다른 클럭과 다른 형태 예를 들면 '1001101(Case1)'이나 '1000101(Case2)' 등으로 설정되거나, 듀티비가 다른 클럭(Case3)을 포함하는 형태로 설정될 수 있다.
본원의 발명자들은 도 13의 클럭들에 대하여 시뮬레이션을 행하였다. 이 시뮬레이션 결과, 본원의 발명자들은 멀티 페이즈 DLL(42)의 위상 검출기(Phase detector)에서 클럭 위상을 놓칠 때 차징 펌프(Charging pump)의 업/다운 회로가 동작함에 따라 변하게 되는 전압 제어 지연 라인(VCDL)의 입력전압(VCTL) 변동 유무를 확인하였다. 그 결과, 도 14와 같이 Case 1과 Case 2의 경우에, DLL의 차징 펌프 업/다운 회로 동작이 불안정하게 되고 VCTL이 불규칙하게 측정되었다. 이와 달리, 클럭의 폴링 타임만을 지연시켜 듀티비를 증가시킨 Case 3을 DLL에 입력한 결과, DLL의 차징 펌프의 업/다운 파형과 VCTL 파형이 안정화되었다. 따라서, 도 13의 클럭들 중에서 스페셜 코드로는 클럭의 라이징 타임이 변동되지 않고 다른 클럭과 대비할 때 폴링 타임이 변동되어 듀티비가 달라진 클럭을 포함하는 Case3(또는 도 15의 (a))이 바람직하다.
도 15는 스페셜 코드의 제2 실시예를 보여 주는 파형도이다.
도 15의 (b)와 같이 폴링 타임만 빠르게 하여 듀티비를 감소시킨 클럭도 클럭의 라이징 타임 변동이 없으므로 DLL의 위상 검출기에서 위상을 놓치는 경우가 거의 없다. 따라서, 스페셜 코드는 다른 클럭에 비하여 폴링 타임의 변경으로 듀티비가 달라지는 하나 이상의 클럭을 포함할 수 있다.
도 16은 스페셜 코드의 제3 실시예를 보여 주는 파형도이다.
도 16을 참조하면, 스페셜 코드는 데이터에 동기되는 다른 외부 클럭들의 3 주기 이내의 시간 동안 라이징 타임이 변동되지 않고 1 주기 이상으로 긴 하이로직 지속 시간으로 발생될 수 있다. 이 스페셜 코드가 3 클럭 주기 이내에서 발생되면 스페설 코드의 검출 에러 확률이 더 낮아진다.
도 17은 스페셜 코드의 제4 실시예를 보여 주는 파형도이다. 도 18은 도 17에 도시된 스페셜 코드의 검출회로를 보여 주는 회로도이다.
도 17을 참조하면, 스페셜 코드는 데이터와 동기되는 다른 외부 클럭들의 3 클럭 주기 이내의 시간 동안 하이 로직으로 유지되는 긴 클럭으로 발생될 수 있다. 이러한 스페셜 코드는 도 18에 도시된 4 상(Phase) DLL(180)와 배타적 부정 논리게이트(181)의 조합으로 쉽게 검출될 수 있다. 4 상 DLL(180)은 멀티 페이즈 DLL(XNOR, 42)에 의해 지연된 내부 클럭들 중 어느 하나를 입력 받아 그 내부 클럭(CLK)을 0, T(T는 클럭 주기)/4, T/2, 3/4 T 만큼 지연 시킨 4 상 클럭 신호를 출력한다. 배타적 부정 논리합 게이트(181)는 입력 내부 클럭(지연값=0)과 T/2만큼 지연된 내부 클럭의 배타적 부정 논리합 결과로 검출 신호(SCD)를 출력한다. 4 상 DLL(180)과 배타적 부정 논리합 게이트(181)는 스페셜 코드 디텍터(45)에 내장될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 샘플링 및 직병렬 변환부
22 : 디지털 아날로그 변환기(DAC) 23 : 출력회로
41 : 디스큐(Deskew)-DLL 42 : 멀티 페이즈(Multi-phase) DLL
43 : 시간변화 보상부 44 : 샘플링부
45 : 스페셜 코드 디텍터 46 : 콘트롤 데이터 맵핑부

Claims (8)

  1. 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러;
    상기 데이터와 상기 외부 클럭신호를 입력 받아 상기 외부 클럭신호 보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들;
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 점 대 점(point to point) 형태로 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 외부 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비하고,
    상기 외부 클럭신호는 상기 데이터가 없는 블랭킹 기간을 알려주기 위해, 상기 블랭킹 기간 동안 삽입되는 스페셜 코드 클럭을 포함하고,
    상기 스페셜 코드 클럭은 상기 데이터와 동기되는 외부 클럭 신호에 비하여 듀티비가 다른 액정표시장치.
  2. 제 1 항에 있어서,
    상기 외부 클럭신호의 주파수는 상기 데이터의 비트수를 N(N은 양의 정수)이라 할 때 1/N(N은 상기 데이터의 비트 수)인 액정표시장치.
  3. 제 2 항에 있어서,
    상기 데이터는 상기 블랭킹 기간 동안 삽입되는 콘트롤 데이터를 포함하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 클럭신호를 순차적으로 지연하고 i(i는 데이터 비트수 N×2) 개로 등분하여 i 개의 상기 내부 클럭신호들을 발생하는 지연 락 루프(DLL); 및
    상기 i 개의 내부 클럭신호들 중에서 상기 데이터의 비트들 각각의 중앙에 동기되는 내부 클럭신호들을 이용하여 상기 데이터를 샘플링하는 샘플링부를 구비하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    상기 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 상기 소스 드라이브 IC들 각각의 동작을 제어하는 소스 콘트롤 신호들을 복원하는 콘트롤 데이터 맵핑부를 더 구비하는 액정표시장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 스페셜 코드 클럭은 상기 데이터와 동기되는 외부 클럭 신호의 3 클럭 주기 기간과 같은 기간 내에서 1 회 이상 발생되는 액정표시장치.
  8. 제 4 항에 있어서,
    상기 데이터는,
    상기 블랭킹 기간 동안 발생되어 상기 지연 락 루프의 락 체크용 프리엠블 신호를 더 포함하고,
    상기 프리엠블 신호는 상기 외부 클럭신호와 동일한 형태의 펄스를 포함하는 액정표시장치.
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