KR102148481B1 - 영상 표시장치 및 그 구동방법 - Google Patents

영상 표시장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 클럭 임베디드 인터페이스(Clock Embedded Interface) 방식으로 클럭신호 및 영상 데이터가 안정적으로 전송되도록 하면서도 데이터 전송 속도는 높이되 소비 전력은 줄일 수 있도록 한 영상 표시장치 및 그 구동방법에 관한 것으로, 영상을 표시하는 영상 표시패널; 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송함과 아울러, 자체 생성되거나 외부로부터 입력된 버퍼 제어신호에 따라 복수의 출력버퍼 중 적어도 하나의 출력 버퍼들을 미리 설정된 기간마다 디세이블시켜 구동하는 타이밍 컨트롤러; 및 서로 쌍을 이루는 복수의 데이터 링크 라인들을 통해 상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받고, 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링한 후, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 영상 표시패널의 데이터 라인에 공급하는 적어도 하나의 소스 드라이브 IC를 구비한 것을 특징으로 한다.

Description

영상 표시장치 및 그 구동방법{IMAGE DISPLAY DEVICE AND DRIVING METHOD THE SAME}
본 발명은 클럭 임베디드 인터페이스(Clock Embedded Interface) 방식으로 클럭신호 및 영상 데이터가 안정적으로 전송되도록 하면서도 데이터 전송 속도는 높이되 소비 전력은 줄일 수 있도록 한 영상 표시장치 및 그 구동방법에 관한 것이다.
최근 디지털 콘텐츠들을 다양하게 접하기 위한 수단으로 다양한 형태의 영상 표시장치들이 대두되고 있다. 가장 일반적으로 사용되는 영상 표시장치들은 평판형 표시장치들로 예를 들면, 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 등이 주로 이용되고 있다.
이러한 영상 표시장치는 고해상도화 및 대형화되면서 데이터의 전송량이 증가하고 있다. 이로 인하여, 데이터의 전송 주파수가 높아지고 데이터의 전송 라인 수가 증가됨으로써 전자기적 간섭(Electromagnetic Interference; 이하, EMI라 함)이 많이 발생되는 문제점이 있었다.
이에, 데이터의 송/수신시 신호 전송 라인을 줄이고, 데이터의 고속 전송시 EMI 및 소비 전력을 감소시키기 위하여 다양한 데이터 인터페이스 방법을 영상 표시장치에 적용하고 있다. 예를 들면, 본원 출원인은 타이밍 컨트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호 전송을 안정화할 수 있는 클럭 임베디드(Clock Embedded)방식의 인터페이스를 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에서 제안한 바 있다.
하지만, 최근에는 소비자들의 요구에 의해 영상 표시장치가 대형화, 고해상도화되는 추세에 있다. 따라서, 영상 표시장치의 데이터 전송 속도를 높이고, 소비 전력을 줄이기 위한 노력은 지속적으로 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 클럭 임베디드 인터페이스 방식으로 클럭신호 및 영상 데이터가 안정적으로 전송되도록 하면서도 데이터 전송 속도는 높이되 소비 전력은 줄일 수 있도록 한 영상 표시장치 및 그 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 영상 표시장치는 영상을 표시하는 영상 표시패널; 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송함과 아울러, 자체 생성되거나 외부로부터 입력된 버퍼 제어신호에 따라 복수의 출력 버퍼 중 적어도 하나의 출력 버퍼들을 미리 설정된 기간마다 디세이블시켜 구동하는 타이밍 컨트롤러; 및 서로 쌍을 이루는 복수의 데이터 링크 라인들을 통해 상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받고, 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링한 후, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 영상 표시패널의 데이터 라인에 공급하는 적어도 하나의 소스 드라이브 IC를 구비한 것을 특징으로 한다.
상기 적어도 하나의 소스 드라이브 IC는 상기 타이밍 컨트롤러로부터의 버퍼 제어신호에 응답하여 복수의 수신 버퍼 중 적어도 하나의 수신 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 것을 특징으로 한다.
상기 타이밍 컨트롤러는 외부로부터 입력된 동기 신호 중 적어도 한 신호를 주파수 분주하여 EPI 클럭을 생성하는 클럭 생성부, 상기 EPI 클럭을 이용하여 외부로부터 입력된 상기 디지털 비디오 데이터를 영상 표시패널의 해상도에 맞게 정렬하여 출력하는 데이터 생성부, 상기 데이터 생성부로부터 정렬된 디지털 비디오 데이터들의 사이에 상기 EPI 클럭 및 컨트롤 데이터들을 삽입하여 출력하는 데이터 변환부, 및 상기 데이터 변환부로부터의 순차적으로 입력되는 데이터들을 차동 신호로 각각 변환하여 상기 각 소스 드라이버 IC로 각각 공급하는 제 1 및 제 2 출력 버퍼를 구비하며, 상기 제 2 출력 버퍼는 상기 버퍼 제어신호에 따라 미리 설정된 기간 단위 또는 클럭 트레이닝 패턴 신호나 프리앰블 신호(Preamble signal)가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 디세이블되는 것을 특징으로 한다.
상기 소스 드라이브 IC는 상기 제 1 및 제 2 출력 버퍼로부터 각각 입력되는 차동 신호들을 각각 수신하는 제 1 및 제 2 수신 버퍼, 상기 제 1 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 제 1 클럭 복원회로, 제 2 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 제 2 클럭 복원회로, 상기 버퍼 제어신호에 응답하여 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 스위칭부, 상기 제 1 및 제 2 클럭 복원회로로부터의 내부 클럭에 따라 상기 컨트롤 데이터와 디지털 비디오 데이터 비트를 각각 샘플링하는 샘플링 회로를 구비하며, 상기 제 2 수신 버퍼는 상기 버퍼 제어신호에 따라 상기의 제 2 출력 버퍼와 함께 상기의 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 디세이블되는 것을 특징으로 한다.
상기 스위칭부는 상기 버퍼 제어신호에 응답하여 제 2 수신 버퍼가 디세이블되는 기간에 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급함으로써, 상기 제 1 및 제 2 클럭 복원회로가 항상 락 상태를 유지하도록 한 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 영상 표시장치의 구동방법은 외부로부터 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송함과 아울러, 자체 생성되거나 외부로부터 입력된 버퍼 제어신호에 따라 복수의 출력 버퍼 중 적어도 하나의 출력 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 단계; 서로 쌍을 이루는 복수의 데이터 링크 라인들을 통해 상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받고, 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하는 단계; 및 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 영상 표시패널의 데이터 라인에 공급하는 단계를 포함한 것을 특징으로 한다.
상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받는 단계는 상기의 버퍼 제어신호에 응답하여 복수의 수신 버퍼 중 적어도 하나의 수신 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 단계를 포함한 것을 특징으로 한다.
상기 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 단계는 외부로부터 입력된 동기 신호 중 적어도 한 신호를 주파수 분주하여 EPI 클럭을 생성하는 단계, 상기 EPI 클럭을 이용하여 외부로부터 입력된 상기 디지털 비디오 데이터를 영상 표시패널의 해상도에 맞게 정렬하여 출력하는 단계, 상기 데이터 생성부로부터 정렬된 디지털 비디오 데이터들의 사이에 상기 EPI 클럭 및 컨트롤 데이터들을 삽입하여 출력하는 단계, 및 상기 데이터 변환부로부터의 순차적으로 입력되는 데이터들을 차동 신호로 각각 변환하여 각 소스 드라이버 IC로 각각 공급하는 단계를 포함하며, 상기 적어도 하나의 출력 버퍼를 디세이블시켜 구동하는 단계는 상기 버퍼 제어신호에 따라 미리 설정된 기간 단위 또는 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간 동안마다 상기 제 2 출력 버퍼를 디세이블시키는 단계를 포함한 것을 특징으로 한다.
상기 디지털 비디오 데이터를 샘플링하는 단계는 상기 제 1 및 제 2 출력 버퍼로부터 각각 입력되는 차동 신호들을 각각 수신하는 단계, 제 1 클럭 복원회로를 이용하여 상기 복수의 수신 버퍼 중 제 1 수신 버퍼로부터 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 단계, 제 2 클럭 복원회로를 이용하여 상기 복수의 수신 버퍼 중 제 2 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 단계, 상기 버퍼 제어신호에 응답하여 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 단계, 상기 제 1 및 제 2 클럭 복원회로로부터의 내부 클럭에 따라 상기 컨트롤 데이터와 디지털 비디오 데이터 비트를 각각 샘플링하는 단계를 포함하고, 상기 적어도 하나의 수신 버퍼를 디세이블시켜 구동하는 단계는 상기 버퍼 제어신호에 따라 상기의 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 상기 제 2 수신 버퍼를 디세이블시키는 단계를 포함한 것을 특징으로 한다.
상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 단계는 상기 버퍼 제어신호에 응답하여 상기 제 2 수신 버퍼가 디세이블되는 기간에 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급함으로써, 상기 제 1 및 제 2 클럭 복원회로가 항상 락 상태를 유지하도록 한 것을 특징으로 한다.
상술한 바와 같은 다양한 기술 특징을 갖는 본 발명의 실시 예에 따른 영상 표시장치 및 그 구동방법은 클럭 임베디드 인터페이스 방식으로 클럭신호 및 영상 데이터가 안정적으로 전송되도록 하면서도 데이터 전송 속도는 높이되 소비 전력은 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 액정 표시장치의 구성도.
도 2는 타이밍 컨트롤러의 클럭 및 데이터 전송회로와 소스 드라이브 IC의 클럭 및 데이터 복원 회로를 각각 나타낸 구성도.
도 3은 도 2에 도시된 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여주는 파형도.
이하, 본 발명의 실시 예에 따른 영상 표시장치 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 영상 표시장치는 액정 표시장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등으로 적용될 수 있다. 이하에서는 액정 표시장치를 실시 예로 설명하지만, 본 발명은 액정 표시장치에 한정되지 않는다.
또한, 본 발명의 타이밍 컨트롤러는 본원 출원인이 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에서 제안한 클럭 임베디드(Clock Embedded)방식의 인터페이스를 만족하도록 동작한다. 이하에서는 상기 문헌들에서 제안한 클럭 임베디드 방식의 인터페이스를 EPI(Embedded point to point interface) 프로토콜이라 정의한다.
도 1은 본 발명의 실시 예에 따른 액정 표시장치의 구성도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 액정 표시장치는 액정 표시패널(LCP), 타이밍 컨트롤러(TCON), 하나 이상의 소스 드라이브 IC(SIC#1~SIC#4), 및 적어도 하나의 게이트 드라이브 IC(GIC)을 구비한다.
액정 표시패널(LCP)의 기판들 사이에는 액정층이 형성된다. 액정 표시 패널(LCP)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀(Clc)들을 포함한다.
액정 표시패널(LCP)의 TFT 어레이 기판에는 복수의 데이터 라인(DL), 복수의 게이트 라인(GL), TFT, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정 셀(Clc)들은 TFT를 통해 데이터 전압이 공급되는 화소 전극과, 공통 전압(Vcom)이 공급되는 공통 전극 사이의 전계에 의해 구동된다. TFT의 게이트 전극은 게이트 라인(GL)에 접속되고, TFT의 드레인 전극은 데이터 라인(DL)에 접속된다. TFT의 소스 전극은 액정셀의 화소 전극에 접속된다. TFT는 게이트 라인(GL)을 통해 공급되는 게이트 펄스에 따라 턴-온되어 데이터 라인(DL)으로부터의 데이터 전압을 액정셀의 화소전극에 공급한다. 액정 표시 패널(LCP)의 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다.
액정 표시패널(LCP)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동 방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동 방식으로 구현될 수 있다. 본 발명의 액정 표시장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치 등으로 구현될 수 있다. 투과형 액정 표시 장치와 반투과형 액정 표시 장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
도 1에서, 타이밍 컨트롤러(TCON)와 각각의 소스 드라이브 IC(SIC#1~SIC#4) 간에 서로 쌍을 이루어 복수개씩 연결된 실선은 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 입력 영상의 비디오 데이터가 전송되는 데이터 링크 라인들이다. 그리고, 소스 드라이브 IC들(SIC#1~SIC#6) 간에 연결되면서도 마지막 소스 드라이브 IC(SIC#4)와 타이밍 컨트롤러(TCON) 간에 연결된 점선은 락 피드백 신호 배선이다.
타이밍 컨트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호, 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TCON)는 서로 쌍을 이루어 복수개씩 연결된 데이터 링크 라인들을 통해 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 접속된다.
타이밍 컨트롤러(TCON)은 소스 드라이브 IC들(SIC#1~SIC#4)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#4)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 컨트롤러(TCON)는 EPI 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#4)에 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차 신호로 변환하고, 서로 쌍을 이루어 복수개씩 연결된 데이터 링크 라인들을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 직렬 전송한다. 타이밍 컨트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.
타이밍 컨트롤러(TCON)는 전술한 EPI 프로토콜을 만족하도록 동작한다. 이때, 타이밍 컨트롤러(TCON)는 자체 생성되거나 외부로부터 입력된 버퍼 제어신호(BCS)에 따라 내장되어 있는 복수의 출력 버퍼 중 적어도 하나의 출력 버퍼들을 미리 설정된 기간마다 디세이블시켜 구동한다. 다시 말해, 타이밍 컨트롤러(TCON)는 EPI 프로토콜을 만족하도록 동작하는 기간 중 미리 설정된 기간 동안은 복수의 출력 버퍼 중 적어도 하나의 출력 버퍼들이 디세이블되도록 구동됨으로써 자체적으로 소비되는 전력을 저감시키게 된다. 이를 위해, 타이밍 컨트롤러(TCON)는 EPI 프로토콜을 만족하도록 동작하는 기간 중 미리 설정된 기간 동안은 복수의 출력버퍼 중 적어도 하나의 출력 버퍼들이 디세이블되도록 버퍼 제어신호(BCS)를 자체 생성하거나, 외부의 호스트 시스템으로부터 공급받는다. 타이밍 컨트롤러(TCON)는 호스트 시스템으로부터 제공된 데이터 인에이블 신호(Data enable signal; DE)에 기준하여 각종 신호를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하게 된다. 이에, 타이밍 컨트롤러(TCON)는 인에이블 신호에 기준하여 디세이블 기간이나, 디세이블 기간 중 클럭 트레이닝 기간이나 컨트롤 데이터 전송기간 등을 카운트하여 미리 설정된 기간 단위로 버퍼 제어신호(BCS)를 자체 생성할 수 있다.
타이밍 컨트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면 컨트롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다. 타이밍 컨트롤러(TCON)에 피드백되는 락 신호(LOCK)는 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로 출력이 언-락된 경우에만 로우 로직 레벨로 반전된다.
소스 드라이브 IC들(SIC#1~SIC#4)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 클럭 복원 회로의 출력을 발생하고, 그 출력의 위상과 주파수가 고정(Lock)되어 클럭 및 데이터의 복원(Clock and Data Recovery; 이하 CDR) 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 기능이 안정되면, 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 컨트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 컨트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭이 내장된 컨트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 컨트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터 전압의 출력 타이밍, 데이터 전압의 극성 등을 제어하기 위한 소스 컨트롤 데이터를 포함한다. 컨트롤 데이터는 게이트 드라이브IC(GIC)의 동작 타이밍을 제어기 위한 게이트 컨트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 타이밍 컨트롤러로부터의 버퍼 제어신호(BCS)를 동시에 공급받을 수 있다. 그리고, 버퍼 제어신호(BCS)에 응답하여 자체 내장된 복수의 수신 버퍼 중 적어도 하나의 수신 버퍼를 미리 설정된 기간마다 디세이블시켜 구동할 수도 있다. 이러한 소스 드라이브 IC들(SIC#1~SIC#4)의 수신 버퍼 선택 구동 방식은 첨부된 도면을 참조하여, 이 후에 더욱 구체적으로 설명하기로 한다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정 표시 패널(LCP)의 데이터 라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 서로 쌍을 이루어 복수개씩 연결된 데이터 링크 라인들을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 컨트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 회로는 EPI 클럭을 클럭 복원 회로에 입력하여 비디오 데이터의 RGB 비트수×2개의 내부 클럭들을 발생한다. 클럭 복원 회로는 위상 고정 루프(Phase locked loop) 또는 지연 락 루프(Delay Locked loop)를 이용하여 내부 클럭들과 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 서로 쌍을 이루어 복수개씩 연결된 데이터 링크 라인들을 통해 입력되는 컨트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 컨트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터 전압으로 변환하여 액정 표시패널(LCP)의 데이터 라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 컨트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정 표시 패널의 TFT 어레이 기판의 게이트 라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정 표시 패널(LCP)의 TFT 어레이 기판상에 내장될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 컨트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 경유하여 수신되는 게이트 컨트롤 데이터에 응답하여 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급한다.
도 2는 타이밍 컨트롤러의 클럭 및 데이터 전송회로와 소스 드라이브 IC의 클럭 및 데이터 복원 회로를 각각 나타낸 구성도이다.
도 2를 참조하면, 타이밍 컨트롤러(TCON)의 클럭 및 데이터 전송회로는 외부로부터 입력된 동기 신호 중 적어도 한 신호, 예를 들어 도트 클럭을 주파수 분주하여 EPI 클럭(CLK)를 생성하는 클럭 생성부(22), EPI 클럭(CLK)을 이용하여 외부로부터 입력된 디지털 비디오 데이터(RGB)를 액정 표시패널(LCP)의 해상도에 맞게 정렬하여 출력하는 데이터 생성부(21), 데이터 생성부(21)로부터 정렬된 디지털 비디오 데이터(RGB)들의 사이에 EPI 클럭(CLK) 및 컨트롤 데이터들을 삽입(embeded)하여 출력하는 데이터 변환부(23), 데이터 변환부(23)로부터의 순차적으로 입력되는 데이터들을 차동 신호로 각각 변환하여 각 소스 드라이버 IC(SIC)로 각각 공급하는 제 1 및 제 2 출력 버퍼(24a,42b)를 구비한다. 여기서, 제 1 출력 버퍼(24a)는 마스터 출력 버퍼로 항상 인에이블 상태로 동작하며, 제 2 출력 버퍼(24b)는 슬레이브 출력 버퍼로써 외부 또는 자체에서 생성된 버퍼 제어신호(BCS)에 따라 미리 설정된 기간 단위로 디세이블 되기도 한다. 예를 들면, 제 2 출력 버퍼(24b)는 타이밍 컨트롤러(TCON)에서 자체 생성된 버퍼 제어신호(BCS)에 따라 클럭 트레이닝 패턴 신호 또는 프리앰블 신호(Preamble signal)가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간 동안은 디세이블될 수 있다.
클럭 생성부(22)는 외부로부터 입력된 동기 신호, 예를 들어 도트 클럭을 위상 동기 루프(PLL; Phase Locked Loop) 또는 지연 동기 루프(DLL; Delay Locked Loop)를 이용해 주파수 분주하여 EPI 클럭(CLK)을 생성한다.
데이터 생성부(21)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 액정 표시패널(LCP)의 해상도에 맞게 정렬하여 출력한다. 그리고 데이터 생성부(21)는 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 포함한 컨트롤 데이터들을 생성한다.
데이터 변환부(23)는 데이터 생성부(20)로부터 제공된 디지털 비디오 데이터(RGB)들 사이에 컨트롤 데이터들과 EPI 클럭(CLK)들을 삽입(embeded)하여 출력한다.
제 1 출력 버퍼(24a)는 마스터 출력 버퍼로 항상 인에이블 상태로 동작한다. 하지만, 제 2 출력 버퍼(24b)는 슬레이브 출력 버퍼로써 버퍼 제어신호(BCS)에 따라 미리 설정된 기간 단위로 디세이블될 수 있다. 마스터 및 슬레이브 출력 버퍼들이 구비 및 구동되면 구동 오류가 잦는 버퍼들 중 어느 한 버퍼의 송신 오류를 방지할 수 있게 된다. 하지만, 마스터 및 슬레이브 버퍼들을 항상 같이 구동되면 소비전력은 증가하게 된다. 이에. 본 발명에 따른 제 2 출력 버퍼(24b)는 타이밍 컨트롤러(TCON)에서 자체 생성된 버퍼 제어신호(BCS)에 따라 클럭 트레이닝 패턴 신호 또는 프리앰블 신호(Preamble signal)가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간 동안은 디세이블될 수 있다.
소스 드라이브 IC(SIC)의 클럭 및 데이터의 복원회로는 제 1 및 제 2 출력 버퍼(24a,42b)로부터 각각 입력되는 차동 신호들을 각각 수신하는 제 1 및 제 2 수신 버퍼(25a.25b), 제 1 수신 버퍼(25a)를 통해 수신된 EPI 클럭(CLK)으로부터 내부 클럭을 복원하는 제 1 클럭 복원회로(26a), 제 2 수신 버퍼(25b)를 통해 수신된 EPI 클럭(CLK)으로부터 내부 클럭을 복원하는 제 2 클럭 복원회로(26b), 버퍼 제어신호(BCS)에 응답하여 제 1 수신 버퍼(25a)에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로(26b)로 공급하는 스위칭부(28), 제 1 및 제 2 클럭 복원회로(26a,26b)로부터의 내부 클럭에 따라 컨트롤 데이터와 디지털 비디오 데이터 비트를 각각 샘플링하는 샘플링 회로(27)를 구비한다.
제 1 수신 버퍼(25a)는 마스터 수신 버퍼로써 항상 인에이블 상태로 동작하며 제 2 수신 버퍼(25b) 슬레이브 수신 버퍼로써, 외부 또는 자체 생성된 제어신호에 따라 미리 설정된 기간 단위로 디세이블 되기도 한다. 이와 같이, 마스터 및 슬레이브 수신 버퍼들이 구비 및 구동되면 구동 오류가 잦는 버퍼들 중 어느 한 버퍼의 송/수신 오류를 방지할 수 있게 된다. 하지만, 마스터 및 슬레이브 버퍼들을 항상 같이 구동하면 소비전력은 증가하게 된다. 이에, 본 발명의 제 2 수신 버퍼(25b)는 타이밍 컨트롤러(TCON)로부터의 버퍼 제어신호(BCS)에 따라 제 2 출력 버퍼(24b)와 함께 상기의 클럭 트레이닝 패턴 신호 또는 프리앰블 신호가 수신되는 클럭 트레이닝 기간 중 미리 설정된 기간 동안은 디세이블될 수 있다.
스위칭부(28)는 버퍼 제어신호(BCS)에 응답하여 제 1 수신 버퍼(25a)에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로(26b)로 공급한다. 이는, 제 1 및 제 2 클럭 복원회로(26a,26b)가 항상 락 상태를 유지하여 락 신호를 다음단으로 출력해야하므로 해야 하므로, 제 2 수신 버퍼(25b)가 디세이블되는 기간에는 제 1 수신 버퍼(25a)에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로(26b)로 공급한다.
제 1 및 제 2 클럭 복원회로(26a,26b)는 EPI 클럭(CLK)으로부터 복원된 내부 클럭을 샘플링 회로(27)로 동시에 공급한다. 따라서, 샘플링 회로(27)에는 동기화된 내부 클럭이 공급된다. 이에, 샘플링 회로(27)는 내부 클럭에 따라 컨트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.
도 3은 도 2에 도시된 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여주는 파형도이다.
도 3을 참조하면, 타이밍 컨트롤러(TCON)는 호스트 시스템으로부터 제공된 데이터 인에이블 신호(Data enable signal; DE)에 기준하여 각종 신호를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.
구체적으로, 클럭 트레이닝 기간인 제1 기간(Phase-Ⅰ)에 타이밍 컨트롤러(TCON)는 일정한 주파수의 클럭 트레이닝 패턴 신호 또는 프리앰블 신호(Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 그리고, 락 피드백 신호 배선을 통해 락 신호(LOCK)가 입력되면 제2 기간(Phase-Ⅱ)으로 전환하여 동작한다.
이때, 타이밍 컨트롤러(TCON)는 클럭 트레이닝 기간 중 미리 설정된 기간 동안에는 버퍼 제어신호(BCS)를 하이 논리 레벨의 오프 신호로 생성하여, 슬레이브 출력 버퍼인 제 2 출력 버퍼(24b)의 동작을 디세이블시킬 수 있다. 좀 더 구체적으로 설명하면, 타이밍 컨트롤러(TCON)는 클럭 트레이닝 기간으로 설정된 6us기간 중 5us기간 동안은 버퍼 제어신호(BCS)를 하이 논리 레벨의 오프 신호로 생성하여 제 2 출력 버퍼(24b)로 공급할 수 있다. 이에, 버퍼 제어신호(BCS)가 하이 논리 레벨의 오프 신호로 공급되는 5us기간 동안 디세이블 된다.
또한, 타이밍 컨트롤러(TCON)로부터의 버퍼 제어신호(BCS)는 소스 드라이브 IC(SIC) 각각의 제 2 수신 버퍼(25b)와 스위칭부(28)에도 동시에 공급된다. 이에, 각 소스 드라이브 IC(SIC)의 슬레이브 수신 버퍼인 제 2 수신 버퍼(25b)들은 버퍼 제어신호(BCS)가 하이 논리 레벨의 오프 신호로 공급되는 기간 동안 디세이블된다. 반면, 소스 드라이브 IC(SIC) 각각의 스위칭부(28)는 하이 논리 레벨의 버퍼 제어신호(BCS)에 따라 턴-온되어, 제 1 수신 버퍼(25a)에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로(26b)로 공급한다.
다음으로, 제2 기간(Phase-Ⅱ) 동안 타이밍 컨트롤러(TCON)는 컨트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다.
그리고, 제3 기간(Phase-Ⅲ) 동안에는 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.
이상에서 상술한 바와 같이, 본 발명의 실시 예에 따른 액정 표시장치는 클럭 임베디드 인터페이스(Clock Embedded Interface) 방식으로 클럭신호 및 영상 데이터가 전송되는 기간 중 미리 설정된 기간, 예를 들어 클럭 트레이닝 기간 중 이부 기간마다, 타이밍 컨트롤러(TCON)의 출력 버퍼들 중 절반의 출력 버퍼들 및 소스 드라이브 IC(SIC) 각각의 수신 버퍼들 중 절반의 수신 버퍼들의 동작을 정지시킬 수 있다. 이에, 본 발명에서는 안정적으로 전송되도록 하면서도 데이터 전송 속도는 높이더라도 소비 전력은 줄일 수 있다.
이상 설명한 내용을 통해 당 업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
21: 데이터 생성부 22: 클럭 생성부
23: 데이터 변환부 24a,24b: 제 1 및 제 2 출력 버퍼
25a,25b: 제 1 및 제 2 수신 버퍼 26a,26b: 제 1 및 제 2 클럭 복원 회로
27: 샘플링 회로

Claims (10)

  1. 영상을 표시하는 영상 표시패널;
    입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송함과 아울러, 자체 생성되거나 외부로부터 입력된 버퍼 제어신호에 따라 복수의 출력버퍼 중 적어도 하나의 출력 버퍼들을 미리 설정된 기간마다 디세이블시켜 구동하는 타이밍 컨트롤러; 및
    서로 쌍을 이루는 복수의 데이터 링크 라인들을 통해 상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받고, 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링한 후, 상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 영상 표시패널의 데이터 라인에 공급하는 적어도 하나의 소스 드라이브 IC를 구비한 것을 특징으로 하는 영상 표시장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 소스 드라이브 IC는
    상기 타이밍 컨트롤러로부터의 버퍼 제어신호에 응답하여 복수의 수신 버퍼 중 적어도 하나의 수신 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 것을 특징으로 하는 영상 표시장치.
  3. 제 2 항에 있어서,
    상기 타이밍 컨트롤러는
    외부로부터 입력된 동기 신호 중 적어도 한 신호를 주파수 분주하여 EPI 클럭을 생성하는 클럭 생성부,
    상기 EPI 클럭을 이용하여 외부로부터 입력된 상기 디지털 비디오 데이터를 영상 표시패널의 해상도에 맞게 정렬하여 출력하는 데이터 생성부,
    상기 데이터 생성부로부터 정렬된 디지털 비디오 데이터들의 사이에 상기 EPI 클럭 및 컨트롤 데이터들을 삽입하여 출력하는 데이터 변환부, 및
    상기 데이터 변환부로부터의 순차적으로 입력되는 데이터들을 차동 신호로 각각 변환하여 상기 각 소스 드라이버 IC로 각각 공급하는 제 1 및 제 2 출력 버퍼를 구비하며,
    상기 제 2 출력 버퍼는
    상기 버퍼 제어신호에 따라 미리 설정된 기간 단위 또는 클럭 트레이닝 패턴 신호나 프리앰블 신호(Preamble signal)가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 디세이블되는 것을 특징으로 하는 영상 표시장치.
  4. 제 3 항에 있어서,
    상기 소스 드라이브 IC는
    상기 제 1 및 제 2 출력 버퍼로부터 각각 입력되는 차동 신호들을 각각 수신하는 제 1 및 제 2 수신 버퍼,
    상기 제 1 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 제 1 클럭 복원회로,
    제 2 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 제 2 클럭 복원회로,
    상기 버퍼 제어신호에 응답하여 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 스위칭부, 및
    상기 제 1 및 제 2 클럭 복원회로로부터의 내부 클럭에 따라 상기 컨트롤 데이터와 디지털 비디오 데이터 비트를 각각 샘플링하는 샘플링 회로를 구비하며,
    상기 제 2 수신 버퍼는 상기 버퍼 제어신호에 따라 상기의 제 2 출력 버퍼와 함께 상기의 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 디세이블되는 것을 특징으로 하는 영상 표시장치.
  5. 제 4 항에 있어서,
    상기 스위칭부는
    상기 버퍼 제어신호에 응답하여 제 2 수신 버퍼가 디세이블되는 기간에 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급함으로써, 상기 제 1 및 제 2 클럭 복원회로가 항상 락 상태를 유지하도록 한 것을 특징으로 하는 영상 표시장치.
  6. 외부로부터 입력된 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송함과 아울러, 자체 생성되거나 외부로부터 입력된 버퍼 제어신호에 따라 복수의 출력 버퍼 중 적어도 하나의 출력 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 단계;
    서로 쌍을 이루는 복수의 데이터 링크 라인들을 통해 상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받고, 상기 클럭 신호를 기준으로 내부 클럭을 복원하여 상기 디지털 비디오 데이터를 샘플링하는 단계; 및
    상기 디지털 비디오 데이터를 데이터 전압으로 변환하여 영상 표시패널의 데이터 라인에 공급하는 단계를 포함한 것을 특징으로 하는 영상 표시장치의 구동방법.
  7. 제 6 항에 있어서,
    상기 클럭 신호와 컨트롤 데이터들이 삽입된 디지털 비디오 데이터를 공급받는 단계는
    상기의 버퍼 제어신호에 응답하여 복수의 수신 버퍼 중 적어도 하나의 수신 버퍼를 미리 설정된 기간마다 디세이블시켜 구동하는 단계를 포함한 것을 특징으로 하는 영상 표시장치의 구동방법.
  8. 제 7 항에 있어서,
    상기 디지털 비디오 데이터에 클럭 신호와 컨트롤 데이터들을 삽입하여 전송하는 단계는
    외부로부터 입력된 동기 신호 중 적어도 한 신호를 주파수 분주하여 EPI 클럭을 생성하는 단계,
    상기 EPI 클럭을 이용하여 외부로부터 입력된 상기 디지털 비디오 데이터를 영상 표시패널의 해상도에 맞게 정렬하여 출력하는 단계,
    데이터 생성부로부터 정렬된 디지털 비디오 데이터들의 사이에 상기 EPI 클럭 및 컨트롤 데이터들을 삽입하여 출력하는 단계, 및
    데이터 변환부로부터의 순차적으로 입력되는 데이터들을 제1 및 제2 출력 버퍼에서 차동 신호로 각각 변환하여 각 소스 드라이버 IC로 각각 공급하는 단계를 포함하며,
    상기 적어도 하나의 출력 버퍼를 디세이블시켜 구동하는 단계는
    상기 버퍼 제어신호에 따라 미리 설정된 기간 단위 또는 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 상기 제 2 출력 버퍼를 디세이블시키는 단계를 포함한 것을 특징으로 하는 영상 표시장치의 구동방법.
  9. 제 8 항에 있어서,
    상기 디지털 비디오 데이터를 샘플링하는 단계는
    상기 제 1 및 제 2 출력 버퍼로부터 각각 입력되는 차동 신호들을 각각 수신하는 단계,
    제 1 클럭 복원회로를 이용하여 상기 복수의 수신 버퍼 중 제 1 수신 버퍼로부터 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 단계,
    제 2 클럭 복원회로를 이용하여 상기 복수의 수신 버퍼 중 제 2 수신 버퍼를 통해 수신된 EPI 클럭으로부터 내부 클럭을 복원하는 단계,
    상기 버퍼 제어신호에 응답하여 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 단계, 및
    상기 제 1 및 제 2 클럭 복원회로로부터의 내부 클럭에 따라 상기 컨트롤 데이터와 디지털 비디오 데이터 비트를 각각 샘플링하는 단계를 포함하고,
    상기 적어도 하나의 수신 버퍼를 디세이블시켜 구동하는 단계는
    상기 버퍼 제어신호에 따라 상기의 클럭 트레이닝 패턴 신호나 프리앰블 신호가 출력되는 클럭 트레이닝 기간 중 미리 설정된 기간마다 상기 제 2 수신 버퍼를 디세이블시키는 단계를 포함한 것을 특징으로 하는 영상 표시장치의 구동방법.
  10. 제 9 항에 있어서,
    상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급하는 단계는
    상기 버퍼 제어신호에 응답하여 상기 제 2 수신 버퍼가 디세이블되는 기간에 상기 제 1 수신 버퍼에서 출력되는 내부 클럭을 상기 제 2 클럭 복원회로로 공급함으로써, 상기 제 1 및 제 2 클럭 복원회로가 항상 락 상태를 유지하도록 한 것을 특징으로 하는 영상 표시장치의 구동방법.
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