CN115240584B - 时序控制器、源极驱动芯片、驱动电路及驱动控制方法 - Google Patents

时序控制器、源极驱动芯片、驱动电路及驱动控制方法 Download PDF

Info

Publication number
CN115240584B
CN115240584B CN202210602870.0A CN202210602870A CN115240584B CN 115240584 B CN115240584 B CN 115240584B CN 202210602870 A CN202210602870 A CN 202210602870A CN 115240584 B CN115240584 B CN 115240584B
Authority
CN
China
Prior art keywords
stage
pull
controller
power consumption
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210602870.0A
Other languages
English (en)
Other versions
CN115240584A (zh
Inventor
南帐镇
李东明
白东勋
李大浚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Yisiwei Computing Technology Co ltd
Beijing Eswin Computing Technology Co Ltd
Original Assignee
Hefei Yisiwei Computing Technology Co ltd
Beijing Eswin Computing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Yisiwei Computing Technology Co ltd, Beijing Eswin Computing Technology Co Ltd filed Critical Hefei Yisiwei Computing Technology Co ltd
Priority to CN202210602870.0A priority Critical patent/CN115240584B/zh
Publication of CN115240584A publication Critical patent/CN115240584A/zh
Priority to US18/146,891 priority patent/US20230386380A1/en
Application granted granted Critical
Publication of CN115240584B publication Critical patent/CN115240584B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0272—Details of drivers for data electrodes, the drivers communicating data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/023—Power management, e.g. power saving using energy recovery or conservation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication

Abstract

一种时序控制器、源极驱动芯片、驱动电路及驱动控制方法。在本方案中，在源极驱动芯片需要进入低功耗模式的阶段，时序控制器控制时序控制器的信号输出端接地，由于时序控制器的信号输出端连接源极驱动芯片的信号输入端，所以在时序控制器的信号输出端接地的情况下，源极驱动芯片的信号输入端也接地。这样，源极驱动芯片在检测到信号输入端接地的情况下，即可进入低功耗模式。在源极驱动芯片处于低功耗模式的情况下，时序控制器与源极驱动芯片之间不传输数据，能够降低驱动电路的功耗。

Description

时序控制器、源极驱动芯片、驱动电路及驱动控制方法
技术领域
本申请涉及显示技术领域，特别涉及一种时序控制器、源极驱动芯片、驱动电路及驱动控制方法。
背景技术
显示装置通常包括显示面板和用于驱动显示面板的驱动电路。该驱动电路包括时序控制器(Timer Controller，TCON)和源极驱动(Source Driver，SD)芯片。TCON和SD芯片之间可以基于点对点(Point-to-Point，P2P)协议传输数据。
目前，TCON和SD芯片进行数据传输的功耗较大，即驱动电路的功耗较大，如何降低驱动电路的功耗是当前的一个研究热点。
发明内容
本申请提供了一种时序控制器、源极驱动芯片、驱动电路及驱动控制方法，以期降低驱动电路的功耗。所述技术方案如下：
一方面，提供了一种TCON，所述TCON具有M个信号输出端，所述M个信号输出端分别与M个SD芯片对应的M个信号输入端连接，所述M为正整数；
所述TCON包括控制器、时序发送电路和下拉电路，所述控制器的第一输出端与所述时序发送电路的输入端连接，所述时序发送电路的输出端与所述M个信号输出端连接，所述控制器的第二输出端与所述下拉电路的控制端连接，所述下拉电路的第一连接端与所述M个信号输出端连接，所述下拉电路的第二连接端接地；
所述控制器用于：控制所述时序发送电路和所述下拉电路，以使所述M个信号输出端在第一阶段接地；其中，在所述M个信号输入端接地的情况下，所述M个SD芯片处于低功耗模式，所述第一阶段是指所述SD芯片需要进入低功耗模式的阶段。
可选地，所述控制器还用于：控制所述下拉电路，以使所述M个信号输出端在第二阶段不接地；其中，在所述M个信号输入端不接地的情况下，所述M个SD芯片处于低功耗唤醒模式，所述第二阶段是指所述SD芯片需要进入低功耗唤醒模式的阶段。
可选地，所述下拉电路包括第一下拉电阻；
所述控制器具体用于：在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第一阶段接地。
可选地，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
所述控制器具体用于：在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，以使所述M个信号输出端在所述第一阶段接地。
可选地，所述下拉电路包括第一下拉电阻；
所述控制器具体用于：在所述第二阶段增大所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第二阶段不接地。
可选地，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
所述控制器具体用于：在所述第二阶段断开所述下拉开关，以使所述M个信号输出端在所述第二阶段不接地。
另一方面，提供了一种SD芯片，所述SD芯片具有信号输入端，所述信号输入端与TCON的一个信号输出端连接；
其中，所述信号输出端在所述TCON的控制下在第一阶段接地，所述第一阶段是指所述SD芯片需要进入低功耗模式的阶段；
所述SD芯片用于：在检测到所述信号输入端接地的情况下，进入低功耗模式。
可选地，所述信号输出端在所述TCON的控制下在第二阶段不接地，所述第二阶段是指所述SD芯片需要进入低功耗唤醒模式的阶段；
所述SD芯片用于：在检测到所述信号输入端不接地的情况下，进入低功耗唤醒模式。
可选地，所述SD芯片包括电平检测器，所述电平检测器与所述信号输入端连接；
所述电平检测器用于：检测所述信号输入端的电平，以确定所述信号输入端是否接地。
另一方面，提供了一种驱动电路，所述驱动电路包括如上述所述的TCON，以及如上述所述的SD芯片。所述TCON和所述SD芯片用于实现如下述所述的驱动控制方法。
另一方面，提供了一种驱动控制方法，应用于如上述所述的TCON，所述方法包括：
控制所述时序控制器的M个信号输出端在第一阶段接地，以使M个源极驱动芯片在检测到各自的信号输入端接地的情况下，进入低功耗模式；其中，所述第一阶段是指所述源极驱动芯片需要进入低功耗模式的阶段。
可选地，所述时序控制器包括控制器、时序发送电路和下拉电路，所述下拉电路包括第一下拉电阻；
控制所述时序控制器的M个信号输出端在第一阶段接地，包括：
所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第一阶段接地。
可选地，所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，包括：
所述控制器在所述第一阶段向所述时序发送电路发送第一时序控制信号，以使所述时序发送电路切断信号输出，以及在所述第一阶段向所述下拉电路发送第一下拉控制信号，以减小所述第一下拉电阻的阻值。
可选地，所述时序控制器包括控制器、时序发送电路和下拉电路，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
控制所述时序控制器的M个信号输出端在第一阶段接地，包括：
所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，以使所述M个信号输出端在所述第一阶段接地。
可选地，所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，包括：
所述控制器在所述第一阶段向所述时序发送电路发送第一时序控制信号，以使所述时序发送电路切断信号输出，以及在所述第一阶段向所述下拉电路发送第二下拉控制信号，以闭合所述下拉开关。
可选地，所述方法还包括：
控制所述M个信号输出端在第二阶段不接地，以使所述M个源极驱动芯片在检测到各自的信号输入端不接地的情况下，进入低功耗唤醒模式；其中，所述第二阶段是指所述源极驱动芯片需要进入低功耗唤醒模式的阶段。
可选地，所述第一阶段与所述第二阶段的总时长固定，所述第二阶段的时长小于参考时长。
可选地，所述第一阶段和所述第二阶段为水平消隐阶段包括的两个子阶段，所述参考时长为48个时钟周期。
可选地，所述第一阶段和所述第二阶段为垂直消隐阶段包括的两个子阶段，所述参考时长为4000个时钟周期。
另一方面，提供了一种驱动控制方法，应用于如上述所述的SD芯片，所述方法包括：
在检测到所述SD芯片的信号输入端接地的情况下，进入低功耗模式。
可选地，在检测到所述信号输入端不接地的情况下，进入低功耗唤醒模式。
可选地，所述SD芯片包括电平检测器，所述电平检测器与所述信号输入端连接；所述方法还包括：
所述电平检测器检测所述信号输入端的电平，以确定所述信号输入端是否接地。
另一方面，提供了一种驱动装置，所述驱动装置包括处理器、通信接口、存储器和通信总线，所述处理器、所述通信接口和所述存储器通过所述通信总线完成相互间的通信，所述存储器用于存放计算机程序，所述处理器用于执行所述存储器上所存放的程序，以实现上述所述驱动控制方法的步骤。
另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现上述所述驱动控制方法。
另一方面，提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述所述的驱动控制方法。
本申请提供的技术方案至少可以带来以下有益效果：
在本方案中，在SD芯片需要进入低功耗模式的阶段，TCON控制TCON的信号输出端接地，由于TCON的信号输出端连接SD芯片的信号输入端，所以在TCON的信号输出端接地的情况下，SD芯片的信号输入端也接地。这样，SD芯片在检测到信号输入端接地的情况下，即可进入低功耗模式。在SD芯片处于低功耗模式的情况下，TCON与SD芯片之间不传输数据，能够降低驱动电路的功耗。
附图说明
图1是本申请实施例提供的驱动控制方法所涉及的一种系统架构图；
图2是本申请实施例提供的一种驱动电路的结构示意图；
图3是本申请实施例提供的另一种驱动电路的结构示意图；
图4是本申请实施例提供的一种时序发送子电路的结构示意图；
图5是本申请实施例提供的另一种时序发送子电路的结构示意图；
图6是本申请实施例提供的又一种时序发送子电路的结构示意图；
图7是本申请实施例提供的又一种驱动电路的结构示意图；
图8是本申请实施例提供的又一种驱动电路的结构示意图；
图9是本申请实施例提供的又一种驱动电路的结构示意图；
图10是本申请实施例提供的又一种驱动电路的结构示意图；
图11是本申请实施例提供的又一种驱动电路的结构示意图；
图12是本申请实施例提供的一种SD芯片的结构示意图；
图13是本申请实施例提供的另一种SD芯片的结构示意图；
图14是本申请实施例提供的又一种SD芯片的结构示意图；
图15是本申请实施例提供的一种驱动电路的工作原理图；
图16是本申请实施例提供的另一种驱动电路的工作原理图；
图17是本申请实施例提供的又一种驱动电路的工作原理图；
图18是本申请实施例提供的一种驱动控制方法的流程图；
图19是本申请实施例提供的一种TCON和SD芯片之间传输一行像素数据的传输过程示意图；
图20是本申请实施例提供的一种TCON和SD芯片之间传输最后一行像素数据的传输过程示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
在对本申请实施例提供的数据传输方法进行详细地解释说明之前，先对本申请实施例可以应用的实施环境进行介绍。
显示装置通常包括显示面板和用于驱动显示面板的驱动电路，该显示装置可以为液晶显示装置，也可以为其他类型的显示装置。本申请实施例提供的数据传输方法主要应用于显示装置中的驱动电路中。
如图1所示，该驱动电路包括TCON 1和多个SD芯片2。其中，每个SD芯片2用于驱动显示面板中的一个显示区域进行图像显示。TCON 1与每个SD芯片2可以通过P2P协议建立通信连接并交互数据。例如，该P2P协议可以为时钟内嵌高速点对点接口(clock-embeddedhigh-speed point-to-point interface，CHPI)协议。
需要说明的是，TCON 1与每个SD芯片2之间通过数据传输线连接。除此之外，该TCON1还通过状态指示线与多个SD芯片2连接。其中，该数据传输线中的信号为单向传输信号，该单向传输信号由TCON 1向SD芯片2传输。该状态指示线中的信号用于指示SD芯片2是否需要进行时钟校准，也即用于指示SD芯片2是否失锁。
在相关技术中，TCON在基于该状态指示线确定SD芯片需要进行时钟校准时，通过数据传输线向SD芯片发送时钟校准数据。在各个SD芯片基于TCON发送的时钟校准数据均完成时钟校准之后，TCON可以通过数据传输线向各个SD芯片依次发送链路稳定序列(LinkStable Pattern，LSP)和显示数据。其中，LSP用于指示SD芯片进行相位偏离校正和加扰复位，以保证链路稳定状态，为后续接收显示数据做准备。
其中，TCON向SD芯片发送一行显示数据之后，进入水平消隐阶段。在水平消隐阶段，TCON需要再次向SD芯片依次发送时钟校准数据和LSP。水平消隐阶段结束后，TCON向SD芯片发送下一行显示数据。TCON向SD芯片发送一帧显示数据之后，进入垂直消隐阶段。在垂直消隐阶段，TCON也需要再次向SD芯片依次发送时钟校准数据和LSP。垂直消隐阶段结束后，TCON向SD芯片发送下一帧显示数据。
为了降低驱动电路的功耗，在本方案中，TCON能够控制SD芯片在第一阶段进入低功耗模式，在第二阶段进入低功耗唤醒模式。第一阶段和第二阶段为水平消隐阶段或垂直消隐阶段包括的两个子阶段。在SD芯片处于低功耗模式的情况下，TCON处于睡眠模式，TCON与SD芯片之间不传输数据。在SD芯片进入低功耗唤醒模式的情况下，TCON向SD芯片发送时钟校准数据，以为下一次发送显示数据做准备。
基于此，本申请实施例提供了一种TCON，该TCON用于控制M个SD芯片在第一阶段进入低功耗模式，以及控制M个SD芯片在第二阶段进入低功耗唤醒模式。其中，M为正整数。本申请实施例还提供了一种SD芯片，SD芯片用于在TCON的控制下在第一阶段进入低功耗模式，以及在第二阶段进入低功耗唤醒模式。另外，本申请实施例提供了一种驱动电路，该驱动电路包括TCON和M个SD芯片，通过TCON来控制SD芯片在第一阶段进入低功耗模式，在第二阶段进行低功耗唤醒模式。换种方式来讲，本申请实施例提供了一种使得SD芯片进入低功耗模式以及从低功耗模式被唤醒的方案。
接下来请结合图2至图13对驱动电路、TCON以及SD芯片的结构进行详细说明，并对驱动电路所包括的各个元件的功能进行详细说明。
参见图2，驱动电路包括时序控制器1(即TCON 1)和M个源极驱动芯片2(即SD芯片2)，TCON 1具有M个信号输出端，该M个SD芯片2中的每个SD芯片2具有一个信号输入端，该M个信号输出端分别与M个SD芯片2对应的M个信号输入端连接。
其中，TCON 1包括控制器11、时序发送电路12和下拉电路13，控制器11的第一输出端与时序发送电路12的输入端连接，时序发送电路12的输出端与该M个信号输出端连接，控制器11的第二输出端与下拉电路13的控制端连接，下拉电路13的第一连接端与该M个信号输出端连接，下拉电路13的第二连接端接地。应当理解的是，时序发送电路12的输出端与TCON 1的信号输出端输出的信号相同，在本申请实施例中，可以认为时序发送电路12的输出端即为TCON 1的信号输出端。
控制器11用于控制时序发送电路12和下拉电路13，以使该M个信号输出端在第一阶段接地，第一阶段是指SD芯片需要进入低功耗模式的阶段，SD芯片用于在检测到自身的信号输入端接地的情况下，进入低功耗模式。即，在该M个信号输入端接地的情况下，该M个SD芯片处于低功耗模式。
需要说明的是，TCON 1的M个信号输出端与M个SD芯片对应的M信号输入端均通过数据传输线(未示出)连接。本方案通过控制该M个信号输出端在第一阶段接地，以此使得数据传输线的电平在第一阶段为零，那么该M个信号输入端的电平在第一阶段也为零，相当于该M个信号输入端在第一阶段接地。其中，TCON 1与每个SD芯片2之间的数据传输线包括至少一对差分信号线，每对差分信号线为一个数据通道，用于传输一对差分信号。接下来以数据传输线包括一对差分信号线为例进行介绍。
在数据传输线包括一对差分信号线的情况下，参见图3，该M个信号输出端中的每个信号输出端包括两个子信号输出端，这两个子信号输出端分别为第一子信号输出端和第二子信号输出端。每个SD芯片2的信号输入端包括两个子信号输入端，这两个子信号输入端分别为第一子信号输入端和第二子信号输入端。其中，每个信号输出端所包括的第一子信号输出端与对应的SD芯片2的第一子信号输入端连接，每个信号输出端所包括的第二子信号输出端与对应的SD芯片2的第二子信号输入端连接。
另外，如图3所示，时序发送电路12包括M个时序发送子电路121，每个时序发送子电路121具有一个输入端和一个输出端，控制器11具有M个第一输出端，每个第一输出端与一个时序发送子电路121的输入端连接，每个时序发送子电路121的输出端与一个信号输出端连接。控制器11的每个第一输出端包括第一子输出端和第二子输出端，时序发送子电路121的输入端包括第一子输入端和第二子输入端，时序发送子电路121的输出端包括第三子输出端和第四子输出端。在本申请实施例中，第一子输入端连接相应第一输出端所包括的第一子输出端，第二子输入端连接相应第一输出端所包括的第二子输出端。第三子输出端连接相应信号输出端所包括的第一子信号输出端，第四子输出端连接相应信号输出端所包括的第二子信号输出端。可以认为，第三子输出端即为第一子信号输出端，第四子输出端即为第二子信号输出端。
本申请实施例中时序发送子电路121的实现方式有多种，接下来将结合图4至图6来介绍其中三种实现方式。需要说明的是，图4至图6均表示时序发送电路12中的任意一个时序发送子电路121的结构。
在时序发送子电路121的第一种实现方式中，时序发送子电路121为电压模式驱动电路，例如RVDS(Reduced-Voltage Differential Signaling，降压差分信号)电路。电压模式驱动电路用于通过一定的驱动电压来驱动相应电路进行工作。
以时序发送子电路121为RVDS电路为例，参见图4，时序发送子电路121具有第一子输入端和第二子输入端。第一子输入端用于接收控制器11发送的信号INP，第二子输入端用于接收控制器11发送的信号INN，信号INP和信号INN构成一对差分控制信号。
时序发送子电路121还具有第三子输出端和第四子输出端，第三子输出端用于输出信号OUTP，第四子输出端用于输出信号OUTN，信号OUTP和OUTN构成一对差分时序信号，这对差分时序信号即为需要通过数据传输线传输的差分信号。应当理解的是，这两个子输出端通过一对差分信号线连接同一个SD芯片。
时序发送子电路121还具有两个驱动端，这两个驱动端分别为第一驱动端和第二驱动端。第一驱动端用于输入第一驱动电压，第二驱动端用于输入第二驱动电压，第一驱动电压大于第二驱动电压。例如，第一驱动电压为高电平VH，第二驱动电压为低电平VL。时序发送子电路121在驱动电压VH和VL的驱动下进行工作。
时序发送子电路121还包括四个三极管和两个发送端电阻。这四个晶体管分别为M1、M2、M3和M4。这两个发送端电阻分别为第一发送端电阻Rtx1和第二发送端电阻Rtx2。M1的源极连接第一驱动端，漏极连接M4的源极以及Rtx1的一端，栅极连接第二子输入端。M2的源极连接M3的漏极以及Rtx2的一端，漏极连接第二驱动端，栅极连接第一子输入端。M3的源极连接第一驱动端，漏极连接M2的源极以及Rtx2的一端，栅极连接第一子输入端。M4的源极连接M1的漏极以及Rtx1的一端，漏极连接第二驱动端，栅极连接第二子输入端。Rtx1的另一端连接第三子输出端，Rtx2的另一端连接第四子输出端。每个发送端电阻为可变电阻或定值电阻，且这两个发送端电阻的阻值可以相同，也可以不同。
由图4可以看出，第一子输入端所输入的信号INP用于控制三极管M3和M2的导通(on)和截断(off)，第二子输入端所输入的信号INN用于控制三极管M1和M4的导通或截断。当M1和M2导通，且M3和M4截断的情况下，第三子输出端所输出的信号OUTP为高电平，第四子输出端所输出的信号OUTN为低电平。此情况下，数据传输线所传输的一对差分信号所承载的数据为‘1’。当M1和M2截断，且M3和M4导通的情况下，第三子输出端所输出的信号OUTP为低电平，第四子输出端所输出的信号OUTN为高电平。此情况下，数据传输线所传输的一对差分信号所承载的数据为‘0’。在这四个三极管均截断的情况下，时序发送子电路121不输出信号，即切断信号输出。在M个时序发送子电路121均不输出信号的情况下，时序发送电路12也就不输出信号。
在本申请实施例中，时序发送电路12不输出信号可以认为时序发送电路12的输出端处于浮空(floating)状态。在floating状态下，时序发送电路12可能会受到静电等外界影响而输出随机噪声。本申请实施例所讲的输出信号是指输出承载有数据‘1’或‘0’的信号，而不包括输出随机噪声，不输出信号是指不输出承载有数据‘1’或‘0’的信号。
需要说明的是，通过控制输入三级管的栅极电压大小，即可实现对相应三极管的导通和截断的控制。例如，控制器11可以通过控制信号INP和信号INN的电平大小，以实现对上述四个三级管的控制。
由上述可知，控制器11可以通过信号INP和INN来控制上述四个三极管在第一阶段均截断，以使时序发送子电路121在第一阶段切断信号输出。其中，在第一阶段，信号INP的电平为能够同时截断M3和M2的电平，信号INN的电平为能够同时截断M1和M4的电平。
在时序发送子电路121的第二种实现方式中，时序发送子电路121为电流模式驱动电路，例如低电压差分信号(Low-Voltage Differential Signaling，LVDS)电路。电流模式驱动电路用于通过一定的驱动电流来驱动相应电路进行工作。
以时序发送子电路121为LVDS电路为例，参见图5，图5与图4的不同在于驱动方式不同。图5所示的时序发送子电路121的第一驱动端用于输入电压VDD，第二驱动端接地，在电压VDD的作用下产生驱动电流I，时序发送子电路121在驱动电流I的作用下进行工作。由图5可以看出，控制器11同样可以通过信号INP和INN来控制上述四个三极管在第一阶段均截断，以使时序发送子电路121在第一阶段不输出信号。
在时序发送子电路121的第三种实现方式中，时序发送子电路121也为电流模式驱动电路，如电流型逻辑(Current Mode Logic，CML)电路。
以时序发送子电路121为CML电路为例，参见图6，时序发送子电路121具有三个子输入端和两个子输出端。其中，这三个子输入端中用于接收信号INP和INN的两个子输入端与上述图4和图5中的两个子输入端的功能以及被控制方式均相同，这两个子输出端与上述图4和图5中的两个子输出端的功能以及被控制方式均相同，这里不再赘述。另一个输入端为第三子输入端，用于接收控制器11发送的控制信号INM，以通过该控制信号INM来控制三级管M5的导通和截断。
时序发送子电路121还包括两个驱动端，这两个驱动端包括第一驱动端和第二驱动端。第一驱动端用于输入电压VDD或VTREM，第二驱动端接地。在电压VDD或VTERM的作用下产生驱动电流I，时序发送子电路121在驱动电流I的作用下进行工作。
时序发送子电路121还包括三个三极管和两个发送端电阻。这三个三极管分别为M5、M6和M7，这两个发送端电阻分别为第三发送端电阻Rtx3和第四发送端电阻Rtx4。三极管M5的源极连接第一驱动端，漏极连接Rtx3和Rtx4的一端，栅极连接控制器11。M6的源极连接Rtx3的另一端以及第四子输出端，漏极连接第二驱动端，栅极连接第一子输入端。M7的源极连接Rtx4的另一端以及第三子输出端，漏极连接第二驱动端，栅极连接第二子输入端。Rtx3和Rtx4为可变电阻或定值电阻，且Rtx3和Rtx4的阻值可以相同，也可以不同。
由图6可以看出，第一子输入端所输入的信号INP用于控制M6的导通和截断，第二子输入端所输入的信号INN用于控制M7的导通和截断。第三子输入端所输入的信号INM用于控制M5的导通和截断。当M5和M6导通，且M7截断的情况下，第三子输出端所输出的信号OUTP为高电平，第四子输出端所输出的信号OUTN为低电平。此情况下，数据传输线所传输的一对差分信号所承载的数据为‘1’。当M5和M7导通，且M6截断的情况下，第三子输出端所输出的信号OUTP为低电平，第四子输出端所输出的信号OUTN为高电平。此情况下，数据传输线所传输的一对差分信号所承载的数据为‘0’。当M5、M6和M7均截断的情况下，时序发送子电路121不输出信号。
基于此，控制器11可以通过控制上述三个三极管M5、M6和M7在第一阶段均截断，以使时序发送子电路121在第一阶段不输出信号。
本申请实施例中下拉电路13的实现方式也有多种，接下来请参照图7至图10对其中的两种实现方式进行介绍。
在下拉电路13的第一种实现方式中，参见图7，下拉电路13包括第一下拉电阻131。控制器11用于在第一阶段控制时序发送电路12不输出信号，以及在第一阶段减小第一下拉电阻131的阻值，以使TCON 1的M个信号输出端在第一阶段接地。其中，第一下拉电阻131为可变电阻，例如滑动电阻，或者其他类型的可变电阻。图中GND表示接地。
示例性地，控制器11在第一阶段向下拉电路13的控制端发送第一下拉控制信号，以减小第一下拉电阻的阻值，即，下拉电路13在第一下拉控制信号的作用下，减小第一下拉电阻131的阻值。另外，控制器11在第一阶段向时序发送电路12的输入端发送第一时序控制信号，以使时序发送电路12不输出信号，即，在第一时序控制信号的作用下，时序发送电路12的输出端不输出信号，这样，TCON 1的M个信号输出端也就不输出信号。其中，第一时序控制信号如由上述信号INP和INN所构成的一对差分控制信号。下拉电路13的控制端即第一下拉电阻131的控制端。
可选地，在第一阶段，第一下拉电阻131的阻值小于电阻阈值。其中，电阻阈值为100欧姆或其他较小的阻值。应当理解的是，第一下拉电阻131的电阻被减小到小于电阻阈值的情况下，第一下拉电阻131相当于一个小电阻，下拉电路13的第一连接端的电平在小电阻的作用下被拉低到接近于零，相当于接地，那么第一连接端所连接的M个信号输出端也就相当于接地。
在数据传输线包括一对差分信号线的情况下，参见图8，TCON 1的一个信号输出端包括两个子输出端，这两个子输出端用于输出一对差分信号，这两个子输出端即上述第一子信号输出端和第二子信号输出端。相应地，SD芯片的信号接收端包括两个接收端，这两个接收端用于接收一对差分信号，这两个接收端即为上述第一子信号输入端和第二子信号输入端。
TCON 1包括两个下拉电路13，每个下拉电路13包括一个第一下拉电阻131。这两个第一下拉电阻131中的一个连接第一子信号输出端，另一个连接第二子信号输出端。这两个第一下拉电阻131连接信号输出端的一端为下拉电路13的第一连接端，这两个第一下拉电阻131接地的一端为下拉电阻13的第二连接端。可选地，这两个第一下拉电阻131的电阻可以相同，也可以不同。
控制器11用于在第一阶段控制时序发送电路12的输出端不输出信号，以及减小这两个第一下拉电阻131的阻值。
可选地，如图10所示，在这两个第一下拉电阻131的控制端未相连的情况下，控制器11用于向这两个第一下拉电阻131中的每个第一下拉电阻131的控制端发送一个第一下拉控制信号，以通过两个第一下拉控制信号来分别减小这两个第一下拉电阻131的阻值。这种情况下，这两个第一下拉电阻131减小后的阻值可以相同，也可以不同。或者，在这两个第一下拉电阻131的控制端相连的情况下，控制器11用于向这两个第一下拉电阻131的控制端发送一个第一下拉控制信号，以通过同一个第一下拉控制信号来减小这两个第一下拉电阻131的阻值。这种情况下，这两个第一下拉电阻131减小后的阻值相同。
由前述可知，TCON除了能够控制SD芯片在第一阶段进入低功耗模式，还能够控制SD芯片在第二阶段进行低功耗唤醒模式。在本申请实施例中，控制器11还用于控制时序发送电话12和下拉电路13，以使该M个信号输出端在第二阶段不接地。SD芯片2还用于在检测到自身的信号输入端不接地的情况下进入低功耗唤醒模式。即，在该M个信号输出端不接地的情况下，该M个SD芯片2处于低功耗唤醒模式。
接下来在下拉电路13的第一种实现方式的基础上，对TCON如何唤醒SD芯片进行说明。
在本申请实施例中，控制器11还用于在第二阶段增大第一下拉电阻131的阻值，以使TCON 1的M个信号输出端在第二阶段不接地，第二阶段是指SD芯片2需要进入低功耗唤醒模式的阶段。SD芯片2还用于在检测到自身的信号输入端不接地的情况下，进入低功耗唤醒模式。例如，控制器11在第二阶段向下拉电路13的控制端发送第一上拉控制信号，以增大第一下拉电阻131的阻值。
示例性地，控制器11在第二阶段将第一下拉电阻131的阻值增大到大于上述电阻阈值的一个值，换种方式来讲，在第二阶段，第一下拉电阻131的阻值大于电阻阈值。应当理解的是，第一下拉电阻131的电阻被增大到大于电阻阈值的情况下，第一下拉电阻131相当于一个大电阻，下拉电路13的第一连接端在大电阻的作用下不接地，那么第一连接端所连接的M个信号输出端也就不接地。
需要说明的是，TCON 1还要在第二阶段通过数据传输线向SD芯片2发送时钟校准数据。在示例性实施例中，控制器11还用于在第二阶段控制时序发送电路12输出时钟校准信号，时钟校准信号用于承载时钟校准数据。例如，控制器11在第二阶段向时序发送电路12的输入端发送第二时序控制信号，在第二时序控制信号的作用下，时序发送电路12的输出端输出时钟校准信号。应当理解的是，在第二阶段，SD芯片2的信号输入端不接地，同时还接收到时钟校准信号。其中，第二时序控制信号如由上述信号INP和INN所构成的一对差分控制信号。
另外，本申请实施例中所讲的信号输出端不接地是指信号输出端的电平不为零，即有信号输出或者处于floating状态。而由于信号输出端在第二阶段要输出时序控制信号，那么信号输出端在第二阶段实质上是有信号输出。
接下来介绍下拉电路13的第二种实现方式。
在下拉电路13的第二种实现方式中，参见图9，下拉电路13包括串联连接的下拉开关132和第二下拉电阻133，第二下拉电阻133为定值电阻。其中，第二下拉电阻133的阻值小于上述电阻阈值，即第二下拉电阻133相当于一个小电阻。
控制器11用于在第一阶段控制时序发送电路12切断信号输出，以及闭合下拉开关132，以使至少一个信号输出端在第一阶段接地。其中，闭合下拉开关132也可以理解为导通下拉开关132。
示例性地，控制器11在第一阶段向下拉电路13的控制端发送第二下拉控制信号，闭合下拉开关132，即，下拉电路13在第二下拉控制信号的作用下，闭合下拉开关132。另外，控制器11在第一阶段向时序发送电路12的输入端发送第一时序控制信号，在第一时序控制信号的作用下，时序发送电路12的输出端切断信号输出，即该M个信号输出端不输出信号。
可选地，下拉开关132为如图9所示的二极管，也可以为三极管，也可以是其他类型的开关，本申请实施例对此不作限定。以下拉开关132为三极管为例，该三极管的栅极作为下拉电路13的控制端，该三极管的栅极连接控制器11，该三极管的第一级和第二级分别连接信号输出端和第二下拉电阻133的一端。其中，该三极管的源极为第一级，且漏极为第二级，或者，源极为第二级，且漏极为第一级。
应当理解的是，在下拉开关132处于闭合状态的情况下，由于第二下拉电阻133的阻值较小，相当于一个小电阻，下拉电路13的第一连端的电平在小电阻的作用下被拉低到接近于零，相当于接地，那么第一连接端所连接的M个信号输出端也就相当于接地。
在数据传输线包括一对差分信号线的情况下，参见图10，TCON 1的每个信号输出端包括两个子输出端，这两个子输出端的相关介绍请上文中的相关介绍。TCON 1包括两个下拉电路13，每个下拉电路13包括串联的下拉开关132和第二下拉电阻133。这两个下拉开关132的类型可以相同，也可以不同。这两个第二下拉电阻133的阻值可以相同，也可以不同。
控制器11用于在第一阶段控制时序发送电路12的输出端不输出信号，以及闭合这两个下拉开关132。
可选地，如图11所示，在这两个下拉开关132的控制端未相连的情况下，控制器11用于向这两个下拉开关132中的每个下拉开关132的控制端发送一个第二下拉控制信号，以通过两个第二下拉控制信号来分别闭合这两个下拉开关132。或者，在这两个下拉开关132的控制端相连的情况下，控制器11用于向这两个下拉开关132的控制端发送一个第二下拉控制信号，以通过同一个第二下拉控制信号来闭合这两个下拉开关132。
由前述可知，TCON除了能够控制SD芯片在第一阶段进入低功耗模式，还能够控制SD芯片在第二阶段进行低功耗唤醒模式。接下来在下拉电路13的第二种实现方式的基础上，对TCON如何唤醒SD芯片进行说明。
在本申请实施例中，控制器11还用于在第二阶段断开下拉开关132，以使该M个信号输出端在第二阶段不接地。SD芯片2还用于在检测到自身的信号输入端不接地的情况下，进入低功耗唤醒模式。示例性地，控制器11在第二阶段向下拉电路13的控制端发送第二上拉控制信号，下拉电路13在第二上拉控制信号的作用下，断开下拉开关132。
需要说明的是，在第二阶段TCON 1还要通过数据传输线向SD芯片2发送时钟校准数据。具体实现方式请参照上述实施例中的相关介绍，这里不再赘述。
在本申请实施例中，控制器11的实现方式也有多种。可选地，参见图11，控制器11包括时序控制子电路111和下拉控制子电路112，其中，时序控制子电路111的输出端即为控制器11的第一输出端，时序控制子电路111用于控制时序发送电路12。下拉控制子电路12的输出端即为控制器11的第二输出端，下拉控制子电路112用于控制下拉电路13。需要说明的是，控制器11可以通过软件、硬件或软硬件结合来实现，本申请实施例对此不作限定。
其中，在第一阶段，控制器11向各个时序控制子电路所传输的控制信号相同。例如，在第一阶段，控制器11向各个时序控制子电路传输相同的第一时序控制信号，以使各个时序控制电路中的三极管均截断。而在向M个SD芯片2传输显示数据的阶段，由于各个SD芯片2用于驱动显示面板中不同的显示区域进行图像显示，因此，各个SD芯片2所接收到的显示数据是与相应的显示区域匹配的像素数据，通常来讲，各个SD芯片2所接收到的显示数据是不同的，该M个SD芯片2与该M个时序控制子电路分别连接，各个时序控制子电路用于向所连接的SD芯片2传输与相应显示区域匹配的显示数据。基于此，控制器11向各个时序控制子电路所传输的控制信号通常是不同的，从而使得各个时序控制子电路在相应控制信号的作用下输出用于承载相应显示数据的信号。
另外，SD芯片的实现方式也有多种。可选地，SD芯片包括电平检测器21，电平检测器21与信号输入端连接。电平检测器21用于检测信号输入端的电平，以确定信号输入端是否接地。
在数据传输线包括一对差分信号线的情况下，参见图12，SD芯片的信号输入端包括第一子信号输入端和第二子信号输入端，SD芯片包括两个电平检测器21，其中一个电平检测器21用于连接第一子信号输入端，以检测第一子信号输入端的电平RXP，另一个电平检测器21用于连接第二子信号输入端，以检测第二子信号输入端的电平RXN。其中，在这两个电平检测器21检测到第一子信号输入端和第二子信号输入端的电平均为零的情况下，如RXP和RXN均为0的情况下，SD芯片确定信号输入端接地。在这两个电平检测器21检测到第一子信号输入端和/或第二子信号输入端的电平不为零的情况下，如RXP和/或RXN为高电平的情况下，SD芯片确定信号输入端不接地。
另外，SD芯片还包括一个差分运算放大器22，差分运算放大器22具有两个输入端和一个输出端，这两个输入端分别连接两个子信号输入端，差分运算放大器22用于对输入的一对差分信号进行差分运算，并增大差分运算结果，以得到输出信号。示例性地，输入差分运算放大器的一对差分信号为OUTP和OUTN，差分运算放大器22的输出信号OUT＝f(OUTP-OUTN)，其中，f()表示放大运算。差分运算放大器22的输出信号可以用于承载时钟校准数据、LSP、显示数据等。
需要说明的是，由于通常TCON 1的信号输出端所输出的信号在经过数据传输线的传输后会发生信号衰减等变化，例如，信号OUTP和OUTN在经过数据传输线的传输后分别变为信号RXCP和RXCN，那么SD芯片的信号输入端所接收到的信号即为RXCP和RXCN，相应地，输入差分运算放大器的一对差分信号为RXCP和RXCN，差分运算放大器22的输出信号OUT＝f(RXCP-RXCN)，其中，f()表示放大运算。
可选地，SD芯片2还包括接收端电阻23(也可以称为终端电阻，记为Rrx)，接收端电阻23用于与TCON 1中的发送端电阻以及数据传输线的电阻进行阻抗匹配。
例如，在时序发送子电路121为如图4所示的RVDS电路或如图5所示的LVDS电路的情况下，SD芯片2如图13所示，SD芯片2中的接收端电阻23的一端连接第一子信号输入端，另一端连接第二子信号输入端。
又如，在时序发送子电路121为如图6所示的CML电路的情况下，SD芯片2如图14所示，SD芯片2包括两个接收端电阻23，还包括一个三极管24(可记为M8)。三极管24的源极连接电压VTERM，漏极连接这两个接收端电阻23的一端，栅极连接SD芯片2的控制端。其中一个接收端电阻23的另一端连接第一子信号输入端，另一个接收端电阻23的另一端连接第二子信号输入端。在第一阶段，三极管24截断，在第二阶段，三级管24导通。
需要说明的是，上述实施例所介绍的控制器11、时序发送电路12、下拉电路13和SD芯片2的几种实现方式并不用于限制本方案。在其他的一些实施例中，也可以通过其他的具体电路结构来实现本方案。
还需要说明的是，各个电路模块具有一个或多个端口，其中，用于输出信号的端口可以称为输出端或信号输出端或信号发送端，用于接收信号的端口可以称为输入端或信号输入端或信号接收端。例如，TCON的输出端也可以称为信号输出端或信号发送端，SD芯片的输入端也可以称为信号输入端或信号接收端。
另外，在本申请实施例中，在低功耗模式下，TCON不输出信号，处于休眠状态，SD芯片不接收信号，SD芯片中除了电平检测器持续检测电平之外，其他的电路模块可以处于休眠状态。在低功耗唤醒模式下，TCON从休眠状态唤醒，并开始依次输出时钟校准信号、LSP等，SD芯片从休眠状态唤醒，以开始依次接收时钟校准信号，并基于时钟校准信号进行时钟校准，基于LSP保证链路状态稳定。
由上述实施例对驱动电路中各部分的相关介绍，可以得出如图15至图17所示的驱动电路的工作原理图。图15至图17中的时序发送电路分别为RVDS电路、LVDS电路和CML电路。图15至图17中的NM表示正常模式(Normal Mode)，包括低功耗唤醒模式。在正常模式下，下拉电路中的第一下拉电阻Rpd的阻值较大，下拉电路相当于断路，所以在图15至图17中未示出。LPM表示本方案中的低功耗模式(Low Power Mode)。在低功耗模式下，下拉电路中的第一下拉电阻的阻值较小，相当于下拉电路的第一连接端接地。由图15至图17可以看出，本申请实施例通过在TCON中增加下拉电路，并通过控制器来控制下拉电路和时序发送电路，以实现驱动电路的低功耗。需要说明的是，在图15至图17中示出了时序发送电路中的一个时序发送子电路，以及该时序发送子电路所连接的一个SD芯片，未示出控制器，且下拉电路采用上文介绍的第一种实现方式，即下拉电路包括第一下拉电阻Rpd。
需要说明的是，图7至图17均是以TCON所连接的一个SD芯片为例进行解释说明，TCON与其他SD芯片的连接方式是类似的。
接下来对本申请实施例提供的驱动控制方法进行详细的解释说明。
图18是本申请实施例提供的一种驱动控制方法的流程图。该驱动控制方式应用于上述实施例中的任一驱动电路。请参考图18，该方法包括如下步骤。
步骤1801：TCON控制TCON的M个信号输出端在第一阶段接地，第一阶段是指SD芯片需要进入低功耗模式的阶段。
在本申请实施例中，TCON中的控制器控制时序发送电路和下拉电路，以使该M个信号输出端在第一阶段接地。其中，M为正整数。
示例性地，在下拉电路包括第一下拉电阻(可变电阻)的实现方式中，控制器在第一阶段控制时序发送电路切断信号输出，以及在第一阶段减小第一下拉电阻的阻值，以使该M个信号输出端在第一阶段接地。例如，控制器在第一阶段向时序发送电路发送第一时序控制信号，以使时序发送电路切断信号输出，以及在第一阶段向下拉电路发送第一下拉控制信号，以减小第一下拉电阻的阻值。具体实现方式请参照上述图2至图14中的相关介绍，这里不再赘述。
在下拉电路包括串联连接的下拉开关和第二下拉电阻(定值电阻)的实现方式中，控制器在第一阶段控制时序发送电路切断信号输出，以及闭合下拉开关，以使该M个信号输出端在第一阶段接地。例如，控制器在第一阶段向时序发送电路发送第一时序控制信号，以使时序发送电路切断信号输出，以及在第一阶段向下拉电路发送第二下拉控制信号，以闭合下拉开关。具体实现方式请参照上述图2至图14中的相关介绍，这里不再赘述。
步骤1802：SD芯片在检测到自身的信号输入端接地的情况下，进入低功耗模式。
可选地，SD芯片包括电平检测器，SD芯片通过电平检测器来检测自身的信号输入端的电平，在检测到自身的信号输入端的电平为零的情况下，确定自身的信号输入端接地。具体实现过程请参照图2至图14实施例中的相关介绍。
另外，本申请实施例中，TCON控制该M个信号输出端在第二阶段不接地，第二阶段是指SD芯片需要进入低功耗唤醒模式的阶段。SD芯片在检测到自身的信号输入端不接地的情况下，进入低功耗唤醒模式。
示例性地，在下拉电路包括第一下拉电阻(可变电阻)的实现方式中，控制器在第二阶段增大第一下拉电阻的阻值，以使该M个信号输出端在第二阶段不接地。例如，控制器在第二阶段向下拉电路发送第一上拉控制信号，以增大第一下拉电阻的阻值。具体实现方式请参照上述图2至图14中的相关介绍，这里不再赘述。
在下拉电路包括串联的下拉开关和第二下拉电阻(定值电阻)的实现方式中，控制器在第二阶段断开下拉开关，以使该M个信号输出端在第二阶段不接地。例如，控制器在第二阶段向下拉电路发送第二上拉控制信号，以断开下拉开关。具体实现方式请参照上述图2至图14中的相关介绍，这里不再赘述。
SD芯片通过电平检测器来检测信号输入端的电平，在检测到信号输入端的电平不为零的情况下，如高电平或低电平的情况下，确定信号输入端不接地。具体实现方式请参照上述图2至图14中的相关介绍，这里不再赘述。
在本申请实施例中，第一阶段与第二阶段的总时长固定。为了尽可能地降低驱动电路的功耗，应当让SD芯片处于低功耗模式的时长尽量长一些，即第一阶段的时长应当长一些，那么，第二阶段的时长就需要尽量小一些。基于此，第二阶段的时长小于参考时长。
可选地，第一阶段和第二阶段为水平消隐阶段包括的两个子阶段，参考时长为48个时钟周期。即，第二阶段的时长小于48个时钟周期。
需要说明的是，TCON与SD芯片之间的像素数据是逐帧传输的，每一帧数据又是逐行传输的。基于此，在本申请实施例中，一行像素数据对应一个行控制指令。并且，TCON在传输该行控制指令后紧随着传输该行像素数据。该行控制指令用于标识帧起始极性控制信号、翻转模式、低功耗模式以及SD芯片的加载信号时序等。在传输行控制指令之前还可以传输一个第一标识码，用于指示开始一行数据的传输。例如，该第一标识码为K1码。在该行像素数据传输之后还可以传输一个第二标识码，用于标识一行像素数据传输结束，也标识水平消隐阶段的开始。例如，该第二标识码为K2码。其中，水平消隐阶段是指从一行像素数据传输结束到下一行像素数据开始传输之间的间隔。在第二标识码后还可以包括固定长度的空闲数据。
在本申请实施例中，行控制指令中还可以包括第一功耗指示信息，该第一功耗指示信息用于指示在水平消隐阶段是否进入低功耗模式。
示例性地，当该行控制指令中的第一功耗指示信息为第一数值时，用于指示TCON将在水平消隐阶段进入到低功耗模式，其中，该第一数值可以为0或1。这样，TCON在传输完第二标识码之后的空闲数据后，控制传输该行像素数据的一对差分信号线接地，从而进入到低功耗模式。
该SD芯片在接收到该行控制指令之后，基于该第一功耗指示信息获知在水平消隐阶段将进入到低功耗模式，这样，当该SD芯片检测到传输该行像素数据的一对差分信号线接地时，也进入到低功耗模式。此时，该对差分信号线上停止数据传输。
在水平消隐阶段，TCON和该SD芯片进入到低功耗模式之后，在开始传输下一行像素数据之前，TCON从低功耗模式进入到低功耗唤醒模式。该低功耗唤醒模式为从低功耗模式重新进入数据传输状态的过渡状态。在低功耗唤醒模式下，TCON通过向该SD芯片发送时钟校准数据、配置信息和LSP来唤醒SD芯片，以便SD芯片恢复至正常工作状态来进行下一行像素数据的传输。其中，配置信息用于SD芯片进行物理层参数的配置，以更好地接收信号。
需要说明的是，水平消隐阶段的时长是固定的，由前述介绍也可以看出，空闲数据的发送时长、TCON和SD芯片在水平消隐阶段处于低功耗模式的时长、以及处于低功耗唤醒模式的时长的总和等于该水平消隐阶段的时长。由于空闲数据的发送时长是固定的，因此，在该水平消隐阶段，TCON和SD芯片处于低功耗唤醒模式的时长越短，则处于低功耗模式的时长越长，节电效率越高。而由于在低功耗唤醒模式下要重新进行时钟校准，所以，在本申请实施例中，TCON可以通过减少发送的时钟校准数据的个数，来减少低功耗唤醒模式的时钟校准时长。
示例性地，在本申请实施例中，TCON中存储有第一数值，该第一数值为在水平消隐阶段待发送的时钟校准数据的数量，且第一数值根据水平消隐阶段的时长确定得到。基于此，TCON在水平消隐阶段进入到低功耗模式之后，可以根据每个时钟校准数据所需要的传输时长确定传输第一数值个时钟校准数据所需的时长，基于该时长确定在水平消隐阶段进入低功耗唤醒模式的时间点，进而在该时间点进入到低功耗唤醒模式。在进入到该低功耗唤醒模式后，TCON向SD芯片发送第一数值个时钟校准数据，其中，该第一数值小于48，也即是，水平消隐阶段的参考时长可以被设置为48个时钟周期。
图19是本申请实施例示出的一种TCON和SD芯片之间传输一行像素数据的传输过程示意图。其中，该行像素数据不为SD芯片对应的多行像素数据中的最后一行像素数据。如图19所示，该行像素数据以K1码为起始，用于指示一行像素数据的传输开始。在K1码之后的是行控制指令(CTRL_L)，该行控制指令中携带有第一功耗指示信息(LKSLEEPH＝1)，该第一功耗指示信息为1，用于指示在水平消隐阶段进入到低功耗模式。在行控制指令之后即为该行像素数据。该行像素数据之后为K2码，用于指示该行像素数据结束，水平消隐阶段开始。在K2码之后为空闲(IDLE)数据，之后TCON和SD芯片进入到低功耗模式。之后，TCON从确定进入到低功耗唤醒模式的时间点开始，向SD芯片重新发送时钟校准数据，其中，发送的时钟校准数据的个数小于48个。SD芯片基于接收到时钟校准数据重新进行时钟校准。在SD芯片完成时钟校准之后，TCON依次向该SD芯片发送配置信息和LSP，并在发送LSP之后，重新开始下一行像素数据的发送。其中，配置信息用于对SD芯片的物理层参数进行配置，以提高SD芯片接收数据的性能，配置信息是可选地。
可选地，第一阶段和第二阶段为垂直消隐阶段包括的两个子阶段，参考时长为4000个时钟周期。即，第二阶段的时长小于4000个时钟周期。
需要说明的是，对于最后一行像素数据来说，该最后一行像素数据还对应有一个帧控制指令。该帧控制指令在最后一行像素数据传输后传输，用于对该SD芯片进行静态或动态的设定。在该最后一行像素数据和帧控制指令之间还可以传输一个第三标识码，用于指示一帧数据中的最后一行像素数据的传输完成，也即，用于指示对一帧数据的传输完成。同时该第三标识码也标识垂直消隐阶段的开始。例如，该第三标识码为K4码。其中，垂直消隐阶段是指从一帧数据传输结束到下一帧数据开始传输之间的间隔。另外，在帧控制指令之后还可以包括固定长度的空闲数据。
在本申请实施例中，帧控制指令中可以包括第二功耗指示信息，该第二功耗指示信息用于指示在垂直消隐阶段是否进入低功耗模式。
示例性地，当该帧控制指令中的第二功耗指示信息为第一数值时，用于指示TCON将在垂直消隐阶段进入到低功耗模式。在这种情况下，TCON在发送完帧控制指令之后的空闲数据后，控制传输像素数据的一对差分信号线接地，从而进入到低功耗模式。
该SD芯片在检测到该帧控制指令中的第二功耗指示信息后，检测传输该像素数据的一对差分信号线是否接地，当检测到该对差分信号线接地时，也进入到低功耗模式。此时，这对差分信号线停止数据传输。
在垂直消隐阶段，TCON和该SD芯片进入到低功耗模式之后，在开始传输下一帧数据之前，TCON同样要从低功耗模式进入到低功耗唤醒模式。在低功耗唤醒模式下，TCON通过重新向该SD芯片发送时钟校准数据和LSP来唤醒该SD芯片，以便SD芯片恢复至正常工作状态来进行下一帧数据的传输。
需要说明的是，垂直消隐阶段的时长是固定的，空闲数据的发送时长、TCON和SD芯片在垂直消隐阶段处于低功耗模式的时长、以及处于低功耗唤醒模式的时长的总和等于垂直消隐阶段的时长。由于空闲数据的发送时长是固定的，因此，在垂直消隐阶段，TCON和SD芯片处于低功耗唤醒模式下的时长越短，则处于低功耗模式的时长越长，节电效率越高。而由于在低功耗唤醒模式下要重新进行时钟校准，所以，在本申请实施例中，TCON可以通过减少发送的时钟校准数据的个数，来减少低功耗唤醒模式下的时钟校准时长。
示例性地，在本申请实施例中，TCON中存储有第二数值，该第二数值为在垂直消隐阶段待发送的时钟校准数据的数量，该第二数值根据垂直消隐阶段的时长确定得到。基于此，TCON在垂直消隐阶段进入到低功耗模式之后，可以根据每个时钟校准数据所需要的传输时长确定传输第二数值个时钟校准数据所需的时长，基于该时长确定在垂直消隐阶段进入低功耗唤醒模式的时间点，进而在该时间点进入到低功耗唤醒模式。在进入到该低功耗唤醒模式后，TCON向第一SD芯片发送第二数值个时钟校准数据，其中，该第二数值小于4000，也即是，垂直消隐阶段的参考时长可以被设置为4000个时钟周期。
图20是本申请实施例提供的另一种TCON和SD芯片之间传输一行像素数据的示意图。其中，该行像素数据为一帧数据中SD芯片对应的最后一行像素数据。该行像素数据以K1码为起始，用于指示一行像素数据的传输开始。在K1码后为行控制指令(CTRL_L)。在行控制指令之后即为该行像素数据。如图20所示，该行像素数据后为K4码，用于指示该SD芯片对应的最后一行像素数据传输结束。K4码后为帧控制指令(CTRL_F)，用于指示垂直消隐阶段的开始。帧控制指令之后为空闲数据，之后TCON和SD芯片进入到低功耗模式。之后，TCON从确定的进入到低功耗唤醒模式的时间点开始，向SD芯片重新发送时钟校准数据，其中，发送的时钟校准数据的个数小于4000个。SD芯片基于接收到的时钟校准数据重新进行时钟校准。在SD芯片完成时钟校准之后，TCON依次向该SD芯片发送配置信息(可选地)和LSP，并在发送LSP之后，重新开始下一帧像素数据的发送。
需要说明的是，本方案可以通过配置SD芯片的物理层参数和/或优化时钟数据恢复(Clock Data Recovery，CDR)电路的结构，来保证在48个时钟周期内完成时钟校准，并保证时钟校准的性能。其中，SD芯片的物理层参数包括CDR环路带宽等。CDR环路带宽是指SD芯片包括的CDR电路的环路带宽。CDR电路包括锁相环(Phase Locking Loop，PLL)，该PLL用于对时钟信号的频率和相位进行锁定。在这种情况下，该CDR环路带宽可以为PLL的环路带宽。PLL的环路带宽是指PLL环路等效的窄带跟踪滤波器的噪声带宽，用于表征PLL环路对噪声的抑制作用，而PPL环路对噪声的抑制能力将影响PLL的锁定，也即影响SD芯片的时钟校准。
综上所述，在本申请实施例中，在SD芯片需要进入低功耗模式的阶段，TCON控制TCON的信号输出端接地，由于TCON的信号输出端连接SD芯片的信号输入端，所以在TCON的信号输出端接地的情况下，SD芯片的信号输入端也接地。这样，SD芯片在检测到信号输入端接地的情况下，即可进入低功耗模式。在SD芯片处于低功耗模式的情况下，TCON与SD芯片之间不传输数据，能够降低驱动电路的功耗。
另外，当TCON在水平消隐阶段唤醒SD芯片时，可以向SD芯片发送数量小于48的时钟校准数据，当在垂直消隐阶段唤醒SD芯片时，向SD芯片发送数量小于4000的时钟校准数据，以此缩短TCON和SD芯片处于低功耗唤醒模式的时长，从而延长处于低功耗模式的时长，提高节电效率。
上述所有可选技术方案，均可按照任意结合形成本申请的可选实施例，本申请实施例对此不再一一赘述。另外，上述图18所示的实施例中的部分步骤可以单独形成本申请要求保护的技术方案。例如，步骤1801可以单独形成本申请要求保护的技术方案，步骤1802也可以单独形成本申请要求保护的技术方案。换种方式来讲，本申请既保护可应用于TCON的驱动控制方法，也保护可应用于SD芯片的驱动控制方法，还可以保护应用于驱动电路的驱动控制方法。
在一些实施例中，还提供了一种计算机可读存储介质，该存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现上述实施例中驱动控制方法的步骤。例如，所述计算机可读存储介质可以是只读存储器(Read-only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、光盘、磁带、软盘和光数据存储设备等。
值得注意的是，本申请实施例提到的计算机可读存储介质可以为非易失性存储介质，换句话说，可以是非瞬时性存储介质。
应当理解的是，实现上述实施例的全部或部分步骤可以通过软件、硬件、固件或者其任意结合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。所述计算机指令可以存储在上述计算机可读存储介质中。
也即是，在一些实施例中，还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述所述的驱动控制方法的步骤。
应当理解的是，本文提及的“至少一个”是指一个或多个，“多个”是指两个或两个以上。在本申请实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
需要说明的是，本申请实施例所涉及的信息(包括但不限于用户设备信息、用户个人信息等)、数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)以及信号，均为经用户授权或者经过各方充分授权的，且相关数据的收集、使用和处理需要遵守相关国家和地区的相关法律法规和标准。例如，本申请实施例中涉及到的显示数据等都是在充分授权的情况下获取的。
以上所述为本申请提供的实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种时序控制器，其特征在于，所述时序控制器具有M个信号输出端，所述M个信号输出端分别与M个源极驱动芯片对应的M个信号输入端连接，所述M为正整数；
所述时序控制器包括控制器、时序发送电路和下拉电路，所述控制器的第一输出端与所述时序发送电路的输入端连接，所述时序发送电路的输出端与所述M个信号输出端连接，所述控制器的第二输出端与所述下拉电路的控制端连接，所述下拉电路的第一连接端与所述M个信号输出端连接，所述下拉电路的第二连接端接地；
所述控制器用于：控制所述时序发送电路和所述下拉电路，以使所述M个信号输出端在第一阶段接地；其中，在所述M个信号输入端接地的情况下，所述M个源极驱动芯片处于低功耗模式，所述第一阶段是指所述源极驱动芯片需要进入低功耗模式的阶段；
其中，所述第一阶段与第二阶段的总时长固定，所述第二阶段是指所述源极驱动芯片需要进入低功耗唤醒模式的阶段，所述第二阶段的时长小于参考时长；
所述第一阶段和所述第二阶段为水平消隐阶段包括的两个子阶段，所述参考时长为48个时钟周期，所述时序控制器中存储有第一数值，所述第一数值为在所述水平消隐阶段待发送的时钟校准数据的数量，所述第一数值根据所述水平消隐阶段的时长确定，所述第一数值小于48，所述时序控制器能够在所述水平消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第一数量个时钟校准数据所需的总时长，基于所述总时长确定在所述水平消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式，通过配置所述源极驱动芯片的物理层参数和/或优化时钟数据恢复电路的结构，以保证在48个时钟周期内完成时钟校准；或者，
所述第一阶段和所述第二阶段为垂直消隐阶段包括的两个子阶段，所述参考时长为4000个时钟周期，所述时序控制器中存储有第二数值，所述第二数值为在所述垂直消隐阶段待发送的时钟校准数据的数量，所述第二数值根据所述垂直消隐阶段的时长确定，所述第二数值小于4000，所述时序控制器能够在所述垂直消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第二数量个时钟校准数据所需的总时长，基于所述总时长确定在所述垂直消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式。
2.根据权利要求1所述的时序控制器，其特征在于，
所述控制器还用于：控制所述下拉电路，以使所述M个信号输出端在所述第二阶段不接地；其中，在所述M个信号输入端不接地的情况下，所述M个源极驱动芯片处于所述低功耗唤醒模式。
3.根据权利要求1或2所述的时序控制器，其特征在于，所述下拉电路包括第一下拉电阻；
所述控制器具体用于：在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第一阶段接地。
4.根据权利要求1或2所述的时序控制器，其特征在于，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
所述控制器具体用于：在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，以使所述M个信号输出端在所述第一阶段接地。
5.根据权利要求2所述的时序控制器，其特征在于，所述下拉电路包括第一下拉电阻；
所述控制器具体用于：在所述第二阶段增大所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第二阶段不接地。
6.根据权利要求2所述时序控制器，其特征在于，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
所述控制器具体用于：在所述第二阶段断开所述下拉开关，以使所述M个信号输出端在所述第二阶段不接地。
7.一种源极驱动芯片，其特征在于，所述源极驱动芯片具有信号输入端，所述信号输入端与时序控制器的一个信号输出端连接；
其中，所述信号输出端在所述时序控制器的控制下在第一阶段接地，所述第一阶段是指所述源极驱动芯片需要进入低功耗模式的阶段；
所述源极驱动芯片用于：在检测到所述信号输入端接地的情况下，进入低功耗模式；
其中，所述第一阶段与第二阶段的总时长固定，所述第二阶段是指所述源极驱动芯片需要进入低功耗唤醒模式的阶段，所述第二阶段的时长小于参考时长；
所述第一阶段和所述第二阶段为水平消隐阶段包括的两个子阶段，所述参考时长为48个时钟周期，所述时序控制器中存储有第一数值，所述第一数值为在所述水平消隐阶段待发送的时钟校准数据的数量，所述第一数值根据所述水平消隐阶段的时长确定，所述第一数值小于48，所述时序控制器能够在所述水平消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第一数量个时钟校准数据所需的总时长，基于所述总时长确定在所述水平消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式，通过配置所述源极驱动芯片的物理层参数和/或优化时钟数据恢复电路的结构，以保证在48个时钟周期内完成时钟校准；或者，
所述第一阶段和所述第二阶段为垂直消隐阶段包括的两个子阶段，所述参考时长为4000个时钟周期，所述时序控制器中存储有第二数值，所述第二数值为在所述垂直消隐阶段待发送的时钟校准数据的数量，所述第二数值根据所述垂直消隐阶段的时长确定，所述第二数值小于4000，所述时序控制器能够在所述垂直消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第二数量个时钟校准数据所需的总时长，基于所述总时长确定在所述垂直消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式。
8.根据权利要求7所述的源极驱动芯片，其特征在于，所述信号输出端在所述时序控制器的控制下在所述第二阶段不接地；
所述源极驱动芯片用于：在检测到所述信号输入端不接地的情况下，进入所述低功耗唤醒模式。
9.根据权利要求7或8所述的源极驱动芯片，其特征在于，所述源极驱动芯片包括电平检测器，所述电平检测器与所述信号输入端连接；
所述电平检测器用于：检测所述信号输入端的电平，以确定所述信号输入端是否接地。
10.一种驱动电路，其特征在于，所述驱动电路包括如权利要求1-6任一所述的时序控制器，以及如权利要求7-9任一所述的源极驱动芯片。
11.一种驱动控制方法，其特征在于，应用于时序控制器，所述方法包括：
控制所述时序控制器的M个信号输出端在第一阶段接地，以使M个源极驱动芯片在检测到各自的信号输入端接地的情况下，进入低功耗模式；
其中，所述第一阶段是指所述源极驱动芯片需要进入低功耗模式的阶段，所述第一阶段与第二阶段的总时长固定，所述第二阶段是指所述源极驱动芯片需要进入低功耗唤醒模式的阶段，所述第二阶段的时长小于参考时长；
所述第一阶段和所述第二阶段为水平消隐阶段包括的两个子阶段，所述参考时长为48个时钟周期，所述时序控制器中存储有第一数值，所述第一数值为在所述水平消隐阶段待发送的时钟校准数据的数量，所述第一数值根据所述水平消隐阶段的时长确定，所述第一数值小于48，所述时序控制器能够在所述水平消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第一数量个时钟校准数据所需的总时长，基于所述总时长确定在所述水平消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式，通过配置所述源极驱动芯片的物理层参数和/或优化时钟数据恢复电路的结构，以保证在48个时钟周期内完成时钟校准；或者，
所述第一阶段和所述第二阶段为垂直消隐阶段包括的两个子阶段，所述参考时长为4000个时钟周期，所述时序控制器中存储有第二数值，所述第二数值为在所述垂直消隐阶段待发送的时钟校准数据的数量，所述第二数值根据所述垂直消隐阶段的时长确定，所述第二数值小于4000，所述时序控制器能够在所述垂直消隐阶段进入所述低功耗模式之后，根据每个时钟校准数据所需传输时长确定传输所述第二数量个时钟校准数据所需的总时长，基于所述总时长确定在所述垂直消隐阶段进入所述低功耗唤醒模式的时间点，进而在所述时间点进入到所述低功耗唤醒模式。
12.根据权利要求11所述的方法，其特征在于，所述时序控制器包括控制器、时序发送电路和下拉电路，所述下拉电路包括第一下拉电阻；
控制所述时序控制器的M个信号输出端在第一阶段接地，包括：
所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，以使所述M个信号输出端在所述第一阶段接地。
13.根据权利要求12所述的方法，其特征在于，所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段减小所述第一下拉电阻的阻值，包括：
所述控制器在所述第一阶段向所述时序发送电路发送第一时序控制信号，以使所述时序发送电路切断信号输出，以及在所述第一阶段向所述下拉电路发送第一下拉控制信号，以减小所述第一下拉电阻的阻值。
14.根据权利要求11所述的方法，其特征在于，所述时序控制器包括控制器、时序发送电路和下拉电路，所述下拉电路包括串联连接的下拉开关和第二下拉电阻，所述第二下拉电阻为定值电阻；
控制所述时序控制器的M个信号输出端在第一阶段接地，包括：
所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，以使所述M个信号输出端在所述第一阶段接地。
15.根据权利要求14所述的方法，其特征在于，所述控制器在所述第一阶段控制所述时序发送电路切断信号输出，以及在所述第一阶段闭合所述下拉开关，包括：
所述控制器在所述第一阶段向所述时序发送电路发送第一时序控制信号，以使所述时序发送电路切断信号输出，以及在所述第一阶段向所述下拉电路发送第二下拉控制信号，以闭合所述下拉开关。
16.根据权利要求11-15任一所述的方法，其特征在于，所述方法还包括：
控制所述M个信号输出端在所述第二阶段不接地，以使所述M个源极驱动芯片在检测到各自的信号输入端不接地的情况下，进入所述低功耗唤醒模式。
17.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现权利要求11-16任一所述方法。
CN202210602870.0A 2022-05-30 2022-05-30 时序控制器、源极驱动芯片、驱动电路及驱动控制方法 Active CN115240584B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210602870.0A CN115240584B (zh) 2022-05-30 2022-05-30 时序控制器、源极驱动芯片、驱动电路及驱动控制方法
US18/146,891 US20230386380A1 (en) 2022-05-30 2022-12-27 Timing controller, source driver chip, drive circuit, and drive control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210602870.0A CN115240584B (zh) 2022-05-30 2022-05-30 时序控制器、源极驱动芯片、驱动电路及驱动控制方法

Publications (2)

Publication Number Publication Date
CN115240584A CN115240584A (zh) 2022-10-25
CN115240584B true CN115240584B (zh) 2023-11-28

Family

ID=83668251

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210602870.0A Active CN115240584B (zh) 2022-05-30 2022-05-30 时序控制器、源极驱动芯片、驱动电路及驱动控制方法

Country Status (2)

Country Link
US (1) US20230386380A1 (zh)
CN (1) CN115240584B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090014793A (ko) * 2007-08-07 2009-02-11 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
CN103035174A (zh) * 2011-09-29 2013-04-10 乐金显示有限公司 有机发光二极管显示器
CN104537999A (zh) * 2015-01-08 2015-04-22 北京集创北方科技有限公司 一种可依据系统复杂程度灵活配置的面板内部接口及其协议
CN104538000A (zh) * 2015-01-08 2015-04-22 北京集创北方科技有限公司 一种端对端接口协议实现面板系统低功耗的方法
KR20150080085A (ko) * 2013-12-30 2015-07-09 엘지디스플레이 주식회사 영상 표시장치 및 그 구동방법
CN104934007A (zh) * 2015-07-06 2015-09-23 合肥京东方光电科技有限公司 数据线驱动方法及单元、源极驱动器、面板驱动装置和显示装置
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR101786649B1 (ko) * 2016-05-04 2017-10-18 가부시키가이샤 세레브렉스 화상 통신 장치
CN107369415A (zh) * 2016-05-11 2017-11-21 思博半导体股份有限公司 图像通信装置
CN107481695A (zh) * 2017-10-09 2017-12-15 京东方科技集团股份有限公司 时序控制器、显示驱动电路及其控制方法、显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4853028B2 (ja) * 2006-01-18 2012-01-11 三菱電機株式会社 アクティブマトリクス表示装置、およびそのタイミング制御用半導体装置
US8878792B2 (en) * 2009-08-13 2014-11-04 Samsung Electronics Co., Ltd. Clock and data recovery circuit of a source driver and a display device
US9076398B2 (en) * 2011-10-06 2015-07-07 Himax Technologies Limited Display and operating method thereof
KR102083458B1 (ko) * 2013-12-26 2020-03-02 엘지디스플레이 주식회사 유기발광 표시장치
KR102232915B1 (ko) * 2014-09-01 2021-03-29 삼성디스플레이 주식회사 표시 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090014793A (ko) * 2007-08-07 2009-02-11 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
CN103035174A (zh) * 2011-09-29 2013-04-10 乐金显示有限公司 有机发光二极管显示器
KR20150080085A (ko) * 2013-12-30 2015-07-09 엘지디스플레이 주식회사 영상 표시장치 및 그 구동방법
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
CN104537999A (zh) * 2015-01-08 2015-04-22 北京集创北方科技有限公司 一种可依据系统复杂程度灵活配置的面板内部接口及其协议
CN104538000A (zh) * 2015-01-08 2015-04-22 北京集创北方科技有限公司 一种端对端接口协议实现面板系统低功耗的方法
CN104934007A (zh) * 2015-07-06 2015-09-23 合肥京东方光电科技有限公司 数据线驱动方法及单元、源极驱动器、面板驱动装置和显示装置
KR101786649B1 (ko) * 2016-05-04 2017-10-18 가부시키가이샤 세레브렉스 화상 통신 장치
CN107369415A (zh) * 2016-05-11 2017-11-21 思博半导体股份有限公司 图像通信装置
CN107481695A (zh) * 2017-10-09 2017-12-15 京东方科技集团股份有限公司 时序控制器、显示驱动电路及其控制方法、显示装置

Also Published As

Publication number Publication date
CN115240584A (zh) 2022-10-25
US20230386380A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US8175173B2 (en) Methods and systems for transmitting signals differentially and single-endedly across a pair of wires
KR102340748B1 (ko) 저전력 대기로부터 저주파 신호 송신으로의 고속 전환을 갖는 리피터
US9552322B2 (en) Hybrid repeater for supporting backward compatibility
US8026891B2 (en) Flat panel display including transceiver circuit for digital interface
JP5645272B2 (ja) ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法
US20050093580A1 (en) Pre-emphasis circuitry and methods
US20110227641A1 (en) Efficient electrical hibernate entry and recovery
JP5792645B2 (ja) 半導体装置およびその制御方法
CN106294244B (zh) 一种USB Type-C接口电路
CN103582853A (zh) 单端可配置多模式驱动器
US20130169316A1 (en) Tri-state control for a line driver
US6690202B1 (en) Correction of duty-cycle distortion in communications and other circuits
US7639745B2 (en) Serial data link with automatic power down
US8125245B2 (en) Circuitry for matching the up and down impedances of a voltage-mode transmitter
US20180287594A1 (en) An electronic latch, a method for an electronic latch, a frequency division by two and a 4-phase generator
CN115240584B (zh) 时序控制器、源极驱动芯片、驱动电路及驱动控制方法
US7609091B2 (en) Link transmitter with reduced power consumption
KR20190055876A (ko) 신호 송수신 장치, 상태 정보 신호를 수신하는 소스 드라이버 및 그것을 포함하는 표시 장치
JP3708897B2 (ja) 出力バッファ回路
US7802117B2 (en) Automated power management for electronic devices
US8983402B2 (en) Transceiver with wake up detection
US20070205926A1 (en) Interface circuit and binary data transfer method
CN102255624B (zh) 无线通信接收器与无线通信方法
US10754409B1 (en) Energy efficient ethernet with multiple low-power modes
US9093733B2 (en) Signal transmission device, signal transmission system, signal transmission method, and computer device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Room 101, floor 1, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Daxing District, Beijing 100176

Applicant after: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant after: Hefei Yisiwei Computing Technology Co.,Ltd.

Address before: Room 101, floor 1, building 3, yard 18, Kechuang 10th Street, Beijing Economic and Technological Development Zone, Daxing District, Beijing 100176

Applicant before: Beijing yisiwei Computing Technology Co.,Ltd.

Applicant before: HEFEI YISIWEI INTEGRATED CIRCUIT Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant