KR102113618B1 - 평판 표시 장치의 데이터 인터페이스 장치 및 방법 - Google Patents

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Abstract

본 발명은 평판 표시 장치의 데이터 인터페이스 장치 및 방법에 관한 것으로, 타이밍 컨트롤러에 내장되고, 데이터들 사이에 클럭 성분인 딜리미터(Delimiter)를 삽입하여 EPI 데이터들을 생성하고, 생성된 EPI 데이터들을 패킷 단위로 전송하는 송신부와; 상기 타이밍 컨트롤러와 접속된 다수의 소스 드라이브 IC 각각에 내장되고, 상기 송신부로부터 제공된 상기 EPI 데이터로부터 상기 딜리미터와 상기 데이터들을 복원하고, 상기 딜리미터를 기준으로 다수의 내부 클럭을 생성하는 수신부를 구비하고; 상기 송신부는 상기 딜리미터의 라이징 및 폴링 타이밍을 적어도 1 패킷 단위마다 가변하는 것을 특징으로 한다.

Description

평판 표시 장치의 데이터 인터페이스 장치 및 방법{APPARATUS AND METHOD OF DATA INTERFACE OF FLAT PANEL DISPLAY DEVICE}
본 발명은 평판 표시 장치에 관한 것으로, 특히 클럭을 디지털 데이터에 삽입하여 전송하여 전송라인의 수를 감소시킬 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법에 관한 것이다.
디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 있다.
이러한 평판 표시 장치는 고해상도화 및 대형화 되면서 데이터의 전송량이 증가하고 있다. 이로 인하여, 데이터의 전송 주파수가 높아지고 데이터의 전송 라인 수가 증가됨으로써 전자기적 간섭(Electromagnetic Interference; 이하, EMI라 함)이 많이 발생되는 문제점이 있다. 특히, EMI 문제는 평판 표시 장치의 타이밍 컨트롤러와 다수의 소스 드라이브 IC(Integrated Circuit) 사이의 디지털 인터페이스에서 주로 발생되어서 평판 표시 장치의 불안정한 구동을 초래한다.
종래의 평판 표시 장치는 데이터의 송/수신시 신호 전송 라인을 줄이고, 데이터의 고속 전송시 EMI 및 소비 전력을 감소시키기 위하여 다양한 데이터 인터페이스 방법을 채택하고 있다. 예를 들면, 본원 출원인은 타이밍 컨트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 컨트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호 전송을 안정화할 수 있는 클럭 임베디드(Clock Embedded)방식의 인터페이스, 일명 "EPI 인터페이스"를 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에서 제안한 바 있다.
도 1을 참조하면, 종래의 EPI 인터페이스에서 타이밍 컨트롤러는 "딜리미터(Delimiter)"로 정의되는 클럭 정보를 데이터에 포함시키고, 딜리미터를 포함한 데이터 패킷을 소스 드라이브 IC로 공급한다. 그러면, 소스 드라이브 IC는 타이밍 컨트롤러로부터 제공된 데이터 패킷의 딜리미터를 이용하여 내부 클럭들을 생성하고, 데이터를 샘플링하게 된다.
그런데, 종래의 EPI 인터페이스는 데이터 패킷의 전후에 삽입되는 딜리미터의 데이터 값이 항상 고정된 값이었다. 이로 인해, 데이터 패킷의 주파수는 일정하게 고정되었으며, 데이터 패킷의 전송시 특정 주파수 성분의 노이즈가 반복적으로 발생되어 EMI에 취약한 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 클럭 임베디드 인터페이스 방식을 이용하여 데이터의 송/수신시 신호 전송 라인을 줄이면서도 전자기적 간섭을 감소시킬 수 있는 평판 표시 장치의 데이터 인터페이스 장치 및 방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 평판 표시 장치의 데이터 인터페이스 장치는 타이밍 컨트롤러에 내장되고, 데이터들 사이에 클럭 정보를 포함하는 딜리미터(Delimiter)를 삽입하여 데이터 패킷들을 생성하고, 생성된 데이터 패킷들을 전송하는 송신부와; 상기 타이밍 컨트롤러와 접속된 다수의 소스 드라이브 IC 각각에 내장되고, 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하고, 상기 딜리미터를 기준으로 다수의 내부 클럭을 생성하는 수신부를 구비하고; 상기 송신부는 상기 딜리미터의 데이터 값을 적어도 1 패킷 단위마다 가변하는 것을 특징으로 한다.
상기 송신부는 외부로부터 입력된 동기 신호를 주파수 분주하여 상기 딜리미터를 생성하되, 상기 딜리미터의 데이터 값을 미리 규약된 순서에 따라 가변하는 클럭 생성부와; 상기 데이터들 사이에 상기 딜리미터를 삽입하여 상기 소스 드라이브 IC 각각에 공급될 상기 데이터 패킷을 생성하는 데이터 패킷 생성부를 구비하는 것을 특징으로 한다.
상기 클럭 생성부는 상기 데이터 패킷에 삽입될 다수의 딜리미터의 데이터 값을 생성하는 신호 생성부와; 상기 신호 생성부로부터 제공된 다수의 딜리미터의 데이터 값 중에서 어느 하나를 선택하고, 선택된 데이터에 기준하여 상기 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력하는 딜리미터 선택부를 구비하는 것을 특징으로 한다.
상기 다수의 딜리미터의 데이터 값은 0001, 0011, 0111, 1000, 1100, 1110를 포함하는 것을 특징으로 한다.
상기 수신부는 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하는 복원부와; 상기 딜리미터의 데이터 값에 기준하여 기준 클럭을 생성하는 기준 클럭 발생부와; 상기 기준 클럭을 이용하여 상기 다수의 내부 클럭을 생성하는 내부 클럭 발생부와; 상기 기준 클럭과 상기 다수의 내부 클럭을 비교하여 상기 다수의 내부 클럭의 위상을 보정하는 위상 보정부를 구비하는 것을 특징으로 한다.
상기 위상 보정부는 상기 클럭 생성부에서 상기 딜리미터의 데이터 값을 가변하는 순서에 동기하여, 상기 다수의 내부 클럭 중에서 어느 하나를 선택하여 출력하는 클럭 선택부와; 상기 선택된 내부 클럭과 상기 기준 클럭을 비교하여 상기 선택된 내부 클럭의 딜레이를 보정하는 딜레이 보정부를 구비하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 평판 표시 장치의 데이터 인터페이스 방법은 타이밍 컨트롤러에 내장된 송신부에서 데이터들 사이에 클럭 정보를 포함하는 딜리미터(Delimiter)를 삽입하여 데이터 패킷들을 생성하고, 생성된 데이터 패킷들 전송하는 단계와; 상기 타이밍 컨트롤러와 접속된 다수의 소스 드라이브 IC 각각에 내장된 수신부에서 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하고, 상기 딜리미터에 기초하여 다수의 내부 클럭을 생성하는 단계를 포함하고; 상기 송신부는 상기 딜리미터의 데이터 값을 적어도 1 패킷 단위마다 가변하는 것을 특징으로 한다.
상기 송신부가 상기 데이터 패킷들을 생성하는 단계는 외부로부터 입력된 동기 신호를 주파수 분주하여 상기 딜리미터를 생성하되, 상기 딜리미터의 데이터 값을 미리 규약된 순서에 따라 가변하는 단계와; 상기 데이터들 사이에 상기 딜리미터를 삽입하여 상기 소스 드라이브 IC 각각에 공급될 상기 데이터 패킷을 생성하는 단계를 포함하는 것을 특징으로 한다.
상기 딜리미터를 생성하는 단계는 상기 데이터 패킷에 삽입될 다수의 딜리미터의 데이터 값을 생성하는 단계와; 상기 다수의 딜리미터의 데이터 값 중에서 어느 하나를 선택하고, 선택된 데이터에 기준하여 상기 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 다수의 딜리미터의 데이터 값은 0001, 0011, 0111, 1000, 1100, 1110를 포함하는 것을 특징으로 한다.
상기 수신부가 상기 데이터 패킷을 수신하는 단계는 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하는 단계와; 상기 딜리미터의 데이터 값에 기준하여 기준 클럭을 생성하는 단계와; 상기 기준 클럭을 이용하여 상기 다수의 내부 클럭을 생성하는 단계와; 상기 기준 클럭과 상기 다수의 내부 클럭을 비교하여 상기 다수의 내부 클럭의 위상을 보정하는 단계를 포함하는 것을 특징으로 한다.
상기 다수의 내부 클럭의 위상을 보정하는 단계는 상기 딜리미터의 데이터 값이 가변되는 순서에 동기하여, 상기 다수의 내부 클럭 중에서 어느 하나를 선택하여 출력하는 단계와; 상기 선택된 내부 클럭과 상기 기준 클럭을 비교하여 상기 선택된 내부 클럭의 딜레이를 보정하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 클럭 임베디드 방식을 이용하여, 클럭 정보를 포함한 딜리미터를 데이터 패킷의 전후에 삽입하되, 딜리미터의 데이터 값을 적어도 1 패킷 단위마다 가변한다. 따라서, 본 발명은 데이터 패킷의 길이가 적어도 1 패킷 단위마다 가변되며, 데이터 패킷 전송시 특정 주파수에서 반복적으로 발생되는 노이즈를 분산시켜 EMI를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 구성도이다.
도 2는 타이밍 컨트롤러(TCON)에 내장된 송신부(50)와, 소스 드라이브 IC(SIC) 각각에 내장된 수신부(60) 회로를 보여 주는 도면이다.
도 3은 도 2에 도시된 클럭 생성부(22)의 구성도이다.
도 4는 데이터 패킷을 예시한 도면이다.
도 5는 본 발명에 따른 데이터 패킷들의 길이를 예시한 도면이다.
도 6은 도 2에 도시된 위상 보정부(34)의 구성도이다.
이하, 본 발명의 실시 예에 따른 평판 표시 장치의 데이터 인터페이스 장치 및 방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 평판 표시 장치는 액정 표시 장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기 발광 다이오드 표시 장치(Organic Light Emitting Display, OLED) 등으로 구현될 수 있다. 이하의 실시 예에서, 액정 표시 장치를 중심으로 설명하지만 본 발명은 액정 표시 장치에 한정되지 않는다.
도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 구성도이다.
도 1에 도시된 액정 표시 장치는 액정 표시 패널(PNL), 타이밍 컨트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#4), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정 표시 패널(PNL)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.
액정 표시 패널(PNL)의 TFT 어레이 기판에는 데이터 라인들(DL), 게이트 라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터 전압이 공급되는 화소 전극과, 공통 전압이 공급되는 공통 전극 사이의 전계에 의해 구동된다. TFT의 게이트 전극은 게이트 라인(GL)에 접속되고, TFT의 소스 전극은 데이터 라인(DL)에 접속되고, TFT의 드레인 전극은 액정셀의 화소 전극에 접속된다. TFT는 게이트 라인(GL)을 통해 공급되는 게이트 펄스에 따라 턴-온되어 데이터 라인(DL)으로부터의 데이터 전압을 액정셀의 화소전극에 공급한다.
액정 표시 패널(PNL)의 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다.
액정 표시 패널(PNL)의 TFT 어레이 기판과 컬러 필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트 각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정 표시 패널(PNL)의 TFT 어레이 기판과 컬러 필터 어레이 기판 사이에는 액정셀(Clc)의 셀 갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정 표시 패널(PNL)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동 방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동 방식으로 구현될 수 있다. 본 발명의 액정 표시 장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정 표시 장치와 반투과형 액정 표시 장치는 백라이트 유닛을 구비한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 컨트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직 및 수평 동기 신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TCON)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 접속된다.
본 발명의 타이밍 컨트롤러(TCON)는 클럭 임베디드 방식의 인터페이스를 이용하여 소스 드라이브 IC들(SIC#1~SIC#4)에 입력 영상의 디지털 비디오 데이터를 전송하고, 소스 드라이브 IC들(SIC#1~SIC#4)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 예를 들어, 본 발명의 클럭 임베디드 방식의 인터페이스는 본원 출원인이 제안한 대한민국 공개특허공보 10-2010-0068938(2010-06-24), 대한민국 공개특허공보 10-2010-0068936(2010-06-24), 대한민국 공개특허공보 10-2010-0073718(2010-07-01) 등에 개시된 EPI 프로토콜을 사용할 수 있다. 본 발명에 적용될 수 있는 EPI 프로토콜에 대한 자세한 설명은 상기 문헌들로 대신한다.
도 1에서, 실선은 타이밍 컨트롤러(TCON)로부터 제공된 클럭 트레이닝 신호, 컨트롤 데이터, 입력 영상의 비디오 데이터 등의 신호를 소스 드라이브 IC(SIC#4)로 전송하기 위한 데이터 배선쌍이다. 도 1에서, 점선은 마지막 소스 드라이브 IC(SIC#4)와 타이밍 컨트롤러(TCON) 간에 연결된 락 피드백 신호 배선이다.
타이밍 컨트롤러(TCON)는 EPI 프로토콜에서 정해진 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#4)에 클럭 트레이닝 신호, 컨트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 직렬 전송한다.
타이밍 컨트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면, 컨트롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다.
타이밍 컨트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, 컨트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 컨트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터 전압의 출력 타이밍, 데이터 전압의 극성 등을 제어하기 위한 소스 컨트롤 데이터를 포함한다. 컨트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어하기 위한 게이트 컨트롤 데이터를 포함할 수 있다.
타이밍 컨트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 클럭 트레이닝 신호는 클럭 정보를 포함하는 딜리미터(Delimiter)를 포함한다. 본 발명은 딜리미터의 데이터를 적어도 1 패킷 단위마다 가변한다. 따라서, 본 발명은 타이밍 컨트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 데이터 패킷의 길이가 적어도 1 패킷 단위마다 가변되며, 데이터 패킷 전송시 특정 주파수에서 반복적으로 발생되는 노이즈를 분산시켜 EMI를 감소시킬 수 있다.
소스 드라이브 IC들(SIC#1~SIC#4)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)가 입력되면 클럭 트레이닝을 통해 클럭 복원 회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 CDR(Clok and Data Recovery) 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#4)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 컨트롤러(TCON)로 전송한다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정 표시 패널(PNL)의 데이터 라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 클럭 트레이닝 신호, 컨트롤 데이터, 비디오 데이터 등을 수신한다.
소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 회로는 딜리미터를 클럭 복원 회로에 입력하여 비디오 데이터의 RGB 비트수×2개의 내부 클럭들을 발생한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭들을 출력하고 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다. 본 발명에서의 CDR 회로 및 클럭 복원 회로는 도 2 내지 도 6을 참조하여 구체적으로 후술한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 입력되는 컨트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 컨트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정 표시 패널(PNL)의 데이터 라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 컨트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정 표시 패널(PNL)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 컨트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 통해 수신되는 게이트 컨트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급한다.
도 2는 타이밍 컨트롤러(TCON)에 내장된 송신부(50)와, 소스 드라이브 IC(SIC) 각각에 내장된 수신부(60) 회로를 보여 주는 도면이다.
송신부(50)는 타이밍 컨트롤러(TCON)에 내장되고, 데이터들 사이에 클럭 성분인 딜리미터를 삽입하여 데이터 패킷들을 생성하고, 생성된 데이터 패킷들을 전송한다. 이를 위해, 송신부(50)는 데이터 정렬부(20)와, 클럭 생성부(22)와, 데이터 패킷 생성부(24)와, 송신 버퍼(18)를 포함한다.
데이터 정렬부(20)는 호스트 시스템으로부터 입력된 디지털 비디오 데이터(RGB)를 액정 표시 패널(PNL)의 해상도에 맞게 정렬하여 출력한다.
클럭 생성부(22)는 외부로부터 입력된 동기 신호(SYNC) 예를 들어, 도트 클럭을 주파수 분주하여 클럭 성분인 딜리미터(Delimiter)를 생성한다. 그리고 클럭 생성부(22)는 동기 신호(SYNC)에 기초하여 소스 컨트롤 데이터와 게이트 컨트롤 데이터를 포함한 컨트롤 데이터를 생성한다.
본 발명의 클럭 생성부(22)는 딜리미터의 라이징 및 폴링 타이밍을 적어도 1 패킷 단위마다 가변한다. 클럭 생성부(22)는 딜리미터의 라이징 및 폴링 타이밍을 미리 규약된 순서에 따라 가변한다.
데이터 패킷 생성부(24)는 데이터 정렬부(20)에서 정렬된 데이터들 사이에 클럭 성분인 딜리미터를 삽입하여 데이터 패킷들을 생성한다.
수신부(60)는 타이밍 컨트롤러(TCON)와 접속된 다수의 소스 드라이브 IC(SIC) 각각에 내장되고, 송신부(50)로부터 제공된 데이터 패킷으로부터 딜리미터와 데이터들을 복원하고, 딜리미터를 기준으로 다수의 내부 클럭을 생성하여 데이터들을 샘플링한다. 이를 위해, 수신부(60)는 수신 버퍼(26)와, 복원부(28)와, 기준 클럭 발생부(30)와, 내부 클럭 발생부(32)와, 위상 보정부(34)와, 샘플링 회로(36)를 포함한다.
복원부(28)는 송신부(50)로부터 수신 버퍼(26)를 통해 제공된 데이터 패킷으로부터 딜리미터와 데이터들을 복원한다.
기준 클럭 발생부(30)는 복원부(28)로부터 복원된 딜리미터에 기준하여 기준 클럭(CLK_Ref)을 생성한다.
내부 클럭 발생부(32)는 기준 클럭(CLK_Ref)을 이용하여 다수의 내부 클럭(CLKs)을 발생한다. 이를 위해, 내부 클럭 발생부(32)는 PLL 또는 DLL을 이용한다. 다수의 내부 클럭(CLKs)은 데이터를 샘플링하기 위한 래치 신호로 이용될 수 있다.
위상 보정부(34)는 내부 클럭 발생부(32)로부터 생성된 다수의 내부 클럭(CLKs)을 기준 클럭(CLK_Ref)과 비교하여 다수의 내부 클럭(CLKs)의 위상을 보정한다. 위상 보정부(34)는 다수의 내부 클럭(CLKs)의 위상 보정이 완료되면, 락 신호(LOCK)를 출력한다.
샘플링 회로(36)는 다수의 내부 클럭(CLKs)을 이용하여 복원부(28)로부터 복원된 데이터들을 샘플링하여 출력한다.
도 3은 도 2에 도시된 클럭 생성부(22)의 구성도이다. 도 4는 데이터 패킷을 예시한 도면이다. 도 5는 본 발명에 따른 데이터 패킷들의 길이를 예시한 도면이다.
도 3을 참조하면, 클럭 생성부(22)는 다수의 딜리미터의 데이터 값을 생성하는 신호 생성부(38)와, 신호 생성부(38)로부터 제공된 다수의 딜리미터의 데이터 값 중에서 어느 하나를 선택하고, 선택된 데이터에 기준하여 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력하는 딜리미터 선택부(40)를 구비한다.
신호 생성부(38)는 동기 신호(SYNC)를 이용하여 데이터 패킷에 삽입될 다수의 딜리미터의 데이터를 생성한다. 딜리미터의 데이터 값은 특정 비트를 갖는다. 예를 들어, 다수의 딜리미터의 데이터 값은 각각 4 비트로 설정될 수 있다. 참고로, 딜리미터의 데이터 값은 1 데이터 패킷당 한번씩 트랜지션(transition)이 발생되어야 한다. 따라서, 다수의 딜리미터의 데이터는 0001, 0011, 0111, 1000, 1100, 1110 를 포함할 수 있다. 즉, 다수의 딜리미터의 데이터는 '1'에서 '0'으로 1회 바뀌거나, '0'에서 '1'로 1회 바뀌는 0001, 0011, 0111, 1000, 1100, 1110 를 포함한다.
딜리미터 선택부(40) 신호 생성부(38)로부터 다수의 딜리미터의 데이터를 제공받고, 다수의 딜리미터의 데이터 중 하나를 선택한다. 그리고 선택된 데이터에 기준하여 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력한다.
참고로, EPI 프로토콜에서 1 패킷은 도 4에 도시한 바와 같이, 데이터 패킷의 전후에 클럭 성분인 딜리미터가 삽입된다. 종래의 EPI 프로토콜은 딜리미터의 데이터가 '0011'로 고정되었으나, 본 발명은 딜리미터의 데이터 값을 가변함으로써, 데이터 패킷의 주파수를 적어도 1 패킷 단위로 가변할 수 있다. 도 5를 참조하면, 딜리미터의 데이터가 0001, 0111, 0001, 0011, 0001 등으로 가변됨에 따라 1 데이터 패킷당 길이 및 주파수가 고정되지 않고 가변되는 것을 알 수 있다. 따라서, 본 발명은 데이터 패킷 전송시 특정 주파수 대역에서 반복적으로 발생되는 노이즈를 분산시켜 EMI를 감소시킬 수 있다. 비록 도시하지는 않았지만, 본원 출원인의 실험 결과, 4 비트의 가변형 딜리미터를 적용한 본 발명의 경우, 고정형 딜리미터를 적용한 종래 기술 대비 피크성 노이즈가 1/5 수준으로 줄어들었으며, 노이즈를 3~5 dB 줄어드는 것을 확인할 수 있었다.
도 6은 도 2에 도시된 위상 보정부(34)의 구성도이다.
도 6을 참조하면, 위상 보정부(34)는 내부 클럭 발생부(32)로부터 생성된 다수의 내부 클럭(CLKs) 중에서 어느 하나를 선택하여 출력하는 클럭 선택부(42)와, 클럭 선택부(42)로부터 선택된 내부 클럭과 기준 클럭(CLK_Ref)을 비교하여 선택된 내부 클럭의 딜레이를 보정하는 딜레이 보정부(44)를 포함한다.
클럭 선택부(42)는 내부 클럭의 선택시 송신부(50) 내에 구비된 클럭 생성부(22)에서 딜리미터의 라이징 및 폴링 타이밍을 가변하는 순서에 동기하여, 그 순서에 해당된 내부 클럭을 선택한다. 참고로, 본 발명에 따라 딜리미터가 가변되면, 딜리미터에 기초하여 생성된 다수의 내부 클럭은 위상이 제각기 달라진다. 따라서, 본 발명은 제각기 달라진 내부 클럭들의 위상을 정확하게 보정하기 위해, 다수의 내부 클럭의 위상 보정시, 딜리미터가 가변되는 순서와 동기하여 해당된 내부 클럭을 선택한다. 그리고 선택된 내부 클럭과 기준 클럭(CLK_Ref)을 비교함으로써 다수의 내부 클럭의 위상을 보정한다. 따라서, 본 발명은 딜리미터가 가변되더라도, 딜리미터에 기준하여 발생되는 내부 클럭의 위상을 정확하게 보정할 수 있다.
딜레이 보정부(44)는 클럭 선택부(42)로부터 선택된 내부 클럭들과 기준 클럭(CLK_Ref)을 비교하고, 선택된 내부 클럭의 딜레이를 조절한다. 이를 위해, 딜레이 보정부(44)는 DLL로 구성될 수 있다.
이상에서 상술한 바와 같이, 본 발명은 클럭 임베디드 방식을 이용하여, 클럭 정보를 포함한 딜리미터를 데이터 패킷의 전후에 삽입하되, 딜리미터의 데이터 값을 적어도 1 패킷 단위마다 가변한다. 따라서, 본 발명은 데이터 패킷의 길이가 적어도 1 패킷 단위마다 가변되며, 데이터 패킷 전송시 특정 주파수에서 반복적으로 발생되는 노이즈를 분산시켜 EMI를 감소시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
50: 송신부 60: 수신부
20: 데이터 정렬부 22: 클럭 생성부
24: EPI 데이터 생성부 34: 위상 보정부

Claims (12)

  1. 타이밍 컨트롤러에 내장되고, 데이터들 사이에 클럭 정보를 포함하는 딜리미터(Delimiter)를 삽입하여 데이터 패킷들을 생성하고, 생성된 데이터 패킷들을 전송하는 송신부와;
    상기 타이밍 컨트롤러와 접속된 다수의 소스 드라이브 IC 각각에 내장되고, 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하고, 상기 딜리미터를 기준으로 다수의 내부 클럭을 생성하는 수신부를 구비하고;
    상기 송신부는
    외부로부터 입력된 동기 신호를 주파수 분주하여 상기 딜리미터를 생성하되, 상기 딜리미터의 데이터 값을 미리 규약된 순서에 따라 가변하는 클럭 생성부와;
    상기 데이터들 사이에 상기 딜리미터를 삽입하여 상기 소스 드라이브 IC 각각에 공급될 상기 데이터 패킷을 생성하는 데이터 패킷 생성부를 구비하여,
    상기 딜리미터의 데이터 값을 적어도 1 패킷 단위마다 가변하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 클럭 생성부는
    상기 데이터 패킷에 삽입될 다수의 딜리미터의 데이터 값을 생성하는 신호 생성부와;
    상기 신호 생성부로부터 제공된 다수의 딜리미터의 데이터 값 중에서 어느 하나를 선택하고, 선택된 데이터에 기준하여 상기 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력하는 딜리미터 선택부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  4. 청구항 3에 있어서,
    상기 다수의 딜리미터의 데이터 값은
    0001, 0011, 0111, 1000, 1100, 1110를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  5. 청구항 1에 있어서,
    상기 수신부는
    상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하는 복원부와;
    상기 딜리미터의 데이터 값에 기준하여 기준 클럭을 생성하는 기준 클럭 발생부와;
    상기 기준 클럭을 이용하여 상기 다수의 내부 클럭을 생성하는 내부 클럭 발생부와;
    상기 기준 클럭과 상기 다수의 내부 클럭을 비교하여 상기 다수의 내부 클럭의 위상을 보정하는 위상 보정부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  6. 청구항 5에 있어서,
    상기 위상 보정부는
    상기 클럭 생성부에서 상기 딜리미터의 데이터 값을 가변하는 순서에 동기하여, 상기 다수의 내부 클럭 중에서 어느 하나를 선택하여 출력하는 클럭 선택부와;
    상기 선택된 내부 클럭과 상기 기준 클럭을 비교하여 상기 선택된 내부 클럭의 딜레이를 보정하는 딜레이 보정부를 구비하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 장치.
  7. 타이밍 컨트롤러에 내장된 송신부에서 외부로부터 입력된 동기 신호를 주파수 분주하여 딜리미터(Delimiter)를 생성하고, 상기 딜리미터의 데이터 값을 미리 규약된 순서에 따라 적어도 1 패킷 단위마다 가변하여 데이터들 사이에 클럭 정보를 포함하는 상기 딜리미터(Delimiter)를 삽입하여 다수의 소스 드라이브 IC 각각에 공급될 데이터 패킷들을 생성하고, 생성된 데이터 패킷들 전송하는 단계와;
    상기 타이밍 컨트롤러와 접속된 다수의 소스 드라이브 IC 각각에 내장된 수신부에서 상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하고, 상기 딜리미터에 기초하여 다수의 내부 클럭을 생성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  8. 삭제
  9. 청구항 7에 있어서,
    상기 딜리미터를 생성하는 단계는
    상기 데이터 패킷에 삽입될 다수의 딜리미터의 데이터 값을 생성하는 단계와;
    상기 다수의 딜리미터의 데이터 값 중에서 어느 하나를 선택하고, 선택된 데이터에 기준하여 상기 딜리미터의 라이징 및 폴링 타이밍을 가변하여 출력하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  10. 청구항 9에 있어서,
    상기 다수의 딜리미터의 데이터 값은
    0001, 0011, 0111, 1000, 1100, 1110를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  11. 청구항 7에 있어서,
    상기 수신부가 상기 데이터 패킷을 수신하는 단계는
    상기 송신부로부터 제공된 상기 데이터 패킷으로부터 상기 딜리미터와 상기 데이터들을 복원하는 단계와;
    상기 딜리미터의 데이터 값에 기준하여 기준 클럭을 생성하는 단계와;
    상기 기준 클럭을 이용하여 상기 다수의 내부 클럭을 생성하는 단계와;
    상기 기준 클럭과 상기 다수의 내부 클럭을 비교하여 상기 다수의 내부 클럭의 위상을 보정하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
  12. 청구항 11에 있어서,
    상기 다수의 내부 클럭의 위상을 보정하는 단계는
    상기 딜리미터의 데이터 값이 가변되는 순서에 동기하여, 상기 다수의 내부 클럭 중에서 어느 하나를 선택하여 출력하는 단계와;
    상기 선택된 내부 클럭과 상기 기준 클럭을 비교하여 상기 선택된 내부 클럭의 딜레이를 보정하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 데이터 인터페이스 방법.
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