KR101891710B1 - 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치 - Google Patents

클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치 Download PDF

Info

Publication number
KR101891710B1
KR101891710B1 KR1020110082922A KR20110082922A KR101891710B1 KR 101891710 B1 KR101891710 B1 KR 101891710B1 KR 1020110082922 A KR1020110082922 A KR 1020110082922A KR 20110082922 A KR20110082922 A KR 20110082922A KR 101891710 B1 KR101891710 B1 KR 101891710B1
Authority
KR
South Korea
Prior art keywords
data
clock signal
unit
image data
phase difference
Prior art date
Application number
KR1020110082922A
Other languages
English (en)
Other versions
KR20130020338A (ko
Inventor
하성철
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110082922A priority Critical patent/KR101891710B1/ko
Publication of KR20130020338A publication Critical patent/KR20130020338A/ko
Application granted granted Critical
Publication of KR101891710B1 publication Critical patent/KR101891710B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline

Abstract

본 발명은 클럭 임베디드 인터페이스(Clock Embedded Interface) 방식을 이용한 디스플레이 데이터 송/수신시 신호 전송 라인을 줄이면서도 전자기적 간섭을 감소시킬 수 있도록 한 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치에 관한 것으로, 제 1 클럭 신호가 포함되도록 데이터들을 직렬로 정렬 및 전송하되, 상기 데이터들의 딜리미터 전송기간과 영상 데이터 전송기간에 위상차가 발생하도록 상기 데이터들을 정렬하여 전송하는 송신부; 및 상기 송신부로부터의 데이터들에 포함된 제 1 클럭 신호를 복원시켜 제 2 클럭 신호를 생성 및 출력하되, 상기 제 2 클럭 신호에 따라 상기 직렬로 정렬된 데이터들을 병렬로 출력하는 수신부를 구비한 것을 특징으로 한다.

Description

클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치{CLOCK EMBEDDED INTERFACE DEVICE AND IMAGE DISPLAY DEVICE USING THE SAMR}
본 발명은 클럭 임베디드 인터페이스(Clock Embedded Interface) 방식을 이용한 디스플레이 데이터 송/수신시 신호 전송 라인을 줄이면서도 전자기적 간섭(Electromagnetic Interference, EMI)을 감소시킬 수 있도록 한 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치에 관한 것이다.
최근 디지털 콘텐츠들을 다양하게 접하기 위한 수단으로 다양한 형태의 영상 표시장치들이 대두되고 있다. 가장 일반적으로 사용되는 영상 표시장치들은 평판형 표시장치들로 예를 들면, 액정 표시장치(Liquid Crystal Display Device), 유기 발광 표시장치(Organic Light Emitting Display Device), 전계방출 표시장치(Field Emission Display Device) 및 플라즈마 디스플레이 패널(Plasma Display Panel) 등이 주로 이용되고 있다.
이러한 영상 표시장치들은 영상 표시패널을 구동하기 위한 드라이버와 드라이버를 제어하기 위한 컨트롤러 간에 데이터 송수신이 가능하도록 인트라 패널 인터페이스(intra-panel interface) 방식을 적용하고 있다.
종래에는 인트라 패널 인터페이스 방식으로는 멀티 드롭(multi-drop) 방식을 채용한 RSDS(Reduced Swing Differential Signaling) 인터페이스, mini-LVDS(Low Voltage Differential Signaling), 및 포인트-투-포인트(point-to-point) 방식을 채용한 PPDS(Point-to-Point Differential Signaling) 인터페이스 등이 사용되었다.
하지만, 상술한 인트라 패널 인터페이스 방식들의 경우 제어 신호들이나 데이터들을 전송하기 위한 신호 라인들이 많이 필요하고, 전자기적 간섭(Electromagnetic Interference, EMI)에 따른 문제가 많았다. 이에, 최근에는 데이터 전송 라인에 디스플레이 데이터와 함께 클럭 신호를 전송하는 클럭 임베딩(Clock Embedding) 기술을 채용한 인트라 패널 인터페이스 프로토콜이 적용되기도 하였다. 그러나 클럭 임베디드 인터페이스 방식 또한 전자기적 간섭에 따른 문제를 배제할 수 없고, 신호 전송 라인의 수를 더욱 줄일 수 있도록 개선이 필요한 상황이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 클럭 임베디드 인터페이스 방식을 이용한 디스플레이 데이터 송/수신시 신호 전송 라인을 줄이면서도 전자기적 간섭을 감소시킬 수 있도록 한 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 클럭 임베디드 인터페이스 장치는 제 1 클럭 신호가 포함되도록 데이터들을 직렬로 정렬 및 전송하되, 상기 데이터들의 딜리미터 전송기간과 영상 데이터 전송기간에 위상차가 발생하도록 상기 데이터들을 정렬하여 전송하는 송신부; 및 상기 송신부로부터의 데이터들에 포함된 제 1 클럭 신호를 복원시켜 제 2 클럭 신호를 생성 및 출력하되, 상기 제 2 클럭 신호에 따라 상기 직렬로 정렬된 데이터들을 병렬로 출력하는 수신부를 구비한 것을 특징으로 한다.
상기 송신부는 외부로부터의 기준 클럭 신호에 따라 위상 동기 루프 또는 지연 동기 루프를 이용하여 상기 제 1 클럭 신호를 생성하는 클럭신호 생성부 및 상기 제 1 클럭 신호가 상기 데이터들에 포함되도록 하여 상기 데이터들을 직렬로 정렬 및 전송하되, 상기 정렬된 데이터들의 전송기간 중 영상 데이터 패킷들의 딜리미터 전송기간과 영상 데이터 전송기간에 적어도 0.5UI(Unit Interval)의 위상차를 갖도록 상기 데이터들을 전송하는 데이터 정렬부를 구비한 것을 특징으로 한다.
상기 수신부는 상기 직렬로 공급되는 데이터들의 영상 데이터 패킷으로부터 상기의 제 1 클럭신호를 복원시켜 상기 영상 데이터 패킷의 영상 데이터와는 적어도 0.5UI의 위상차를 갖는 제 2 클럭 신호를 생성 및 출력하는 클럭 신호 복원부, 및 상기 제 2 클럭 신호에 따라 상기 직렬로 정렬된 데이터들을 병렬로 출력하는 데이터 복원부를 구비한 것을 특징으로 한다.
상기 영상 데이터 패킷으로부터 상기 제 1 클럭신호를 복원하므로써 생성된 상기의 제 2 클럭 신호는 상기 영상 데이터 패킷의 각 영상 데이터들과는 적어도 50%씩의 위상차 차이를 갖도록 생성된 로우 또는 하이 펄스의 위상 동기 루프 신호인 것을 특징으로 한다.
상기 제 2 클럭 신호는 상기 병렬로 정렬 및 출력되는 영상 데이터들과 적어도 0.5UI의 기간 또는 적어도 50%의 위상차를 갖도록 각각 생성되어 상기 복원된 영상 데이터들이 레지스터나 메모리를 포함한 저장 수단에 래치될 수 있도록 래치 신호로 이용된 것을 특징으로 한다.
상기 데이터 정렬부는 매 수평 라인 단위의 초기화 기간에 상기 데이터 복원부가 락(lock) 상태 또는 디세이블 상태가 되도록 클럭 트레이닝 신호를 출력하고, 매 수평 라인 단위의 인에이블 기간에 해당 드라이버나 집적회로를 제어하기 위한 컨트롤 데이터를 출력하며, 매 수평 라인 단위의 데이터 공급 기간에 상기의 딜리미터와 영상 데이터가 적어도 0.5UI 기간 위상차를 갖고 포함된 영상 데이터 패킷을 직렬로 생성 및 출력하는 것을 특징으로 한다.
상기 데이터 정렬부는 상기 딜리미터의 비트 신호들 중 연속되는 동일 비트("00" 및 "11")의 신호별로 적어도 0.5UI 기간 감소되도록 생성 및 출력함으로써 상기 딜리미터와 각각의 영상 데이터가 적어도 1UI 기간씩 위상차를 갖도록 상기 영상 데이터 패킷을 생성 및 출력하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 클럭 임베디드 인터페이스 장치를 이용한 영상 표시장치는 복수의 화소영역을 구비하여 영상을 표시하는 표시패널; 상기 표시패널의 데이터 라인들을 구동하는 데이터 드라이버; 및 외부로부터의 영상 데이터를 상기 표시패널의 구동에 알맞게 정렬하여 직렬로 상기 데이터 드라이버에 공급함과 아울러, 데이터 제어신호를 생성하여 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비하며, 상기 타이밍 컨트롤러에는 상기에서 상술한 다양한 기술적 특징을 갖는 송신부가 구비되고, 상기 데이터 드라이버에는 상기에서 상술한 다양한 기술적 특징을 갖는 수신부가 각각 구비되어 상기 송신부와 수신부를 통해 상기 외부로부터의 영상 데이터를 정렬 및 송수신하는 것을 특징으로 한다.
상기 데이터 드라이버는 상기에서 상술한 제 2 클럭 신호를 래치 신호로 이용하여 상기 송신부로부터의 영상 데이터를 자체의 래치부에 래치시키는 것을 특징으로 한다.
상술한 바와 같은 기술적 특징들을 갖는 본 발명의 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치는 영상 데이터 패킷 전송시 딜리미터(Delimiter) 전송기간과 영상 데이터 전송기간이 위상차를 갖도록 함으로써, 복원 생성된 클럭 신호 또한 전송된 영상 데이터들과 위상차를 갖도록 할 수 있다.
이에, 복원 생성된 클럭 신호가 래치 신호 등으로 이용될 수 있도록 함으로써 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시킬 수 있다.
또한, 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시키는 경우 데이터 전송에 따른 전자기적 간섭을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 클럭 임베디드 인터페이스 장치를 나타낸 구성도.
도 2는 도 1의 송신부로부터 전송되는 데이터들의 전송 프로토콜을 나타낸 도면.
도 3은 도 2의 클럭 트레이닝 신호를 설명하기 위한 파형도.
도 4는 도 2의 컨트롤 데이터를 성명하기 위한 프로토콜.
도 5는 도 2의 영상 데이터 패킷 및 복원된 제 2 클럭 신호를 설명하기 위한 도면.
도 6은 본 발명의 실시 예에 따른 액정 표시장치를 구체적으로 나타낸 구성도.
이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 클럭 임베디드 인터페이스 장치를 나타낸 구성도이다.
도 1에 도시된 클럭 임베디드 인터페이스 장치는 제 1 클럭 신호(CLK1)가 포함되도록 데이터(LData)들을 직렬로 정렬 및 전송하되, 데이터(LData)들의 딜리미터(Delimiter) 전송기간과 영상 데이터(Data) 전송기간에 위상차가 발생하도록 상기 데이터(LData)들을 정렬하여 전송하는 송신부(20); 및 송신부(20)로부터의 데이터(LData)들에 포함된 제 1 클럭신호(CLK1)를 복원시켜 제 2 클럭 신호(CKL2)를 생성 및 출력하되, 제 2 클럭 신호(CKL2)에 따라 직렬로 정렬된 데이터(LData)들을 병렬로 출력하는 수신부(30)를 구비한다.
송신부(20)는 직렬로 정렬된 데이터(LData)들의 전송기간, 특히 영상 데이터(Data) 패킷 별 전송기간 중 영상 데이터(Data) 패킷들의 딜리미터(Delimiter) 전송기간과 영상 데이터(Data) 전송기간에 적어도 0.5UI(Unit Interval)의 위상차가 발생하도록 상기 데이터(LData)들을 정렬하여 전송한다.
이를 위해, 송신부(20)는 외부로부터의 기준 클럭 신호(RCLK)에 따라 위상 동기 루프(PLL; Phase Locked Loop) 또는 지연 동기 루프(DLL; Delay Locked Loop)를 이용하여 제 1 클럭 신호(CLK1)를 생성하는 클럭신호 생성부(22), 및 제 1 클럭 신호(CLK1)가 데이터(LData)들에 포함되도록 하여 데이터(LData)들을 직렬로 정렬 및 전송하되, 정렬된 데이터(LData)들의 전송기간 중 영상 데이터(Data) 패킷들의 딜리미터(Delimiter) 전송기간과 영상 데이터(Data) 전송기간에 적어도 0.5UI(Unit Interval)의 위상차를 갖도록 상기 데이터(LData)들을 전송하는 데이터 정렬부(24)를 구비한다.
구체적으로, 데이터 정렬부(24)는 클럭신호 생성부(22)로부터 생성된 제 1 클럭 신호(CLK1)를 이용하여 제 1 클럭 신호(CLK1)가 포함되도록 데이터(LData)들을 직렬로 정렬 및 전송한다. 이러한 데이터 정렬부(24)는 직렬로 정렬된 데이터(LData)들의 전송기간 중 영상 데이터(Data) 패킷들의 딜리미터 전송기간과 영상 데이터(Data) 전송기간에 적어도 0.5UI(Unit Interval)의 위상차를 갖도록 데이터(LData)들을 정렬하여 전송한다. 이때, 데이터 정렬부(24)는 제 1 클럭 신호(CLK1)가 데이터(LData)들에 포함되도록 정렬 및 전송한다.
영상 데이터(Data) 패킷들의 딜리미터 전송기간과 영상 데이터(Data) 전송기간에 적어도 0.5UI의 위상차를 갖도록 전송하면, 위상차가 없는 영상 데이터 패킷의 전송기간보다 위상차를 가지는 영상 데이터 패킷의 전송기간이 더 짧을 수 있다. 예를 들어, 6비트(6Bit)의 한 패킷 영상 데이터는 위상차가 없던 기존의 22UI 기간보다 짧은 21UI 기간에 전송될 수 있다. 데이터 정렬부(24)의 영상 데이터(Data) 전송 패킷 정렬 및 전송 방법에 대해서는 첨부된 도면을 참조하여 추 후에 구체적으로 설명하기로 한다.
한편으로, 수신부(30)는 송신부(20)로부터의 데이터(LData)들에 포함된 제 1 클럭신호(CLK1)를 복원시켜 제 2 클럭 신호(CKL2)를 생성 및 출력하되, 상기 제 2 클럭 신호(CKL2)에 따라 상기 직렬로 정렬된 데이터(LData)들을 병렬로 출력한다.
이러한 수신부(30)는 직렬로 공급되는 데이터들(LData)의 영상 데이터(Data) 패킷으로부터 상기의 제 1 클럭신호(CLK1)를 복원시켜 영상 데이터(Data) 패킷의 영상 데이터(Data)와는 적어도 0.5UI의 위상차를 갖는 제 2 클럭 신호(CKL2)를 생성 및 출력하는 클럭 신호 복원부(22) 및 제 2 클럭 신호(CKL2)에 따라 직렬로 정렬된 데이터(LData)들을 병렬로 출력하는 데이터 복원부(34)를 구비한다.
클럭 신호 복원부(22)는 직렬로 수신되는 데이터(LData)들 즉, 딜리미터 전송기간과 영상 데이터(Data) 전송기간에 적어도 0.5UI(Unit Interval)의 위상차를 갖는 영상 데이터(Data) 패킷들로부터 제 1 클럭 신호(CLK1)를 복원함으로써 제 2 클럭 신호(CLK2)를 생성한다. 이를 위해, 클럭 신호 복원부(22)는 위상 동기 루프(PLL; Phase Locked Loop) 또는 지연 동기 루프(DLL; Delay Locked Loop)를 이용할 수 있다. 상기 각각의 영상 데이터(Data) 패킷들로부터 제 1 클럭 신호(CLK1)를 복원하면 복원된 제 1 클럭 신호(CLK1) 즉, 제 2 클럭 신호(CLK2)는 각 영상 데이터(Data) 패킷들이 0.5UI(Unit Interval)의 위상차를 갖기 때문에 영상 데이터(Data) 패킷의 영상 데이터들과 0.5UI(Unit Interval) 이상의 위상차를 갖는다. 이에 따라, 영상 데이터(Data) 패킷으로부터 상기 제 1 클럭신호(CLK1)를 복원하므로써 생성된 상기의 제 2 클럭 신호(CLK2)는 영상 데이터(Data) 패킷의 각 영상 데이터(Data)들과는 적어도 50%씩의 위상차 차이를 갖도록 로우 또는 하이 펄스로 각각 생성된다. 이와 같이 생성된 제 2 클럭 신호(CLK2)는 병렬로 정렬 및 출력되는 영상 데이터(Data)들과 적어도 0.5UI의 기간 또는 적어도 50%의 위상차를 갖도록 각각 생성되어 복원된 영상 데이터(Data)들이 도시되지 않은 레지스터나 메모리 수단 등에 래치될 수 있도록 래치 신호로 이용될 수 있다.
도 2는 도 1의 송신부로부터 전송되는 데이터들의 전송 프로토콜을 나타낸 도면이다.
도 2를 참조하면, 송신부(20)의 데이터 정렬부(24)는 매 수평 라인 단위의 초기화 기간(ST1)에 데이터 복원부(34)가 락(lock) 상태 또는 디세이블 상태가 되도록 클럭 트레이닝 신호를 출력하고, 매 수평 라인 단위의 인에이블 기간(ST2)에 해당 드라이버나 집적회로 등을 제어하기 위한 컨트롤 데이터(Control Data)를 출력하며, 매 수평 라인 단위의 데이터 공급 기간(ST3)에 상기의 딜리미터(Delimiter)와 영상 데이터(Data)가 적어도 0.5UI 기간 위상차를 갖고 포함된 영상 데이터(Data) 패킷을 직렬로 생성 및 출력한다.
매 수평 기간 중 초기화 기간(ST1)에 데이터 정렬부(24)는 수신부(30)의 데이터 복원부(34)가 락 상태 또는 디세이블 상태가 되도록 데이터 복원부(34)에 클럭 트레이닝 신호를 전송한다. 예를 들어, 송신부(20)는 전원이 켜졌을 때, 또는 영상 데이터(Data) 패킷들이 출력되는 드라이버나 집적회로 등에 소프트 페일이 발생하였을 때 첨부된 도 3에 도시된 바와 같이 클럭 트레이닝 신호를 생성하고, 이를 데이터 복원부(34)에 전송할 수 있다.
매 수평 기간 중 인에이블 기간(ST2)에는 해당 드라이버나 집적회로 등을 제어하기 위한 컨트롤 데이터(Control Data)가 공급된다. 도 4로 도시된 바와 같이, 해당 드라이버나 집적회로 등에 매 한 수평 라인 단위로 컨트롤 데이터(Control Data)를 전송함으로써, 상기 각 드라이버나 집적회로 등에 제어 신호들을 전송하기 위한 제어신호 전송라인이 필요하지 않을 수 있다. 이러한 컨트롤 데이터(Control Data)에는 영상 데이터(Data) 패킷이 공급될 때 활성화되는 동기 신호나 데이터 인에이블 신호 등이 포함될 수 있다. 컨트롤 데이터(Control Data)에도 딜리미터(Delimiter)가 비트 신호 "0011" 등으로 설정되어 포함되는데, 컨트롤 데이터(Control Data)의 딜리미터는 각 수평 라인 단위의 컨트롤 데이터(Control Data) 전송 시작을 나타낸다.
매 수평 기간 중 데이터 공급 기간(ST3)에는 딜리미터와 영상 데이터(Data)가 적어도 0.5UI 기간 위상차를 가지고 포함된 영상 데이터(Data) 패킷을 공급한다. 영상 데이터(Data) 패킷의 딜리미터는 각 수평 라인 단위의 영상 데이터(Data) 전송 시작을 나타낸다. 이러한 딜리미터는 도 5에 도시된 바와 같이, 비트 신호 "0011" 등으로 설정될 수 있다. 예를 들어, 딜리미터가 비트 신호 "0011"로 설정된 경우, 1비트가 1UI 기간이면 "00"은 2UI, "11" 또한 2UI의 기간으로 생성된다. 하지만, 딜리미터와 각각의 영상 데이터(Data)가 적어도 0.5UI 기간 위상차를 갖도록 하기 위해서는 딜리미터 비트 신호 생성기간이 적어도 0.5UI 기간 감소되도록 생성되어야 한다. 따라서, 딜리미터가 비트 신호가 "0011"로 설정된 경우, "00"은 1.5UI 기간으로 생성하고, "11" 또한 1.5UI의 기간으로 생성하여 각각의 동일 비트 생성기간이 0.5UI 기간씩 감소되도록 하면 딜리미터와 각각의 영상 데이터(Data)가 적어도 1UI 기간 위상차를 갖는다.
상술한 바와 같이, 데이터 정렬부(24)는 딜리미터의 비트 신호들 중 동일 비트("00" 및 "11")의 신호별로 적어도 0.5UI 기간 감소되도록 생성 및 출력함으로써 딜리미터와 각각의 영상 데이터(Data)가 적어도 1UI 기간씩 위상차를 갖도록 영상 데이터(Data) 패킷을 생성 및 출력할 수 있다.
한편으로, 클럭 신호 복원부(32)는 딜리미터 전송기간과 영상 데이터(Data) 전송기간에 적어도 1UI의 위상차를 갖는 영상 데이터(Data) 패킷으로부터 제 1 클럭 신호(CLK1)를 복원함으로써 제 2 클럭 신호(CLK2, 도 5의 DLL Clock)를 생성한다. 이때, 복원된 제 2 클럭 신호(CLK2, 도 5의 DLL Clock)는 각 영상 데이터(Data) 패킷의 딜리미터 전송기간과 영상 데이터(Data) 전송기간이 적어도 0.5UI(도 5의 경우 1UI)의 위상차를 갖기 때문에 영상 데이터(Data) 패킷의 각 영상 데이터들(Data)보다 적어도 0.5UI(예를 들면, 50%)의 위상 차이를 갖는다. 이와 같이 생성된 제 2 클럭 신호(CLK2, 도 5의 DLL Clock) 각각은 복원 데이터(SData)들의 영상 데이터(Data) 패킷들 특히, 각각의 영상 데이터(Data)들과 0.5UI(예를 들면, 50%)의 위상 차이를 갖는다. 따라서, 제 2 클럭신호(CLK2)는 복원 영상 데이터(Data)들이 도시되지 않은 메모리 수단 등에 래치될 수 있도록 래치 신호로 이용될 수 있다.
반면, 딜리미터 전송기간과 영상 데이터(Data) 전송기간에 위상차가 발생하지 않도록 동일한 기간(예를 들어, 2비트 2.0UI DLL)으로 영상 데이터 패킷이 전송 되도록 한 경우는 도 5의 2.0UI DLL 신호(점선으로 도시한 복수의 DLL)로 도시한 바와 같이, 각각의 영상 데이터(Data)들과 제 2 클럭 신호가 동기 된다. 이 경우에는 복원 영상 데이터(Data)들이 도시되지 않은 메모리 수단 등에 래치될 수 있도록 별도의 래치 신호를 생성해야 한다.
이상에서 상술한 바와 같이, 본 발명의 클럭 임베디드 인터페이스 장치는 영상 데이터 패킷 전송시 딜리미터 전송기간과 영상 데이터 전송기간이 위상차를 갖도록 함으로써, 복원 생성된 클럭 신호 또한 전송된 영상 데이터들과 위상차를 갖도록 할 수 있다. 이에, 복원 생성된 클럭 신호가 래치 신호 등으로 이용될 수 있도록 함으로써 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시킬 수 있다. 또한, 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시키는 경우 데이터 전송에 따른 전자기적 간섭을 감소시킬 수 있다.
본 발명에 따른 클럭 임베디드 인터페이스 장치는 일반적으로 사용되는 평판형의 영상 표시장치 예를 들면, 액정 표시장치, 유기 발광 다이오드 표시장치, 전계방출 표시장치 및 플라즈마 디스플레이 장치 등에 각각 사용될 수 있다. 예를 들어, 액정 표시장치에 본 발명의 클럭 임베디드 인터페이스 장치가 적용된 예를 설명하면 다음과 같다.
도 6은 본 발명의 실시 예에 따른 액정 표시장치를 구체적으로 나타낸 구성도이다.
도 6에 도시된 액정 표시장치는 복수의 화소영역을 구비하여 형성된 액정패널(2); 액정패널(2)에 구비된 복수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(3); 액정패널(2)에 구비된 복수의 데이터 라인(DL1 내지 DLm)을 구동하는 데이터 드라이버(4); 및 외부로부터의 영상 데이터(RGB)를 상기 액정패널(2)의 구동에 알맞게 정렬하여 직렬로 상기 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 제어하는 타이밍 컨트롤러(8)를 구비한다. 여기서, 상기 타이밍 컨트롤러(8)에는 도 1에 도시된 송신부(20)가 구비되고, 데이터 드라이버(4)에는 수신부(30)가 각각 구비되어 상기 송신부(20)와 수신부(30)를 통해 상기 외부로부터의 영상 데이터(RGB)를 정렬 및 송수신하게 된다.
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인(DL1 내지 DLm)에 의해 정의되는 각 화소영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 그리고, 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 커패시터(Cst)는 화소전극이 이전 게이트 라인과 절연막을 사이에 두고 중첩되어 형성된다. 이와 달리 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성되기도 한다.
데이터 드라이버(4)는 액정패널(2)의 어느 한 측과 적어도 하나의 소스 인쇄회로기판(5) 사이에 각각 구비되어 데이터 라인들(DL1 내지 DLm)을 구동하는 복수의 데이터 집적회로를 포함하게 된다. 여기서, 복수의 데이터 집적회로(4a) 중 적어도 하나의 집적회로에는 도 1 내지 도 5를 통해 설명한 수신부(30)를 구비한다. 이러한 데이터 집적회로는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS)를 이용하여 타이밍 컨트롤러(8)의 송신부(20)로부터 공급된 영상 데이터(Data)들을 아날로그 전압 즉, 영상신호로 변환 출력한다.
구체적으로, 데이터 집적회로는 제 2 클럭 신호(CLK2)에 따라 수신부(30)로 수신된 영상 데이터(Data)를 자체 래치부에 래치한다. 그리고 데이터 제어신호(DCS) 중 소스 출력 인에이블 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다. 이때, 데이터 드라이버(4)는 영상 데이터(Data)의 계조 값에 따라 소정 레벨을 가지는 정극성 또는 부극성의 감마전압을 선택하고 선택된 감마전압을 영상신호로 각 데이터 라인(DL1 내지 DLm)에 공급한다.
게이트 드라이버(3)는 액정패널(2)과 일체로 액정패널(2)의 영상 비표시 영역에 형성되거나, 집적회로 형태로 구비되어 액정패널(2) 어느 한 측면에 별도로 마련될 수도 있다. 이러한, 게이트 드라이버(3)는 상기 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS) 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급한다. 그리고 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되지 않는 기간에는 게이트 로우 전압을 공급한다.
타이밍 컨트롤러(8)는 송신부(20)의 데이터 정렬부(24)를 이용하여 외부로부터 입력되는 디지털 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞게, 특히 각 데이터 집적회로의 데이터 라인 구동 수에 맞게 정렬하고, 이를 데이터 집적회로의 수신부(30)로 공급한다. 그리고 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 및 데이터 제어신호(GCS,DCS)를 생성하고, 이를 게이트 드라이버(3) 및 데이터 집적회로에 각각 공급함으로써 게이트 드라이버 및 각각의 데이터 집적회로를 제어한다.
이상에서 상술한 바와 같이, 액정 표시장치의 타이밍 컨트롤러(8)와 데이터 집적회로에 클럭 임베디드 인터페이스 장치인 송신부(20)와 수신부(30)가 각각 구비되도록 적용할 수 있다. 이 경우, 타이밍 컨트롤러(8)와 데이터 집적회로에 형성되는 클럭 임베디드 인터페이스 장치가 영상 데이터 패킷 전송시 딜리미터 전송기간과 영상 데이터 전송기간이 위상차를 갖도록 함으로써, 복원 생성된 클럭 신호 또한 전송된 영상 데이터들과 위상차를 갖도록 할 수 있다. 이에, 복원 생성된 클럭 신호가 래치 신호 등으로 이용될 수 있도록 함으로써 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시킬 수 있다. 또한, 데이터 전송 라인을 줄이거나 클럭 신호 생성부 구성을 간소화시키는 경우 데이터 전송에 따른 전자기적 간섭을 감소시킬 수 있다.
이상 설명한 내용을 통해 당 업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (9)

  1. 제 1 클럭 신호가 포함되도록 데이터들을 직렬로 정렬 및 전송하되, 상기 데이터들의 딜리미터 전송기간과 영상 데이터 전송기간에 위상차가 발생하도록 상기 데이터들을 정렬하여 전송하는 송신부; 및
    상기 송신부로부터의 데이터들에 포함된 제 1 클럭 신호를 복원시켜 상기 전송된 영상 데이터들과 위상 차이를 갖는 제 2 클럭 신호를 생성 및 출력하되, 상기 제 2 클럭 신호에 따라 상기 직렬로 정렬된 데이터들을 병렬로 출력하는 수신부를 구비하고,
    상기 제 2 클럭 신호는
    상기 병렬로 정렬 및 출력되는 영상 데이터들과 적어도 0.5UI의 기간 또는 적어도 50%의 위상차를 갖도록 각각 생성되어 상기 복원된 영상 데이터들이 레지스터나 메모리를 포함한 저장 수단에 래치될 수 있도록 래치 신호로 이용되는 클럭 임베디드 인터페이스 장치.
  2. 제 1 항에 있어서,
    상기 송신부는
    외부로부터의 기준 클럭 신호에 따라 위상 동기 루프 또는 지연 동기 루프를 이용하여 상기 제 1 클럭 신호를 생성하는 클럭신호 생성부, 및
    상기 제 1 클럭 신호가 상기 데이터들에 포함되도록 하여 상기 데이터들을 직렬로 정렬 및 전송하되, 상기 정렬된 데이터들의 전송기간 중 영상 데이터 패킷들의 딜리미터 전송기간과 영상 데이터 전송기간에 적어도 0.5UI(Unit Interval)의 위상차를 갖도록 상기 데이터들을 전송하는 데이터 정렬부를 구비한 것을 특징으로 하는 클럭 임베디드 인터페이스 장치.
  3. 제 2 항에 있어서,
    상기 수신부는
    상기 직렬로 공급되는 데이터들의 영상 데이터 패킷으로부터 상기의 제 1 클럭신호를 복원시켜 상기 영상 데이터 패킷의 영상 데이터와는 적어도 0.5UI의 위상차를 갖는 제 2 클럭 신호를 생성 및 출력하는 클럭 신호 복원부, 및
    상기 제 2 클럭 신호에 따라 상기 직렬로 정렬된 데이터들을 병렬로 출력하는 데이터 복원부를 구비한 것을 특징으로 하는 클럭 임베디드 인터페이스 장치.
  4. 제 3 항에 있어서,
    상기 영상 데이터 패킷으로부터 상기 제 1 클럭신호를 복원하므로써 생성된 상기의 제 2 클럭 신호는 상기 영상 데이터 패킷의 각 영상 데이터들과는 적어도 50%씩의 위상차 차이를 갖도록 생성된 로우 또는 하이 펄스의 위상 동기 루프 신호인 것을 특징으로 하는 클럭 임베디드 인터페이스 장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 데이터 정렬부는
    매 수평 라인 단위의 초기화 기간에 상기 데이터 복원부가 락(lock) 상태 또는 디세이블 상태가 되도록 클럭 트레이닝 신호를 출력하고,
    매 수평 라인 단위의 인에이블 기간에 해당 드라이버나 집적회로를 제어하기 위한 컨트롤 데이터를 출력하며,
    매 수평 라인 단위의 데이터 공급 기간에 상기의 딜리미터와 영상 데이터가 적어도 0.5UI 기간 위상차를 갖고 포함된 영상 데이터 패킷을 직렬로 생성 및 출력하는 것을 특징으로 하는 클럭 임베디드 인터페이스 장치.
  7. 제 6 항에 있어서,
    상기 데이터 정렬부는
    상기 딜리미터의 비트 신호들 중 연속되는 동일 비트("00" 및 "11")의 신호별로 적어도 0.5UI 기간 감소되도록 생성 및 출력함으로써 상기 딜리미터와 각각의 영상 데이터가 적어도 1UI 기간씩 위상차를 갖도록 상기 영상 데이터 패킷을 생성 및 출력하는 것을 특징으로 하는 클럭 임베디드 인터페이스 장치.
  8. 복수의 화소영역을 구비하여 영상을 표시하는 표시패널;
    상기 표시패널의 데이터 라인들을 구동하는 데이터 드라이버; 및
    외부로부터의 영상 데이터를 상기 표시패널의 구동에 알맞게 정렬하여 직렬로 상기 데이터 드라이버에 공급함과 아울러, 데이터 제어신호를 생성하여 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비하며,
    상기 타이밍 컨트롤러에는 청구항 1항의 기술적 특징을 갖는 송신부가 구비되고, 상기 데이터 드라이버에는 상기 청구항 1 항의 기술적 특징을 갖는 수신부가 각각 구비되어 상기 송신부와 수신부를 통해 상기 외부로부터의 영상 데이터를 정렬 및 송수신하고,
    상기 데이터 드라이버는
    상기 청구항 1 항의 제 2 클럭 신호를 래치 신호로 이용하여 상기 송신부로부터의 영상 데이터를 자체의 래치부에 래치시키는 영상 표시장치.
  9. 삭제
KR1020110082922A 2011-08-19 2011-08-19 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치 KR101891710B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110082922A KR101891710B1 (ko) 2011-08-19 2011-08-19 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110082922A KR101891710B1 (ko) 2011-08-19 2011-08-19 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치

Publications (2)

Publication Number Publication Date
KR20130020338A KR20130020338A (ko) 2013-02-27
KR101891710B1 true KR101891710B1 (ko) 2018-09-28

Family

ID=47898307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110082922A KR101891710B1 (ko) 2011-08-19 2011-08-19 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치

Country Status (1)

Country Link
KR (1) KR101891710B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107417B1 (en) 2020-02-21 2021-08-31 Samsung Display Co., Ltd. Display panel driving device, display device, and driving method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113618B1 (ko) * 2013-12-02 2020-05-21 엘지디스플레이 주식회사 평판 표시 장치의 데이터 인터페이스 장치 및 방법
KR102126540B1 (ko) * 2013-12-26 2020-06-24 엘지디스플레이 주식회사 평판 표시 장치 및 그의 구동 방법
KR102148481B1 (ko) * 2013-12-30 2020-08-27 엘지디스플레이 주식회사 영상 표시장치 및 그 구동방법
KR102237140B1 (ko) * 2014-11-21 2021-04-08 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR102299862B1 (ko) 2014-12-23 2021-09-08 삼성전자주식회사 신호 처리 장치 및 방법
KR102291255B1 (ko) * 2014-12-29 2021-08-19 엘지디스플레이 주식회사 표시장치
KR102244296B1 (ko) 2015-01-28 2021-04-27 삼성디스플레이 주식회사 커맨드 입력 방법 및 표시 시스템
KR102260670B1 (ko) 2015-03-27 2021-06-08 삼성디스플레이 주식회사 데이터 구동회로, 그것을 포함하는 표시 장치 및 그것의 동작 방법
KR102491946B1 (ko) * 2016-09-09 2023-01-26 엘지디스플레이 주식회사 컨트롤러, 드라이버 ic 및 그를 이용한 표시장치
KR102655052B1 (ko) * 2016-12-14 2024-04-05 주식회사 엘엑스세미콘 디스플레이 장치 및 그의 소스 드라이버와 패킷 인식 방법
KR102395214B1 (ko) * 2017-07-13 2022-05-06 엘지디스플레이 주식회사 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법
KR102218720B1 (ko) * 2019-10-15 2021-02-19 엘지전자 주식회사 영상 표시 장치 및 그 동작방법
KR102105801B1 (ko) * 2019-11-13 2020-04-29 주식회사 애즈원 기울기를 갖는 led 전광판에 영상을 표현하기 위한 led 전광판 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045145B1 (ko) 2010-11-10 2011-06-30 (주)미디어라이프 저전압 차분신호의 전송거리 연장 송신장치 및 그 수신장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045145B1 (ko) 2010-11-10 2011-06-30 (주)미디어라이프 저전압 차분신호의 전송거리 연장 송신장치 및 그 수신장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107417B1 (en) 2020-02-21 2021-08-31 Samsung Display Co., Ltd. Display panel driving device, display device, and driving method thereof

Also Published As

Publication number Publication date
KR20130020338A (ko) 2013-02-27

Similar Documents

Publication Publication Date Title
KR101891710B1 (ko) 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치
US8947412B2 (en) Display driving system using transmission of single-level embedded with clock signal
US9483131B2 (en) Liquid crystal display and method of driving the same
KR102151949B1 (ko) 표시장치와 그 구동 방법
KR100661828B1 (ko) 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
US8884934B2 (en) Display driving system using single level data transmission with embedded clock signal
US8878792B2 (en) Clock and data recovery circuit of a source driver and a display device
KR100937509B1 (ko) 타이밍 컨트롤러, 컬럼 드라이버 및 이를 갖는 표시 장치
KR102248139B1 (ko) 표시장치
US9934712B2 (en) Display, timing controller and column driver integrated circuit using clock embedded multi-level signaling
KR102645150B1 (ko) 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법
CN110010092B (zh) 显示接口装置
KR102041530B1 (ko) 표시 장치 및 이의 구동 방법
KR101607155B1 (ko) 표시 장치 및 이의 구동 방법
WO2007108574A1 (en) Display, timing controller and data driver for transmitting serialized multi-level data signal
KR102270600B1 (ko) 표시장치
US20220198989A1 (en) Data drive circuit, clock recovery method of the same, and display drive device having the same
KR20120135805A (ko) 표시장치와 그 구동 방법
KR20150063796A (ko) 평판 표시 장치의 데이터 인터페이스 장치 및 방법
KR20150080085A (ko) 영상 표시장치 및 그 구동방법
KR20100050286A (ko) 소스 구동부 및 이를 구비하는 액정 표시 장치
KR102395214B1 (ko) 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법
KR101865065B1 (ko) 타이밍 컨트롤러 및 그 구동 방법과 이를 이용한 액정표시장치
KR20150075640A (ko) 평판 표시 장치 및 그의 구동 방법
KR20170080328A (ko) Ｅｐｉ 프로토콜을 이용한 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant