KR102151949B1 - 표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, EPI 데이터 신호를 신호 배선쌍을 통해 전송하는 타이밍 콘트롤러; EQ 설정값에 따라 상기 신호 배선쌍을 통해 수신되는 EPI 데이터 신호를 부스팅하는 이퀄라이저와, 상기 EPI 데이터 신호의 클럭을 복원하는 클럭 복원 회로를 포함하고 상기 클럭 복원 회로가 락 상태일 때 출력된 내부 클럭의 타이밍에 맞추어 상기 EPI 데이터 신호를 샘플링하는 소스 드라이브 IC를 포함한다. 상기 소스 드라이브 IC는 상기 클럭 복원 회로가 언락 상태이고 상기 EQ 설정값이 변경될 때 상기 이퀄라이저를 초기화하는 이퀄라이저 제어회로를 포함한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 EPI(Embedded Panel Interface) 인터페이스를 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단(Tx)과 소스 드라이브 IC들의 수신단(Rx)을 신호 배선쌍을 경유하여 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 신호 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 신호 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하여 클럭을 복원하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
이러한 EPI 인터페이스 기술은 다양한 모델들에 확대 적용되고 있다. 최근에는 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭 방식으로 연결하고 EPI 인터페이스를 통해 데이터를 전송하는 방법으로 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 더 줄이는 방법을 시도하고 있다. 타이밍 콘트롤러는 점 대 점 방식으로 연결하여 소스 드라이브 IC에 연결될 때 보다 더 많은 데이터양을 전송하여야 하므로 점 대 점 연결 방식에 비하여 EPI 인터페이스의 데이터 전송 주파수를 더 높인다. 그러나 이 방법은 외부 노이즈나 PCB(Printed circuit board)의 임피던스 미스 매칭(impedence mis-matching) , 소스 드라이브 IC와 타이밍 콘트롤러 사이의 신호 배선쌍의 길이 차이 등에 의해서 소스 드라이브 IC로 전송되는 신호쌍(P,N)의 신호 파형이 왜곡되기 쉽다.
소스 드라이브 IC에는 입력 신호를 부스팅(boosting)하는 이퀄라이저(Equalizer)가 내장될 수 있다. 소스 드라이브 IC의 입력 신호를 부스팅하면, 노이즈도 증폭되어 증폭된 신호에서 글리치(glitch) 파형이 나타난다. 글리치 파형이 소스 드라이브 IC의 클럭 복원회로에 입력되면, 클럭 복원회로의 출력 위상과 주파수가 고정되지 못하기 때문에 클럭 복원회로는 언락(unlock) 상태로 전환된다. 그러면 타이밍 콘트롤러는 언락 상태의 락 신호에 응답하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들에 전송하지만 소스 드라이브 IC에서 EQ 설정값에 따라 신호가 부스팅되어 다시 글리치 파형이 발생되고 클럭 트레이닝이 반복되어 화면에 입력 영상이 재현되지 않고 비정상적인 노이즈가 표시된다. 그 결과, 타이밍 콘트롤러와 소스 드라이브 IC를 멀티 드롭 방식으로 연결한 상태에서 EPI 인터페이스를 적용하기가 어렵다.
본 발명은 소스 드라이브 IC에 수신되는 신호의 부스팅으로 인한 소스 드라이브 IC의 오동작을 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 표시장치는 EPI 데이터 신호를 신호 배선쌍을 통해 전송하는 타이밍 콘트롤러; EQ 설정값에 따라 상기 신호 배선쌍을 통해 수신되는 EPI 데이터 신호를 부스팅하는 이퀄라이저와, 상기 EPI 데이터 신호의 클럭을 복원하는 클럭 복원 회로를 포함하고 상기 클럭 복원 회로가 락 상태일 때 출력된 내부 클럭의 타이밍에 맞추어 상기 EPI 데이터 신호를 샘플링하는 소스 드라이브 IC를 포함한다.
상기 소스 드라이브 IC는 상기 클럭 복원 회로가 언락 상태이고 상기 EQ 설정값이 변경될 때 상기 이퀄라이저를 초기화하는 이퀄라이저 제어회로를 포함한다.
상기 표시장치의 구동 방법은 이퀄라이저에서 EQ 설정값에 따라 상기 신호 배선쌍을 통해 수신되는 EPI 데이터 신호를 부스팅하는 단계; 및 상기 EPI 데이터 신호의 클럭을 복원하는 클럭 복원 회로가 언락 상태이고 상기 EQ 설정값이 변경될 때 상기 이퀄라이저를 초기화하는 단계를 포함한다.
본 발명은 소스 드라이브 IC의 클럭 복원 회로가 언락 상태이고 EQ 설정값이 변경될 때 이퀄라이저를 초기화하여 글리치를 방지한다. 그 결과, 본 발명은 소스 드라이브 IC에 수신되는 신호의 부스팅으로 인한 소스 드라이브 IC의 오동작을 방지할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면들이다.
도 3은 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 4는 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 및 픽셀 데이터의 비트 스트림을 보여 주는 도면이다.
도 5는 소스 드라이브 IC를 상세히 보여 주는 도면이다.
도 6은 지연 락 루프(DLL)에 의해 복원된 멀티 페이즈(multi phase)의 내부 클럭들을 보여 주는 파형도이다.
도 7은 이퀄라이저의 부스팅으로 인하여 글리치 파형이 발생되는 예를 보여 주는 파형도이다.
도 8은 주파수가 가변될 때 지연 락 루프(DLL)가 언락 상태로 지속되는 예를 보여 주는 도면이다.
도 9는 주파수 변경 전후에 데이터 샘플링 타이밍을 비교하여 하여 보여 주는 파형도이다.
도 10은 지연 락 루프(DLL)가 언락 상태일 때 이퀄라이저를 초기화하여 지연 락 루프(DLL)를 락 상태로 빠르게 전환하는 효과를 보여 주는 파형도이다.
도 11은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 순서도이다.
도 12는 이퀄라이저 제어회로를 보여 주는 회로도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(PNL), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#4), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(PNL)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(PNL)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.
액정표시패널(PNL)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀의 화소전극에 공급한다. 액정표시패널(PNL)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(PNL)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
신호 배선쌍(2)은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC#1~SIC#4) 사이에 1:1로 연결되어 EPIC 데이터의 차신호쌍(differential signal pair)을 소스 드라이브 IC(SIC#1~SIC#4)로 전송한다. 락 배선(102)은 마지막 소스 드라이브 IC(SIC#4)와 타이밍 콘트롤러(TCON) 사이에 연결되어 락 신호(LOCK)를 타이밍 콘트롤러(TCON)로 전송한다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에 따라 클럭 트레이닝 패턴 신호(CT), 콘트롤 데이터(CTR), 및 픽셀 데이터(RGB)를 저전압의 차신호쌍으로 변환하여 신호 배선쌍(101)을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 클럭 트레이닝 패턴 신호(CT), 콘트롤 데이터(CTR), 및 픽셀 데이터(RGB) 각각에는 EPI 클럭이 포함된다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각의 클럭 복원회로는 수신된 EPI 클럭으로부터 복원한 내부 클럭의 위상과 주파수가 고정(Lock)될 때 락 상태를 지시하는 하이 레벨로 락 신호(LOCK)를 발생한다. 반면에, 소스 드라이브 IC들(SIC#1~SIC#4) 각각의 클럭 복원회로는 수신된 EPI 클럭으로부터 복원한 내부 클럭의 위상과 주파수가 고정되지 않고 불안정하면(Unlock) 언락 상태를 지시하는 로우 레벨로 락 신호(LOCK)를 발생한다. 락 신호는 다음 소스 드라이브 IC로 전송된다. 마지막 소스 드라이브 IC(SIC#4)는 락 배선(102)을 통해 락 신호(LOCK)를 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC의 락 신호 입력 단자에는 전원 전압(VCC)이 입력된다.
타이밍 콘트롤러(TCON)는 락 신호(LOCK)가 로우 레벨일 때 클럭 트레이닝 패턴 신호(CT)를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 레벨로 반전되면 콘트롤 데이터(CTR)와 입력 영상의 픽셀 데이터(RGB) 를 시작한다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각의 클럭 복원회로에는 EPI 클럭이 입력된다. 클럭 복원 회로는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭들을 발생한다. 또한, DLL은 락 신호(LOCK)를 발생한다. 클럭 복원 회로는 DLL 대신 위상 고정 루프(Phase locked loop, PLL)로 구현될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 픽셀 데이터를 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#4)은 신호 배선쌍(101)을 통해 입력되는 콘트롤 데이터(CTR)를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(PNL)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트 펄스를 게이트라인들(GL)에 순차적으로 공급한다.
타이밍 콘트롤러(TCON)는 도 2와 같이 멀티 드롭 방식으로 하나의 신호 배선쌍(101)을 통해 N(N은 2 이상의 양의 정수) 개의 소스 드라이브 IC들에 연결되어 N 개의 소스 드라이브 IC에 EPI 데이터의 차신호쌍을 동시에 전송할 수 있다.
도 3은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#4) 사이의 EPI 데이터 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다. 도 4는 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 및 픽셀 데이터의 비트 스트림(bit stream)을 보여 주는 도면이다.
도 3 및 도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(CT)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하고 락 배선(102)을 통해 하이 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터(CTR)를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고, 락 신호(LOCK)가 하이 레벨로 유지되면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 픽셀 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.
도 3에서 "Tlock"은 클럭 트레이닝 패턴 신호(CT)가 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되기 시작한 후 부터 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로의 출력의 위상 및 주파수가 고정(Lock)되어 락 신호(LOCK)가 하이 레벨(H)로 반전될 때까지의 시간이다.
타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 로우 레벨(L)의 락(LOCK) 신호가 입력될 때 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호(CT)를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다.
클럭 트레이닝 패턴 신호(CT)는 수직 블랭크(Vertical blank) 동안 소스 드라이브 IC들(SIC#1~SIC#4)로 전송될 수 있다. 수직 블랭크 기간은 제N(N은 양의 정수) 프레임 기간과 제N+1 프레임 기간 사이에서 데이터 인에이블 신호(Data Enable, DE)가 없는 기간을 의미한다. 수직 블랭크 기간에는 입력 영상의 픽셀 데이터가 타이밍 콘트롤러(TCON)에 입력되지 않는다. 콘트롤 데이터(CTR)는 수평 블랭크 기간에 전송될 수 있다. 수평 블랭크 기간은 제N 라인의 픽셀 데이터가 전송되는 제N 수평 기간과, 제N+1 라인의 픽셀 데이터가 전송되는 제N+1 수평 기간에서 데이터 인에이블 신호(DE)가 없는 기간이다.
도 5는 소스 드라이브 IC들(SIC#1~SIC#4)의 내부 회로 구성을 보여 준다.
도 5를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#4) 각각은 이퀄라이저(Equalizer)(10), 데이터 샘플링 및 직병렬 변환부(11), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(12), 및 출력회로(13) 등을 포함한다.
이퀄라이저(10)는 소스 드라이브 IC의 수신단(Rx) 출력을 EQ 설정값에 따라 증폭할 수 있다. EQ 설정값은 콘트롤 데이터에 인코딩되어 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 전송된다. EQ 설정값은 아래와 같은 2 bit(EQ1, EQ2) 데이터일 수 있다.
EQ1,2 = LL(또는 00) : Equalizer OFF
EQ1,2 = LH(또는 01) : Low Boost
EQ1,2 = HL(또는 10) : Mid Boost
EQ1,2 = HH(또는 11) : high Boost
EQ1, 2가 01, 10, 11이면, 이퀄라이저(10)는 수신된 신호의 로우 레벨은 더 낮게 하이 레벨은 더 높게 부스팅(boosting)하여 신호를 증폭한다. EQ1, 2가 01, 10, 11이면, 이퀄라이저(10)는 수신 신호를 부스팅하지 않고 그대로 데이터 샘플링 및 직병렬 변환부(11)로 공급한다. EQ 설정값은 데이터 샘플링 및 직병렬 변환부(11)에 의해 복원되어 이퀄라이저(10)에 입력된다.
데이터 샘플링 및 직병렬 변환부(11)는 DLL을 이용하여 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭을 복원하여 내부 클럭을 발생하고 그 내부 클럭 타이밍 마다 수신된 데이터 비트(bit)를 샘플링한다. 그리고 데이터 샘플링 및 직병렬 변환부(11)는 샘플링된 데이터 비트를 래치한 후에 동시에 출력함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(11)는 수신되는 콘트롤 데이터를 내부 클럭에 따라 샘플링하여 소스 콘트롤 데이터를 복원한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(11)는 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#4)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 표시장치가 액정표시장치가 아닌 경우에, 극성제어신호(POL)는 생략될 수 있다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(12)는 데이터 샘플링 및 직병렬 변환부(11)로부터 입력된 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(12)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.
출력회로(13)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링(Charge sharing)을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 하프 VDD 전압(HVDD)을 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안, 소스 드라이브 IC들(SIC#1~SIC#4)에서 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 데이터라인들(D1~Dk)에 공급한다. 출력회로(13)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.
소스 드라이브 IC들 각각의 클럭 복원 회로는 DLL로 구현될 수 있다. DLL은 도 6과 같이 수신 신호의 EPI 클럭에 에지 타이밍에서 기준 클럭(CLK0)을 발생하고 기준 클럭(CLK0)을 순차적으로 지연하여 소정의 시간차를 갖는 멀티 페이즈(Multi-phase)의 클럭(CLK1~CLKM)을 복원하여 내부 클럭을 발생한다. 데이터 샘플링 및 직병렬 변환부(11)는 내부 클럭들 중에서 데이터 비트의 중앙에 동기되는 클럭에 맞추어 데이터 비트를 샘플링한다.
도 7은 이퀄라이저의 부스팅으로 인하여 글리치 파형이 발생되는 예를 보여 주는 파형도이다.
도 7을 참조하면, 소스 드라이브 IC로 전송되는 EPI 데이터의 신호쌍(p, n)이 만나는 부분에서 데이터 비트의 로우/하이가 결정된다. 신호쌍(p,n)은 전압이 변하는 트랜지션(transition)에서 피크(peak) 성분의 노이즈를 포함할 수 있다. 이퀄라이저(10)는 (b)와 같이 EPI 데이터의 신호쌍에서 로우 레벨을 더 낮게 하이 레벨을 더 높게 부스팅하기 때문에 수신된 신호쌍에서 피크 성분이 더 커진다. 이렇게 증폭된 피크 성분은 (c)와 같이 글리치(glitch) 파형으로 변한다.
타이밍 콘트롤러(TCON)로부터 전송되는 EPI 데이터의 전송 주파수가 도 8과 같이 변하면, 이퀄라이저(10)의 출력 주파수도 변경된다. DLL은 클럭을 복원하기까지의 지연시간이 필요하기 때문에 그 지연 시간 동안 이퀄라이저(10)로부터 출력된 EPI 데이터에서 클럭의 에지 타이밍을 정확하게 검출하지 못한다. 도 8에서 RST은 소스 드라이브 IC들 각각에서 클럭 복원 회로의 출력이 안정되게 고정된(lock) 후에 발생되는 소스 드라이브 IC의 내부 신호이다.
이퀄라이저(10)의 오버 부스팅(overboosting)으로 인하여 글리치 파형이 발생되면, DLL은 클럭 트레이닝 패턴 신호(CT)의 클럭 에지 타이밍을 오인식하기 때문에 클럭을 복원하지 못하고 락 신호(LOCK)를 로우 레벨로 낮춘다. 타이밍 콘트롤러(TCON)는 로우 로직 레벨의 락 신호(LOCK)에 응답하여 클럭 트레이닝 패턴 신호(CT)를 전송하지만 이퀄라이저(10)에 의해 수신 신호쌍이 다시 부스팅되어 DLL은 언락 상태를 유지한다. DLL의 위상이 다시 고정될 때까지 타이밍 콘트롤러(TCON)는 클럭 트레이닝 패턴 신호(CT)를 계속 전송하기 때문에 비정상적인 이미지가 화면에 표시된다. 도 2와 같은 멀티 드롭 방식의 인터페이스 연결 구조는 EPI 데이터의 주파수가 높기 때문에 위와 같은 문제에 더 취약하다.
도 9 (a)는 주파수 변경전 정상 상태에서 DLL 클럭과 그 클럭의 라이징 에지에 동기된 EPI 데이터의 샘플링 타이밍이다. 도 9 (b)는 EPI 데이터의 주파수 변경시에 DLL의 지연 시간(수 μs) 동안 콘트롤 데이터의 샘플링 오류를 나타낸다. 클럭 트레이닝 패턴 신호(CT)로부터 샘플링된 정보가 EQ 설정값 10, 01, 11 등으로 오인식되면, 이러한 EQ 설정값으로 ?負璨? 이퀄라이저(10)는 반복적으로 오버부스팅하여 글리치 파형을 출력한다. 글리치 파형이 DLL에 입력되면 언락 상태를 유지하기 때문에 타이밍 콘트롤러(TCON)는 클럭 트레이닝 패턴 신호(CT)를 소스 드라이브 IC들(SIC#1~SIC#4)로 계속 전송한다.
도 10은 DLL이 언락 상태일 때 이퀄라이저를 초기화하여 DLL을 락 상태로 빠르게 전환하는 효과를 보여 주는 파형도이다.
도 10을 참조하면, 본 발명의 표시장치는 지연 락 루프(DLL)가 언락 상태이고 EQ 설정값이 초기값이 아니면 EQ 설정값을 초기값으로 변경하여 이퀄라이저(10)를 초기화한다. 이퀄라이저(10)가 초기값 예컨대, LL(또는 00)으로 초기화되면 이퀄라이저(10)에서 수신 신호쌍을 오버부스팅하지 않으므로 글리치 파형이 발생되는 현상을 방지할 수 있다. 그 결과, DLL은 입력 신호에서 글리치 파형이 없으면 클럭 에지 타이밍을 빠르게 검출하여 내부 클럭의 위상과 주파수를 고정하고, 락 신호(LOCK)를 하이 레벨로 변경할 수 있다.
도 11은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 순서도이다.
도 11을 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 클럭 트레이닝 패턴 신호(CT)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하고 락 배선(102)을 통해 DLL이 락 상태(LOCK=high)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터(CTR)를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다.(S1~S3)
도 12와 같은 이퀄라이저 제어회로는 EQ 설정값을 감지(sensing)하여 EQ 설정값이 변경되고 DLL이 언락 상태이면 EQ 설정값을 초기화한다.(S4~S6)
타이밍 콘트롤러(TCON)는 DLL이 락 상태(LOCK=high)이면 콘트롤 데이터(CTR)에 이어서 입력 영상의 픽셀 데이터(RGB)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.(S7 및 S8)
도 12는 이퀄라이저 제어회로를 보여 주는 회로도이다.
도 12를 참조하면, 이퀄라이저 제어회로는 소스 드라이브 IC들(SIC#1~SIC#4) 각각에서 이퀄라이저(10)와, 데이터 샘플링 및 직병렬 변환부(11) 사이에 연결된다. 이퀄라이저 제어회로는 EQ 설정값이 변하고 DLL이 언락 상태이면 이퀄라이저(10)를 초기화한다.
이퀄라이저 제어회로는 제1 및 제2 래치(21, 25), 제1 및 제2 비교기(22, 23), AND 게이트(24), 및 EQ 선택부(26)를 포함한다.
제1 래치(Latch)(21)에는 소스 드라이브 IC들(SIC#1~SIC#4) 각각에서 DLL이 락 상태로 안정화되어 내부 클럭을 발생하기 시작한 구동 초기에 샘플링된 EQ 초기 설정값을 저장한다. 제1 비교기(22)는 EQ 초기 설정값과 현재의 EQ 설정값을 비교하여 현재의 EQ 설정값이 EQ 초기 설정값과 다르면 하이 레벨의 출력을 발생한다. 제2 비교기(23)는 기준값(ref)과 락 신호(LOCK)를 비교하여 락 신호(LOCK)가 기준값(ref) 보다 낮으면 하이 레벨의 출력을 발생한다.
AND 게이트(24)는 제1 및 제2 비교기(21, 23)의 출력을 논리곱 연산한 결과를 출력한다. 따라서, AND 게이트(24)는 DLL이 언락되고 EQ 설정값이 변경된 타이밍을 검출한다.
제2 래치(25)는 AND 게이트(24)의 출력이 하이 레벨일 때 제1 래치(21)로부터의 EQ 초기 설정값을 저장한다. EQ 선택부(26)는 AND 게이트(24)의 출력이 하이 레벨일 때 제2 래치(25)의 출력을 EQ 설정값으로서 이퀄라이저(10)에 공급한다. 반면에, EQ 선택부(26)는 AND 게이트(24)의 출력이 로우 레벨일 때 현재의 EQ 설정값을 이퀄라이저(10)에 공급한다.
DLL 과 PLL은 소스 드라이브 IC들(SIC#1~SIC#4) 각각에서 입력 신호와 출력 신호의 위상을 맞추기 위한(synchronization) 클럭 복원 회로로 이용된다. 따라서, DLL 뿐만 아니라 PLL을 클록 복원 회로로서 적용한 소스 드라이브 IC에서도 EQ 설정값을 오인식할 경우에 전술한 바와 같은 방법으로 EQ 설정값을 초기화하여 소스 드라이브 IC의 오동작을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC#1~SIC#4 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 10 : 이퀄라이저
11 : 데이터 샘플링 및 직병렬 변환부 12 : DAC
13 : 출력회로 21, 25 : 래치
22, 23 : 비교기 24 : AND 게이트
26 : EQ 선택부

Claims (6)

  1. EPI(Embedded Panel Interface) 데이터 신호를 신호 배선쌍을 통해 전송하는 타이밍 콘트롤러;
    EQ(Equalizer) 설정값에 따라 상기 신호 배선쌍을 통해 수신되는 EPI 데이터 신호를 부스팅하는 이퀄라이저와, 상기 EPI 데이터 신호의 클럭을 복원하는 클럭 복원 회로를 포함하고 상기 클럭 복원 회로가 락 상태일 때 출력된 내부 클럭의 타이밍에 맞추어 상기 EPI 데이터 신호를 샘플링하는 소스 드라이브 IC를 포함하고,
    상기 소스 드라이브 IC는 상기 클럭 복원 회로가 언락 상태이고 상기 EQ 설정값이 변경될 때 상기 이퀄라이저를 초기화하는 이퀄라이저 제어회로를 포함하고,
    상기 이퀄라이저 제어회로는,
    상기 소스 드라이브 IC의 구동 초기에 샘플링된 EQ 초기 설정값을 저장하는 제1 래치;
    상기 EQ 초기 설정값과 현재의 EQ 설정값을 비교하여 상기 현재의 EQ 설정값이 상기 EQ 초기 설정값과 다를 때를 검출하는 제1 비교기;
    상기 클럭 복원 회로의 언락 상태를 검출하는 제2 비교기;
    상기 제1 및 제2 비교기들의 출력에 응답하여 상기 EQ 설정값이 변경되고 상기 클럭 복원 회로가 언락 상태일 때를 검출하는 AND 게이트;
    상기 AND 게이트의 출력에 응답하여 상기 EQ 설정값이 변경되고 상기 클럭 복원 회로가 언락 상태일 때 상기 EQ 초기 설정값을 저장하는 제2 래치; 및
    상기 AND 게이트의 출력에 응답하여 상기 EQ 설정값이 변경되고 상기 클럭 복원 회로가 언락 상태일 때 상기 EQ 초기 설정값을 상기 이퀄라이저에 공급하는 EQ 선택부를 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 클럭 복원 회로는 지연 락 루프(DLL)를 포함하는 것을 특징으로 하는 표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는 상기 신호 배선쌍을 통해 N(N은 2 이상의 양의 정수) 개의 소스 드라이브 IC들에 연결되는 것을 특징으로 하는 표시장치.
  5. EPI 데이터 신호를 신호 배선쌍을 통해 소스 드라이브 IC로 전송하는 타이밍 콘트롤러를 포함하는 표시장치의 구동 방법에 있어서,
    이퀄라이저에서 EQ 설정값에 따라 상기 신호 배선쌍을 통해 수신되는 EPI 데이터 신호를 부스팅하는 단계; 및
    상기 EPI 데이터 신호의 클럭을 복원하는 클럭 복원 회로가 언락 상태이고 상기 EQ 설정값이 변경될 때 상기 이퀄라이저를 초기화하는 단계를 포함하며,
    상기 이퀄라이저를 초기화하는 단계는,
    EQ 초기 설정값과 현재의 EQ 설정값을 비교하여 상기 현재의 EQ 설정값이 상기 EQ 초기 설정값과 다를 때를 검출하는 단계;
    상기 클럭 복원 회로의 언락 상태를 검출하는 단계;
    제1 및 제2 비교기들의 출력에 응답하여 상기 EQ 설정값이 변경되고 상기 클럭 복원 회로가 언락 상태일 때를 검출하는 단계; 및
    상기 EQ 설정값이 변경되고 상기 클럭 복원 회로가 언락 상태일 때 상기 EQ 초기 설정값을 상기 이퀄라이저에 공급하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
  6. 삭제
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