KR102637731B1 - 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법 - Google Patents

데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법 Download PDF

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Abstract

본 개시의 예시적 실시예에 따라 제1 채널 및 제2 채널을 통해 컨트롤러와 통신함으로써 디스플레이를 구동 하는 방법은, 프레임 데이터 구간에서, 제1 채널을 통해 수신된 신호로부터 복구 데이터를 생성하는 단계, 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하는 단계, 수직 블랭크 구간에서, 트레이닝 트리거 이벤트의 이력을 체크하는 단계, 및 수직 블랭크 구간에서, 트레이닝 트리거 이벤트의 이력 존재시 제2 채널을 통해 제1 채널의 트레이닝 요청을 전송하는 단계를 포함할 수 있다.

Description

데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법{DATA LINE DRIVING CIRCUIT, DISPLAY DRIVING CIRCUIT INCLUDING THE SAME AND METHOD FOR DRIVING DISPLAY}
본 개시의 기술적 사상은 디스플레이 구동에 관한 것으로서, 자세하게는 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법에 관한 것이다.
디스플레이 장치는 가시적인 신호로써 이미지를 출력하는 디스플레이 패널 및 디스플레이 패널을 구동하는 디스플레이 구동 회로를 포함할 수 있다. 디스플레이 구동 회로는 외부의 호스트로부터 이미지 데이터를 수신할 수 있고, 수신된 이미지 데이터에 대응하는 신호를 디스플레이 패널에 배열된 데이터 라인들에 인가함으로써 디스플레이 패널을 구동할 수 있다. 디스플레이 패널의 해상도가 증가하고 이미지의 업데이트 속도(rate), 즉 프레임 속도가 상승함에 따라, 디스플레이 구동 회로는 높은 신호 처리 속도가 요구될 수 있다.
디스플레이 구동 회로의 높은 동작 속도, 디스플레이 구동 회로의 동작 환경 등에 기인하여, 디스플레이 구동 회로의 동작 오류가 발생할 수 있고, 이에 따라 디스플레이 패널은 오류 이미지(erroneous image)를 출력할 수 있다.
본 개시의 기술적 사상의 일측면은 디스플레이 구동에 관한 것으로서, 디스플레이 패널에서 오류 이미지의 디스플레이를 방지하는 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라 제1 채널 및 제2 채널을 통해 컨트롤러와 통신하는 데이터 라인 구동 회로는, 트레이닝 트리거 이벤트에 관한 정보를 저장하는 레지스터를 포함하고, 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하고, 레지스터에 저장된 값에 기초하여 검출된 수직 블랭크 구간에서 제2 채널을 통해 제1 채널의 트레이닝 요청을 전송하도록 구성된 제어 회로, 및 수직 블랭크 구간에서 제1 채널을 통해 수신된 트레이닝 패턴에 동기된 복구 클락 신호를 생성하고, 프레임 데이터 구간에서 복구 클락 신호에 기초하여 제1 채널을 통해 수신된 신호로부터 복구 데이터를 생성하도록 구성된 동기화 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 디스플레이 구동 회로는, 프레임 데이터 구간에서 제1 채널을 통해 프레임 데이터를 전송하고, 제2 채널을 통해 수신된 트레이닝 요청에 응답하여 제1 채널을 통해 트레이닝 패턴을 전송하도록 구성된 컨트롤러, 및 컨트롤러로부터 수신된 신호에 기초하여 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하고, 검출된 수직 블랭크 구간에서 제2 채널을 통해 트레이닝 요청을 전송하도록 구성된 데이터 라인 구동 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 제1 채널 및 제2 채널을 통해 컨트롤러와 통신함으로써 디스플레이를 구동 하는 방법은, 프레임 데이터 구간에서, 제1 채널을 통해 수신된 신호로부터 복구 데이터를 생성하는 단계, 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하는 단계, 수직 블랭크 구간에서, 트레이닝 트리거 이벤트의 이력을 체크하는 단계, 및 수직 블랭크 구간에서, 트레이닝 트리거 이벤트의 이력 존재시 제2 채널을 통해 제1 채널의 트레이닝 요청을 전송하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법에 의하면, 채널 트레이닝을 블랭크 구간에서 수행함으로써 오류 이미지의 디스플레이를 감소시킬 수 있다.
또한, 본 개시의 예시적 실시예에 따른 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법에 의하면, 디스플레이되는 이미지들의 연속성을 유지함으로써 동작 오류에 의한 시각적인 영향을 감소시킬 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버의 동작의 예시를 나타내는 타이밍도이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버의 예시를 나타내는 블록도이다.
도 4a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버의 예시를 나타내는 블록도이고, 도 4b는 본 개시의 예시적 실시예에 따라 도 4a의 데이터 라인 드라이버의 동작의 예시를 나타내는 타이밍도이다.
도 5a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버의 예시를 나타내는 블록도이고, 도 5b는 본 개시의 예시적 실시예에 따라 도 5a의 데이터 라인 드라이버의 동작의 예시를 나타내는 타이밍도이다.
도 6a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버의 예시를 나타내는 블록도이고, 도 6b 및 도 6c는 본 개시의 예시적 실시예들에 따라 도 6a의 데이터 라인 드라이버의 동작의 예시들를 나타내는 타이밍도들이다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 제1 채널을 통해서 수신되는 데이터의 예시를 나타내는 타이밍도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 디스플레이 장치들을 나타내는 블록도들이다.
도 9는 본 개시의 예시적 실시예에 따라 타이밍 컨트롤러 및 데이터 라인 드라이버 사이 동작의 예시를 시간의 흐름에 따라 나타낸다.
도 10은 본 개시의 예시적 실시예에 따라 디스플레이를 구동하는 방법을 나타내는 순서도이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 도 10의 단계 S150의 예시들을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 타이밍 컨트롤러 및 데이터 라인 드라이버를 포함하는 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 디스플레이 장치(10)를 나타내는 블록도이다. 디스플레이 장치(10)는 다양한 전자 기기에 포함될 수 있다. 디스플레이 장치(10)는 비제한적인 예시로서, 모바일 폰, 태블릿 PC, PMP(portable multimedia player), 디지털 카메라, 웨어러블 기기, 텔레비전, DVD(digital video disk) 플레이어, 냉장고, 에어컨, 공기 청정기, 셋톱 박스(set-top box), 의료기기, 네비게이션(navigation) 장치, 차량용 전자 장치, 가구 또는 각종 계측기기 등에 포함될 수 있다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(100), 타이밍 컨트롤러(200), 데이터 라인 드라이버(300), 스캔 라인 드라이버(400) 및 인터페이스 회로(500)를 포함할 수 있다. 타이밍 컨트롤러(200), 데이터 라인 드라이버(300) 및 스캔 라인 드라이버(400)는 총괄적으로 디스플레이 드라이버 또는 디스플레이 구동 회로로서 지칭될 수 있다.
디스플레이 패널(100)은 행렬 형태로 배열된 복수의 픽셀들을 포함할 수 있고, 복수의 픽셀들 각각이 시각적인 신호를 출력함으로써 프레임 단위로 이미지를 표시할 수 있다. 디스플레이 패널(100)은 비제한적인 예시로서, LCD(Liquid Crystal Display), LED(Light Emitting Diode) 디스플레이, OLED(Organic LED) 디스플레이, AMOLED(Active-Matrix OLED) 디스플레이, ECD(Electrochromic Device), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등으로 구현될 수 있고, 평판 디스플레이, 곡면 디스플레이 또는 플렉서블 디스플레이 등의 형태를 가질 수 있다.
디스플레이 패널(100)은 행방향으로 배열된 스캔 라인들(SLs), 열방향으로 배열된 데이터 라인들(DLs) 및 스캔 라인들(SLs)과 데이터 라인들(DLs)의 교차 지점들에 형성되는 복수의 픽셀들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 디스플레이 패널(100)은 스캔 라인(SLi) 및 데이터 라인(DLj)이 교차하는 지점에서 스캔 라인(SLi) 및 데이터 라인(DLj)과 각각 연결된 픽셀(Pij)을 포함할 수 있다. 동일한 스캔 라인에 연결되고 상이한 컬러들(예컨대, 적색, 녹색, 청색)의 신호들을 각각 출력하도록 구성된, 상호 인접한 픽셀들은 단위 픽셀로서 총괄적으로 지칭될 수 있고, 하나의 단위 픽셀에 포함된 픽셀들 각각은 서브 픽셀로서 지칭될 수 있다.
디스플레이 패널(100)에서 하나의 행에 포함된 픽셀들은, 스캔 라인들(SLs) 중 하나의 스캔 라인에 공통적으로 연결될 수 있다. 스캔 라인들(SLs) 각각은 순차적으로 하나씩 활성화될 수 있고, 이에 따라 동일한 행에 포함된 픽셀들, 즉 동일한 스캔 라인에 공통적으로 연결된 픽셀들이 동시에 구동될 수 있다. 이와 같이, 하나의 행에 포함된 픽셀들을 구동하는 구간은 수평 구동 구간으로 지칭될 수 있다.
타이밍 컨트롤러(200)는, 인터페이스 회로(500)가 디스플레이 장치(10)의 외부 장치(예컨대, 호스트 장치)로부터 호스트 채널(H_CH)을 통해서 수신된 신호로부터 추출한, 컬러 데이터(RGB) 및 타이밍 신호들, 예컨대 클락 신호(CLK), 동기 신호(SYNC), 데이터 인에이블 신호(DE)를 수신할 수 있다. 타이밍 컨트롤러(200)는 컬러 데이터(RGB) 및 타이밍 신호들에 기초하여, 데이터 라인 드라이버(300) 및 스캔 라인 드라이버(400)를 제어할 수 있다. 또한, 타이밍 컨트롤러(200)는, 정확한 타이밍에서 데이터 라인들(DLs) 및 스캔 라인들(SLs)을 통해서 디스플레이 패널(100)의 픽셀들에 신호가 인가될 수 있도록, 스캔 라인 드라이버(400) 및 데이터 라인 드라이버(300)의 동작이 상호 동기화시킬 수 있다. 예를 들면, 타이밍 컨트롤러(200)는, 데이터 라인들(DLs)을 통해서 제공되는 픽셀 신호(P_SIG)에 대응하는 픽셀들을 선택하기 위한 스캔 신호(S_SIG)가 스캔 라인들(SLs)을 통해서 출력되도록, 스캔 제어 신호(S_CTR)를 스캔 라인 드라이버(400)에 제공할 수 있다. 본 명세서에서 타이밍 컨트롤러(200)는 컨트롤러로서 지칭될 수도 있다.
타이밍 컨트롤러(200)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해서 데이터 라인 드라이버(300)와 통신할 수 있다. 일부 실시예들에서, 타이밍 컨트롤러(200)는 인터페이스 회로(500)로부터 수신된 컬러 데이터(RGB)를 변환할 수 있고, 제1 채널(CH1)을 통해서 변환된 데이터를 데이터 라인 드라이버(300)에 전송할 수 있다. 도 2를 참조하여 후술되는 바와 같이, 제1 채널(CH1)을 통해서 전송되는 데이터는 트레이닝 패턴, 프레임 데이터, 수직 블랭크 데이터를 포함할 수 있고, 프레임 데이터는 일련의 라인 데이터를 포함할 수 있다. 일부 실시예들에서, 타이밍 컨트롤러(200)는 데이터 라인 드라이버(300)로부터 데이터 라인 드라이버(300)의 상태 정보를 포함하는 신호를 제2 채널(CH2)을 통해서 신호를 수신할 수 있다. 예를 들면, 타이밍 컨트롤러(200)는 도 2를 참조하여 후술되는 바와 같이, 데이터 라인 드라이버(300)로부터 제2 채널(CH2)을 통해서 제1 채널(CH1)의 트레이닝 요청을 수신할 수 있고, 트레이닝 요청에 응답하여 제1 채널(CH1)의 트레이닝을 위한 트레이닝 패턴을 제1 채널(CH1)을 통해서 데이터 라인 드라이버(300)에 제공할 수 있다. 본 명세서에서, 제1 채널(CH1)은 포워드(forward) 채널 또는 주(primary) 채널로서 지칭될 수 있고, 제2 채널(CH2)은 백워드(backward) 채널 또는 부(secondary)로서 지칭될 수도 있다.
디스플레이 패널(100)의 해상도, 즉 디스플레이 패널(100)에 포함되는 픽셀들의 개수 및/또는 프레임 속도의 증가에 기인하여, 디스플레이 드라이버, 즉 타이밍 컨트롤러(200), 데이터 라인 드라이버(300) 및 스캔 라인 드라이버(400)는 높은 동작 속도를 가질 수 있다. 또한, 제1 채널(CH1)을 통해서 타이밍 컨트롤러(200)로부터 데이터 라인 드라이버(300)로 전달되는 데이터의 양이 증가할 수 있고, 예컨대 제1 채널(CH1)은 직렬 통신 채널을 채용할 수 있다.
데이터 라인 드라이버(300)는 제1 채널(CH1)을 통해서 수신된 신호에 기초하여, 데이터 라인들(DLs)을 통해서 픽셀 신호(P_SIG)를 출력할 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 제1 채널(CH1)을 통해서 수신된 데이터에 기초하여 아날로그 신호(예컨대, 계조 전압 또는 계조 전류)를 생성할 수 있고, 아날로그 신호를 증폭함으로써 픽셀 신호(P_SIG)를 생성할 수 있다. 데이터 라인 드라이버(300)는 수평 구동 구간에서, 디스플레이 패널(100)의 한 행에 포함된 픽셀들을 위한 픽셀 신호(P_SIG)를 출력할 수 있고, 데이터 라인들(DLs)은 픽셀 신호(P_SIG)에 의해서 충전되거나 방전될 수 있다. 데이터 라인 드라이버(300)는, 데이터 라인 구동 회로, 컬럼 드라이버, 컬럼 구동 회로, 데이터 드라이버, 데이터 구동 회로, 소스 드라이버, 소스 구동 회로 등으로 지칭될 수도 있다.
데이터 라인 드라이버(300)는, 도 1에 도시된 바와 같이, 레지스터(REG)를 포함할 수 있고, 레지스터(REG)는 트레이닝 트리거 이벤트의 발생에 관한 정보를 저장할 수 있다. 제1 채널(CH1)을 통한 높은 데이터 전송 속도 및/또는 데이터 라인 드라이버(300)의 동작 환경 등 다양한 원인에 의해서, 데이터 라인 드라이버(300)의 동작 오류가 발생할 수 있다. 데이터 라인 드라이버(300)에서 발생한 동작 오류에 기인하여, 데이터 라인 드라이버(300)는 제1 채널(CH1)을 통해서 수신되는 데이터를 유효하게 획득하지 못할 수 잇고, 디스플레이 패널(100)은 오류 이미지(erroneous image)를 출력할 수 있다.
데이터 라인 드라이버(300)에 동작 오류가 발생한 후, 데이터 라인 드라이버(300)가 타이밍 컨트롤러(200)로부터 제1 채널(CH1)을 통해서 수신되는 데이터를 정상적으로 획득하기 위하여, 제1 채널(CH1)의 트레이닝이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 제2 채널(CH2)을 통해서 제1 채널(CH1)의 타이밍 컨트롤러(200)에 트레이닝 요청을 제공할 수 있고, 타이밍 컨트롤러(200)는 트레이닝 패턴을 제1 채널(CH1)을 통해서 데이터 라인 드라이버(300)에 제공할 수 있고, 데이터 라인 드라이버(300)는 수신된 트레이닝 패턴에 따라 트레이닝 패턴에 동기된 신호(예컨대, 도 3의 RCK)를 생성할 수 있다. 그 다음에, 데이터 라인 드라이버(300)는 동기된 신호를 사용하여 제1 채널(CH1)을 통해서 수신되는 데이터를 유효하게 획득할 수 있다. 이와 같이, 제1 채널(CH1)의 트레이닝을 유발하는, 데이터 라인 드라이버(300)의 오류는, 트레이닝 트리거 이벤트로서 지칭될 수 있다.
본 개시의 예시적 실시예에 따른 데이터 라인 드라이버(300)는, 도 2등을 참조하여 후술되는 바와 같이, 데이터 라인 드라이버(300)에서 트레이닝 트리거 이벤트가 발생하는 경우, 트레이닝 트리거 이벤트에 관한 정보를 레지스터(REG)에 저장할 수 있다. 데이터 라인 드라이버(300)는, 데이터 라인들(DLs)을 통해서 디스플레이 패널(100)에 픽셀 신호(P_SIG)가 제공되지 아니하는 구간을 검출할 수 있고, 검출된 구간에서, 레지스터(REG)에 저장된 정보에 따라 타이밍 컨트롤러(200)에 제1 채널(CH1)의 트레이닝을 요청할 수 있다. 이에 따라, 디스플레이 패널(100)을 통한 오류 이미지의 출력을 감소시킬 수 있고, 디스플레이 패널(100)에서 출력되는 이미지들의 연속성을 유지함으로써 오류에 의한 시각적인 영향을 감소시킬 수 있다. 데이터 라인 드라이버(300)의 비제한적인 예시들은 도 3 내지 도 7을 참조하여 후술될 것이다.
스캔 라인 드라이버(400)는 타이밍 컨트롤러(200)로부터 수신된 스캔 제어 신호(S_CTR)에 따라 스캔 라인들(SLs)을 통해서 디스플레이 패널(100)에 스캔 신호(S_SIG)를 제공할 수 있다. 예를 들면, 스캔 라인 드라이버(400)는 스캔 제어 신호(S_CTR)에 응답하여, 스캔 라인들(SLs) 각각을 순차적으로 활성화할 수 있고, 이에 따라 활성화된 스캔 라인에 연결된 픽셀들이 데이터 라인들(DLs)을 통해서 제공되는 픽셀 신호(P_SIG)에 따라 시각적인 신호를 출력할 수 있다. 스캔 라인 드라이버(400)는, 스캔 라인 구동 회로, 로우 드라이버, 로우 구동 회로, 스캔 드라이버, 스캔 구동 회로, 게이트 드라이버, 게이트 구동 회로 등으로 지칭될 수 있다.
일부 실시예들에서 디스플레이 드라이버의 구성요소들, 즉 타이밍 컨트롤러(200), 데이터 라인 드라이버(300) 및 스캔 라인 드라이버(400)는, 독립적인 반도체 패키지들에 각각 포함될 수도 있고, 일부 실시예들에서 드라이버의 구성요소들 중 2이상이 하나의 반도체 패키지에 포함될 수도 있다. 또한, 디스플레이 드라이버의 구성요소들 중 적어도 하나(예컨대, 스캔 라인 드라이버(400))는, 디스플레이 패널(100) 상에 집적될 수 있다.
인터페이스 회로(500)는 외부 장치, 예컨대 호스트(또는 호스트 장치)와 호스트 채널(H_CH)을 통해서 신호를 송수신할 수 있다. 일부 실시예들에서, 인터페이스 회로(500)는 비제한적인 예시로서, RGB 인터페이스, CPU 인터페이스, 시리얼 인터페이스(serial interface), MDDI(Mobile Display Digital Interface), I2C(Inter Integrated Circuit) 인터페이스, SPI(Serial Peripheral Interface), MCU(Micro Controller Unit) 인터페이스, MIPI(Mobile Industry Processor Interface), eDP(embedded Display Port) 인터페이스, D-sub(D-subminiature), 광 인터페이스(optical interface), HDMI(High Definition Multimedia Interface) 등을 지원할 수 있다. 또한, 일부 실시예들에서, 인터페이스 회로(500)는 비제한적인 예시로서, MHL(Mobile High-definition Link) 인터페이스, SD(Secure Digital) 카드/MMC(Multi-Media Card) 인터페이스 또는 IrDA(Infrared Data Association) 규격 인터페이스를 지원할 수도 있다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버(300)의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 2는 타이밍 컨트롤러(200) 및 데이터 라인 드라이버(300) 사이 제1 채널(CH1) 및 제2 채널(CH2)을 도시하고, 데이터 라인 드라이버(300)에 포함된 레지스터(REG)에 저장된 값을 도시한다. 도 1을 참조하여 전술된 바와 같이, 데이터 라인 드라이버(300)의 레지스터(REG)는 트레이닝 트리거 이벤트에 관한 정보를 저장할 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 디스플레이 장치(10)에 전원이 공급된 후, 시간 t20에서 데이터 라인 드라이버(300)는 제2 채널(CH2)을 통해서 제1 채널(CH1)의 트레이닝을 요청하는 트레이닝 요청(REQ)을 타이밍 컨트롤러(200)에 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 응답하여, 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있다. 데이터 라인 드라이버(300)는 수신된 트레이닝 패턴(TP)에 기초하여 트레이닝 패턴(TP)에 동기된 신호를 생성할 수 있다. 시간 t20부터 시간 t21까지 제1 채널(CH1)을 트레이닝하는 구간, 즉 타이밍 컨트롤러(200)가 트레이닝 패턴(TP)을 제공하고, 데이터 라인 드라이버(300)가 트레이닝 패턴(TP)에 동기된 신호를 생성하는 구간은 트레이닝 구간으로서 지칭될 수 있고, 특히 디스플레이 장치(10)에 전원이 공급된 후 처음으로 제1 채널(CH1)을 트레이닝하는 구간은 초기 트레이닝 구간으로서 지칭될 수 있다., 시간 t20에서, 레지스터(REG)는 리셋될 수 있고, 리셋에 대응하는 값을 저장할 수 있다.
시간 t21에서, 트레이닝 패턴(TP)에 동기된 신호의 생성이 완료된 경우, 데이터 라인 드라이버(300)는 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)의 해제에 응답하여 제1 프레임 데이터(FD1)를 제1 채널(CH1)을 통해서 전송할 수 있다. 프레임 데이터(FD)는 디스플레이 패널(100)을 통해서 출력되는 프레임, 즉 하나의 이미지에 대응하는 데이터로서, 제1 프레임 데이터(FD1)는 제1 이미지에 대응할 수 있다. 데이터 라인 드라이버(300)는 제1 프레임 데이터(FD1)으로부터 픽셀 신호(P_SIG)를 생성할 수 있고, 데이터 라인들(DLs)을 통해서 출력할 수 있다. 시간 t21부터 시간 t22까지의 구간과 같이 하나의 이미지에 대응하는 프레임 데이터(FD)가 제공되는 구간은, 프레임 데이터 구간으로 지칭될 수 있다.
시간 t22에서, 타이밍 컨트롤러(200)는 수직 블랭크 데이터(VBD)를 제1 채널(CH1)을 통해서 전송할 수 있다. 수직 블랭크 데이터(VBD)는 프레임 데이터 구간들 사이에서 타이밍 컨트롤러(200)로부터 데이터 라인 드라이버(300)에 전송되는 데이터로서, 일부 실시예들에서 더미 데이터를 포함할 수 있다. 시간 t22부터 시간 t23까지 수직 블랭크 데이터(VBD)가 전송되는 구간, 즉 프레임 데이터 구간들 사이 구간은 수직 블랭크 구간으로 지칭될 수 있다. 프레임 데이터 구간 및 후속하는 수직 블랭크 구간은 주기적으로 반복될 수 있다. 시간 t22에서, 데이터 라인 드라이버(300)는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 값으로부터 트레이닝 트리거 이벤트의 이력을 조회할 수 있다. 시간 t22까지 트레이닝 트리거 이벤트의 발생이 없으므로, 데이터 라인 드라이버(300)는 정상적으로 동작할 수 있다.
시간 t23에서, 타이밍 컨트롤러(200)는 제2 프레임 데이터(FD2)를 제1 채널(CH1)을 통해서 전송할 수 있다. 이후 시간 t24에서, 제2 프레임 데이터(FD2)가 전송되는 프레임 데이터 구간 내에 트레이닝 트리거 이벤트가 발생할 수 있다. 트레이닝 트리거 이벤트가 발생함에 따라, 레지스터(REG)는 트레이닝 트리거 이벤트에 관한 정보(TRIG)를 저장할 수 있다. 데이터 라인 드라이버(300)는 트레이닝 트리거 이벤트 발생시, 즉 시간 t24에서 트레이닝 요청(REQ)을 제2 채널(CH2)을 통해서 전송하는 대신, 수직 블랭크 구간이 검출될 때까지 대기할 수 있다. 이에 따라, 시간 t24 이후, 타이밍 컨트롤러(200)에 의해서 제2 프레임 데이터(FD2)의 전송이 지속될 수 있고, 데이터 라인 드라이버(300)에 의해서 제2 프레임 데이터(FD2)의 처리가 지속될 수 있다. 시간 t24부터 시간 t25까지 전송되는 제2 프레임 데이터(FD2)에 대응하는 제2 이미지의 적어도 일부는 오류를 포함할 수 있으나, 제2 프레임 데이터(FD2)에 기초한 이미지가 출력될 수 있다. 또한, 프레임 데이터 구간 및 수직 블랭크 구간의 주기가 유지됨으로써 프레임 속도가 유지될 수 있고, 후속하는 프레임 데이터 구간에서 제3 프레임 데이터(FD3)에 의한 제3 이미지가 정상적으로 출력될 수 있다. 다른 한편으로, 도 2에 도시된 바와 상이하게, 시간 t24에서 데이터 라인 드라이버(300)가 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송하고, 트레이닝 구간이 시작되는 경우, 시간 t24 이후 제2 프레임 데이터(FD2)의 전송은 생략될 수 있고, 이에 따라 제2 프레임 데이터(FD2)에 대응하는 제2 이미지는 넓은 영역에서 오류를 포함할 수 있고, 오류를 포함하는 제2 이미지의 출력 구간이 연장될 수 있다.
시간 t25에서, 데이터 라인 드라이버(300)는 프레임 데이터 구간의 종료 또는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 정보(TRIG)에 따라 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있고, 데이터 라인 드라이버(300)는 트레이닝 패턴(TP)에 동기된 신호를 다시 생성할 수 있다. 레지스터(REG)는, 일부 실시예들에서 도 2에 도시된 바와 같이, 시간 t25에서 리셋될 수도 있고, 일부 실시예들에서 제1 채널(CH1)의 트레이닝이 종료되는 시간 t26에서 리셋될 수도 있다.
시간 t26에서, 트레이닝 패턴(TP)에 동기된 신호의 생성이 성공한 경우, 데이터 라인 드라이버(300)는 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)의 해제에 응답하여 트레이닝 패턴(TP)의 전송을 종료할 수 있고, 시간 t25로부터 수직 블랭크 구간에 대응하는 시간이 도과되지 아니하였으므로 수직 블랭크 데이터(VBD)를 전송할 수 있다. 이에 따라, 시간 t25부터 시간 t26까지의 트레이닝 구간은 시간 t25부터 시간 t27까지의 수직 블랭크 구간에 포함될 수 있고, 결과적으로 프레임 데이터 구간 및 수직 블랭크 구간의 주기가 유지될 수 있다.
시간 t27에서, 수직 블랭크 구간이 종료될 수 있고, 타이밍 컨트롤러(200)는 제3 프레임 데이터(FD3)를 제1 채널(CH1)을 통해서 전송할 수 있다. 데이터 라인 드라이버(300)는 제3 프레임 데이터(FD3)로부터 픽셀 신호(P_SIG)를 생성할 수 있고, 데이터 라인들(DLs)을 통해서 출력할 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버(300)의 예시를 나타내는 블록도이다. 도 1을 참조하여 전술된 바와 같이, 도 3의 데이터 라인 드라이버(300')는 제1 채널(CH1) 및 제2 채널(CH2)을 통해서 타이밍 컨트롤러(200)와 통신할 수 있고, 데이터 라인들(DLs)을 통해서 픽셀 신호(P_SIG)를 출력할 수 있다. 도 3에 도시된 바와 같이, 데이터 라인 드라이버(300')는 동기 회로(320), 제어 회로(340) 및 증폭 회로(360)를 포함할 수 있고, 이하에서 도 3은 도 1을 참조하여 설명될 것이다.
동기 회로(320)는 제1 채널(CH1)을 통해서 수신된 신호에 동기된 신호로서 복구 클락 신호(RCK)를 생성할 수 있고, 제1 채널(CH1)을 통해서 수신된 신호로부터 복구 데이터(RD)를 생성할 수 있다. 예를 들면, 동기 회로(320)는 클락 데이터 복구(Clock Data Recovery; CDR) 회로를 포함할 수 있고, 임베디드 클락을 포함하는, 제1 채널(CH1)을 통해서 수신되는 신호로부터 클락 및 데이터를 복구함으로써 복구 클락 신호(RCK) 및 복구 데이터(RD)를 출력할 수 있다.
동기 회로(320)는 트레이닝 구간에서 제1 채널(CH1)을 통해서 수신된 트레이닝 패턴에 동기된 복구 클락 신호(RCK)를 생성할 수 있고, 복구 클락 신호(RCK)에 기초하여 복구 데이터(RD)를 생성할 수 있다. 도 2를 참조하여 전술된 바와 같이, 트레이닝 패턴은 제1 채널(CH1)의 초기화 과정에서 수신될 수도 있고, 수직 블랭크 구간에서 수신될 수도 있다. 동기 회로(320)는 트레이닝 구간뿐만 아니라 프레임 데이터(FD) 또는 수직 블랭크 데이터(VBD)를 수신하는 동안에도 임베디드 클락을 추출함으로써 복구 클락 신호(RCK)의 동기를 유지할 수 있다.
제어 회로(340)는 동기 회로(320)로부터 수신된 복구 클락 신호(RCK) 및 복구 데이터(RD)에 기초하여 픽셀 데이터(PD)를 출력할 수 있다. 픽셀 데이터(PD)는 디스플레이 패널(100)에 포함된 적어도 하나의 픽셀에 대응할 수 있다. 또한, 제어 회로(340)는 트레이닝 트리거 이벤트에 관한 정보를 저장하는 레지스터(REG)를 포함할 수 있다. 제어 회로(340)는 다양한 요인들 중 적어도 하나에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있고, 트레이닝 트리거 이벤트에 관한 정보를 레지스터(REG)에 저장할 수 있다. 제어 회로(340)가 트레이닝 트리거 이벤트를 발생시키는 비제한적인 예시들은 도 4a 내지 도 6c를 참조하여 후술될 것이다.
제어 회로(340)는 레지스터(REG)에 저장된 정보에 기초하여 수직 블랭크 구간에서 제2 채널(CH2)을 통해 제1 채널(CH1)의 트레이닝을 요청하는 트레이닝 요청을 전송할 수 있다. 제어 회로(340)는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 값(예컨대, 도 2의 TRIG)이 트레이닝 트리거 이벤트의 발생을 나타내는 경우, 수직 블랭크 구간에서 트레이닝 요청을 제2 채널(CH2)을 통해서 전송할 수 있다. 제어 회로(340)가 수직 블랭크 구간을 검출하는 동작의 비제한적인 예시들은 도 7, 도 8a 및 도 8b를 참조하여 후술될 것이다.
증폭 회로(360)는 제어 회로(340)로부터 픽셀 데이터(PD)를 수신할 수 있고, 픽셀 데이터(PD)에 기초하여 데이터 라인들(DLs)을 통해서 픽셀 신호(P_SIG)를 출력할 수 있다. 예를 들면, 증폭 회로는 디코더(또는 디지털 아날로그 변환기(Digital to Analog Converter; DAC)) 및 증폭기를 포함할 수 있고, 디코더는 픽셀 데이터(PD)에 대응하는 계조 전압(또는 계조 전류)을 증폭기에 제공할 수 있다. 증폭기는 계조 전압(또는 계조 전류)을 증폭함으로써 픽셀 신호(P_SIG)를 생성할 수 있다. 이하에서, 도면들을 참조하여 설명되는 도 1의 데이터 라인 드라이버(300)의 예시들에서 도 3의 증폭 회로(360)에 대한 도시 및 설명은 생략된다.
도 4a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버(300)의 예시를 나타내는 블록도이고, 도 4b는 본 개시의 예시적 실시예에 따라 도 4a의 데이터 라인 드라이버(300a)의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 4a 및 도 4b는 복구 클락 신호(RCK)의 동기 여부를 나타내는 잠금 신호(LOCK)를 사용하여 트레이닝 트리거 이벤트를 발생시키는 예시를 나타낸다. 도 3을 참조하여 전술된 바와 유사하게, 도 4a의 데이터 라인 드라이버(300a)는 동기 회로(320a) 및 제어 회로(340a)를 포함할 수 있다. 이하에서 도 4a 및 도 4b에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 것이며, 도 4a 및 도 4b는 도 1을 참조하여 설명될 것이다.
동기 회로(320a)는 아날로그 프론트 엔드(Analog Front End; 이하 AFE) 회로(322) 및 클락 데이터 복구(Clock Data Recovery; 이하 CDR) 회로(324)를 포함할 수 있다. AFE 회로(322)는 제1 채널(CH1)을 통해서 수신되는 신호로부터 출력 신호(AOUT)를 생성할 수 있다. 예를 들면, AFE 회로(322)는 제1 채널(CH1)의 임피던스 매칭을 위한 터미네이션 회로(예컨대, 풀업 저항 및/또는 풀다운 저항)를 포함할 수 있고, 제1 채널(CH1)을 통해서 수신된 신호로부터 양호한 전기적 특성을 가지는 출력 신호(AOUT)를 출력하는 버퍼를 포함할 수 있다.
CDR 회로(324)는 AFE 회로(322)로부터 수신된 출력 신호(AOUT)로부터 복구 클락 신호(RCK) 및 복구 데이터(RD)를 생성할 수 있다. 또한, CDR 회로(324)는 복구 클락 신호(RCK) 및/또는 복구 데이터(RD)가 출력 신호(AOUT)에 동기 여부를 나타내는 잠금 신호(LOCK)를 생성할 수 있다. 예를 들면, CDR 회로(324)는 복구 클락 신호(RCK) 및 복구 데이터(RD)가 출력 신호(AOUT)에 동기된 경우, 활성화된 잠금 신호(LOCK)를 생성할 수 있는 한편, 그렇지 아니한 경우 비활성화된 잠금 신호(LOCK)를 생성할 수 있다. 복구 클락 신호(RCK) 또는 복구 데이터(RD)가 출력 신호(AOUT)에 동기되지 아니한 구간, 즉 잠금 신호(LOCK)가 비활성화되는 구간에서, 데이터 라인 드라이버(300a)가 출력하는 픽셀 신호(P_SIG)와 스캔 신호(S_SIG)의 동기가 일치하지 아니할 수 있고, 또는 복구 데이터(RD)는 제1 채널(CH1)을 통해서 수신된 데이터와 일치하지 아니할 수 있다. 결과적으로, 디스플레이 패널(100)은 오류 이미지를 출력할 수 있다.
제어 회로(340a)는 레지스터(REG)를 포함할 수 있고, 동기 회로(320a)로부터 복구 클락 신호(RCK) 및 복구 데이터(RD)뿐만 아니라 잠금 신호(LOCK)를 수신할 수 있다. 제어 회로(340a)는 동기 회로(320a)로부터 제공되는 잠금 신호(LOCK)에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있다.
도 4b를 참조하면, 시간 t41에서 잠금 신호(LOCK)가 비활성화되는 경우, 제어 회로(340a)는 트레이닝 트리거 이벤트를 발생시킬 수 있고, 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보(TRIG)를 저장할 수 있다. 시간 t42에서, 제어 회로(340a)는 프레임 데이터 구간의 종료 또는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 정보(TRIG)에 따라 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있고, 동기 회로(320a)의 CDR 회로(324)는 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 시도할 수 있다.
시간 t43에서, CDR 회로(324)가 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 완료한 경우, CDR 회로(324)는 활성화된 잠금 신호(LOCK)를 출력할 수 있다. 제어 회로(340a)는 활성화된 잠금 신호(LOCK)에 응답하여 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)의 해제에 응답하여 트레이닝 패턴(TP)의 전송을 종료할 수 있고, 수직 블랭크 구간이 종료하는 시간 t44까지 수직 블랭크 데이터(VBD)를 제1 채널(CH1)을 통해서 전송할 수 있다.
도 5a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버(300)의 예시를 나타내는 블록도이고, 도 5b는 본 개시의 예시적 실시예에 따라 도 5a의 데이터 라인 드라이버(300b)의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 5a 및 도 5b는 제1 채널(CH1)을 통해서 수신된 데이터의 오류를 검출하고 검출된 오류에 기초하여 트레이닝 트리거 이벤트를 발생시키는 예시를 나타낸다. 도 3을 참조하여 전술된 바와 유사하게, 도 5a의 데이터 라인 드라이버(300b)는 동기 회로(320b) 및 제어 회로(340b)를 포함할 수 있다. 이하에서 도 5a 및 도 5b에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 것이며, 도 5a 및 도 5b는 도 1을 참조하여 설명될 것이다.
동기 회로(320b)는 제1 채널(CH1)을 통해서 수신되는 신호로부터 복구 데이터(RD)를 생성할 수 있고, 복구 데이터(RD)를 제어 회로(340b)에 제공할 수 있다.
제어 회로(340b)는 오류 검출기(342) 및 레지스터(REG)를 포함할 수 있다. 오류 검출기(342)는 동기 회로(320b)로부터 제공되는 복구 데이터(RD)에 기초하여 제1 채널(CH1)을 통해서 수신되는 데이터의 오류를 검출할 수 있다. 예를 들면, 타이밍 컨트롤러(200)는 제1 채널(CH1)을 통해서 패리티 비트와 같은 리던던시(redundancy) 비트를 포함하는 데이터를 전송할 수 있고, 오류 검출기(342)는 복구 데이터(RD)로부터 리던던시 비트를 포함하는 데이터 단위에서 오류를 검출할 수 있다. 일부 실시예들에서, 오류 검출기(342)는 순환 중복 검사(Cyclic Redundancy Check; CRC)를 사용하여 데이터 단위에서 오류를 검출할 수 있다. 오류 검출기(342)는 데이터 단위에서 검출된 오류에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있고, 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보를 저장할 수 있다.
일부 실시예들에서 오류 검출기(342)는 제1 채널(CH1)을 통해서 수신되는 데이터의 비트 오류율(Bit Error Rate; BER)에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있다. 비트 오류율(BER)은 수신된 데이터에서 오류 비트의 비율을 의미할 수 있고, 오류 검출기(342)는 복구 데이터(RD)에 기초하여 검출된 오류로부터 비트 오류율(BER)을 계산할 수 있다. 오류 검출기(342)는 비트 오류율(BER)을 미리 정해진 기준치와 비교할 수 있고, 비교 결과에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있다.
도 5b를 참조하면, 디스플레이 장치(10)에 전원이 공급된 후, 시간 t50에서 트레이닝 구간이 시작될 수 있고, 시간 t51에서 트레이닝 구간이 종료할 수 있다. 트레이닝 구간에서 비트 오류율(BER)은 리셋, 즉 영(zero)으로 설정될 수 있다. 시간 t51부터 시간 t52까지, 프레임 데이터 구간에서 타이밍 컨트롤러(200)로부터 제1 프레임 데이터(FD1)가 제1 채널(CH1)을 통해서 수신될 수 있다. 오류 검출기(342)는 제1 프레임 데이터(FD1)에서 오류를 검출할 수 있고, 검출된 오류에 따라 비트 오류율(BER)을 계산할 수 있다. 도 5b에 도시된 예시에서, 시간 t50부터 시간 t51까지의 트레이닝 구간 직후 수신되는 제1 프레임 데이터(FD1)는 오류를 포함하지 아니할 수 있고, 이에 따라 비트 오류율(BER)은 영(zero)으로 유지될 수 있다.
시간 t53에서, 수직 블랭크 구간이 종료할 수 있고, 제y 프레임 데이터(FDy)의 수신을 위한 프레임 데이터 구간이 시작될 수 있다. 시간 t52 및 시간 t53 사이에서, 오류 검출기(342)에 의해서 검출된 오류에 따라 비트 오류율(BER)은, 도 5b에 도시된 바와 같이 시간 t53에서 영(zero)보다 클 수 있다.
오류 검출기(342)는 제y 프레임 데이터(FDy)에 포함된 오류를 검출할 수 있고 검출된 오류에 따라 비트 오류율(BER)을 계산할 수 있다. 시간 t54에서, 도 5b에 도시된 바와 같이, 비트 오류율(BER)이 미리 정해진 기준값(REF)을 초과하는 경우, 오류 검출기(342)는 트레이닝 트리거 이벤트를 발생시킬 수 있고, 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보(TRIG)를 저장할 수 있다.
시간 t55에서, 제어 회로(340b)는 프레임 데이터의 종료 또는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 정보(TRIG)에 따라 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있고, 동기 회로(320b)는 트레이닝 패턴(TP)에 동기된 복구 데이터(RD)의 생성을 시도할 수 있다. 또한, 오류 검출기(340b)는 비트 오류율(BER)을 리셋, 즉 영(zero)으로 설정할 수 있다. 도 5b에 도시된 바와 상이하게, 오류 검출기(340b)는, 일부 실시예들에서 트레이닝 트리거 이벤트가 발생한 시간 t54에서 비트 오류율(BER)을 리셋할 수도 있고, 일부 실시예들에서 트레이닝이 종료하는 시간 t56에서 비트 오류율(BER)을 리셋할 수도 있다.
시간 t56에서, 동기 회로(320b)가 트레이닝 패턴(TP)에 동기된 복구 데이터(RD)의 생성을 완료한 경우, 제어 회로(340b)는 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 그 다음에, 수직 블랭크 구간이 종료하는 시간 t57까지 수직 블랭크 데이터(VBD)가 제1 채널(CH1)을 통해서 수신될 수 있고, 시간 t57부터 제(y+1) 프레임 데이터(FDy+1)가 수신될 수 있다.
도 6a는 본 개시의 예시적 실시예에 따라 도 1의 데이터 라인 드라이버(300)의 예시를 나타내는 블록도이고, 도 6b 및 도 6c는 본 개시의 예시적 실시예들에 따라 도 6a의 데이터 라인 드라이버(300c)의 동작의 예시들를 나타내는 타이밍도들이다. 구체적으로, 도 6a 내지 도 6c는 데이터 라인 드라이버(300c)의 상태를 감지함으로써 트레이닝 트리거 이벤트를 발생시키는 예시를 나타낸다. 도 6a의 데이터 라인 드라이버(300c)는, 도 3을 참조하여 전술된 바와 유사하게, 동기 회로(320c) 및 제어 회로(340c)를 포함할 수 있고, 센서 회로(380)를 더 포함할 수 있다. 이하에서, 도 6a 내지 도 6c에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 것이며, 도 6a 내지 도 6c는 도 1을 참조하여 설명될 것이다.
도 6a를 참조하면, 동기 회로(320c)는 제1 채널(CH1)을 통해서 수신되는 신호로부터 복구 클락 신호(RCK) 및 복구 데이터(RD)를 생성할 수 있고, 제어 회로(340c)에 제공할 수 있다. 제어 회로(340c)는 레지스터(REG)를 포함할 수 있고, 센서 회로(380)로부터 제공되는 감지 신호(SEN)에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있다.
센서 회로(380)는 데이터 라인 드라이버(300c)의 동작 상태를 감지함으로써 감지 신호(SEN)를 생성할 수 있다. 일부 실시예들에서, 센서 회로(380)는 ESD(Electrostatic Discharge) 센서를 포함할 수 있고, 센서 회로(380)는 데이터 라인 드라이버(300c)에 인가된 ESD가 감지된 경우 활성화된 감지 신호(SEN)를 출력할 수 있다. 일부 실시예들에서, 센서 회로(380)는 전압 센서, 예컨대 아날로그 디지털 컨버터(Analog to Digital Converter; ADC) 또는 비교기를 포함할 수 있고, 센서 회로(380)는 데이터 라인 드라이버(300c)에 공급되는 전압이 미리 정해진 기준 전압보다 낮아지는 경우 활성화된 감지 신호(SEN)를 출력할 수 있다. 일부 실시예들에서, 센서 회로(380)는 온도 센서를 포함할 수 있고, 센서 회로(380)는 데이터 라인 드라이버(300c)의 온도가 미리 정해진 기준 온도를 초과하는 경우 활성화된 감지 신호(SEN)를 출력할 수 있다. 센서 회로(380)는, 일부 실시예들에서, 도 6b 및 도 6c에 도시된 바와 같이, 일정한 폭의 활성 펄스를 가지는 감지 신호(SEN)를 생성할 수도 있고, 일부 실시예들에서 트레이닝 구간의 진입 또는 종료에 응답하여 비활성화되는 감지 신호(SEN)를 생성할 수도 있다.
비록 도 6a에서 센서 회로(380)는 데이터 라인 드라이버(300c)에 포함되는 것으로 도시되었으나, 일부 실시예들에서, 센서 회로(380)는 데이터 라인 드라이버(300c)의 외부에 존재할 수 있고, 제어 회로(340c)는 데이터 라인 드라이버(300c)의 외부로부터 감지 신호(SEN)를 수신할 수 있다. 예를 들면, 센서 회로(380)는 동작 상태의 감지 대상이 되는 도 1의 디스플레이 장치(10)의 구성요소들 중 하나에 포함될 수도 있고, 도 1에 도시된 디스플레이 장치(10)의 구성요소들에 포함되지 아니하고서 독립적으로 디스플레이 장치(10)에 포함될 수도 있다.
제어 회로(340c)는 트리거 이벤트의 종류에 기초하여, 수직 블랭크 구간에서 트레이닝 요청을 전송하거나 트리거 이벤트의 발생시 트레이닝 요청을 전송할 수 있다. 일부 실시예들에서, 도 6b를 참조하여 후술되는 바와 같이, 제어 회로(340c)는 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보를 저장할 수 있고, 프레임 데이터 구간이 종료하면 트레이닝 요청을 전송할 수 있다. 예를 들면, 제어 회로(340c)는 온도 및/또는 전압을 감지함으로써 생성된 감지 신호(SEN)에 응답하여 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보를 저장할 수 있고, 프레임 데이터 구간이 종료하면 트레이닝 요청을 전송할 수 있다. 일부 실시예들에서, 도 6c를 참조하여 후술되는 바와 같이, 제어 회로(340c)는 트레이닝 트리거 이벤트 발생시 트레이닝 요청을 전송할 수 있다. 예를 들면, 제어 회로(340c)는 ESD를 감지함으로써 생성된 감지 신호(SEN)에 응답하여 트레이닝 요청을 즉시 전송할 수 있다. 이에 따라, ESD 등에 기인하여 데이터 라인 드라이버(300c)의 동작에 오류가 발생한 경우와 같이, 프레임 데이터 구간의 종료시까지 디스플레이 노이즈가 유지되는 트레이닝 트리거 이벤트가 발생한 경우, 제어 회로(340c)는 수직 블랭크 구간까지 대기하지 아니하고 즉시 트레이닝 요청을 전송할 수 있다. 이와 같이, 프레임 데이터 구간의 종료시까지 유지되는 디스플레이 노이즈를 유발하는 트레이닝 트리거 이벤트는 본 명세서에서 크리티컬(critical) 트레이닝 트리거 이벤트 또는 크리티컬 이벤트로서 지칭될 수 있다.
도 6b를 참조하면, 시간 t61에서 감지 신호(SEN)가 활성화되는 경우, 제어 회로(340c)는 트레이닝 트리거 이벤트를 발생시킬 수 있고, 레지스터(REG)에 트레이닝 트리거 이벤트에 관한 정보(TRIG)를 저장할 수 있다. 시간 t62에서, 제어 회로(340c)는 프레임 데이터 구간의 종료 또는 수직 블랭크 구간을 검출할 수 있고, 레지스터(REG)에 저장된 정보(TRIG)에 따라 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있고, 동기 회로(320c)는 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 시도할 수 있다.
시간 t63에서, 동기 회로(320c)가 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 완료한 경우, 제어 회로(340c)는 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)의 해제에 응답하여 트레이닝 패턴(TP)의 전송을 종료할 수 있고, 수직 블랭크 구간이 종료하는 시간 t64까지 수직 블랭크 데이터(VBD)를 제1 채널(CH1)을 통해서 전송할 수 있다.
도 6c를 참조하면, 시간 t65에서 감지 신호(SEN)가 활성화되는 경우, 제어 회로(340c)는 트레이닝 트리거 이벤트를 발생시킬 수 있고, 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 전송할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴(TP)을 전송할 수 있고, 동기 회로(320c)는 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 시도할 수 있다.
시간 t66에서, 동기 회로(320c)가 트레이닝 패턴(TP)에 동기된 복구 클락 신호(RCK) 및 복구 데이터(RD)의 생성을 완료한 경우, 제어 회로(340c)는 제2 채널(CH2)을 통해서 트레이닝 요청(REQ)을 해제할 수 있다. 타이밍 컨트롤러(200)는 트레이닝 요청(REQ)에 해제에 응답하여 프레임 데이터(FDz + 1)를 전송할 수 있다. 이에 따라, 프레임 데이터(FDz + 1)를 조기에 수신함으로써 디스플레이 노이즈는 최소화될 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 제1 채널(CH1)을 통해서 수신되는 데이터의 예시를 나타내는 타이밍도이다. 이하에서, 도 1의 디스플레이 장치(10)는 도 3의 데이터 라인 드라이버(300')를 포함하는 것으로 가정되고, 도 7은 도 1 및 도 3을 참조하여 설명될 것이다.
도 2를 참조하여 전술된 바와 유사하게, 프레임 데이터 구간 및 수직 블랭크 구간이 주기적으로 반복될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 일련의 프레임 데이터(FDk -1, FDk, FDk +1) 각각을 전송하는 프레임 데이터 구간들 및 프레임 데이터 구간들 사이에서 수직 블랭크 데이터(VBD)를 전송하는 수직 블랭크 구간들이 주기적으로 반복될 수 있다.
프레임 데이터(FD)는 라인 데이터(LD) 및 수평 블랭크 데이터(HBD)를 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제k 프레임 데이터(FDk)는 일련의 라인 데이터(LD1 내지 LDN) 및 일련의 라인 데이터(LD1 내지 LDN) 사이에서 전송되는 수평 블랭크 데이터(HBD)를 포함할 수 있다. 일련의 라인 데이터(LD1 내지 LDN) 각각은 디스플레이 패널(100)에서 하나의 행에 포함되는 픽셀들에 대응할 수 있다. 예를 들면, 도 1의 디스플레이 패널(100)은 픽셀들의 N개의 행들로서 구성될 수 있고, 제1 라인 데이터(LD1)는 디스플레이 패널(100)의 첫 번째 행에 대응할 수 있고, 제N 라인 데이터(LDN)는 디스플레이 패널(100)의 마지막 행에 대응할 수 있다. 또한, 수평 블랭크 데이터(HBD)는 더미 데이터를 포함할 수 있다. 라인 데이터(LD)가 수신되는 구간은 라인 데이터 구간으로 지칭될 수 있고, 수평 블랭크 데이터(HBD)가 수신되는 구간은 수평 블랭크 구간으로 지칭될 수 있다.
라인 데이터(LD)는 복수의 필드들을 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 디스플레이 패널(100)의 두 번째 행에 대응하는 제2 라인 데이터(LD2)는, 라인 시작(SOL), 설정 데이터(CONF) 및 행 데이터(R_DATA)에 각각 대응하는 필드들을 포함할 수 있다. 라인 시작(SOL)은 두 번째 행의 시작을 나타낼 수 있고, 설정 데이터(CONF)는 제2 프레임 데이터(FD2)에 대한 정보를 포함할 수 있고, 행 데이터(R_DATA)는 디스플레이 패널(100)의 두 번째 행에 포함된 픽셀들 각각에 대응하는 데이터를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 수직 블랭크 구간에서 제2 채널(CH2)을 통해 트레이닝 요청을 전송하기 위하여, 도 3의 제어 회로(340)는 라인 데이터(LD)로부터 추출된 정보에 기초하여 프레임 데이터 구간의 종료 또는 수직 블랭크 구간을 검출할 수 있다. 일부 실시예들에서, 제1 라인 데이터(LD1)에 포함된 설정 데이터(CONF)는 프레임 시작 정보를 포함할 수 있고, 제어 회로(340)는 제1 라인 데이터(LD1)으로부터 추출된 프레임 시작 정보 및 디스플레이 패널(100)의 행들의 개수(N)에 기초하여 수직 블랭크 구간을 검출할 수 있다. 일부 실시예들에서, 제N 라인 데이터(LDN)에 포함된 설정 데이터(CONF)는 프레임 종료 정보를 포함할 수 있고, 제어 회로(340)는 제N 라인 데이터(LDN)로부터 추출된 프레임 종료 정보에 기초하여 수직 블랭크 구간을 검출할 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 디스플레이 장치들(20a, 20b)을 나타내는 블록도들이다. 구체적으로, 도 8a 및 도 8b는, 데이터 라인 드라이버(23a, 23b)가 수직 블랭크 구간을 검출하도록 타이밍 컨트롤러(22a, 22b)가 프레임 신호를 제공하는 예시들을 도시한다. 도 1의 디스플레이 장치(10)와 유사하게, 도 8a 및 도 8b의 디스플레이 장치(20a, 20b)는 디스플레이 패널(21a, 21b), 타이밍 컨트롤러(22a, 22b), 데이터 라인 드라이버(23a, 23b), 스캔 라인 드라이버(24a, 24b) 및 인터페이스 회로(25a, 25b)를 포함할 수 있고, 데이터 라인 드라이버(23a, 23b)는 제1 채널(CH1)의 트레이닝 트리거 이벤트에 관한 정보를 저장하는 레지스터(REG)를 포함할 수 있다. 이하에서, 도 8a 및 도 8b에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 타이밍 컨트롤러(22a) 및 데이터 라인 드라이버(23a)는 양방향 채널인 제2 채널(CH2)을 통해서 상호 통신할 수 있다. 이에 따라, 데이터 라인 드라이버(23a)가 제2 채널(CH2)을 통해서 제1 채널(CH1)의 트레이닝을 요청하는 트레이닝 요청을 전송할 수도 있고, 타이밍 컨트롤러(22a)가 제2 채널(CH2)을 통해서 수직 블랭크 구간(또는 프레임 데이터 구간)을 나타내는 프레임 신호를 전송할 수 있다. 예를 들면, 타이밍 컨트롤러(22a)는 제2 채널(CH2)에 포함된 신호 라인을 풀업하거나 풀다운함으로써 데이터 라인 드라이버(23a)에 프레임 신호를 전송할 수 있다. 데이터 라인 드라이버(23b)는 제2 채널(CH2)을 통해서 수신된 프레임 신호에 따라 수직 블랭크 구간을 인식할 수 있다. 일부 실시예들에서, 제2 채널(CH2)은 데이터 라인 드라이버(23a)가 제2 채널(CH2)을 통해서 전송하는 트레이닝 요청이 타이밍 컨트롤러(22b)가 제2 채널(CH2)을 통해서 전송하는 프레임 신호보다 높은 우선순위를 가지도록 구성될 수 있다.
도 8b를 참조하면, 타이밍 컨트롤러(22b) 및 데이터 라인 드라이버(23b)는 제1 채널(CH1) 및 제2 채널(CH2)뿐만 아니라 제3 채널(CH3)을 통해서 통신할 수 있다. 타이밍 컨트롤러(22b)는 제3 채널(CH3)을 통해서 수직 블랭크 구간(또는 프레임 데이터 구간)을 나타내는 프레임 신호를 데이터 라인 드라이버(23b)에 전송할 수 있다. 예를 들면, 제3 채널(CH3)은 타이밍 컨트롤러(22b)의 단자 및 데이터 라인 드라이버의 단자에 연결된 하나의 신호 라인으로 구성될 수 있고, 타이밍 컨트롤러(22b)는 단자의 전압을 변경함으로써 프레임 신호를 데이터 라인 드라이버(23b)에 전송할 수 있다. 데이터 라인 드라이버(23c)는 제3 채널(CH3)을 통해서 수신된 프레임 신호에 따라 수직 블랭크 구간을 인식할 수 있다.
도 9는 본 개시의 예시적 실시예에 따라 타이밍 컨트롤러(920) 및 데이터 라인 드라이버(930) 사이 동작의 예시를 시간의 흐름에 따라 나타낸다.
단계 S01에서, 데이터 라인 드라이버(930)는 트레이닝 요청을 전송할 수 있다. 예를 들면, 데이터 라인 드라이버(930)는 제2 채널(CH2)을 통해서 제1 채널(CH1)에 대한 트레이닝 요청을 전송할 수 있다. 단계 S02에서, 타이밍 컨트롤러(920)는 트레이닝 패턴을 전송할 수 있다. 예를 들면, 타이밍 컨트롤러(920)는 트레이닝 요청에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴을 전송할 수 있다.
단계 S03에서, 데이터 라인 드라이버(930)는 트레이닝 패턴에 동기화 여부를 판단할 수 있다. 데이터 라인 드라이버(930)는 트레이닝 패턴에 동기화된 신호가 생성될 때까지 트레이닝 패턴을 수신할 수 있다. 트레이닝 패턴에 동기화된 신호의 생성이 완료되면, 단계 S04에서 데이터 라인 드라이버(930)는 트레이닝 요청을 해제할 수 있다.
단계 S05에서, 타이밍 컨트롤러(920)는 제1 프레임 데이터를 전송할 수 있고, 그 다음에 단계 S06에서, 수직 블랭크 데이터를 전송할 수 있다. 후속하여, 타이밍 컨트롤러(920)는 프레임 데이터 및 수직 블랭크 데이터의 전송을 주기적으로 반복할 수 있다. 단계 S07에서, 타이밍 컨트롤러(920)는 제m 프레임 데이터를 전송할 수 이고, 데이터 라인 드라이버(930)가 제m 프레임 데이터를 수신하는 동안 트레이닝 트리거 이벤트가 발생할 수 있다.
단계 S08에서, 데이터 라인 드라이버(939)는 제m 프레임 데이터의 수신이 완료된 후, 즉 수직 블랭크 구간(Vertical Blank Period; VBP)에서 트레이닝 요청을 전송할 수 있다. 이에 따라, 트레이닝 트리거 이벤트에 따른 트레이닝 구간은 수직 블랭크 구간(VBP)에 포함될 수 있다. 단계 S09에서 타이밍 컨트롤러(920)는 트레이닝 패턴을 전송할 수 있고, 단계 S10에서 데이터 라인 드라이버(930)는 트레이닝 패턴에 동기화 여부를 판단할 수 있다.
트레이닝 패턴에 동기된 신호의 생성이 완료된 경우, 단계 S11에서 데이터 라인 드라이버(930)는 트레이닝 요청을 해제할 수 있다. 그 다음에, 단계 S12에서 타이밍 컨트롤러(920)는 제(m+1) 프레임 데이터를 전송할 수 있고, 단계 S13에서 수직 블랭크 데이터를 전송할 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 디스플레이를 구동하는 방법을 나타내는 순서도이다. 예를 들면, 도 10의 방법은 도 1의 디스플레이 장치(10)에 포함된 데이터 라인 드라이버(300)에 의해서 수행될 수 있고, 데이터 라인 드라이버(300)의 동작 방법으로 지칭될 수도 있다. 도 10에 도시된 바와 같이, 단계 S120 및 단계 S130은 초기 트레이닝 구간에서 수행될 수 있다. 이하에서, 도 10은 도 1을 참조하여 설명될 것이다.
단계 S110에서, 전력이 공급될 수 있다. 예를 들면, 디스플레이 장치(10)에 전력이 공급됨으로써 데이터 라인 드라이버(300)에 전력이 공급될 수 있다.
단계 S120에서, 제1 채널(CH1)의 트레이닝을 요청하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 제2 채널(CH2)을 통해서 타이밍 컨트롤러(200)에 트레이닝 요청을 전송할 수 있다.
단계 S130에서, 트레이닝 패턴에 동기된 신호를 생성하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 타이밍 컨트롤러(200)로부터 제1 채널(CH1)을 통해서 트레이닝 패턴을 수신할 수 있고, 트레이닝 패턴에 동기된 신호(예컨대, 도 3의 RCK, RD)를 생성할 수 있다. 도 10에 도시된 바와 같이, 단계 S130에 후속하여 단계 S142 및 단계 S144가 병렬적으로 수행될 수 있다.
단계 S142에서, 프레임 데이터를 수신하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 일련의 라인 데이터를 포함하는 프레임 데이터를 수신할 수 있고, 프레임 데이터를 처리함으로써 픽셀 신호(P_SIG)를 생성할 수 있다. 또한, 단계 S144에서, 미리 정해진 조건 만족시 트레이닝 트리거 이벤트를 발생시키는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 신호의 트레이닝 패턴에 동기 여부, 제1 채널(CH1)을 통해서 수신된 데이터의 오류, 센서 회로의 출력 신호 중 적어도 하나에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있다. 그 다음에, 단계 S146에서, 트레이닝 트리거 이벤트가 크리티컬 이벤트인지 여부를 판단하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 트레이닝 트리거 이벤트의 원인에 기초하여 트레이닝 트리거 이벤트가 크리티컬 이벤트인지 여부를 판단할 수 있다. 트레이닝 트리거 이벤트가 크리티컬 이벤트가 아닌 경우, 트레이닝 트리거 이벤트에 관한 정보가 레지스터(REG)에 저장될 수 있고, 단계 S150이 후속해서 수행될 수 있다. 다른 한편으로, 트레이닝 트리거 이벤트가 크리티컬 이벤트인 경우, 제1 채널의 트레이닝을 요청하는 단계 S170이 후속하여 수행될 수 있다.
단계 S150에서, 수직 블랭크 구간을 검출하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 라인 데이터로부터 추출된 정보에 기초하여 수직 블랭크 구간을 검출할 수도 있고, 타이밍 컨트롤러(200)로부터 수신되는 프레임 신호에 기초하여 수직 블랭크 구간을 검출할 수도 있다. 단계 S150에 대한 예시들은 도 11a 및 도 11b를 참조하여 후술될 것이다.
단계 S160에서, 트레이닝 트리거 이벤트 이력이 존재하는지 여부를 판단하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 레지스터(REG)에 저장된 값에 기초하여 트레이닝 트리거 이벤트가 발생하였는지 여부를 판단할 수 있다. 트레이닝 트리거 이벤트 이력이 존재하는 경우 단계 S170이 후속하여 수행되는 한편, 그렇지 아니한 경우 단계 S142 및 단계 S144가 후속하여 병렬적으로 수행될 수 있다.
단계 S120 및 단계 S130과 유사하게, 단계 S170에서 제1 채널(CH1)의 트레이닝을 요청하는 동작이 수행될 수 있고, 그 다음에 단계 S180에서 트레이닝 패턴에 동기된 신호를 생성하는 동작이 수행될 수 있다.
단계 S190에서, 트레이닝 트리거 이벤트 이력을 삭제하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 레지스터(REG)를 리셋함으로써 레지스터(REG)에 저장된 트레이닝 트리거 이벤트에 관한 정보를 삭제할 수 있다. 비록 도 10에서 단계 S190는 단계 S180에 후속하여 수행되는 것으로 도시되나, 단계 S190는, 일부 실시예들에서 단계 S160 및 단계 S170 사이에서 수행될 수도 있고, 일부 실시예들에서 단계 S170 및 단계 S180 사이에서 수행될 수도 있고, 일부 실시예들에서 단계 S170 및/또는 S180과 병렬적으로 수행될 수도 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예들에 따라 도 10의 단계 S150의 예시들을 나타내는 순서도이다. 도 10을 참조하여 전술된 바와 같이, 도 11a 및 도 11b의 단계 S150a 및 단계 S150b에서, 수직 블랭크 구간을 검출하는 동작이 수행될 수 있다. 트레이닝 트리거 이벤트 이력 존재시, 검출된 수직 블랭크 구간에서 제1 채널(CH1)에 대한 트레이닝이 요청될 수 있다. 이하에서, 도 11a 및 도 11b는 도 1을 참조하여 설명될 것이다.
도 11a를 참조하면, 단계 S152a에서, 라인 데이터 구간에서 설정 정보를 추출하는 동작이 수행될 수 있다. 예를 들면, 데이터 라인 드라이버(300)는 라인 데이터 구간에서 수신되는 라인 데이터에 포함된 설정 데이터에서 프레임 시작 정보 및/또는 프레임 종료 정보를 추출할 수 있다.
단계 S154a에서, 설정 정보에 기초하여 수직 블랭크 구간을 검출하는 동작이 수행될 수 있다. 일부 실시예들에서, 데이터 라인 드라이버(300)는 추출된 프레임 시작 정보 및 디스플레이 패널(100)의 행들의 개수에 기초하여 수직 블랭크 구간을 검출할 수 있다. 일부 실시예들에서, 데이터 라인 드라이버(300)는 추출된 프레임 종료 정보에 기초하여 수직 블랭크 구간을 검출할 수 있다.
도 11b를 참조하면, 단계 S152b에서, 프레임 신호를 수신하는 동작이 수행될 수 있다. 일부 실시예들에서, 데이터 라인 드라이버(300)는 양방향 채널인 제2 채널(CH2)을 통해서 타이밍 컨트롤러(200)가 제공하는 프레임 신호를 수신할 수 있다. 일부 실시예들에서, 데이터 라인 드라이버(300)는 제1 채널(CH1) 및 제2 채널(CH2)과 상이한 제3 채널(CH3)을 통해서 타이밍 컨트롤러(200)가 제공하는 프레임 신호를 수신할 수 있다.
단계 S154b에서, 프레임 신호에 기초하여, 수직 블랭크 구간을 검출할 수 있다. 일부 실시예들에서, 프레임 신호는 프레임 데이터 구간을 나타낼 수 있고, 데이터 라인 드라이버(300)는 프레임 데이터 구간을 제외한 구간을 수직 블랭크 구간으로서 검출할 수 있다. 일부 실시예들에서, 프레임 신호는 수직 블랭크 구간을 나타낼 수 있고, 데이터 라인 드라이버(300)는 프레임 신호에 기초하여 수직 블랭크 구간을 검출할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 타이밍 컨트롤러(622) 및 데이터 라인 드라이버(624)를 포함하는 시스템(50)을 나타내는 블록도이다. 본 개시의 예시적 실시예에 따른 타이밍 컨트롤러(622) 및 데이터 라인 드라이버(624)는 디스플레이 드라이버(620)에 포함될 수 있다. 시스템(50)은 디스플레이 장치(600)를 포함하는 컴퓨팅 시스템일 수 있고, 비제한적인 예시로서, 데스크탑 컴퓨터, 서버, TV, 전광판과 같이 고정형(stationary) 시스템일 수도 있고, 랩탑 컴퓨터, 모바일 폰, 태블릿 PC, 웨어러블 기기 등과 같이 휴대용(mobile) 시스템일 수도 있다. 도 12에 도시된 바와 같이, 시스템(50)은 마더보드(700) 및 디스플레이 장치(600)를 포함할 수 있고, 호스트 채널(H_CH)을 통해서 마더보드(700) 및 디스플레이 장치(600)가 상호 통신할 수 있다.
마더보드(700)는 프로세서(720)를 포함할 수 있고, 디스플레이 장치(600)의 호스트로서 기능할 수 있다. 프로세서(720)는 비제한적인 예시로서, 마이크로프로세서, 마이크로 컨트롤러, ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array)와 같은 계산적(computational) 동작을 수행하는 프로세싱 유닛을 지칭할 수 있다. 일부 실시예들에서, 프로세서(720)는 GPU(Graphic Processing Unit)와 같은 비디오 그래픽 프로세서일 수도 있다. 프로세서(720)는 디스플레이 장치(600)에 포함된 디스플레이 패널(640)을 통해서 출력되는 이미지에 대응하는 이미지 데이터를 생성할 수 있고, 이미지 데이터는 호스트 채널(H_CH)을 통해서 디스플레이 장치(600)에 제공될 수 있다.
디스플레이 장치(600)는 디스플레이 드라이버(620) 및 디스플레이 패널(640)을 포함할 수 있다. 디스플레이 드라이버(620)는 DDI(Display Driver IC)로서 지칭될 수도 있고, 본 개시의 예시적 실시예들에 따라 제1 채널 및 제2 채널을 통해서 상호 통신하는 타이밍 컨트롤러(622) 및 데이터 라인 드라이버(624)를 포함할 수 있다. 예를 들면, 타이밍 컨트롤러(622)는 데이터 라인 드라이버(624)의 제2 채널(CH2)을 통한 트레이닝 요청에 응답하여 제1 채널(CH1)을 통해서 트레이닝 패턴을 제공할 수 있고, 데이터 라인 드라이버(624)가 수직 블랭크 구간을 검출하는데 사용되는 신호 및/또는 정보를 제공할 수 있다. 또한, 데이터 라인 드라이버(624)는 다양한 요인들 중 적어도 하나에 기초하여 트레이닝 트리거 이벤트를 발생시킬 수 있고, 트레이닝 트리거 이벤트 발생시 수직 블랭크 구간에서 제2 채널(CH2)을 통해 트레이닝 요청을 전송할 수 있다. 이에 따라, 디스플레이 패널(640)을 통한 오류 이미지의 출력을 감소시킬 수 있고, 디스플레이 패널(640)에서 출력되는 이미지들의 연속성을 유지함으로써 오류에 의한 시각적인 영향을 감소시킬 수 있다.
디스플레이 패널(640)은, 비제한적인 예시로서 LCD(Liquid Crystal Display), LED(Light Emitting Diode), Electroluminescent Display(ELD), CRT(cathode Ray Tube), PDP(Plasma Display Panel), LCoS(Liquid Crystal on Silicon)과 같은 임의의 디스플레이 유형으로 구현될 수 있다. 또한, 도 12에서 시스템(50)은 하나의 디스플레이 장치(600)를 포함하는 것으로 도시되었으나, 일부 실시예들에서 시스템(50)은 2이상의 디스플레이 장치들, 즉 2이상의 디스플레이 패널들을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 채널 및 제2 채널을 통해 컨트롤러와 통신하는 데이터 라인 구동 회로로서,
    트레이닝 트리거 이벤트에 관한 정보를 저장하는 레지스터를 포함하고, 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하고, 상기 트레이닝 트리거 이벤트가 크리티컬 이벤트가 아닌 경우 상기 수직 블랭크 구간까지 대기한 후 상기 레지스터에 저장된 값에 기초하여 상기 제2 채널을 통해 상기 제1 채널의 트레이닝 요청을 전송하도록 구성된 제어 회로; 및
    수직 블랭크 구간에서 상기 제1 채널을 통해 수신된 트레이닝 패턴에 동기된 복구 클락 신호를 생성하고, 프레임 데이터 구간에서 상기 복구 클락 신호에 기초하여 상기 제1 채널을 통해 수신된 신호로부터 복구 데이터를 생성하도록 구성된 동기화 회로를 포함하고,
    상기 크리티컬 이벤트는, 상기 프레임 데이터 구간의 종료시까지 유지되는 디스플레이 노이즈를 유발하는 트레이닝 트리거 이벤트인 것을 특징으로 하는 데이터 라인 구동 회로.
  2. 청구항 1에 있어서,
    상기 동기화 회로는, 상기 복구 클락 신호의 동기 여부를 나타내는 잠금(lock) 신호를 생성하도록 더 구성되고,
    상기 제어 회로는, 상기 잠금 신호에 기초하여 상기 트레이닝 트리거 이벤트를 발생시키도록 더 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  3. 제1 채널 및 제2 채널을 통해 컨트롤러와 통신하는 데이터 라인 구동 회로로서,
    트레이닝 트리거 이벤트에 관한 정보를 저장하는 레지스터를 포함하고, 프레임 데이터 구간들 사이 수직 블랭크 구간을 검출하고, 상기 수직 블랭크 구간이 검출된 경우 상기 레지스터에 저장된 값에 기초하여 상기 제2 채널을 통해 상기 제1 채널의 트레이닝 요청을 전송하도록 구성된 제어 회로;
    수직 블랭크 구간에서 상기 제1 채널을 통해 수신된 트레이닝 패턴에 동기된 복구 클락 신호를 생성하고, 프레임 데이터 구간에서 상기 복구 클락 신호에 기초하여 상기 제1 채널을 통해 수신된 신호로부터 복구 데이터를 생성하도록 구성된 동기화 회로; 및
    상기 복구 데이터의 오류를 검출하도록 구성된 오류 검출기를 포함하고,
    상기 제어 회로는, 검출된 상기 오류에 기초하여 상기 트레이닝 트리거 이벤트를 발생하도록 더 구성된 것을 특징으로 데이터 라인 구동 회로.
  4. 청구항 3에 있어서,
    상기 제어 회로는, 검출된 상기 오류에 기초하여 비트 오류율(bit error rate)을 계산하고, 계산된 상기 비트 오류율에 기초하여 상기 트레이닝 트리거 이벤트를 발생하도록 더 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  5. 청구항 1에 있어서,
    상기 데이터 라인 구동 회로의 상태를 감지하는 센서 회로를 더 포함하고,
    상기 제어 회로는, 상기 센서 회로의 출력 신호에 기초하여 상기 트레이닝 트리거 이벤트를 발생하도록 더 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  6. 청구항 5에 있어서,
    상기 데이터 라인 구동 회로의 상태는, ESD(electrostatic discharge)의 발생 상태, 상기 데이터 라인 구동 회로의 전압 및 온도 중 적어도 하나를 포함하는 것을 특징으로 하는 데이터 라인 구동 회로.
  7. 청구항 1에 있어서,
    상기 프레임 데이터 구간은 복수의 라인 데이터 구간들을 포함하고,
    상기 제어 회로는,
    상기 복수의 라인 데이터 구간들 중 첫 번째 라인 데이터 구간에서 상기 라인 데이터로부터 프레임 시작 정보를 추출하고, 상기 프레임 시작 정보에 기초하여 상기 수직 블랭크 구간을 검출하거나,
    상기 복수의 라인 데이터 구간들 중 마지막 라인 데이터 구간에서 상기 라인 데이터로부터 프레임 종료 정보를 추출하고, 상기 프레임 종료 정보에 기초하여 상기 수직 블랭크 구간을 검출하도록 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  8. 청구항 1에 있어서,
    상기 제어 회로는, 상기 트레이닝 트리거 이벤트가 상기 크리티컬 이벤트인 경우 상기 트레이닝 트리거 이벤트 발생시 상기 제1 채널의 트레이닝 요청을 전송하도록 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  9. 청구항 1에 있어서,
    상기 제어 회로는, 양방향 채널인 상기 제2 채널을 통해 프레임 신호를 수신하고, 상기 프레임 신호에 기초하여 상기 수직 블랭크 구간을 검출하도록 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
  10. 청구항 1에 있어서,
    상기 제어 회로는, 상기 컨트롤러로부터 상기 제1 채널 및 제2 채널과 상이한 제3 채널을 통해 프레임 신호를 수신하고, 상기 프레임 신호에 기초하여 상기 수직 블랭크 구간을 검출하도록 구성된 것을 특징으로 하는 데이터 라인 구동 회로.
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