JP6883377B2 - 表示ドライバ、表示装置及び表示ドライバの動作方法 - Google Patents

表示ドライバ、表示装置及び表示ドライバの動作方法 Download PDF

Info

Publication number
JP6883377B2
JP6883377B2 JP2015073751A JP2015073751A JP6883377B2 JP 6883377 B2 JP6883377 B2 JP 6883377B2 JP 2015073751 A JP2015073751 A JP 2015073751A JP 2015073751 A JP2015073751 A JP 2015073751A JP 6883377 B2 JP6883377 B2 JP 6883377B2
Authority
JP
Japan
Prior art keywords
data
lane
clock signal
signal
display driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015073751A
Other languages
English (en)
Other versions
JP2016194562A5 (ja
JP2016194562A (ja
Inventor
圭司 野瀬
圭司 野瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synaptics Japan GK
Original Assignee
Synaptics Japan GK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synaptics Japan GK filed Critical Synaptics Japan GK
Priority to JP2015073751A priority Critical patent/JP6883377B2/ja
Priority to US15/078,217 priority patent/US9940869B2/en
Priority to CN201610192670.7A priority patent/CN106033663B/zh
Publication of JP2016194562A publication Critical patent/JP2016194562A/ja
Publication of JP2016194562A5 publication Critical patent/JP2016194562A5/ja
Application granted granted Critical
Publication of JP6883377B2 publication Critical patent/JP6883377B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/033—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor
    • G06F3/038—Control and interface arrangements therefor, e.g. drivers or device-embedded control circuitry
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets

Description

本発明は、表示ドライバ、表示装置及び表示装置システムに関する。
ＭＩＰＩ（mobile industry processor interface）アライアンスが規定するＭＩＰＩ−ＤＳＩ（display serial interface）は、携帯機器においてプロセッサと周辺装置（例えば、表示装置）との間の通信に用いられるシリアルインターフェースの規格であり、高速且つ低消費電力で通信を行うことができるという特徴を有している。
ＭＩＰＩ−ＤＳＩでは、１つのクロックレーンと、１つ以上４つ以下のデータレーンとを用いてデータ通信を行う。各レーンは、差動信号を伝送する２本の信号線（１対の信号線）を含んでいる。詳細には、クロックレーンは、差動クロック信号を伝送する２本の信号線（一対の信号線）を含んでおり、各データレーンは、差動データ信号を伝送する２本の信号線を含んでいる。ＭＩＰＩ−ＤＳＩには、２つの通信モード：ＬＰ（low power）モード及びＨＳ（high speed）モードが規定されている。ＬＰモードは、低速であるが低消費電力で通信を行うための通信モードであり、一方、ＨＳモードは、高速でデータを通信するための通信モードである。
ＭＩＰＩ−ＤＳＩは、液晶表示パネルその他の表示パネルを駆動する表示ドライバと、ホスト（例えば、ＣＰＵ（central processing unit））との間の通信にしばしば用いられる。表示ドライバとホストの間の通信においては、画像データを含む多くのデータを送信する必要があり、ＭＩＰＩ−ＤＳＩは、このような目的に好適である。ＭＩＰＩ−ＤＳＩが表示ドライバとホストの間の通信に用いられる場合、一般的には、画像データはＨＳモードを用いて伝送される。これは、長さが限定されている各水平同期期間に相当な量の画像データを送る必要があるためである。その一方で、ＨＳモードを使用すると、表示ドライバの消費電力は増大してしまう。
なお、液晶表示装置におけるＭＩＰＩ−ＤＳＩに準拠した通信については、例えば、特開２０１２−１５０１５２号公報（特許文献１）に開示されている。
近年の表示ドライバは、多機能化により、消費電力は増大する傾向にあるが、その一方で、ユーザは、表示ドライバの消費電力の低減を求めている。このような要求を満たすことは、特に、携帯機器に搭載される表示ドライバにおいて重要である。したがって、表示ドライバの消費電力を低減することには技術的なニーズが存在する。
特開２０１２−１５０１５２号公報
したがって、本発明の目的は、表示ドライバの消費電力を低減するための技術を提供することにある。本発明の他の目的、新規な特徴は、本明細書の記載から当業者には理解されよう。
本発明の一の観点では、表示装置が、表示パネルと、表示パネルを駆動する表示ドライバとを具備する。表示ドライバは、クロックレーンと少なくとも一のデータレーンとによってホストに接続される。表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
本発明の他の観点では、クロックレーンと少なくとも一のデータレーンとによりホストと接続され、表示パネルを駆動する表示ドライバが提供される。該表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
本発明の更に他の観点では、表示装置システムが、ホストと、表示装置とを具備する。表示装置は、表示パネルと、表示パネルを駆動する表示ドライバとを備えている。ホストと表示ドライバとは、クロックレーンと少なくとも一のデータレーンとで接続されている。表示ドライバは、クロックレーンを介してホストから外部クロック信号を受け取り、データレーンを介してホストからデータ信号を受け取り、データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、外部クロック信号に同期する内部クロック信号を出力するように構成された制御回路と、制御回路から供給された内部クロック信号に同期しながら受信データに含まれる画像データに応じて表示パネルを駆動するように構成された駆動部とを備えている。クロックレーンとデータレーンとが第１モードに設定された場合、インターフェース回路は、データレーンにより伝送されるデータ信号に対してクロック再生を行い、クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。一方、クロックレーンとデータレーンとが第２モードに設定された場合、インターフェース回路は、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることで受信データを生成する。制御回路は、クロックレーンとデータレーンとが第２モードに設定されているとき、受信データに含まれる受信パケットの種別に応じて内部クロック信号を駆動部に供給するように構成されている。
本発明によれば、表示ドライバの消費電力を低減することができる。
本発明の一実施形態の表示装置の構成を示すブロック図である。 一般的な液晶表示装置の各水平同期期間における動作を示すタイミングチャートである。 本発明の一実施形態における表示ドライバの動作の例を示すタイミングチャートである。
図１は、本発明の一実施形態の表示装置の構成を示すブロック図である。本実施形態の表示装置は、液晶表示装置１として構成されており、この液晶表示装置１とホスト４とで例えば携帯機器に組み込まれる表示装置システムが構成される。
液晶表示装置１は、液晶表示パネル２と表示ドライバ３とを備えている。液晶表示パネル２は、行列に配置された画素と、複数のゲート線と、複数のソース線とを備えている（ただし、画素、ゲート線、ソース線は、いずれも、図１には図示されていない）。各画素は、対応するゲート線及びソース線に接続されている。
表示ドライバ３は、ホスト４と通信可能に接続されており、ホスト４から受け取ったデータに応答して液晶表示パネル２を駆動する。本実施形態では、表示ドライバ３とホスト４の間の通信に、ＭＩＰＩ−ＤＳＩが用いられる。詳細には、表示ドライバ３とホスト４とが、クロックレーンと４つのデータレーンとで接続されている。クロックレーンは、差動クロック信号（外部クロック信号）をホスト４から表示ドライバ３に供給するために用いられ、各データレーンは、差動データ信号をホスト４から表示ドライバ３に供給するために用いられる。各レーンは、差動信号を伝送する一対の信号線を含んでいる。図１においては、記号ＤＳＩ＿ＣＬＫＰ、ＤＳＩ＿ＣＬＫＮは、クロックレーンを構成する一対の信号線を示している。また、記号ＤＳＩ＿ＤＡＴＡ０Ｐ、ＤＳＩ＿ＤＡＴＡ０Ｎは、データレーン“０”を構成する一対の信号線を示しており、記号ＤＳＩ＿ＤＡＴＡ１Ｐ、ＤＳＩ＿ＤＡＴＡ１Ｎは、データレーン“１”を構成する一対の信号線を示している。同様に、記号ＤＳＩ＿ＤＡＴＡ２Ｐ、ＤＳＩ＿ＤＡＴＡ２Ｎは、データレーン“２”を構成する一対の信号線を示しており、記号ＤＳＩ＿ＤＡＴＡ３Ｐ、ＤＳＩ＿ＤＡＴＡ３Ｎは、データレーン“３”を構成する一対の信号線を示している。なお、図１には、４つのデータレーンが設けられている構成が図示されているが、ＭＩＰＩ−ＤＳＩ規格では、データレーンの数は１以上４以下であると規定されており、データレーンの数は、４に限定されない。
表示ドライバ３は、インターフェース回路１１と、制御回路１２と、駆動部１３と、電源回路１４とを備えている。
インターフェース回路１１は、ホスト４から差動クロック信号及び差動データ信号を受信するレシーバとして動作する。インターフェース回路１１は、ＭＩＰＩ−ＤＳＩに対応した動作を行うように構成されている。上述のように、ＭＩＰＩ−ＤＳＩの規格には、ＬＰ（low power）モード及びＨＳ（high speed）モードが規定されている。ＬＰモードとＨＳモードとの間の切り換えは、クロックレーンとデータレーンとで個別に行われ得る。ただし、クロックレーンがＬＰモードに設定され、データレーンがＨＳモードに設定される状態は許容されない。ＬＰモードからＨＳモードの遷移及びＨＳモードからＬＰモードへの遷移は、ホスト４が、クロックレーン又はデータレーンの２本の信号線の電位を、特定のシーケンスで変化させることによって行われる。インターフェース回路１１は、クロックレーン及びデータレーンのそれぞれの２本の信号線の電位からクロックレーン及びデータレーンのそれぞれの通信モードの遷移を認識する。
インターフェース回路１１の動作は、クロックレーン及びデータレーンが設定される通信モードに応じて切り替えられる。データレーンがＬＰモードに設定されると、クロックレーンがＨＳモード、ＬＰモードのいずれに設定されていても、インターフェース回路１１は、各データレーンにより伝送される差動データ信号に対してクロック再生を行い、このクロック再生で得られた再生クロック信号に同期して各差動データ信号をサンプリングすることにより差動データ信号で伝送される受信データを受信する。
一方、クロックレーンとデータレーンとがいずれもＨＳモードに設定されると、インターフェース回路１１は、クロックレーンで伝送される差動クロック信号に同期して差動データ信号をサンプリングすることにより差動データ信号で伝送される受信データを受信する。インターフェース回路１１は、受信した受信データを逐次に出力する。図１では、インターフェース回路１１から出力される受信データが、記号“ＤＳＩ＿ＤＡＴＡ”によって示されている。
加えて、インターフェース回路１１は、クロックレーンがＨＳモードに設定されている場合には、差動クロック信号をシングルエンド信号に変換することによってクロック信号ＤＳＩ＿ＣＬＫを生成し、生成したクロック信号ＤＳＩ＿ＣＬＫを出力する。クロック信号ＤＳＩ＿ＣＬＫは、クロックレーンで伝送される差動クロック信号に同期しており、同一の周波数を有している。ＨＳモードにおいてクロックレーンによって伝送される差動クロック信号の周波数は、ＬＰモードにおいて各データレーンにより伝送される差動データ信号のクロック再生によって得られる再生クロック信号の周波数よりも高く、よって、クロック信号ＤＳＩ＿ＣＬＫの周波数も該再生クロック信号の周波数より高い。
また、インターフェース回路１１は、表示ドライバ３からホスト４に差動データ信号を送信するトランスミッタとしても動作する。表示ドライバ３からホスト４への差動データ信号の送信には、信号線ＤＳＩ＿ＤＡＴＡ０Ｐ、ＤＳＩ＿ＤＡＴＡ０Ｎで構成されるデータレーン“０”が用いられる。表示ドライバ３からホスト４に差動データ信号を送信する場合、データレーン“０”がＬＰモードに設定され、データレーン“０”を介して表示ドライバ３からホスト４に差動データ信号が送信される。
制御回路１２は、インターフェース回路１１から受け取ったクロック信号ＤＳＩ＿ＣＬＫと受信データＤＳＩ＿ＤＡＴＡとを処理する回路である。制御回路１２は、概略的には、下記のように動作する。
第１に、制御回路１２は、クロック信号ＤＳＩ＿ＣＬＫから内部クロック信号ＩＮＴ＿ＣＬＫを生成する。内部クロック信号ＩＮＴ＿ＣＬＫは、クロック信号ＤＳＩ＿ＣＬＫに同期した信号であり、後述されるように、液晶表示パネル２を駆動する回路群に供給される。
第２に、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットを解析し、受信パケットの内容に応じた様々な動作を行う。例えば、受信パケットがコマンドパケットである場合、制御回路１２は、コマンドパケットの内容に応じて、レジスタ回路２１への制御データのアクセスを行う。図１では、レジスタ回路２１に書き込まれる制御データが記号“ｗｒｉｔｅ＿ＤＡＴＡ”として示されており、レジスタ回路２１から読み出される制御データが記号“ｒｅａｄ＿ＤＡＴＡ”として示されている。また、受信パケットが画像データを格納している場合、制御回路１２は、該受信パケットに格納されている画像データを画像ＩＰコア１５に転送する。図１では、画像ＩＰコア１５に転送される画像データが記号“ＰＩＸＥＬ＿ＤＡＴＡ”で示されている。後述されるように、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別に応じて、内部クロック信号ＩＮＴ＿ＣＬＫの出力の開始、出力の停止を制御する機能を有している。
一実施形態では、制御回路１２は、内部クロック生成回路３０と、パケット解析回路３１と、画素カウンタ３２と、ＯＲ回路３３と、セレクタ３４とを備えている。図１では、制御回路１２の構成が簡略化して部分的に図示されているが、実際には、制御回路１２が、他の回路を含み得ることに留意されたい。
内部クロック生成回路３０は、クロック信号ＤＳＩ＿ＣＬＫから内部クロック信号ＩＮＴ＿ＣＬＫを生成する。一実施形態では、内部クロック生成回路３０は、クロック信号ＤＳＩ＿ＣＬＫを分周することによって内部クロック信号ＩＮＴ＿ＣＬＫを生成する。
パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットを解析し、その解析結果に応じた様々な動作を行う。本実施形態では、パケット解析回路３１は、下記のように動作する。
第１に、パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいて特定の種別の受信パケットを検知するとパケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。本実施形態では、パケット解析回路３１は、水平同期パケット（Hsync packet）又はコマンドパケット（command packet）を検知すると、所定の期間、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。水平同期パケット（Hsync packet）とは、水平同期期間の開始を示すパケットであり、コマンドパケットとは、表示ドライバ３の動作を制御するコマンドを格納しているパケットである。水平同期パケット、コマンドパケットは、いずれも、ＭＩＰＩ−ＤＳＩの規格に規定されたパケットである。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがアサートされる期間の長さは、パケット解析回路３１によって検知されたパケットの種別に依存して決められていてもよいし、また、コマンドパケットに含まれるコマンドの種別に依存して決められていてもよい。
第２に、パケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知すると、所定の期間、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴをアサートする。packed pixel streamとは、画像データのホスト４から表示ドライバ３への伝送の開始を示すパケット（画像データのホスト４から表示ドライバ３への伝送の開始を表示ドライバ３に通知するパケット）であり、ＭＩＰＩ−ＤＳＩの規格に規定されている。
画素カウンタ３２は、各水平同期期間において現時刻が有効表示期間にあるか否かを示す表示期間信号ＳＤＳＰ＿ＰＲＤを生成する。詳細には、画素カウンタ３２は、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＲＲＴのアサートに応答して、表示期間信号ＳＤＳＰ＿ＰＲＤをアサートすると共に、カウント動作を開始する。カウント動作により、画素カウンタ３２が保持するカウント値がカウントアップされる。画素カウンタ３２は、カウント値が所定値に到達すると、表示期間信号ＳＤＳＰ＿ＰＲＤをネゲートする。
ＯＲ回路３３は、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴと画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴの論理和を演算し、該論理和に対応する信号レベルを有する出力信号を出力する。ＯＲ回路３３の出力信号は、内部クロック信号ＩＮＴ＿ＣＬＫの制御回路１２からの出力を許可し、又は、禁止する内部クロックイネーブル信号ＳＣＬＫ＿ＥＮとして用いられる。即ち、ＯＲ回路３３は、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴと表示期間信号ＳＤＳＰ＿ＰＲＤとに応じて内部クロックイネーブル信号ＳＣＬＫ＿ＥＮを生成するクロック制御回路として機能することになる。
セレクタ３４は、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮに応答して内部クロック信号ＩＮＴ＿ＣＬＫを出力するクロックゲーティング回路として動作する。詳細には、セレクタ３４は、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされている場合、内部クロック信号ＩＮＴ＿ＣＬＫを出力し、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされている場合、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。内部クロック信号ＩＮＴ＿ＣＬＫの出力が停止される場合、セレクタ３４の出力は、論理“０”に対応する電位（例えば、Ｌｏｗ電位又は接地電位）に設定される。
駆動部１３は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作し、制御回路１２から受け取った画像データＰＩＸＥＬ＿ＤＡＴＡに応答して液晶表示パネル２を駆動する。本実施形態では、駆動部１３は、画像ＩＰコア（intellectual property core）１５と、メモリ１６と、データラッチ１７と、階調電圧選択回路１８と、ソースドライバ回路１９と、ゲート制御ドライバ２０と、レジスタ回路２１と、タイミングジェネレータ２２とを備えている。
画像ＩＰコア１５は、制御回路１２から受け取った画像データＰＩＸＥＬ＿ＤＡＴＡに対して所定の画像処理を行い、該画像処理によって得られた画像データをメモリ１６に格納する。
メモリ１６は、画像ＩＰコア１５から受け取った画像データを一時的に保存する。一実施形態では、メモリ１６は、１フレーム画像の画像データを保存するように構成される。データラッチ１７は、メモリ１６から読み出された画像データをラッチし、階調電圧選択回路１８に転送する。一実施形態では、データラッチ１７は、液晶表示パネル２の１ラインの画素（一のゲート線に接続された画素）に対応する画像データを同時にラッチするように構成される。階調電圧選択回路１８は、データラッチ１７から受け取った画像データに対応する階調電圧を選択し、選択した階調電圧をソースドライバ回路１９に供給する。ソースドライバ回路１９には、液晶表示パネル２の各ソース線に対応する階調電圧が階調電圧選択回路１８から供給される。ソースドライバ回路１９は、液晶表示パネル２の各ソース線を、階調電圧選択回路１８から受け取った階調電圧に対応する電圧に駆動する。
ゲート制御ドライバ２０は、液晶表示パネル２のゲート線を駆動する。なお、液晶表示パネル２にゲート線を駆動するゲートドライバ回路が内蔵される場合（このようなゲートドライバ回路は、ＧＩＰ（gate-in-panel）回路と呼ばれることがある）、ゲート制御ドライバ２０は、該ゲートドライバ回路を制御する制御信号を液晶表示パネル２に供給してもよい。
レジスタ回路２１とタイミングジェネレータ２２は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作して画像ＩＰコア１５、メモリ１６、データラッチ１７、階調電圧選択回路１８、ソースドライバ回路１９及びゲート制御ドライバ２０を制御する制御部を構成している。詳細には、レジスタ回路２１は、コマンドレジスタ２１ａとパラメータレジスタ２１ｂとを備えている。コマンドレジスタ２１ａは、表示ドライバ３の動作を制御するコマンドを保持し、パラメータレジスタ２１ｂは、表示ドライバ３の動作を制御する各種のパラメータを保持する。タイミングジェネレータ２２は、コマンドレジスタ２１ａに保持されているコマンドとパラメータレジスタ２１ｂに保持されている各種のパラメータとに応じて表示ドライバ３の各回路（例えば、画像ＩＰコア１５、メモリ１６、データラッチ１７、階調電圧選択回路１８、ソースドライバ回路１９及びゲート制御ドライバ２０）の動作タイミングを制御する。
電源回路１４は、外部から供給される電源電圧から表示ドライバ３の各回路の動作に用いられる各種の電源電圧を生成し、生成した電源電圧を各回路に供給する。
以下では、上記のように構成された本実施形態の表示ドライバ３の動作の概要について説明する。
本実施形態では、表示ドライバ３が、各水平同期期間において内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が不必要な期間に内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止するように構成される。内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止することで、駆動部１３の動作が停止し、更に、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給するクロックツリー（信号線やバッファ）の電位の変動が起こらなくなるので、表示ドライバ３の消費電力を低減することができる。
より具体的には、図２を参照して、各水平同期期間は、一般に、水平バックポーチ期間（ＢＰ）と、有効表示期間と、水平フロントポーチ期間（ＦＰ）の３つの期間を含んでいる。有効表示期間においては、画像データの駆動部１３への供給が行われるため、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される。この場合、駆動部１３は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作する。例えば、駆動部１３の画像ＩＰコア１５は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して制御回路１２から画像データを受け取り、また、メモリ１６は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して動作して画像ＩＰコア１５から出力される画像データを格納する。
一方、水平バックポーチ期間、水平フロントポーチ期間においては、駆動部１３は画像データを処理する必要が無いので、基本的には、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給は不要である。水平バックポーチ期間、水平フロントポーチ期間は、一般的には、一水平同期期間の２０％程度を占めるため、水平バックポーチ期間、水平フロントポーチ期間において内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止することで、相当な消費電力の低減が期待できる。
ただし、水平バックポーチ期間、水平フロントポーチ期間においても、制御回路１２が受け取った受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別によっては、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が必要になる場合がある。例えば、制御回路１２が受信データＤＳＩ＿ＤＡＴＡとしてコマンドパケットを受け取った場合、該コマンドパケットに指定されたコマンドを駆動部１３のレジスタ回路２１のコマンドレジスタ２１ａに格納すると共に、駆動部１３は、該コマンドによって指定された動作を行う必要がある。このような場合、水平バックポーチ期間、水平フロントポーチ期間においても、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される。
このような技術的検討に基づき、本実施形態の表示ドライバ３は、各水平同期期間の各時刻における内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給する必要性の有無を、受信データＤＳＩ＿ＤＡＴＡに含まれる受信パケットの種別によって判断するように構成されている。本実施形態では、表示ドライバ３の制御回路１２は、逐次に受信する受信データＤＳＩ＿ＤＡＴＡに（１）水平同期パケット（Hsync packet）、（２）コマンドパケット（command packet）、（３）packed pixel streamを検知すると、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給するように構成される。上述のように、水平同期パケットは、水平同期期間の開始を示すパケットであり、コマンドパケットとは、表示ドライバ３の動作を制御するコマンドを格納しているパケットである。また、Packed Pixel Streamとは、以後、画像データがホスト４から表示ドライバ３に伝送されることを表示ドライバ３に通知するパケットである。
より具体的には、制御回路１２は、下記のように動作する。
制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知した場合、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。内部クロック信号ＩＮＴ＿ＣＬＫが供給される期間の長さは、パケットの種別（水平同期パケット又はコマンドパケット）に依存して決められていてもよいし、また、コマンドパケットに含まれるコマンドの種別に依存して決められていてもよい。
詳細には、制御回路１２のパケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知すると、所定の期間、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴをアサートする。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがアサートされると、ＯＲ回路３３から出力される内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を開始する。その後、パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがネゲートされると、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。制御回路１２の各回路のこのような動作により、受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット又はコマンドパケットを検知した場合、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する動作が実現される。
また、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知した場合、有効表示期間に相当する長さの期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。
詳細には、制御回路１２のパケット解析回路３１は、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知すると、所定の期間、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴをアサートする。画素カウンタ３２は、画素データストリーム開始信号ＳＳＴＲ＿ＳＴＡＲＴのアサートに応答して表示期間信号ＳＤＳＰ＿ＰＲＤをアサートすると共に、カウント動作を開始する。表示期間信号ＳＤＳＰ＿ＰＲＤがアサートされると、ＯＲ回路３３から出力される内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがアサートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を開始する。このとき、カウント動作により、画素カウンタ３２が保持するカウント値がカウントアップされる。なお、画素カウンタ３２は、各水平同期期間の開始時にリセットされる。その後、カウント値が所定値に到達すると、画素カウンタ３２は、表示期間信号ＳＤＳＰ＿ＰＲＤをネゲートする。該所定値は、表示期間信号ＳＤＳＰ＿ＰＲＤがアサートされる期間（即ち、内部クロック信号ＩＮＴ＿ＣＬＫが駆動部１３に供給される期間）の長さが、有効表示期間に相当する長さ（例えば、有効表示期間と同一の長さ）になるように決められている。パケット検出信号ＳＰＫＴ＿ＤＥＴＥＣＴがネゲートされると、内部クロックイネーブル信号ＳＣＬＫ＿ＥＮがネゲートされ、セレクタ３４は、内部クロック信号ＩＮＴ＿ＣＬＫの出力を停止する。制御回路１２の各回路のこのような動作により、受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel streamを検知した場合、有効表示期間に相当する期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する動作が実現される。
なお、どの種別のパケットが受信データＤＳＩ＿ＤＡＴＡにおいて検知されたときに内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給が行われるかは、表示ドライバ３の設計に応じて決定されていてもよい。
図３は、本実施形態の表示ドライバ３の動作の例を示すタイミングチャートである。図３には、第ｋ水平同期期間及び第ｋ＋１水平同期期間の一部における表示ドライバ３の動作が図示されている。各水平同期期間においては、ホスト４から表示ドライバ３への通信は、ＨＳモードで行われる。即ち、各水平同期期間の全体において、クロックレーン及びデータレーンは、ＨＳモードに設定される。したがって、クロックレーンを介して差動クロック信号がホスト４から表示ドライバ３に供給され続け、また、クロック信号ＤＳＩ＿ＣＬＫがインターフェース回路１１から制御回路１２に供給され続ける。このような動作が行われるのは、各水平同期期間の長さはそれほど長くないため、各水平同期期間においては、ＨＳモードとＬＰモードとの切り替えを行うのに十分な時間がないことによる。
ホスト４から表示ドライバ３への通信を、ＨＳモードで行うことは、消費電力の増大の原因になり得る。しかしながら、以下に述べられるように、本実施形態の表示ドライバ３では、下記のような動作が行われることにより、表示ドライバ３の消費電力が低減されている。
各水平同期期間の開始時に、ホスト４は、水平同期パケット（Hsync Packet）をデータレーンで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいて水平同期パケット５１を検知すると、水平同期信号Ｈｓｙｎｃをアサートすると共に、内部クロック信号ＩＮＴ＿ＣＬＫを所定の期間だけ駆動部１３に供給する。これにより、駆動部１３は、水平同期期間が開始された直後に行うべき動作を内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行することができる。なお、図３では、水平同期信号Ｈｓｙｎｃがローアクティブの信号であるとして図示されている。
続く水平バックポーチ期間においてホスト４がブランキングパケット（blanking packet）やヌルパケット（Null packet）を表示ドライバ３に送信しても、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を開始しない。これは、ブランキングパケット及びヌルパケットは駆動部１３の動作に関係が無いためである。ここで、ブランキングパケット、ヌルパケットは、ＭＩＰＩ−ＤＳＩの規格に規定されたパケットであり、所定の間隔で受信側に送信することがＭＩＰＩ−ＤＳＩの規格に決められている。図３では、ブランキングパケット及びヌルパケットが、符号５２によって参照されており、３つのブランキングパケット又はヌルパケット５２が、第ｋ水平同期期間の水平バックポーチ期間に表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。
その後、画像データの表示ドライバ３への送信を開始するとき、ホスト４は、packed pixel streamをデータレーンで伝送される差動データ信号によって表示ドライバ３に送る。表示ドライバ３の制御回路１２は、該差動データ信号から得られた受信データＤＳＩ＿ＤＡＴＡにおいてpacked pixel stream５３を検知すると、内部クロック信号ＩＮＴ＿ＣＬＫを有効表示期間に相当する期間、駆動部１３に供給する。制御回路１２は、packed pixel stream５３に続いてホスト４から送られる画像データを駆動部１３に転送する。駆動部１３では、画像ＩＰコア１５によって転送された画像データに対して画像処理が行われ、画像処理がなされた画像データがメモリ１６に格納される。その一方で、メモリ１６から読み出された画像データに応答して液晶表示パネル２のソース線が駆動される。このような駆動部１３の動作は、内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行される。
有効表示期間が終了すると、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を停止する。
その後の水平フロントポーチ期間においてホスト４が、ブランキングパケット（blanking packet）やヌルパケット（Null packet）を表示ドライバ３に送信しても、制御回路１２は、内部クロック信号ＩＮＴ＿ＣＬＫの駆動部１３への供給を開始しない。図３では、３つのブランキングパケット又はヌルパケット５２が、第ｋ水平同期期間の水平フロントポーチ期間に表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。
水平バックポーチ期間又は水平フロントポーチ期間において、ホスト４が表示ドライバ３にコマンドパケット５４を送信した場合、制御回路１２は、受信データＤＳＩ＿ＤＡＴＡにおいてコマンドパケットを検知すると、所定の期間、内部クロック信号ＩＮＴ＿ＣＬＫを駆動部１３に供給し、その後、内部クロック信号ＩＮＴ＿ＣＬＫの供給を停止する。図３には、第ｋ＋１水平同期期間の水平フロントポーチ期間においてコマンドパケット５４が表示ドライバ３に送信される場合の表示ドライバ３の動作が図示されている。これにより、駆動部１３は、コマンドパケット５４に格納されたコマンドに指定された動作を内部クロック信号ＩＮＴ＿ＣＬＫに同期して実行することができる。
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、以上には、本発明が液晶表示パネルを備える液晶表示装置において実施される実施形態が記載されているが、本発明は、他の表示パネル（例えば、ＯＬＥＤ(organic light emitting diode)表示パネル）を備える表示装置にも適用され得る。
また、以上には、表示ドライバ３とホスト４との間の通信にＭＩＰＩ−ＤＳＩが用いられる実施形態が記述されているが、本発明は、表示ドライバとホストとの間の通信にＭＩＰＩ−ＤＳＩに類似した通信プロトコルを用いるような表示装置システムに適用可能である。例えば、本発明は、表示ドライバとホストとが、
（１）クロックレーンとデータレーンとが第１モードに設定された場合、データレーンにより伝送されるデータ信号に対してクロック再生を行い、該クロック再生で得られた再生クロック信号に同期してデータ信号をサンプリングすることによって表示ドライバがデータ信号で伝送される受信データを受信し、
（２）クロックレーンとデータレーンとが第２モードに設定された場合、クロックレーンにより伝送される外部クロック信号に同期してデータ信号をサンプリングすることによって表示ドライバがデータ信号で伝送される受信データを受信する
ような通信プロトコルを用いる表示装置システム一般に適用可能である。
１ ：液晶表示装置
２ ：液晶表示パネル
３ ：表示ドライバ
４ ：ホスト
１１ ：インターフェース回路
１２ ：制御回路
１３ ：駆動部
１４ ：電源回路
１５ ：画像ＩＰコア
１６ ：メモリ
１７ ：データラッチ
１８ ：階調電圧選択回路
１９ ：ソースドライバ回路
２０ ：ゲート制御ドライバ
２１ ：レジスタ回路
２１ａ ：コマンドレジスタ
２１ｂ ：パラメータレジスタ
２２ ：タイミングジェネレータ
３０ ：内部クロック生成回路
３１ ：パケット解析回路
３２ ：画素カウンタ
３３ ：ＯＲ回路
３４ ：セレクタ
５１ ：水平同期パケット
５２ ：ブランキングパケット及びヌルパケット
５３ ：packed pixel stream
５４ ：コマンドパケット

Claims (9)

  1. 表示ドライバであって、
    クロックレーンを介してホストから外部クロック信号を受け取り、少なくとも一のデータレーンを介して前記ホストからデータ信号を受け取り、前記データ信号によって伝送された受信データを出力するように構成されたインターフェース回路と、
    前記受信データに含まれている受信パケットを分析し、前記分析によって画像データの前記ホストから前記表示ドライバへの伝送の前に前記ホストから前記表示ドライバに伝送され、前記画像データの伝送の開始を通知する第１パケットを前記受信データにおいて検知したことに応じて、前記外部クロック信号に同期する内部クロック信号の出力を開始するように構成された制御回路と、
    前記制御回路から供給された前記内部クロック信号に同期しながら前記画像データに応じて表示パネルを駆動するように構成された駆動部
    とを備える
    表示ドライバ。
  2. 前記クロックレーンと前記データレーンとが第１モードに設定された場合、前記インターフェース回路は、前記データレーンにより伝送される前記データ信号に対してクロック再生を行い、前記クロック再生で得られた再生クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
    前記クロックレーンと前記データレーンとが第２モードに設定された場合、前記インターフェース回路は、前記クロックレーンにより伝送される前記外部クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成し、
    前記制御回路は、前記クロックレーンと前記データレーンとが第２モードに設定され、かつ、前記第１パケットを前記受信データにおいて検知した場合に、前記内部クロック信号の前記駆動部への出力を開始する
    請求項１に記載の表示ドライバ。
  3. 前記制御回路は、画素カウンタを備えており、
    前記制御回路は、前記受信データにおいて、前記第１パケットを検知した場合に前記内部クロック信号の出力を開始すると共に前記画素カウンタのカウント動作を開始するように構成され、且つ、前記画素カウンタのカウント値が所定値に到達したことに応答して前記内部クロック信号の出力を停止するように構成された
    請求項１又は２に記載の表示ドライバ。
  4. 前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて前記第１パケットを検知したとき、前記内部クロック信号の出力の開始後の所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
    請求項１又は２に記載の表示ドライバ。
  5. 前記制御回路は、前記インターフェース回路から受け取った前記受信データにおいて水平同期期間の開始を示す第２パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
    請求項１又は２に記載の表示ドライバ。
  6. 前記制御回路は、前記受信データにおいてコマンドを格納する第３パケットを検知したとき、所定の期間、前記内部クロック信号を前記駆動部に供給するように構成された
    請求項１又は２に記載の表示ドライバ。
  7. 請求項１乃至６のいずれかに記載の表示ドライバと、
    前記表示パネル
    とを備える
    表示装置。
  8. 表示ドライバが、クロックレーンを介してホストから外部クロック信号を受け取ることと、
    前記表示ドライバが、少なくとも一のデータレーンを介して前記ホストからデータ信号を受け取ることと、
    前記データ信号によって伝送された受信データに含まれている受信パケットを分析し、前記分析によって画像データの前記ホストから前記表示ドライバへの伝送の前に前記ホストから前記表示ドライバに伝送され、前記画像データの伝送の開始を通知する第１パケットを前記受信データにおいて検知したことに応じて、前記外部クロック信号に同期する内部クロック信号の、前記表示ドライバの駆動部への出力を開始することと、
    前記駆動部により、前記内部クロック信号に同期しながら前記画像データに応じて表示パネルを駆動すること
    とを含む
    表示ドライバの動作方法。
  9. 前記データ信号によって伝送された前記受信データを出力することは、
    前記クロックレーンと前記データレーンとが第１モードに設定された場合、前記データレーンにより伝送される前記データ信号に対してクロック再生を行い、前記クロック再生で得られた再生クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成することと、
    前記クロックレーンと前記データレーンとが第２モードに設定された場合、前記クロックレーンにより伝送される前記外部クロック信号に同期して前記データ信号をサンプリングすることで前記受信データを生成すること
    とを含み、
    前記内部クロック信号の前記駆動部への出力を開始することは、
    前記クロックレーンと前記データレーンとが第２モードに設定され、かつ、前記第１パケットを前記受信データにおいて検知した場合に、前記内部クロック信号の前記駆動部への出力を開始することを含む
    請求項８に記載の表示ドライバの動作方法。
JP2015073751A 2015-03-31 2015-03-31 表示ドライバ、表示装置及び表示ドライバの動作方法 Active JP6883377B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015073751A JP6883377B2 (ja) 2015-03-31 2015-03-31 表示ドライバ、表示装置及び表示ドライバの動作方法
US15/078,217 US9940869B2 (en) 2015-03-31 2016-03-23 Internal clock signal control for display device, display driver and display device system
CN201610192670.7A CN106033663B (zh) 2015-03-31 2016-03-30 用于显示装置、显示驱动器和显示装置系统的内部时钟信号控制

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015073751A JP6883377B2 (ja) 2015-03-31 2015-03-31 表示ドライバ、表示装置及び表示ドライバの動作方法

Publications (3)

Publication Number Publication Date
JP2016194562A JP2016194562A (ja) 2016-11-17
JP2016194562A5 JP2016194562A5 (ja) 2018-05-17
JP6883377B2 true JP6883377B2 (ja) 2021-06-09

Family

ID=57016725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015073751A Active JP6883377B2 (ja) 2015-03-31 2015-03-31 表示ドライバ、表示装置及び表示ドライバの動作方法

Country Status (3)

Country Link
US (1) US9940869B2 (ja)
JP (1) JP6883377B2 (ja)
CN (1) CN106033663B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6530066B2 (ja) * 2015-06-04 2019-06-12 シャープ株式会社 表示制御装置および表示制御方法
CN109218510B (zh) * 2017-07-04 2021-01-01 北京小米移动软件有限公司 息屏显示方法、装置及计算机可读存储介质
US10506139B2 (en) * 2017-08-03 2019-12-10 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
CN107403601B (zh) * 2017-09-09 2020-11-27 深圳吉迪思电子科技有限公司 一种显示驱动芯片和终端设备
CN107967144B (zh) * 2017-12-08 2021-10-22 京东方科技集团股份有限公司 一种数据烧录方法和装置
KR102637731B1 (ko) * 2017-12-26 2024-02-19 삼성전자주식회사 데이터 라인 구동 회로, 이를 포함하는 디스플레이 구동 회로 및 디스플레이 구동 방법
CN108121434B (zh) * 2017-12-27 2021-09-14 Tcl移动通信科技（宁波）有限公司 一种显示接口的时钟控制方法、移动终端及存储介质
WO2020016673A1 (en) * 2018-07-18 2020-01-23 Lumus Ltd. Field mixing and color break-up mitigation methods, devices and systems
CN109697950B (zh) * 2019-02-21 2022-08-05 合肥奕斯伟集成电路有限公司 一种显示装置及其显示驱动芯片
TWI690918B (zh) * 2019-04-17 2020-04-11 友達光電股份有限公司 驅動電路及其驅動方法
EP4068074A4 (en) * 2019-11-29 2023-05-24 BOE Technology Group Co., Ltd. DISPLAY DEVICE AND ITS CONTROL METHOD
US11223575B2 (en) * 2019-12-23 2022-01-11 Advanced Micro Devices, Inc. Re-purposing byte enables as clock enables for power savings
CN114639340A (zh) * 2020-12-15 2022-06-17 京东方科技集团股份有限公司 显示设备及其驱动方法、显示系统
KR20230001050A (ko) 2021-06-25 2023-01-04 삼성디스플레이 주식회사 송수신 장치 및 그 구동 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3356580B2 (ja) * 1995-05-12 2002-12-16 シャープ株式会社 画像表示装置
JP2003167557A (ja) * 2001-11-30 2003-06-13 Fujitsu Ltd 半導体装置および液晶表示パネルドライバ装置
JP4516280B2 (ja) * 2003-03-10 2010-08-04 ルネサスエレクトロニクス株式会社 表示装置の駆動回路
US8031746B2 (en) * 2005-11-22 2011-10-04 St-Ericsson Sa Synchronized receiver
WO2008114205A2 (en) * 2007-03-20 2008-09-25 Nxp B.V. Fast powering-up of data communication system
US8175138B2 (en) * 2008-02-15 2012-05-08 Kylink Communications Corp. Power efficient FHSS base-band hardware architecture
KR101169210B1 (ko) * 2009-02-13 2012-07-27 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR101622207B1 (ko) * 2009-11-18 2016-05-18 삼성전자주식회사 디스플레이 구동장치, 디스플레이 구동시스템 및 디스플레이 구동방법
JP2012150152A (ja) 2011-01-17 2012-08-09 Renesas Electronics Corp データ処理装置及び半導体装置
US9123307B2 (en) * 2011-08-12 2015-09-01 Sharp Kabushiki Kaisha Display system, host device, and display device
DE102012107954A1 (de) * 2011-09-02 2013-03-07 Samsung Electronics Co. Ltd. Anzeigetreiber, Betriebsverfahren davon, Host zum Steuern des Anzeigetreibers und System mit dem Anzeigetreiber und dem Host
US9613585B2 (en) * 2012-02-02 2017-04-04 Sharp Kabushiki Kaisha Display device and method for driving the same
WO2013118644A1 (ja) * 2012-02-07 2013-08-15 シャープ株式会社 表示装置およびその駆動方法
KR101987160B1 (ko) * 2012-09-24 2019-09-30 삼성전자주식회사 디스플레이 드라이버 집적회로, 그것을 포함하는 디스플레이 시스템 및 그것의 디스플레이 데이터 처리 방법
JP2014067515A (ja) * 2012-09-25 2014-04-17 Stanley Electric Co Ltd 車両用灯具
JP5754782B2 (ja) * 2013-05-23 2015-07-29 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置、及び表示装置
KR102124127B1 (ko) * 2013-07-05 2020-06-29 삼성디스플레이 주식회사 표시장치 및 소비전력 저감 방법
JP6239288B2 (ja) * 2013-07-11 2017-11-29 シナプティクス・ジャパン合同会社 液晶表示ドライバｉｃ
US9020021B2 (en) * 2013-07-29 2015-04-28 International Business Machines Corporation Precoding loss reduction
JP2015094806A (ja) * 2013-11-11 2015-05-18 シナプティクス・ディスプレイ・デバイス株式会社 表示ドライバ、表示システム、及びマイクロコンピュータ
KR102035986B1 (ko) * 2013-11-13 2019-10-24 삼성전자 주식회사 타이밍 컨트롤러와 상기 타이밍 컨트롤러를 포함하는 디스플레이 시스템
US9312865B2 (en) * 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
JP6585893B2 (ja) * 2014-10-27 2019-10-02 シナプティクス・ジャパン合同会社 表示駆動回路

Also Published As

Publication number Publication date
US9940869B2 (en) 2018-04-10
US20160293096A1 (en) 2016-10-06
CN106033663B (zh) 2021-02-12
CN106033663A (zh) 2016-10-19
JP2016194562A (ja) 2016-11-17

Similar Documents

Publication Publication Date Title
JP6883377B2 (ja) 表示ドライバ、表示装置及び表示ドライバの動作方法
US9444612B2 (en) Multi-wire single-ended push-pull link with data symbol transition based clocking
US20150220472A1 (en) Increasing throughput on multi-wire and multi-lane interfaces
KR101861723B1 (ko) 티어링과 플리커를 방지하기 위한 동기 신호를 조절하는 장치들과 그 방법
TWI419486B (zh) 差動對作為單端資料路徑以傳輸低速資料之運用
KR102299577B1 (ko) 호스트와 이를 포함하는 멀티 디스플레이 시스템
TWI576800B (zh) 顯示驅動器及其操作方法以及攜帶型通信裝置
JP4186940B2 (ja) データ転送制御装置及び電子機器
JP2006268260A (ja) データ転送制御装置及び電子機器
US10747360B2 (en) Display device and driver thereof
US20130293779A1 (en) Method and apparatus for quickly responding to signal
EP4016520A1 (en) Advanced link power management for displayport
JP2006270329A (ja) データ転送制御装置及び電子機器
US11132962B2 (en) Data transmission method, timing controller, source driver, and data transmission system
US10070018B2 (en) Device for vertical and horizontal synchronization in display system
WO2022161244A1 (zh) 多主机仲裁方法、装置和可读存储介质
JP4924560B2 (ja) データ転送制御装置及び電子機器
CN114647391A (zh) 使用带内低频周期信令的显示链路功率管理
WO2019165804A1 (zh) 驱动控制方法、组件及显示装置
KR20190055876A (ko) 신호 송수신 장치, 상태 정보 신호를 수신하는 소스 드라이버 및 그것을 포함하는 표시 장치
US20190043451A1 (en) Technologies for power efficient display synchronization
TW201503668A (zh) 影像顯示系統與其方法
JP5677206B2 (ja) データ受信装置、半導体集積回路、およびデータ受信装置の制御方法
TWI478131B (zh) 源極驅動器與顯示裝置
JP4661810B2 (ja) データ転送制御装置及び電子機器

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160414

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160825

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180327

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180327

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191028

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200407

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200407

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200416

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200422

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200619

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200624

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20201021

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20201223

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210216

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210310

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210414

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210414

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210510

R150 Certificate of patent or registration of utility model

Ref document number: 6883377

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150