KR20230001050A - 송수신 장치 및 그 구동 방법 - Google Patents

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민경율
배종만
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Abstract

본 발명의 실시예들에 따른 송수신 장치는, 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고, 제1 프레임 구간은 송신기로부터 수신기로 제1 페이로드를 전송하는 액티브 구간 및 송신기 및 수신기 간의 데이터 전송 속도가 가변되는 주파수 도약 구간을 포함하는 수직 블랭크 구간을 포함한다.
송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 제1 라인 및 제2 라인으로 송신하고, 제2 모드에서 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 제1 라인 및 제2 라인으로 송신하고, 송신기는, 수직 블랭크 구간 중, 주파수 도약 구간 이외의 구간에는 제2 모드에서 제1 수평동기신호를 생성하여 제1 수평동기신호를 수평 동기 데이터로 인코딩하고, 주파수 도약 구간에는, 제1 모드에서 제2 수평동기신호를 생성하며, 송신기는, 수직 블랭크 구간 중, 주파수 도약 구간 이외의 구간에서, 수평 동기 데이터에 제1 클럭 트레이닝 패턴을 부가하되, 주파수 도약 구간 종료 후 첫번째 수평 동기 데이터에는 제1 클럭 트레이닝 패턴과 상이한 제2 클럭 트레이닝 패턴을 부가한다.

Description

송수신 장치 및 그 구동 방법{TRANSCEIVER DEVICE AND DRIVING METHOD THEREOF}
본 발명은 송수신 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
일반적으로 표시 장치는 MIPI(Mobile Industry Processor Interface) 프로토콜을 사용하여 내부 통신을 수행할 수 있다. 이때, MIPI 프로토콜을 사용함에 있어서 클럭 레인(예를 들어, 클럭 라인)이 별도로 필요할 수 있다. 클럭 레인이 존재하는 경우, 물리적/공간적 비용이 증가하고, 소모 전력이 증가하는 단점이 있다.
한편, 클럭 레인이 존재하는 송신기는, 기지국과 주파수 간섭을 방지하기 위해 주파수 도약(Frequency Hopping)이 수행되어 송신기와 수신기 간의 데이터 전송 속도가 변경되더라도, 변경된 클럭 신호에 기초하여 동작하므로 수평 동기 신호의 동기화에 문제가 발생되지 않을 수 있다. 반면에, 클럭 임베디드 방식의 송신기는 주파수 도약이 발생함에 따라 송신기와 수신기 간의 데이터 전송 속도가 변경되는 경우, 수신기(또는, 클럭 데이터 복원 회로)는 변경된 주파수 정보 및 위상 정보를 트래킹하는 시간이 더 많이 요구될 수 있다.
본 발명이 해결하고자 하는 과제는, 주파수 도약 구간을 포함하더라도 송신기에서 전송되는 수평 동기 신호와 수신기에서 복원된 수평 동기 신호를 동기화할 수 있는 클럭 임베디드 송수신 장치 및 그 구동 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 송수신 장치는, 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고, 제1 프레임 구간은 상기 송신기로부터 상기 수신기로 제1 페이로드를 전송하는 액티브 구간 및 상기 송신기 및 상기 수신기 간의 데이터 전송 속도가 가변되는 주파수 도약 구간을 포함하는 수직 블랭크 구간을 포함한다.
상기 송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 상기 송신기는, 상기 수직 블랭크 구간 중, 상기 주파수 도약 구간 이외의 구간에는 상기 제2 모드에서 제1 수평동기신호를 생성하여 상기 제1 수평동기신호를 수평 동기 데이터로 인코딩하고, 상기 주파수 도약 구간에는, 상기 제1 모드에서 제2 수평동기신호를 생성하며, 상기 송신기는, 상기 수직 블랭크 구간 중, 상기 주파수 도약 구간 이외의 구간에서, 상기 수평 동기 데이터에 제1 클럭 트레이닝 패턴을 부가하되, 상기 주파수 도약 구간 종료 후 첫번째 상기 수평 동기 데이터에는 상기 제1 클럭 트레이닝 패턴과 상이한 제2 클럭 트레이닝 패턴을 부가한다.
상기 제2 클럭 트레이닝 패턴의 길이는 상기 제1 클럭 트레이닝 패턴의 길이보다 긴 것을 특징으로 할 수 있다.
상기 제2 클럭 트레이닝 패턴의 길이는 상기 데이터 전송 속도의 변경 범위에 대응하여 가변될 수 있다.
상기 제2 클럭 트레이닝 패턴의 길이는 상기 데이터 전송 속도의 변경 범위가 클수록 길어지는 것을 특징으로 할 수 있다.
상기 송신기는, 상기 액티브 구간 동안, 상기 제2 모드에서 원본 페이로드를 인코딩하여 상기 제1 페이로드를 생성하고, 상기 제1 라인 및 상기 제2 라인을 통해 제3 클럭 트레이닝 패턴과 상기 제1 페이로드를 송신할 수 있다.
상기 송신기는, 제1 내부 클럭 신호 및 제2 내부 클럭 신호를 생성하고, 상기 수직 블랭크 구간동안 상기 제1 클럭 트레이닝 패턴 또는 상기 제2 클럭 트레이닝 패턴이 추가된 제1 인코디드 데이터를 상기 제1 라인 및 상기 제2 라인으로 전송하는 데이터 송신부, 상기 제1 및 상기 제2 내부 클럭 신호들을 수신하고, 상기 제1 내부 클럭 신호에 기초하여 상기 제2 모드에서 상기 제1 수평동기신호를 생성하고, 상기 제2 내부 클럭 신호에 기초하여 상기 제1 모드에서 상기 제2 수평 동기신호를 생성하는 송신 제어부, 및 상기 제1 및 상기 제2 내부 클럭 신호들 중 상기 제1 내부 클럭 신호만을 수신하고, 상기 제1 내부 클럭 신호에 기초하여, 상기 송신 제어부로부터 수신한 상기 제1 수평 동기 신호를 인코딩하여 상기 수평 동기 데이터를 생성하고, 상기 수평 동기 데이터에 상기 제1 클럭 트레이닝 패턴 또는 상기 제2 클럭 트레이닝 패턴을 부가하여 상기 제1 인코디드 데이터를 생성하는 인코더부를 포함할 수 있다.
상기 데이터 송신부는, 상기 주파수 도약 구간동안 상기 제1 내부 클럭 신호를 생성하지 않고, 상기 제2 내부 클럭 신호만 생성할 수 있다.
상기 송신 제어부는, 상기 제1 내부 클럭 신호에 기초하여 상기 원본 페이로드를 상기 인코더에 전송할 수 있다.
상기 인코더는, 상기 송신 제어부로부터 제공된 상기 원본 페이로드를 인코딩 키를 포함하는 상기 제1 페이로드로 인코딩할 수 있다.
상기 송신기는, 상기 주파수 도약 구간이 활성 상태인지 여부에 관한 제1 레지스터값을 상기 인코더부에 제공하는 주파수 도약 제어부를 더 포함하고, 상기 제1 레지스터값은 상기 주파수 도약 구간이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값 및 상기 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값을 포함할 수 있다.
상기 송신 제어부는 상기 제1 내부 클럭 신호에 기초하여, 상기 주파수 도약 구간이 종료 되었음을 알리는 종결 플래그 신호를 상기 인코더부에 제공할 수 있다.
상기 인코더부는, 상기 제1-1 레지스터값 및 상기 종결 플래그 신호를 수신 시, 상기 수평 동기 데이터에, 상기 제2 클럭 트레이닝 패턴을 부가할 수 있다.
상기 주파수 도약 제어부는, 상기 데이터 전송 속도의 변경 범위 정보를 포함하는 제2 레지스터값을 상기 인코더부에 제공할 수 있다.
상기 제2 레지스터값은, 제1 데이터 전송 속도 변경 범위에 대응하는 제2-1 레지스터값, 제2 데이터 전송 속도 변경 범위에 대응하는 제2-2 레지스터값, 및 제3 데이터 전송 속도 변경 범위에 대응하는 제2-3 레지스터값을 포함하고, 상기 제1 데이터 전송 속도 변경 범위, 상기 제2 데이터 전송 속도 변경 범위, 및 상기 제3 데이터 전송 속도 변경 범위 순으로 상기 데이터 전송 속도 변경 범위가 커질 수 있다.
상기 인코더부는 상기 제2-1 레지스터값, 상기 제2-2 레지스터값, 및 상기 제2-3 레지스터값 순으로 갈수록 상기 제2 클럭 트레이닝 패턴의 길이를 증가시킬 수 있다.
상기 제1 모드에서 상기 제1 라인 및 상기 제2 라인은 싱글-엔디드(single-ended) 방식으로 사용되고, 상기 제2 모드에서 상기 제1 라인 및 상기 제2 라인은 차동(differential) 방식으로 사용될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 송수신 장치의 구동 방법은, 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하는 송수신 장치의 구동 방법에 있어서, 제1 프레임 구간은 상기 송신기로부터 상기 수신기로 제1 페이로드(payload)를 전송하는 액티브 구간 및 상기 송신기 및 상기 수신기 간의 데이터 전송 속도가 가변되는 주파수 도약 구간을 포함하는 수직 블랭크 구간을 포함하고, 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 송신기로부터 상기 수신기로 전송하는 단계, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 송신기로부터 상기 수신기로 전송하는 단계, 상기 송신기에 포함되는 데이터 송신부에서, 제1 내부 클럭 신호 및 제2 내부 클럭 신호를 생성하는 단계, 상기 송신기에 포함되는 송신 제어부에서, 상기 수직 블랭크 구간 중 상기 주파수 도약구간 이외의 구간에는 상기 제1 내부 클럭 신호에 기초하여 상기 제2 모드에서 제1 수평동기신호를 생성하고, 상기 주파수 도약 구간에는 상기 제2 내부 클럭 신호에 기초하여 상기 제1 모드에서 상기 제2 수평 동기신호를 생성하는 단계, 및 상기 송신기에 포함되는 인코더부에서, 상기 수직 블랭크 구간 중, 상기 주파수 도약구간 이외의 구간에는 상기 제2 모드에서 상기 제1 수평 동기 신호를 수평 동기 데이터로 인코딩하고, 상기 수평 동기 데이터에 제1 클럭 트레이닝 패턴을 부가하는 단계를 포함하되, 상기 인코더부에서, 상기 주파수 도약이 발생했는지 여부를 판단하는 단계를 더 포함하고, 상기 인코더부에서, 상기 주파수 도약이 발생했다고 판단되는 경우, 상기 주파수 도약 구간 종료 후 첫번째 상기 수평 동기 데이터에는 상기 제1 클럭 트레이닝 패턴과 상이한 제2 클럭 트레이닝 패턴을 부가하는 단계를 더 포함한다.
상기 제2 클럭 트레이닝 패턴의 길이는 상기 제1 클럭 트레이닝 패턴의 길이보다 긴 것을 특징으로 할 수 있다.
상기 제2 클럭 트레이닝 패턴을 부가하는 단계는, 상기 데이터 전송 속도의 변경 범위에 대응하여 상기 제2 클럭 트레이닝 패턴의 길이를 가변시키는 단계를 포함할 수 있다.
상기 제2 클럭 트레이닝 패턴의 길이를 가변시키는 단계는, 상기 데이터 전송 속도 변경 범위가 커질수록 상기 제2 클럭 트레이닝 패턴의 길이를 증가시키는 것을 특징으로 할 수 있다.
상기 송신기에 포함되는 주파수 도약 제어부에서, 상기 주파수 도약 구간이 활성 상태인지 여부에 관한 제1 레지스터값을 상기 인코더부에 제공하는 단계를 더 포함하되, 상기 제1 레지스터값은 상기 주파수 도약 구간이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값 및 상기 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값을 포함할 수 있다.
상기 송신 제어부에서, 상기 제1 내부 클럭 신호에 기초하여, 상기 주파수 도약 구간이 종료 되었음을 알리는 종결 플래그 신호를 상기 인코더부에 제공하는 단계를 더 포함할 수 있다.
상기 주파수 도약이 발생했는지 여부를 판단하는 단계는, 상기 인코더부에서, 상기 제1-1 레지스터값 및 상기 종결 플래그 신호를 수신하는 경우, 상기 주파수 도약이 발생했다고 결정할 수 있다.
본 발명의 실시예들에 따른 송수신 장치 및 그 구동 방법은, 주파수 도약 구간을 포함하더라도 인코딩된 수평 동기 신호에 추가되는 클럭 트레이닝 패턴의 길이를 조절함으로써, 송신기에서 전송되는 수평 동기 신호와 수신기에서 복원된 수평 동기 신호를 동기화할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치에서 발생되는 신호들의 타이밍도이다.
도 2 및 도 3은 송수신 장치의 일 예들을 나타내는 도면들이다.
도 4 및 도 5는 도 2 및 도 3의 송수신 장치에 포함되는 송신기의 동작의 일 예를 설명하기 위한 도면이다.
도 6은 도 2 및 도 3의 송수신 장치에 포함되는 수신기의 동작의 일 예를 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 송수신 장치를 나타내는 도면들이다.
도 8 및 도 9는 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 동작의 일 예를 설명하기 위한 도면들이다.
도 10은 도 6a 및 도 6b의 송수신 장치에 포함되는 수신기의 동작의 일 예를 설명하기 위한 도면이다.
도 11은 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 일 실시예를 나타내는 블록도이다.
도 12는 수직 블랭크 구간에서 송신기의 동작을 설명하기 위한 도면이다.
도 13은 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 다른 예를 나타내는 블록도이다.
도 14는 송수신 장치의 데이터 전송 속도 변경 범위에 대응하여 제2 클럭 트레이닝 패턴의 길이가 가변되는 실시예를 나타낸 그래프이다.
도 15는 송수신 장치의 데이터 전송 속도 변경 범위에 대응하여 제2 클럭 트레이닝 패턴의 길이를 가변하는 송신기의 동작을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다. 도 1b는 본 발명의 일 실시예에 따른 표시 장치에서 발생되는 신호들의 타이밍도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 모듈(10) 및 프로세서(20)를 포함할 수 있다.
일 실시예에서, 후술할 송수신 장치(도 7a 또는 도 7b의 TSCV)는 표시 모듈(10)과 프로세서(20) 사이의 통신 및 데이터 송수신을 담당할 수 있다.
표시 모듈(10)은 타이밍 제어부(11), 데이터 구동부(12), 스캔 구동부(13), 화소부(14), 및 발광 구동부(15)를 포함할 수 있다. 하지만, 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지, 표시 기판에 마운트할 것인지는 표시 장치의 사양(specification)에 따라 다양하게 구성될 수 있다. 타이밍 제어부(11) 및 데이터 구동부(12)는 하나의 IC에 집적되어 하나의 표시 구동부(100)로 구성될 수도 있다. 이때, 표시 구동부(100)를 후술할 TED(TCON Embedded Driver IC)라고 할 수 있다. 종류에 따라서, 표시 구동부(100)는 스캔 구동부(13) 및 발광 구동부(15) 중 적어도 하나를 더 포함하여 구성될 수도 있다.
프로세서(20)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 일 실시예에서, 프로세서(20)는 표시 모듈(10)에서 이용될 영상 데이터를 출력할 수 있다.
프로세서(20)는 후술할 송신기(도 7a 또는 도 7b의 TXD)를 포함할 수 있다. 한편, 타이밍 제어부(11), 데이터 구동부(12), 또는 표시 구동부(100)는 후술할 수신기(도 7a 또는 도 7b의 RXD)를 포함할 수 있다.
타이밍 제어부(11)는 프로세서(20)로부터 각각의 표시 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 타이밍 신호들은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE) 등을 포함할 수 있다.
수직 동기 신호(Vsync)는 복수의 펄스들을 포함할 수 있고 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호(Vsync)는 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호(Hysnc)는 복수의 펄스들을 포함할 수 있고 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(Horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 데이터 인에이블 신호(DE)는 수평 기간에서 영상 데이터가 공급됨을 가리킬 수 있다. 영상 데이터는 데이터 인에이블 신호에 대응하여 수평 기간들에서 화소행 단위로 공급될 수 있다. 한 프레임에 대응하는 영상 데이터를 하나의 입력 이미지라고 할 수 있다.
타이밍 제어부(11)는 렌더링되거나 렌더링되지 않은 계조들을 데이터 구동부(12)로 제공할 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 구동 제어 신호를 제공할 수 있다.
타이밍 제어부(11)는 스캔 구동부(13)에 스캔 구동 제어 신호를 제공하고, 발광 구동부(15)에 발광 구동 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 구동 제어 신호를 이용하여 데이터선들(DL1, DL2, DL3, DL4, ..., DLn, 단, n은 0보다 큰 정수)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다.
스캔 구동부(13)는 타이밍 제어부(11)로부터 수신한 스캔 구동 제어 신호(예를 들어, 클럭 신호, 스캔 시작 신호 등)를 이용하여, 스캔선들(SL0, SL1, SL2, ..., SLm, 단, m은 0보다 큰 정수) 각각에 제공할 스캔 신호들(S0, S1, S2, ..., Sm)을 생성할 수 있다. 스캔 구동부(13)는 스캔선들(SL0, SL1, SL2, ..., SLm)에 턴-온 레벨의 펄스를 갖는 스캔 신호들(S0, S1, S2, ..., Sm)을 순차적으로 공급할 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 구동 제어 신호(예를 들어, 클럭 신호, 발광 제어 시작 신호 등)을 이용하여, 발광 제어선들(EL1, EL2, EL3, ..., ELo, 단, o는 0보다 큰 정수)에 제공할 발광 제어 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 제어선들(EL1, EL2, EL3, ..., ELo)에 발광 제어 신호들을 순차적으로 공급할 수 있다.
화소부(14)는 화소(PXij, 단, i는 m 이하의 양의 정수이고, j는 n 이하의 양의 정수)들을 포함한다. 화소(PXij)는 대응하는 데이터선, 스캔선, 및 발광 제어선에 연결될 수 있다. 화소(PXij)는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
도 1a 및 도 1b를 참조하면, 한 프레임 주기(F)는 액티브 구간(ACTP)과 수직 블랭크 구간(BP)을 포함할 수 있다. 설명의 편의를 위해, 도 1b에서는 수직 블랭크 구간(BP)을 프레임 주기(F)의 종료되는 시점의 백 포치 기간만 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 프레임 주기(F)의 시작되는 시점의 프론트 포치 기간을 더 포함할 수 있다. 이 때, 프론트 포치 기간은 프레임 주기(F)가 시작되는 시점 및 데이터 신호의 입력이 시작되는 시점 사이를 의미하고, 백 포치 기간은 데이터 신호 입력이 종결되는 시점 및 프레임 주기(F)가 종결되는 시점의 사이를 의미할 수 있다.
수직 동기 신호(Vsync)는 프레임 주기(F)를 정의하고, 수평 동기 신호(Hsync)는 1 수평 주기(1H)를 정의한다. 수평 동기 신호(Hsync)는 액티브 구간(ACTP) 및 수직 블랭크구간(BP)에서 일정 간격(예: 1 수평 주기(1H)))을 갖는 펄스들을 포함할 수 있다.
액티브 구간(ACTP)동안 데이터 인에이블 신호(DE)는 스캔선들(SL0, SL1, SL2, ..., SLm)의 수에 대응하는 개수의 펄스들을 포함할 수 있다. 수직 블랭크 구간(BP)동안 데이터 인에이블 신호(DE)는 소정 레벨(예를 들면, 로우 레벨)로 유지될 수 있다.
스캔 신호들(S0, S1, S2 ..., Sm)은 스캔 구동부(13)에서 발생되어 스캔선들(SL0, SL1, SL2, ..., SLm)로 제공되는 신호들이다. 스캔 신호들(S0, S1, S2, ..., Sm)은 한 프레임 주기(F)동안 순차적으로 하이 레벨로 활성화된다. 예를 들어, 스캔선(SL1)으로 제공되는 스캔 신호(S1)가 하이 레벨인 동안, 스캔선(SL1)에 연결된 한 행의 화소들(PXij)로 데이터 신호들이 제공될 수 있다. 즉, 1 수평 주기(1H)는 한 행의 화소들(PXij)이 구동되는 시간이다. 이하, 도 2 내지 도 10을 통해, 송수신 장치를 구체적으로 설명한다.
도 2 및 도 3은 송수신 장치의 일 예들을 나타내는 도면들이다.
도 2 및 도 3을 참조하면, 송수신 장치(TSCVr)는 송신기(TXDr) 및 수신기(RXDr)를 포함할 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 송신기(TXDr)는 송신 제어부(TXCr), 복수의 데이터 송신부들(TX1r, TX2r, TX3r, TX4r), 및 클럭 송신부(TCr)를 포함할 수 있다. 수신기(RXDr)는 수신 제어부(RXCr), 복수의 데이터 수신부들(RX1r, RX2r, RX3r, RX4r), 및 클럭 수신부(RCr)를 포함할 수 있다.
제1 데이터 송신부(TX1r)는 제1 라인(dp1r, 또는, 제1 데이터 레인) 및 제2 라인(dn1r, 또는, 제2 데이터 레인)을 통해 제1 데이터 수신부(RX1r)와 연결될 수 있다. 제1 데이터 송신부(TX1r) 및 제1 데이터 수신부(RX1r)는 제1 데이터 채널이라고 할 수 있다. 제2 데이터 송신부(TX2r)는 제1 라인(dp2r) 및 제2 라인(dn2r)을 통해 제2 데이터 수신부(RX2r)와 연결될 수 있다. 제2 데이터 송신부(TX2r) 및 제2 데이터 수신부(RX2r)는 제2 데이터 채널이라고 할 수 있다. 제3 데이터 송신부(TX3r)는 제1 라인(dp3r) 및 제2 라인(dn3r)을 통해 제3 데이터 수신부(RX3r)와 연결될 수 있다. 제3 데이터 송신부(TX3r) 및 제3 데이터 수신부(RX3r)는 제3 데이터 채널이라고 할 수 있다. 제4 데이터 송신부(TX4r)는 제1 라인(dp4r) 및 제2 라인(dn4r)을 통해 제4 데이터 수신부(RX4r)와 연결될 수 있다. 제4 데이터 송신부(TX4r) 및 제4 데이터 수신부(RX4r)는 제4 데이터 채널이라고 할 수 있다.
클럭 송신부(TCr)는 제1 클럭 라인(cp1r, 또는, 제1 클럭 레인) 및 제2 클럭 라인(cn1r, 또는, 제2 클럭 레인)을 통해 클럭 수신부(RCr)와 연결될 수 있다. 클럭 송신부(TCr) 및 클럭 수신부(RCr)는 클럭 채널이라고 할 수 있다.
데이터 송신부들(TX1r, TX2r, TX3r, TX4r), 클럭 송신부(TCr), 데이터 수신부들(RX1r, RX2r, RX3r, RX4r), 및 클럭 수신부(RCr)는 OSI 7 계층 모델 중 물리 계층(physical layer) 및 데이터 링크 계층(datalink layer)에 해당하거나, TCP/IP 프로토콜의 네트워크 인터페이스(network interface)에 해당하거나, MIPI(Mobile Industry Processor Interface) 프로토콜의 물리 계층에 해당할 수 있다. MIPI 프로토콜의 물리 계층은 D-PHY, C-PHY, M-PHY 등 미리 정해진 다양한 사양(specification)에 따라 구성될 수 있다. 이하에서는 복수의 데이터 송신부들(TX1r, TX2r, TX3r, TX4r), 클럭 송신부(TCr), 복수의 데이터 수신부들(RX1r, RX2r, RX3r, RX4r), 및 클럭 수신부(RCr)가 MIPI 프로토콜의 물리 계층 중 D-PHY 사양에 따라 구성된 경우를 예로 들어 설명한다.
송신 제어부(TXCr) 및 수신 제어부(RXCr)는 OSI 7 계층 모델 중 네트워크 계층(network layer) 및 트랜스포트 계층(transport layer)에 해당하거나, TCP/IP 프로토콜의 인터넷(internet) 및 트랜스포트(transport)에 해당하거나, MIPI 프로토콜의 프로토콜 계층(protocol layer)에 해당할 수 있다. MIPI 프로토콜의 프로토콜 계층은 DSI(Display Serial Interface), CSI(Camera Serial Interface) 등 미리 정의된 다양한 사양에 따라 구성될 수 있다. 이하에서는 송신 제어부(TXCr) 및 수신 제어부(RXCr)가 MIPI 프로토콜의 프로토콜 계층 중 DSI 사양에 따라 구성된 경우를 예로 들어 설명한다.
일 실시예에서, 송신 제어부(TXCr), 데이터 송신부들(TX1r, TX2r, TX3r, TX4r), 및 클럭 송신부(TCr)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 다른 실시예에서, 송신 제어부(TXCr), 데이터 송신부들(TX1r, TX2r, TX3r, TX4r), 및 클럭 송신부(TCr)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다.
실시예에 따라, 송신기(TXDr)는 다른 제어부(예를 들어, AP(application processor), GPU(Graphics Processing Unit), CPU(central processing unit) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 송신 전용 IC)로 구성될 수도 있다.
수신 제어부(RXCr), 데이터 수신부들(RX1r, RX2r, RX3r, RX4r), 및 클럭 수신부(RCr)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 수신 제어부(RXCr), 데이터 수신부들(RX1r, RX2r, RX3r, RX4r), 및 클럭 수신부(RCr)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다.
실시예에 따라, 수신기(RXDr)는 다른 제어부(예를 들어, 표시 장치에 포함되는 TCON(timing controller), TED(TCON Embedded Driver IC), D-IC(Driver IC) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 수신 전용 IC)로 구성될 수도 있다.
도 2의 송수신 장치(TSCVr)는 4 개의 데이터 채널들을 포함할 수 있고, 4 개의 데이터 채널들은 서로 독립된 데이터들을 송수신할 수 있다. 4 개의 데이터 채널들은 하나의 클럭 채널로 제공되는 클럭 신호를 공유할 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이, 최소한의 개수인 1 개의 데이터 채널을 포함하는 송수신 장치(TSCVr)가 제공될 수 있다. 예를 들어, 송신기(TXDr)는 하나의 제1 데이터 송신부(TX1r)를 포함하고, 수신기(RXDr)는 하나의 제1 데이터 수신부(RX1r)를 포함할 수 있다.
송신 제어부(TXCr)는 제1 데이터(Data1)를 제1 데이터 송신부(TX1r)로 제공하고, 송신 클럭 신호(TxClk)를 클럭 송신부(TCr)로 제공할 수 있다.
제1 데이터 송신부(TX1r)는 제1 데이터(Data1)를 제1 라인(dp1r) 및 제2 라인(dn1r)을 통해서 송신할 수 있다. 이때, 제1 데이터 송신부(TX1r)는 미리 정해진 프로토콜에 따라서, 제1 데이터(Data1)의 전후로 다른 데이터를 추가하여 송신할 수 있다.
클럭 송신부(TCr)는 송신 클럭 신호(TxClk)를 제1 클럭 라인(cp1r) 및 제2 클럭 라인(cn1r)을 통해 송신할 수 있다.
클럭 수신부(RCr)는 제1 클럭 라인(cp1r) 및 제2 클럭 라인(cn1r)을 통해서 수신된 수신 클럭 신호(RxClk)를 제1 데이터 수신부(RX1r)에 제공할 수 있다.
제1 데이터 수신부(RX1r)는 수신 클럭 신호(RxClk)를 기준으로 하여 제1 라인(dp1r) 및 제2 라인(dn1r)을 통해서 수신된 데이터를 샘플링할 수 있다. 제1 데이터 수신부(RX1r)는 제1 데이터(Data1)와 동일한 페이로드(payload)를 포함하는 제2 데이터(Data2)를 수신 제어부(RXCr)에 제공할 수 있다. 한편, 제1 데이터 수신부(RX1r)는 프로토콜에 따라서 필요한 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 수신 제어부(RXCr)에 제공할 수 있다.
도 4 및 도 5는 도 2 및 도 3의 송수신 장치에 포함되는 송신기의 동작의 일 예를 설명하기 위한 도면이다.
도 2, 도 4, 및 도 5를 참조하면, 송신기(예를 들어, 제1 데이터 송신부(TX1r))는 미리 정해진 프로토콜에 따라 페이로드(Payload)의 전후로 다른 데이터를 추가하여 데이터를 송신할 수 있다.
도 4에 도시된 바와 같이, 제1 데이터 송신부(TX1r)는 페이로드(Payload)를 포함하는 제1 데이터(Data1)를 수신할 수 있다. 제1 데이터(Data1)는 영상 정보 등을 포함할 수 있다. 일 실시예에서, 제1 데이터 송신부(TX1r)는 MIPI 프로토콜에 기초하여 제1 패턴(HS-zero), 제2 패턴(HS-sync), 페이로드(Payload), 제3 패턴(HS-trail), 및 제4 패턴(HS-exit)을 순차적으로 송신할 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 송신기(TXDr)(예를 들어, 제1 데이터 송신부(TX1r))는 제1 모드(mode1)에서 제1 전압 범위(vr1)를 갖는 신호들을 제1 라인(dp1r) 및 제2 라인(dn1r)으로 송신할 수 있다. 일 실시예에서, 송신기(TXDr)는 제2 모드(mode2)에서 제1 전압 범위(vr1)보다 작은 제2 전압 범위(vr2)를 갖는 신호들을 제1 라인(dp1r) 및 제2 라인(dn1r)으로 송신할 수 있다.
예를 들어, 제1 전압 범위(vr1)의 상한은 제2 전압 범위(vr2)의 상한보다 크고, 제1 전압 범위(vr1)의 하한은 제2 전압 범위(vr2)의 하한보다 작거나 같을 수 있다. 송수신 장치(TSCVr)에 MIPI 프로토콜이 적용되는 경우, 제1 모드(mode1)는 LP(Low Power) 모드이고, 제2 모드(mode2)는 HS(High Speed) 모드일 수 있다.
제1 모드(mode1)에서 제1 라인(dp1r) 및 제2 라인(dn1r)은 상호 독립적으로 싱글-엔디드(single-ended) 방식으로 사용될 수 있다. 즉, 제1 모드(mode1)에서 제1 라인(dp1r) 및 제2 라인(dn1r) 각각에 전송되는 신호는 서로 동일할 수도 있고, 서로 다를 수도 있다. 예를 들어, 제1 모드(mode1)에서의 제1 라인(dp1r) 및 제2 라인(dn1r)의 조합은 4가지의 상태 중 하나를 가질 수 있다. (예를 들어, dp1r high & dn1r high, dp1r high & dn1r low, dp1r low & dn1r high, dp1r low & dn1r low)
제2 모드(mode2)에서 제1 라인(dp1r) 및 제2 라인(dn1r)은 차동(differential) 방식으로 사용될 수 있다. 즉, 제2 모드(mode2)에서 제1 라인(dp1r) 및 제2 라인(dn1r) 각각에 전송되는 신호는 서로 다를 수 있다. 따라서, 제2 모드(mode2)에서의 제1 라인(dp1r) 및 제2 라인(dn1r)의 조합은 2가지 상태 중 하나를 가질 수 있다. (예를 들어, dp1r high & dn1r low, dp1r low & dn1r high)
제1 모드(mode1)에서 제2 모드(mode2)로 전환됨을 알리기 위해서, 송신기(TXDr)는 미리 정의된 패턴들(예를 들어, 패턴(LP-11), 패턴(LP-01), 패턴(LP-00))을 제1 라인(dp1r) 및 제2 라인(dn1r)으로 송신할 수 있다. 예를 들어, 송신기(TXDr)는 제1 시점(t1a) 이전에 제1 라인(dp1r) 및 제2 라인(dn1r)에 인가된 신호들을 로직 하이 레벨로 유지할 수 있다(LP-11 패턴). 공급된 신호의 전압 레벨이 미리 정의된 제1 임계 전압 레벨보다 크면 전송되는 신호는 로직 하이 레벨로 결정되고, 공급된 신호의 전압 레벨이 미리 정의된 제2 임계 전압 레벨보다 작으면 전송되는 신호는 로직 로우 레벨로 결정될 수 있다.
이후, 송신기(TXDr)는 제1 시점(t1a)을 통해 제1 라인(dp1r)의 신호를 로직 로우 레벨로 변경하고, 제2 라인(dn1r)의 신호를 로직 하이 레벨로 유지할 수 있다(즉, 패턴(LP-01)).
송신기(TXDr)는 제2 시점(t2a)을 통해 제1 라인(dp1r)의 신호를 로직 로우 레벨로 유지하고, 제2 라인(dn1r)의 신호를 로직 로우 레벨로 변경할 수 있다(즉, 패턴(LP-00)). 상기 패턴들(LP-11, LP-01, LP-00)을 통해 제1 모드(mode1)에서의 데이터 전송이 종료 종료되고, 송수신 장치(TSCVr)는 제1 모드(mode1)로부터 제2 모드(mode2)로 전환되기 위한 과도 상태임을 지시할 수 있다
송신기(TXDr)는, 제2 모드(mode2)에서, 제1 패턴(HS-zero), 제2 패턴(HS-sync), 페이로드(Payload), 제3 패턴(HS-trail), 및 제4 패턴(HS-exit)을 순차적으로 수신기(RXDr)로 송신할 수 있다. 예를 들어, 송신기(TXDr)는 제3 시점(t3a) 내지 제4 시점(t4a)의 기간 동안 제1 패턴(HS-zero)을 송신하고, 제4 시점(t4a) 내지 제5 시점(t5a)의 기간 동안 제2 패턴(HS-sync)을 송신하며, 제5 시점(t5a) 내지 제6 시점(t6a)의 기간 동안 페이로드(Payload)를 송신하고, 제6 시점(t6a) 내지 제7 시점(t7a)의 기간 동안 제3 패턴(HS-trail)을 송신하며, 제7 시점(t7a) 이후 제4 패턴(HS-exit)을 송신할 수 있다. 제1 내지 제4 패턴들(HS-zero, HS-sync, HS-trail, HS-exit)은 각각 디지털 형식의 데이터 패턴일 수 있다.
제1 패턴(HS-zero)은 제1 모드(mode1)에서 제2 모드(mode2)로 진입한 이후 대기 구간을 알리기 위한 패턴일 수 있다. 예를 들어, 제1 패턴(HS-zero)은 0이 반복되는 패턴일 수 있다.
제2 패턴(HS-sync)은 페이로드(Payload)의 전송 시작을 알리는 패턴일 수 있다. 예를 들어, 제2 패턴(HS-sync)은 OxB8h 값 또는 00011101 값을 가질 수 있다.
페이로드(Payload)는 전송하고자 하는 유효 데이터(effective data)일 수 있다. 따라서, 페이로드(Payload)는 미리 정해진 패턴이 아니라 가변되는 값들을 포함할 수 있다. 예를 들어, 페이로드(Payload)는 영상 데이터를 포함할 수 있다.
제3 패턴(HS-trail)은 페이로드(Payload)의 전송 종료를 알리는 패턴일 수 있다. 제3 패턴(HS-trail)은 페이로드(Payload)의 마지막 데이터와 반대되는 값이 반복되는 패턴일 수 있다. 예를 들어, 페이로드(Payload)의 마지막 데이터(비트)가 0인 경우, 제3 패턴(HS-trail)은 1이 반복되는 패턴일 수 있다. 또는, 페이로드(Payload)의 마지막 데이터(비트)가 1인 경우, 제3 패턴(HS-trail)은 0이 반복되는 패턴일 수 있다.
제4 패턴(HS-exit)은 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알리는 패턴일 수 있다. 제4 패턴(HS-exit)은 특정한 비트로 구성되는 것이 아니라, 제2 전압 범위(vr2)를 초과하도록 전압이 증가하는 과도기적인 패턴일 수 있다.
송신기(TXDr)는 제8 시점(t8a)부터 제1 라인(dp1r) 및 제2 라인(dn1r)에 인가된 신호들을 로직 하이 레벨로 변경할 수 있다(즉, 패턴(LP-11)). 이에 따라서, 송신기(TXDr)는 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알릴 수 있다.
송신기(TXDr)(특히, 클럭 송신부(TCr))는 제1 모드(mode1) 및 제2 모드(mode2)에서 제1 클럭 라인(cp1r) 및 제2 클럭 라인(cn1r)을 통해서 송신 클럭 신호(TxClk)를 차동 모드로 수신기(RXDr)의 클럭 수신부(RCr)로 송신할 수 있다. 제1 데이터 수신부(RX1r)는 수신 클럭 신호(RxClk)를 기준으로 제2 모드(mode2)에서 수신된 데이터를 샘플링할 수 있다(도 3 참조).
도 6은 도 2 및 도 3의 송수신 장치에 포함되는 수신기의 동작의 일 예를 설명하기 위한 도면이다.
도 2 및 도 6를 참조하면, 수신기(RXDr)(예를 들어, 제1 데이터 수신부(RX1r))는 기 설정된 통신 프로토콜(예를 들어, MIPI 프로토콜)에 따라 제2 데이터(Data2) 및 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 생성할 수 있다.
클럭 신호(RxByteClkHS)는 바이트(Byte) 단위의 데이터 전송 단위를 알리기 위한 고속 전송 바이트 클럭 신호일 수 있다. 예를 들어, 클럭 신호(RxByteClkHS)의 한 주기마다 제2 데이터(Data2)의 한 바이트가 전송됨을 가리킬 수 있다.
제2 데이터(Data2)는 바이트 단위(B1, B2, B3, B4, B5, ..., Bn)로 구성된 페이로드(Payload) 및 부가 정보(C)를 포함할 수 있다. 예를 들어, 부가 정보(C)는 제3 패턴(HS-trail)에 대응할 수 있다. 예를 들어, 부가 정보(C)는 0이 반복되거나, 1이 반복되는 8 비트 정보일 수 있다.
예를 들어, 제1 데이터 수신부(RX1r)는 샘플링된 페이로드(Payload) 및 제3 패턴(HS-trail)을 디시리얼라이저(deserializer)를 통해서 병렬화(예를 들어, 8 라인으로 병렬화)하고, 병렬화된 제2 데이터(Data2)를 수신 제어부(RXCr)로 전송할 수 있다.
제1 수신 제어 신호(RxActiveHS)의 로직 레벨은 제1 시점(t1b)에서 제1 레벨(예를 들어, 로직 로우 레벨)에서 제2 레벨(예를 들어, 로직 하이 레벨)로 변경될 수 있다. 제1 시점(t1b)은, 제2 데이터(Data2)의 전송이 시작되는 제2 시점(t2b)으로부터 클럭 신호(RxByteClkHS)의 한 주기 이전에 해당할 수 있다. 제1 데이터 수신부(RX1r)는 제2 패턴(HS-sync)이 종료되는 제5 시점(도 5에 t5a로 도시됨)에 기초하여, 제1 시점(t1b)을 결정할 수 있다.
제2 수신 제어 신호(RxValidHS)의 로직 레벨은 제2 시점(t2b)에서 제1 레벨에서 제2 레벨로 변경될 수 있다. 제2 시점(t2b)에 제2 데이터(Data2)의 페이로드(Payload)의 첫 번째 데이터(B1)의 출력이 시작될 수 있다. 제2 시점(t2b)은 제1 시점(t1b)로부터 클럭 신호(RxByteClkHS)의 1 주기 이후일 수 있다.
제3 수신 제어 신호(RxSyncHS)는 제1 시점(t1b)에서 로직 레벨이 제1 레벨에서 제2 레벨로 변경되고, 제2 시점(t2b)에서 로직 레벨이 제2 레벨에서 제1 레벨로 변경될 수 있다. 제3 수신 제어 신호(RxSyncHS)는 제1 수신 제어 신호(RxActiveHS)와 제2 수신 제어 신호(RxValidHS) 사이의 천이 간격을 정의할 수 있으며, MIPI 프로토콜에 따라 출력 및 기능이 결정될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 송수신 장치를 나타내는 도면들이다.
도 7a 및 도 7b의 송수신 장치(TSCV)는 클럭 송신부(TCr), 클럭 수신부(RCr), 및 클럭 라인들(cp1r, cn1r)이 제거되고, 인코더부(ENC), 디코더부(DEC), 및 지연부(DLY)가 추가된 점을 제외하면, 도 2 및 도 3의 송수신 장치(TSCVr)와 실질적으로 동일 또는 유사한 구성을 포함한다. 이하에서, 도 7a 및 도 7b의 송수신 장치(TSCV)는 도 2 및 도 3의 송수신 장치(TSCVr)와의 차이점을 위주로 설명하고, 중복되는 부분에 대한 설명은 생략하기로 한다.
도 7a 및 도 7b를 참조하면, 송수신 장치(TSCV)는 송신기(TXD) 및 수신기(RXD)를 포함할 수 있다.
송신기(TXD)는 송신 제어부(TXC, 예를 들어, 송신 링크 모듈), 제1 데이터 송신부(TX1, 예를 들어, 송신 D-PHY 모듈), 및 인코더부(ENC)를 포함할 수 있다. 수신기(RXD)는 수신 제어부(RXC, 예를 들어, 수신 링크 모듈), 제1 데이터 수신부(RX1, 예를 들어, 수신 D-PHY 모듈), 및 디코더부(DEC)를 포함할 수 있다.
제1 데이터 송신부(TX1)는 제1 라인(dp1) 및 제2 라인(dn1)을 통해서 제1 데이터 수신부(RX1)와 연결될 수 있다. 제1 데이터 송신부(TX1) 및 제1 데이터 수신부(RX1)는 제1 데이터 채널이라고 할 수 있다. 이하에서는 제1 데이터 송신부(TX1) 및 제1 데이터 수신부(RX1)가 MIPI 프로토콜의 물리 계층 중 D-PHY 사양에 따라 구성되고, 송신 제어부(TXC) 및 수신 제어부(RXC)가 MIPI 프로토콜의 프로토콜 계층 중 DSI 사양에 따라 구성된 경우를 예로 들어 설명한다. 다만, 제1 데이터 송신부(TX1), 제1 데이터 수신부(RX1), 송신 제어부(TXC), 및 수신 제어부(RXC)가 이에 한정되는 것은 아니며, 다양한 규격의 인터페이스에 적용될 수 있다.
송신 제어부(TXC), 제1 데이터 송신부(TX1), 및 인코더부(ENC)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 또한, 송신 제어부(TXC), 제1 데이터 송신부(TX1), 및 인코더부(ENC)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 일 실시예에서, 송신기(TXD)는 소정의 처리 장치(예를 들어, AP(application processor), GPU(Graphics Processing Unit), CPU(central processing unit) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 송신 전용 IC)로 구성될 수도 있다.
수신 제어부(RXC), 제1 데이터 수신부(RX1), 디코더부(DEC), 및 지연부(DLY)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 또한, 수신 제어부(RXC), 제1 데이터 수신부(RX1), 디코더부(DEC), 및 지연부(DLY)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 한편, 수신기(RXD)는 소정의 장치(예를 들어, TCON(timing controller), TED(TCON Embedded Driver IC), D-IC(Driver IC) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 수신 전용 IC)로 구성될 수도 있다.
송신 제어부(TXC)는 원본 페이로드(Payload)를 포함하는 제1 데이터(Data1)를 인코더부(ENC)로 제공할 수 있다. 인코더부(ENC)는 제1 데이터(Data1)를 인코딩하여 제1 페이로드(ePayload, 또는, 인코디드 페이로드(encoded payload))를 포함하는 제1 인코디드 데이터(eData1)를 생성하고, 제1 인코디드 데이터(eData1)를 제1 데이터 송신부(TX1)에 제공할 수 있다. 제1 데이터 송신부(TX1)는 미리 정해진 프로토콜에 따라 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 송신할 수 있다.
한편, 송신 제어부(TXC)는 도 12를 통해 후술할 주파수 도약 구간(FHP)에서는 제1 모드에서 수평 동기 신호(Hsync_M1)를 생성하여, 제1 데이터 송신부(TX1)에 직접 송신하고, 수직 블랭크 구간(BP) 중 주파수 도약 구간 이외의 구간(BP1, BP2)에서는 송신 제어부(TXC)가 제2 모드에서 수평 동기 신호(Hsync_M2)를 생성하고, 이를 인코더부(ENC)에 전송하고, 인코더부(ENC)는 수평 동기 신호(Hsync_M2)를 인코딩하여 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(도 8의 eData1)를 생성할 수 있다. 예를 들어, 제1 인코디드 데이터(도 8의 eData1)는 클럭 트레이닝 패턴(도 8의 CLK-T), 시작 패턴(도 8의 STP), 제1 페이로드(도 8의 ePayload), 및 종료 패턴(도 8의 EDP)을 순차적으로 포함할 수 있다.
제1 데이터 수신부(RX1)는 제1 인코디드 데이터(eData1)를 이용하여 클럭 신호(RxByteClkHS)를 생성하고, 생성된 클럭 신호(RxByteClkHS)를 기준으로 제1 라인(dp1) 및 제2 라인(dn1)을 통해서 수신된 데이터를 샘플링할 수 있다. 예를 들어, 제1 데이터 수신부(RX1)는 클럭 데이터 복원 회로(clock data recovery circuit)를 포함할 수 있다.
제1 데이터 수신부(RX1)는 제1 인코디드 데이터(eData1)와 실질적으로 동일한 제1 페이로드를 포함하는 제2 인코디드 데이터(eData2)를 디코더부(DEC)에 제공할 수 있다.
디코더부(DEC)는 제2 인코디드 데이터(eData2)를 디코딩하여 제1 데이터(Data1)와 동일한 페이로드를 포함하는 제2 데이터(Data2)를 생성하고, 제2 데이터(Data2)를 수신 제어부(RXC)에 제공할 수 있다.
한편, 수직 블랭크 구간(도 12의 BP) 중 주파수 도약 구간 이외의 구간(도 12의 BP1, BP2)에서는, 제1 데이터 수신부(RX1)는 제1 인코디드 데이터(eData1)와 실질적으로 동일한 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 포함하는 제2 인코디드 데이터(eData2)를 디코더부(DEC)에 제공할 수 있다.
디코더부(DEC)는 제2 인코디드 데이터(eData2)를 디코딩하여 제1 데이터(Data1)와 동일한 페이로드를 포함하는 제2 데이터(Data2) 및 수평 동기 신호(Hsync_M2)를 생성하고, 제2 데이터(Data2) 및 수평 동기 신호(Hsync_M2)를 수신 제어부(RXC)에 제공할 수 있다.
일 실시예에서, 제1 데이터 수신부(RX1)는 송수신 장치(TSCV)에 적용되는 통신 프로토콜에 따라 필요한 복수의 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 생성할 수 있다. 이때, 지연부(DLY)는 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을, 디코딩 시간만큼 지연시켜, 수신 제어부(RXC)에 제공할 수 있다. 디코딩 시간은 디코더부(DEC)가 제2 인코디드 데이터(eData2)를 디코딩하여 제2 데이터(Data2)를 생성하는데 소요되는 시간일 수 있다.
실시예에 따라, 도 7a의 송수신 장치(TSCV)는 하나의 데이터 채널로 구성됨을 예로 들지만, 송수신 장치(TSCV)는 도 7b와 같이 복수의 데이터 채널들(예를 들어, 4 개의 데이터 채널들)로 구성될 수도 있다.
도 7b에 도시된 바와 같이, 송신기(TXD)는 제2 내지 제4 데이터 송신부들(TX2, TX3, TX4) 및 대응하는 인코더부들(ENCb, ENCc, ENCd)을 더 포함할 수 있다. 수신기(RXD)는 제2 내지 제4 데이터 수신부들(RX2, RX3, RX4) 및 대응하는 디코더부들(DECb, DECc, DECd)를 포함할 수 있다. 또한, 수신기(RXD)는 제어 신호 생성부(CSG) 및 지연부(DLY)을 더 포함할 수 있다.
제2 데이터 송신부(TX2)는 제1 라인(dp2) 및 제2 라인(dn2)을 통해 제2 데이터 수신부(RX2)와 연결될 수 있다. 제2 데이터 송신부(TX2) 및 제2 데이터 수신부(RX2)는 제2 데이터 채널이라고 할 수 있다. 제3 데이터 송신부(TX3)는 제1 라인(dp3) 및 제2 라인(dn3)을 통해 제3 데이터 수신부(RX3)와 연결될 수 있다. 제3 데이터 송신부(TX3) 및 제3 데이터 수신부(RX3)는 제3 데이터 채널이라고 할 수 있다. 제4 데이터 송신부(TX4)는 제1 라인(dp4) 및 제2 라인(dn4)을 통해서 제4 데이터 수신부(RX4)와 연결될 수 있다. 제4 데이터 송신부(TX4) 및 제4 데이터 수신부(RX4)는 제4 데이터 채널이라고 할 수 있다. 복수의 데이터 채널들은 서로 독립적인 데이터들을 송수신할 수 있다.
송신 제어부(TXC)가, 주파수 도약 구간(FHP)에서는 제1 모드에서 수평 동기 신호들(Hsync_M1b, Hsync_M1c, Hsync_M1d)을 생성하여, 제2 내지 제4 데이터 송신부들(TX2, TX3, TX4) 각각에 직접 송신하는 동작은 송신 제어부(TXC)가, 주파수 도약 구간(FHP)에서는 제1 모드에서 수평 동기 신호(Hsync_M1)를 생성하여, 제1 데이터 송신부(TX1)에 직접 송신하는 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
수직 블랭크 구간 중 주파수 도약 구간 이외의 구간(BP1, BP2)에서는 송신 제어부(TXC)가 제2 모드에서 수평 동기 신호들(Hsync_M2b, Hsync_M2c, Hsync_M2d)을 생성하고, 이를 인코더부들(ENCb, ENCc, ENCd) 각각에 전송하고, 인코더부들(ENCb, ENCc, ENCd) 각각은 수평 동기 신호들(Hsync_M2b, Hsync_M2c, Hsync_M2d) 각각을 인코딩하여 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터들(Hsync_M2b', Hsync_M2c', Hsync_M2d'))를 생성하고, 제1 페이로드(도 8의 ePayload) (또는, 수평 동기 데이터들(Hsync_M2b', Hsync_M2c', Hsync_M2d'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(도 8의 eData1b, eData1c, eData1d)를 생성하는 동작은, 수직 블랭크 구간 중 주파수 도약 구간 이외의 구간(BP1, BP2)에서 송신 제어부(TXC)가 제2 모드에서 수평 동기 신호(Hsync_M2)를 생성하고, 이를 인코더부(ENC)에 전송하고, 인코더부(ENC)는 수평 동기 신호(Hsync_M2)를 인코딩하여 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(도 8의 ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(도 8의 eData1)를 생성하는 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
인코더부들(ENCb, ENCc, ENCd)이 데이터들(Data1b, Data1c, Data1d)을 인코딩하여 인코디드 데이터(eData1b, eData1c, eData1d)를 생성하는 동작은 인코더부(ENC)의 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
디코더부들(DECb, DECc, DECd)이 인코디드 데이터(eData2b, eData2c, eData2d)(또는, 수평 동기 데이터(Hsync_M2'))를 디코딩하여 데이터(Data2b, Data2c, Data2d) 및 수평 동기 신호(Hsync_M2b, Hsync_M2c, Hsync_M2d)를 생성하는 동작은 디코더부(DEC)의 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
제어 신호 생성부(CSG)는 제1 내지 제4 데이터 수신부들(RX1, RX2, RX3, RX4)이 수신한 데이터들에 기초하여 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS) 및 클럭 신호(RxByteClkHS)를 생성할 수 있다. 예를 들어, 제어 신호 생성부(CSG)는 제2 내지 제4 데이터 수신부들(RX2, RX3, RX4)이 수신한 데이터들의 타이밍을 정렬(align)하고, 정렬된 데이터들에 기초하여 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS) 및 클럭 신호(RxByteClkHS)를 생성할 수 있다.
지연부(DLY)는 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS) 및 클럭 신호(RxByteClkHS)의 적어도 하나를 디코딩 시간만큼 지연시켜 수신 제어부(RXC)에 제공할 수 있다. 여기서 디코딩 시간은 디코더부들(DEC, DECb, DECc, DECd)이 제2 인코디드 데이터들(eData2, eData2b, eData2c, eData2d)을 디코딩하여 제2 데이터들(Data2, Data2b, Data2c, Data2d)을 생성하는데 소요되는 시간일 수 있다. 예를 들어, 디코더부들(DEC, DECb, DECc, DECd)의 디코딩 시간들이 각각 다르다면, 지연부(DLY)는 가장 느린 디코딩 시간에 기초하여 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS) 및 클럭 신호(RxByteClkHS)의 적어도 하나의 출력을 지연시킬 수 있다.
이와 같이, MIPI 프로토콜 기반으로 통신하는 송수신 장치(TSCV)에서 송신기(TXD)와 수신기(RXD) 사이에 연결되는 클럭 라인이 생략(제거)될 수 있다. 즉, 제1 및 제2 라인들(dp1, dn1)으로 공급되는 인코디드 데이터(예를 들어, eData1, eData1b, eData1c, eData1d)에 클럭 정보(또는, 클럭 신호의 정보)가 포함(내장)될 수 있다. 따라서, 클럭 라인 배치로 인한 물리적/공간적 비용 및 소모 전력이 감소될 수 있다.
도 8 및 도 9는 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 동작의 일 예를 설명하기 위한 도면들이다.
도 7a, 도 7b, 도 8, 및 도 9를 참조하면, 송신기(TXD)는 미리 정해진 프로토콜에 따라 페이로드(Payload)의 전후로 다른 데이터를 추가하여 제1 및 제2 라인들(dp1, dn1)을 통해 데이터를 송신할 수 있다.
인코더부(ENC)는 원본 페이로드(Payload)를 포함하는 제1 데이터(Data1)를 수신할 수 있다. 인코더부(ENC)는 원본 페이로드(Payload)를 인코딩하여 제1 페이로드(ePayload)를 생성하고, 제1 페이로드(ePayload)의 전후에 데이터를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)는 클럭 트레이닝 패턴(CLK-T), 시작 패턴(STP), 제1 페이로드(ePayload), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다.
클럭 트레이닝 패턴(CLK-T)은 클럭 정보 중 주파수 정보를 포함할 수 있다. 클럭 트레이닝 패턴(CLK-T)은 수신기(RXD)에서 클럭 신호를 복원하기 위해 이용되는 데이터일 수 있다. 수신기(RXD)는 이러한 클럭 정보를 이용하여 특정 주파수 및 특정 위상을 갖는 클럭 신호를 생성할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 클럭 트레이닝 패턴(CLK-T)은 하나의 1과 하나의 0이 반복되는 패턴일 수 있다(예를 들어, 01010101...). 수신기(RXD)의 클럭 데이터 복원 회로에서 생성된 클럭 신호는 외부 요인(노이즈, 온도 등)에 의해서 주파수 및 위상이 바람직하지 않게 변경될 수 있다. 수신기(RXD)는 클럭 트레이닝 패턴(CLK-T)을 이용하여 클럭 신호의 주파수 및 위상을 보정할 수 있다.
일 실시예에서, 클럭 트레이닝 패턴(CLK-T)은 복수의 연속된 0들 및 복수의 연속된 1들을 반복하여 포함할 수 있다(예를 들어, 0000111100001111...). 복수의 연속된 0들의 개수 또는 복수의 연속된 1들의 개수에 따라서, 클럭 트레이닝 패턴(CLK-T)이 가리키는 주파수 정보 및 위상 정보가 달라질 수도 있다.
시작 패턴(STP)은 제1 페이로드(ePayload)의 전송 시작을 알리는 패턴일 수 있다. 시작 패턴(STP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다. 예를 들어, 시작 패턴(STP)은 24b'(24비트) 011100_000000_111111_110001'로 구성될 수 있다.
제1 페이로드(ePayload)는 클럭 정보를 포함할 수 있다. 예를 들어, 원본 페이로드(Payload)에서 연속된 0이 많거나 연속된 1이 많으면 신호의 트랜지션(transition)이 적게 되어, 제1 데이터 수신부(RX1)에서 클럭 트레이닝에 기초한 클럭 신호의 위상 보정이 충분히 수행되지 못할 수 있고, 클럭 트레이닝에 의해 클럭 신호의 스큐(skew)가 발생할 수 있다. 따라서, 인코더부(ENC)는 원본 페이로드(Payload)에 비해서 제1 페이로드(ePayload)의 트랜지션(0에서 1로 변경 또는 0에서 1로 변경)이 충분히 많도록, 인코딩할 수 있다. 한편, 인코더부(ENC)는 제1 페이로드(ePayload)가 주기적으로 특정 규칙의 비트를 갖도록 인코딩할 수도 있다.
종료 패턴(EDP)은 제1 페이로드(ePayload)의 전송 종료를 알리는 패턴일 수 있다. 종료 패턴(EDP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다. 예를 들어, 종료 패턴(EDP)은 24b'(24비트) 011100_111111_000000_110001'로 구성될 수 있다.
제1 데이터 송신부(TX1)는 제1 페이로드(ePayload)를 포함하는 제1 인코디드 데이터(eData1)를 수신할 수 있다. 제1 데이터 송신부(TX1)는 미리 정해진 프로토콜에 따라서, 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 송신할 수 있다. 예를 들어, 미리 정해진 프로토콜이 MIPI 프로토콜이라면, 제1 데이터 송신부(TX1)는 제1 패턴(HS-zero), 제2 패턴(HS-sync), 제1 인코디드 데이터(eData1), 제3 패턴(HS-trail), 및 제4 패턴(HS-exit)을 순차적으로 송신할 수 있다.
도 9에 도시된 바와 같이, 송신기(TXD)(특히, 제1 데이터 송신부(TX1))는 제1 모드(mode1)에서 제1 전압 범위(vr1)를 갖는 신호들을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다. 송신기(TXD)는 제2 모드(mode2)에서 제1 전압 범위(vr1)보다 작은 제2 전압 범위(vr2)를 갖는 신호들을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다.
제1 모드(mode1)에서 제1 라인(dp1) 및 제2 라인(dn1)은 싱글-엔디드(single-ended) 방식으로 사용될 수 있다. 즉, 제1 모드(mode1)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 동일할 수도 있고, 서로 다를 수도 있다.
제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1)은 차동(differential) 방식으로 사용될 수 있다. 즉, 제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 다르다.
송신기(TXD)는 제2 모드(mode2)에서 클럭 트레이닝 패턴(CLK-T)과 제1 페이로드(ePayload)를 송신할 수 있다.
송신기(TXD)는 제1 모드(mode1)에서 제2 모드(mode2)로 전환됨을 알리기 위해서, 미리 정의된 패턴들(예를 들어, 패턴(LP-11), 패턴(LP-01), 패턴(LP-00))을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다.
예를 들어, 송신기(TXD)는 제1 시점(t1c) 이전에 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 유지할 수 있다(LP-11 패턴).
송신기(TXD)는 제1 시점(t1c)을 통해 제1 라인(dp1)의 신호를 로직 로우 레벨로 변경하고, 제2 라인(dn1)의 신호를 로직 하이 레벨로 유지할 수 있다(즉, 패턴(LP-01)). 다음으로, 송신기(TXD)는 제2 시점(t2c)을 통해 제1 라인(dp1)의 신호를 로직 로우 레벨로 유지하고, 제2 라인(dn1)의 신호를 로직 로우 레벨로 변경할 수 있다(즉, 패턴(LP-00)).
이후, 제2 모드(mode2)에서, 송신기(TXD)는 제1 패턴(HS-zero), 제2 패턴(HS-sync), 제1 인코디드 데이터(eData1), 제3 패턴(HS-trail), 및 제4 패턴(HS-exit)을 순차적으로 송신할 수 있다. 예를 들어, 송신기(TXD)는 제3 시점(t3c) 내지 제4 시점(t4c)의 기간 동안 제1 패턴(HS-zero)을 송신하고, 제4 시점(t4c) 내지 제5 시점(t5c)의 기간 동안 제2 패턴(HS-sync)을 송신하며, 제5 시점(t5c) 내지 제6 시점(t6c)의 기간 동안 클럭 트레이닝 패턴(CLK-T)을 송신할 수 있다.
또한, 송신기(TXD)는 제6 시점(t6c) 내지 제7 시점(t7c)의 기간 동안 시작 패턴(STP)을 송신하고, 제7 시점(t7c) 내지 제8 시점(t8c)의 기간 동안 제1 페이로드(ePayload)를 송신하며, 제8 시점(t8c) 내지 제9 시점(t9c)의 기간 동안 종료 패턴(EDP)을 송신할 수 있다.
이후, 송신기(TXD)는 제9 시점(t9c) 내지 제10 시점(t10c)의 기간 동안 제3 패턴(HS-trail)을 송신하고, 제10 시점(t10c) 이후 제4 패턴(HS-exit)을 송신할 수 있다.
제1 패턴(HS-zero)은 제1 모드(mode1)에서 제2 모드(mode2)로 진입한 이후 대기 구간을 알리기 위한 패턴일 수 있다. 제2 패턴(HS-sync)은 제1 인코디드 데이터(eData1)의 전송 시작을 알리는 패턴일 수 있다.
제3 패턴(HS-trail)은 제1 인코디드 데이터(eData1)의 전송 종료를 알리는 패턴일 수 있다. 제3 패턴(HS-trail)은 제1 인코디드 데이터(eData1)의 마지막 데이터와 반대되는 값이 반복되는 패턴일 수 있다.
제4 패턴(HS-exit)은 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알리는 패턴일 수 있다. 패턴(HS-exit)은 특정한 비트로 구성되는 것이 아니라, 제2 전압 범위(vr2)를 초과하도록 전압이 증가하는 과도기적인 패턴일 수 있다.
송신기(TXD)는 제10 시점(t10c) 이후에 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 변경할 수 있다. 예를 들어, 제11 시점(t11c)부터 패턴(LP-11)의 출력이 진행될 수 있다. 이에 따라, 송신기(TXD)는 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알릴 수 있다.
수신기(RXD)는 클럭 트레이닝 패턴(CLK-T) 및 제1 페이로드(ePayload)를 이용하여 클럭 신호(예를 들어, 고속 전송 바이트 클럭 신호, 도 7a에 RxByteClkHS로 표시됨)를 생성할 수 있다. 제1 데이터 수신부(RX1)는 클럭 데이터 복원 회로를 포함할 수 있고, 클럭 트레이닝 패턴(CLK-T)을 이용해서 특정 주파수 및 위상을 갖는 클럭 신호를 생성할 수 있다.
또한, 제1 데이터 수신부(RX1)는 제1 페이로드(ePayload)를 이용하여 클럭 신호의 스큐(skew)를 방지하도록 클럭 신호의 위상을 지속적으로 보정할 수 있다. 제1 데이터 수신부(RX1)는 생성된 클럭 신호를 이용하여 수신된 데이터를 샘플링할 수 있다.
따라서, 본 실시예에 의하면, 클럭 라인 없이도 MIPI 프로토콜을 이용하여 통신할 수 있는 송수신 장치(TSCV)가 제공될 수 있다.
도 10은 도 6a 및 도 6b의 송수신 장치에 포함되는 수신기의 동작의 일 예를 설명하기 위한 도면이다.
도 6, 도 7a, 도 7b, 및 도 10을 참조하면, 제1 데이터 수신부(RX1)는 제1 페이로드(ePayload)를 포함하는 제2 인코디드 데이터(eData2)를 디코더부(DEC)로 제공할 수 있다.
디코더부(DEC)는 제2 인코디드 데이터(eData2)(즉, 제1 페이로드(ePayload))를 디코딩하여 제2 데이터(Data2)를 생성하고, 생성된 제2 데이터(Data2)를 수신 제어부(RXC)에 제공할 수 있다.
제2 데이터(Data2)는 제2 페이로드(Payload) 및 더미 패턴(Dummy)을 포함할 수 있다. 제2 페이로드(Payload)는 송신 제어부(TXC)에서 제공한 제1 데이터(Data1)의 원본 페이로드와 동일하므로, 별도 위상 정보를 포함하지 않는다.
더미 패턴(Dummy)은 인코더부(ENC)에서 제1 페이로드(ePayload)에 내재되도록 미리 인코딩된 것일 수도 있고, 디코더부(DEC)에서 부가된 것일 수도 있다. 더미 패턴(Dummy)은 동일한 값이 반복되는 데이터일 수 있다.
예를 들어, 제2 페이로드(Payload)의 마지막 값이 0일 때, 더미 패턴(Dummy)은 1이 반복되는 데이터이고, 제2 페이로드(Payload)의 마지막 값이 1일 때, 더미 패턴(Dummy)은 0이 반복되는 데이터일 수 있다. 따라서, 도 6a의 수신 제어부(RXC)가 수신하는 제2 데이터(Data2)의 형식(페이로드 및 더미 패턴(Dummy))은 도 2의 수신 제어부(RXCr)가 수신하는 제2 데이터(Data2)의 형식(페이로드 및 부가 정보(C))과 동일할 수 있으므로, 송수신 장치(TSCV)에서 클럭 라인을 제거하더라도 MIPI 프로토콜 인터페이스를 변경할 필요가 없는 장점이 있다.
도 6을 참조하여 설명된 제2 데이터(Data2)의 경우와 유사하게, 수신기(RXD)(예를 들어, 제1 데이터 수신부(RX1))에서 생성하는 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)의 형식은 도 2 및 도 3을 참조하여 설명된 수신기(RXDr)(예를 들어, 제1 데이터 수신부(RX1r))에서 생성하는 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)의 형식과 동일할 수 있다. 따라서, 본 실시예에 따르면, 송수신 장치(TSCV)에서 클럭 라인을 제거하더라도 MIPI 프로토콜 인터페이스를 변경할 필요가 없는 장점이 있다.
제2 데이터(Data2)의 전송 및 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)의 레벨 변화들은 도 6을 참조하여 자세히 설명하였으므로, 중복되는 내용의 설명은 생략하기로 한다.
제2 데이터(Data2)는 바이트 단위(B1, B2, B3, B4, B5, ..., Bn)로 구성된 제2 페이로드(Payload) 및 부가 정보(C)를 포함할 수 있다. 여기서, 부가 정보(C)는 패턴(HS-trail)이 아닌 더미 패턴(Dummy)과 대응하는 정보일 수 있다. 예를 들어, 부가 정보(C)는 0이 반복되거나, 1이 반복되는 8 비트 정보일 수 있다. 예를 들어, 제1 데이터 수신부(RX1)는 디코딩된 제2 데이터(Data2)의 제2 페이로드(Payload) 및 더미 패턴(Dummy)을 디시리얼라이저(deserializer)를 통해서 병렬화(예를 들어, 8 라인으로 병렬화)하고, 병렬화된 제2 데이터(Data2)를 수신 제어부(RXC)로 전송할 수 있다.
도 11은 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 일 실시예를 나타내는 블록도이다. 도 12는 수직 블랭크 구간에서 송신기의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 송신기(TXD)는 송신 제어부(TXC), 제1 데이터 송신부(TX1, 이하, 데이터 송신부라 함), 인코더부(ENC), 및 주파수 도약 제어부(FHC)를 포함할 수 있다.
이하, 송신기(TXD)의 동작 방법을 도 1b에 도시된 액티브 구간(ACTP) 및 수직 블랭크 구간(BP)으로 나누어 설명한다.
우선, 도 7a 내지 도 11을 참조하여, 일 실시예에 따른 액티브 구간(ACTP)에서 송신기(TXD)의 동작에 대해 설명한다. 송신 제어부(TXC)는 제1 내부 클럭 신호(WCLK)에 기초하여 원본 페이로드(Payload)를 포함하는 제1 전송 데이터(TXDATA_1)를 인코더부(ENC)로 전송할 수 있다. 예를 들어, 송신 제어부(TXC)는 제1 내부 클럭 신호(WCLK)의 게이트-온 레벨에 동기하여 원본 페이로드(Payload)를 포함하는 제1 전송 데이터(TXDATA_1)를 인코더부(ENC)로 전송할 수 있다. 이 때, 제1 전송 데이터(TXDATA_1)는 도 7a의 제1 데이터(Data1)에 대응될 수 있다.
송신 제어부(TXC)는 제1 전송 요청 신호(TXREQUESTHS_1) 및 제1 지시 신호(TXWORDVALIDHS_1)를 인코더부(ENC)에 제공할 수 있다.
제1 전송 요청 신호(TXREQUESTHS_1)는 고속 전송 요청을 의미할 수 있다. 제1 전송 요청 신호(TXREQUESTHS_1)가 활성화되면 제1 모드(mode1)로부터 제2 모드(mode2)로의 전환을 위한 데이터가 출력되고, 원본 페이로드(Payload)를 포함하는 유효 데이터가 송신 제어부(TXC)로부터 인코더부(ENC)로 제공될 수 있다.
제1 지시 신호(TXWORDVALIDHS_1)는 MIPI 프로토콜에 의해 정의된 신호이며, 인코더부(ENC)로 전송될 데이터가 유효 데이터임을 지시할 수 있다.
인코더부(ENC)는 제2 전송 데이터(TXDATA_2)를 데이터 송신부(TX1)로 전송할 수 있다. 예를 들어, 인코더부(ENC)는 제1 내부 클럭 신호(WCLK)에 기초하여, 제2 전송 데이터(TXDATA_2)를 출력할 수 있다.
인코더부(ENC)는 제1 전송 데이터(TXDATA_1)의 적어도 일부를 인코딩할 수 있다. 예를 들어, 인코더부(ENC)는 제1 전송 데이터(TXDATA_1)에 포함되는 원본 페이로드(Paylaod)를 제1 페이로드(ePayload)로 인코딩할 수 있다.
인코더부(ENC)는 소정의 프로토콜에 따른 데이터 인코딩을 수행할 수 있다. 일 실시예에서, 인코더부(ENC)는 제1 전송 데이터(TXDATA_1)의 N(단, N은 2보다 큰 정수) 비트 당 최소 1회의 데이터 토글링(toggling)이 일어나도록 데이터 인코딩을 수행할 수 있다. 예를 들어, 인코더부(ENC)의 인코딩에 의해 매 6 비트 당 1회 이상 데이터가 토글될 수 있다.
또한, 인코더부(ENC)는 제1 페이로드(ePayload)의 전후에 데이터를 추가하여 제2 전송 데이터(TXDATA_2)를 생성할 수 있다. 이 때, 제2 전송 데이터(TXDATA_2)는 도 7a의 제1 인코디드 데이터(eData1)에 대응될 수 있다.
일 실시예에서, 인코더부(ENC)는 제1 전송 요청 신호(TXREQUESTHS_1)에 응답하여 클럭 트레이닝 패턴(CLK-T)(또는, 제3 클럭 트레이닝 패턴)을 생성하고, 이를 데이터 송신부(TX1)에 전송할 수 있다. 예를 들어, 제2 전송 데이터(TXDATA_2)는 클럭 트레이닝 패턴(CLK-T)(또는, 제3 클럭 트레이닝 패턴), 시작 패턴(STP), 제1 페이로드(ePayload), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다.
일 실시예에서, 인코더부(ENC)는 제2 전송 요청 신호(TXREQUESTHS_2) 및 제2 지시 신호(TXWORDVALIDHS_2)를 데이터 송신부(TX1)에 제공할 수 있다.
제2 전송 요청 신호(TXREQUESTHS_2)는 고속 전송 요청을 의미할 수 있다. 일 실시예에서, 제1 전송 요청 신호(TXREQUESTHS_1)에 응답하여 인코더부(ENC)는 제2 전송 요청 신호(TXREQUESTHS_2)를 활성화할 수 있다. 제2 전송 요청 신호(TXREQUESTHS_2)가 활성화되면, 인코더부(ENC)는 클럭 트레이닝 패턴(CLK-T)(또는, 제3 클럭 트레이닝 패턴)을 데이터 송신부(TX1)로 전송할 수 있다.
제2 지시 신호(TXWORDVALIDHS_2)는 MIPI 프로토콜에 의해 정의된 신호이며, 데이터 송신부(TX1)로 전송될 데이터가 유효 데이터임을 지시할 수 있다.
일 실시예에서, 인코더부(ENC)는 데이터 송신부(TX1)으로부터 제공되는 제1 내부 클럭 신호(WCLK)의 게이트-온 레벨에 동기하여 제1 페이로드(ePayload)를 포함하는 제2 전송 데이터(TXDATA_2)를 데이터 송신부(TX1)로 전송할 수 있다.
데이터 송신부(TX1)는 제1 내부 클럭 신호(WCLK)를 생성하고, 클럭 트레이닝 패턴(CLK-T)(또는, 제3 클럭 트레이닝 패턴) 및 제1 페이로드(ePayload)를 포함하는 제2 전송 데이터(TXDATA_2)를 제1 라인(dp1) 및 제2 라인(dn1)으로 전송할 수 있다. 제1 내부 클럭 신호(WCLK)는 송신 제어부(TXC) 및 인코더부(ENC)에 제공될 수 있다.
데이터 송신부(TX1)는 제2 전송 요청 신호(TXREQUESTHS_2)에 응답하여 제1 모드(mode1)로부터 제2 모드(mode2)로의 전환을 위한 데이터를 수신기(RXD)로 전송할 수 있다.
데이터 송신부(TX1)는 제2 전송 준비 신호(TXREADYHS_2)를 인코더부(ENC)에 제공할 수 있다. 제2 전송 준비 신호(TXREADYHS_2)는 고속 전송 준비를 의미할 수 있다. 제2 전송 준비 신호(TXREADYHS_2)가 활성화되면, 데이터 송신부(TX1)에 제공된 클럭 트레이닝 패턴(CLK-T)(또는 제3 클럭 트레이닝 패턴)이 수신기(RXD)로 전송될 수 있다.
이후, 데이터 송신부(TX1)는 인코더부(ENC)로부터 제공된 제1 페이로드(ePayload)를 수신기(RXD)로 전송할 수 있다.
다음으로, 도 7a 내지 도 12를 참조하여, 일 실시예에 따른 수직 블랭크 구간(BP)에서 송신기(TXD)의 동작에 대해 설명한다.
도 1a에 도시된 표시 장치(1000)는 기지국과 통신을 수행하는 이동 단말기일 수 있다. 이동 단말기가 연결된 기지국의 서비스 공간에서 다른 기지국의 서비스 공간으로 이동할 때, 이동 단말기가 다른 기지국의 서비스 공간에 할당한 통화 채널에 동조하는 과정에서 기지국과 이동 단말기 사이에 사용되는 주파수 대역이 변경될 수 있다. 이 경우, 이동 단말기에 포함된 송신기(TXD) 및 수신기(RXD) 사이에 사용되는 주파수와 간섭 현상이 발생될 수 있다.
이동 단말기(또는, 송수신기(TSCV))는 이와 같은 주파수 간섭 현상을 방지하기 위해 주파수 도약(Frequency Hopping) 방식을 이용할 수 있다. 이 때, 주파수 도약 방식은 무선 통신망에서 송신기(TXD) 및 수신기(RXD)간의 데이터통신에 사용되는 주파수(또는, 데이터 전송 속도)를 일정한 함수에 따라 바꾸면서 통신하는 기법을 의미한다.
주파수 도약 제어부(FHC)는 기지국과 이동 단말기(또는, 송수신기(TSCV))사이에 주파수 간섭 현상의 발생 가능성을 판단할 수 있다. 주파수 도약 제어부(FHC)는 주파수 간섭 현상이 발생할 것으로 판단되는 경우, 수직 블랭크 구간(BP)에서 주파수 도약 구간(FHP)을 포함시킬지 여부를 결정할 수 있다. 일 실시예에 따르면, 주파수 도약 제어부(FHC)는 주파수 도약 구간(FHC)이 활성 상태인지 여부에 관한 제1 레지스터값(Hopping_EN)을 인코더부(ENC)에 제공할 수 있다. 예를 들어, 제1 레지스터값(Hopping_EN)은 1비트로 구성되며, 주파수 도약 구간(FHP)이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값(1'b1) 및 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값(1'b0) 중 어느 하나를 포함할 수 있다. 다시 말해, 제1-1 레지스터값(1'b1)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경되었음을 알리는 신호이고, 제1-2 레지스터값(1'b0)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경없이 유지됨을 알리는 신호일 수 있다.
데이터 송신부(TX1)는 수직 블랭크 구간(BP)에서 제1 내부 클럭 신호(WCLK)의 주파수 설정값을 변경하여, 데이터 전송 속도를 기설정된 기준 데이터 전송 속도(예: 6Gbps) 대비 일정 범위(예: ±2.5%)내에서 변경할 수 있다. 데이터 송신부(TX1)는 제1 내부 클럭 신호(WCLK)의 주파수 설정값이 변경되는 경우, 변경된 제1 내부 클럭 신호(WCLK)에 기초하여 데이터를 전송할 수 있다.
데이터 송신부(TX1)는 제1 내부 클럭 신호(WCLK)의 주파수 설정값을 변경하는 동안 송신 제어부(TXC) 및 인코더부(ENC)에 제1 내부 클럭 신호(WCLK)를 전송하지 않을 수 있다. 예를 들어, 제1 내부 클럭 신호(WCLK)는 주파수 도약 구간(FHP)에서 소정 레벨(예를 들면, 로우 레벨, 도 12 참조)로 유지될 수 있다. 즉, 데이터 송신부(TX1)는 주파수 도약 구간(FHP)에서 제1 내부 클럭(WCLK)을 생성하지 않을 수 있다.
일 실시예에 따르면 데이터 송신부(TX1)는 제2 내부 클럭 신호(ICLK)를 생성할 수 있다. 데이터 송신부(TX1)는 제2 내부 클럭 신호(ICLK)를 송신 제어부(TXC)에 제공할 수 있다. 다른 실시예에 따르면, 송신 제어부(TXC)는 제2 내부 클럭 신호(ICLK)를 자체적으로 생성하는 제2 내부 클럭 신호 발생기(ICLK_G)를 더 포함할 수 있다.
이 때, 제2 내부 클럭 신호(ICLK)는 인코더부(ENC)에는 제공되지 않을 수 있다. 이로 인해, 데이터 송신부(TX1)는 주파수 도약 구간(FHP)에서 제2 내부 클럭 신호(ICLK)에 기초하여 동작하고, 주파수 도약 구간 이외의 구간(BP1, BP2)에서는 제1 내부 클럭 신호(WCLK)에 기초하여 동작할 수 있다. 반면에, 제1 내부 클럭 신호(WCLK)에만 기초하여 동작하는 인코더부(ENC)는 주파수 도약 구간(FHP)에서 동작하지 않거나 이전 동작을 홀딩할 수 있다.
도 1b에 도시한 바와 같이, 수평 동기 신호(Hsync)는 수직 블랭크 구간(BP)에서도 일정 간격(예: 1 수평 주기(1H)))을 갖는 펄스들을 포함할 수 있다. 따라서, 수직 블랭크 구간(BP) 중, 주파수 도약 구간 이외의 구간(BP1, BP2)에서는 송신 제어부(TXC)가 제2 모드(도 9의 mode2)에서 수평 동기 신호(Hsync_M2)를 생성하고, 이를 인코더부(ENC)에 전송하고, 인코더부(ENC)는 수평 동기 신호(Hsync_M2)를 인코딩하여 수평 동기 데이터(Hsync_M2')를 생성하고, 수평 동기 데이터(Hsync_M2')에 소정의 클럭 트레이닝 패턴(CLK-T)을 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 한편, 주파수 도약 구간(FHP)에서는 송신 제어부(TXC)가 제1 모드(mode1)에서 수평 동기 신호(Hsync_M1)를 생성할 수 있다.
구체적으로, 도 12에 도시된 바와 같이, 수직 블랭크 구간(BP) 중, 주파수 도약 이전 구간(BP1)에서는 송신 제어부(TXC)가 제1 내부 클럭 신호(WCLK)에 기초하여 제2 모드(mode2)에서 수평 동기 신호(Hsync_M2)를 생성하고, 이를 인코더부(ENC)에 제공할 수 있다. 이 후, 인코더부(ENC)는 수평 동기 신호(Hsync_M2)를 인코딩하여 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)는 클럭 트레이닝 패턴(CLK-T), 시작 패턴(STP), 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2')), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다. 이 때, 인코더부(ENC)는 제1 내부 클럭 신호(WCLK)의 라이징 에지에 제1 인코디드 데이터(Edata1)를 출력할 수 있다.
수직 블랭크 구간(BP) 중, 주파수 도약 구간(FHP)에서는 송신 제어부(TXC)가 제2 내부 클럭 신호(ICLK)에 기초하여 제1 모드(도 9의 mode1)에서 수평 동기 신호(Hsync_M1)를 생성하고, 이를 데이터 송신부(TX1)에 전송할 수 있다. 예를 들어, 송신 제어부(TXC)는 제2 내부 클럭 신호(ICLK)의 라이징 에지에 수평 동기 신호(Hsync_M2)를 출력할 수 있다. 이 때, 제2 내부 클럭 신호(ICLK)의 주기는 주파수 도약 여부에 상관없이 일정한 제2 주기(FR2)를 유지할 수 있다.
주파수 도약 구간(FHP)에서는 인코더부(ENC)가 동작하지 않으므로, 수평 동기 신호(Hsync_M1)는 송신 제어부(TXC)로부터 데이터 송신부(TX1)로 직접 전송될 수 있다. 이 때, 제1 모드(도 9의 mode1)에서 생성된 수평 동기 신호(Hsync_M1)의 진폭(H1)은 제2 모드(도 9의 mode2)에서 생성된 수평 동기 신호(Hsync_M2)의 진폭(H2)보다 클 수 있다.
수직 블랭크 구간(BP) 중, 주파수 도약 이후 구간(BP2)에서도 송신 제어부(TXC)가 제1 내부 클럭 신호(WCLK)에 기초하여 제2 모드(도 8의 mode2)에서 수평 동기 신호(Hsync_M2)를 생성할 수 있다. 다만, 주파수 도약 후 구간(BP2)에서는 인코더부(ENC)가 제1 클럭 트레이닝 패턴(CLK-T1) 대신에 제2 클럭 트레이닝 패턴(CLK-T2)을 포함하여 제1 인코디드 데이터(eData1)를 생성할 수 있다. 이 때, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(L2)는 제1 클럭 트레이닝 패턴(CLK-T1)의 길이(L1)보다 길 수 있다. 제1 내부 클럭 신호(WCLK)의 주파수는 주파수 도약 구간(FHP) 후에 변경될 수 있다. 예를 들어, 제1 내부 클럭 신호(WCLK)의 주기는 주파수 도약 구간(FHP) 전에는 제1 주기(FR1)를 가지고, 주파수 도약 구간(FHP) 후에는 제1' 주기(FR1')를 가질 수 있다. 제1' 주기(FR1')는 제1 주기(FR)보다 짧을 수 있다. 설명의 편의를 위해, 시작 패턴(STP), 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2')), 및 종료 패턴(EDP)을 포함하는 패턴의 길이를 주파수 도약 구간(FHP) 전후로 동일하게 도시하였으나, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 시작 패턴(STP), 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2')), 및 종료 패턴(EDP)을 포함하는 패턴의 길이는 주파수 도약 구간(FHP) 후가 주파수 도약 구간(FHP) 전보다 짧을 수 있다.
인코더부(ENC)는 변경된 제1 내부 클럭 신호(WCLK)에 기초하여 동작하게 되므로, 수신기(RXD)(또는, 클럭 데이터 복원 회로)는 변경된 주파수 정보 및 위상 정보를 트래킹하는 시간이 더 많이 요구될 수 있다. 예를 들어, 수신기(RXD)(또는, 클럭 데이터 복원 회로)가 제2 클럭 트레이닝 패턴(CLK_T2)의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간은 제1 클럭 트레이닝 패턴(CLK_T1)의 제1 주파수 정보 및 제1 위상 정보를 트래킹하는 시간, 즉 락킹 시간보다 길 수 있다.
일 실시예에 따르면, 송신 제어부(TXC)는 제1 내부 클럭 신호(WCLK)에 기초하여, 주파수 도약 구간(FHP)이 활성 상태인지 여부에 관한 정보로서, 종결 플래그 신호(Shadow_done)를 인코더부(ENC)에 제공할 수 있다. 예를 들어, 종결 플래그 신호(Shadow_done)가 논리 하이 레벨을 가지는 경우, 주파수 도약 구간(FHP)이 활성 상태에서 비활성 상태로 변경된 것으로 볼 수 있다.
상술한 바와 같이, 주파수 도약 제어부(FHC)는 주파수 도약 구간(FHP)이 활성 상태인지 여부에 관한 제1 레지스터값(Hopping_EN)을 인코더부(ENC)에 제공할 수 있다. 예를 들어, 제1 레지스터값(Hopping_EN)은 1비트로 구성되며, 주파수 도약 구간(FHP)이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값(1'b1) 및 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값(1'b0) 중 어느 하나를 포함할 수 있다. 다시 말해, 제1-1 레지스터값(1'b1)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경되었음을 알리는 신호이고, 제1-2 레지스터값(1'b0)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경없이 유지됨을 알리는 신호일 수 있다. 인코더부(ENC)는 송신 제어부(TXC)로부터 종결 플래그 신호(Shadow_done)(예: 논리 하이 레벨 신호)를 수신하고, 주파수 도약 제어부(FHC)로부터 제1-1 레지스터값(예: 1'b1)을 수신하는 경우, 제2 모드(도 9의 mode2)에서 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))에 제2 클럭 트레이닝 패턴(CLK-T2)을 추가하여 제1 인코디드 데이터(eData1)를 생성할 수 있다. 이 때, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 제1 클럭 트레이닝 패턴(CLK-T1)의 길이보다 기설정된 길이만큼 길 수 있다. 예를 들어, 기설정된 길이는 주파수 도약 시 송수신기(TSCV)의 데이터 전송 속도가 ±2.5% 내에서 변경되는 경우, 변경 범위의 중간 값(즉, ±1.25%)에 대응되도록 설정될 수 있다.
일 실시예에 따르면, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 제1 클럭 트레이닝 패턴(CLK-T1)에 하나의 1과 하나의 0이 반복되는 패턴을 더 포함시킴으로써, 증가시킬 수 있다(즉, 0 및 1의 토글링 횟수를 증가). 다만, 이에 한정되는 것은 아니고, 예를 들어, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 제1 클럭 트레이닝 패턴(CLK-T1)에 복수의 연속된 1들과 복수의 연속된 0들이 반복되는 패턴을 더 포함시킴으로써, 증가시킬 수 있다.
도 2 및 도 3에 도시된 송신기(TXDr)는 데이터 송신부들(TX1r, TX2r, TX3r, TX4r)과 별개로 클럭 송신부(TCr)를 포함하므로, 주파수 도약이 발생함에 따라 송신기(TXDr)와 수신기(RXDr) 간의 데이터 전송 속도가 변경되더라도, 변경된 클럭 신호에 기초하여 동작하므로 수평 동기 신호(Hsync, Hsymc')의 동기화에 문제가 발생되지 않을 수 있다.
다만, 도 7a 및 도 7b에 도시된 클럭 임베디드 방식의 송신기(TXD)는 주파수 도약이 발생함에 따라 송신기(TXDr)와 수신기(RXDr) 간의 데이터 전송 속도가 변경되는 경우, 수신기(RXD)(또는, 클럭 데이터 복원 회로)는 변경된 주파수 정보 및 위상 정보를 트래킹하는 시간이 더 많이 요구될 수 있다. 본 발명의 일 실시예에 따른 송수신기(TSCV)는 주파수 도약 구간(FHP) 종료 후 첫번째 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))에는 제1 클럭 트레이닝 패턴(CLK-T1)의 길이보다 긴 제2 클럭 트레이닝 패턴(CLK-T2)을 부가함으로써, 수직 블랭크 구간(BP)에서 주파수 도약 구간(FHP)을 포함하더라도 송신기(TXD)에서 제공된 수평 동기 신호와 수신기(RXD)에서 복원된 수평 동기 신호를 동기화할 수 있다. 즉, 본 발명의 일 실시예에 따른 송수신기(TSCV)는 도 2 및 도 3에 도시된 바와 같이 송신기(TXDr)에 데이터 송신부들(TX1r, TX2r, TX3r, TX4r)과 별개로 클럭 송신부(TCr)를 포함하지 않더라도, 주파수 도약 방식을 수행할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 13은 도 7a 및 도 7b의 송수신 장치에 포함되는 송신기의 다른 예를 나타내는 블록도이다. 도 14는 송수신 장치의 데이터 전송 속도 변경 범위에 대응하여 제2 클럭 트레이닝 패턴의 길이가 가변되는 실시예를 나타낸 그래프이다. 도 15는 송수신 장치의 데이터 전송 속도 변경 범위에 대응하여 제2 클럭 트레이닝 패턴의 길이를 가변하는 송신기의 동작을 설명하기 위한 도면이다.
도 13에 도시된 송신기(TXD_1)의 주파수 도약 제어부(FHC)는 송수신 장치의 데이터 전송 속도의 변경 범위에 대응하는 복수의 제2 레지스터값(Hopping_Freq)을 더 제공한다는 점에서, 주파수 도약 구간(FHP)이 활성 상태인지 여부에 관한 제1 레지스터값(Hopping_EN)만을 제공받는 도 11에 도시된 송수신 장치(TSCV)의 주파수 도약 제어부(FHC)와 차이점이 있다. 액티브 구간(ACTP)에서 송수신 장치(TSCV)의 동작은 도 11에 도시된 실시예와 실질적으로 동일한 바, 중복되는 설명을 생략하고, 수직 블랭크 구간(BP)에서 송수신 장치(TSCV)의 동작을 중심으로 설명한다.
도 7a 내지 도 13을 참조하면, 송신기(TXD_1)는 송신 제어부(TXC), 데이터 송신부(TX1), 인코더부(ENC), 및 주파수 도약 제어부(FHC)를 포함할 수 있다.
도 12에서 상술한 바와 같이, 수직 블랭크 구간(BP) 중, 주파수 도약 이전 구간(BP1)에서는 송신 제어부(TXC)가 제1 내부 클럭 신호(WCLK)에 기초하여 제2 모드(도 8의 mode2)에서 수평 동기 신호(Hsync_M2)를 생성하고, 이를 인코더부(ENC)에 제공할 수 있다. 이 후, 인코더부(ENC)는 수평 동기 신호(Hsync_M2)를 인코딩하여 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다.
수직 블랭크 구간(BP) 중, 주파수 도약 구간(FHP)에서는 송신 제어부(TXC)가 제2 내부 클럭 신호(ICLK)에 기초하여 제1 모드(도 9의 mode1)에서 수평 동기 신호(Hsync_M1)를 생성하고, 이를 데이터 송신부(TX1)에 전송할 수 있다. 즉, 주파수 도약 구간(FHP)에서는 인코더부(ENC)가 동작하지 않으므로, 수평 동기 신호(Hsync_M1)는 송신 제어부(TXC)로부터 데이터 송신부(TX1)로 직접 전송될 수 있다. 이 때, 제1 모드(도 9의 mode1)에서 생성된 수평 동기 신호(Hsync_M1)의 진폭(H1)은 제2 모드(도 9의 mode2)에서 생성된 수평 동기 신호(Hsync_M2)의 진폭(H2)보다 클 수 있다.
수직 블랭크 구간(BP) 중, 주파수 도약 이후 구간(BP2)에서도 송신 제어부(TXC)가 제1 내부 클럭 신호(WCLK)에 기초하여 제2 모드(도 8의 mode2)에서 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터(예: CLK-T, STP, EDP)를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 다만, 주파수 도약 후 구간(BP2)에서는 인코더부(ENC)가 제1 클럭 트레이닝 패턴(CLK-T1) 대신에 제2 클럭 트레이닝 패턴(CLK-T2)을 추가하여 제1 인코디드 데이터(eData1)를 생성할 수 있다. 이 때, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(L2)는 제1 클럭 트레이닝 패턴(CLK-T1)의 길이(L1)보다 길 수 있다.
제1 내부 클럭 신호(WCLK)의 주파수는 주파수 도약 구간(FHP) 후에 변경될 수 있다. 예를 들어, 제1 내부 클럭 신호(WCLK)의 주기는 주파수 도약 구간(FHP) 전에는 제1 주기(FR1)를 가지고, 주파수 도약 구간(FHP) 후에는 제1' 주기(FR1')를 가질 수 있다. 제1' 주기(FR1')는 제1 주기(FR)보다 짧을 수 있다. 설명의 편의를 위해, 시작 패턴(STP), 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2')), 및 종료 패턴(EDP)을 포함하는 패턴의 길이를 주파수 도약 구간(FHP) 전후로 동일하게 도시하였으나, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 시작 패턴(STP), 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2')), 및 종료 패턴(EDP)을 포함하는 패턴의 길이는 주파수 도약 구간(FHP) 후가 주파수 도약 구간(FHP) 전보다 짧을 수 있다.
인코더부(ENC)는 변경된 제1 내부 클럭 신호(WCLK)에 기초하여 동작하게 되므로, 수신기(RXD)(또는, 클럭 데이터 복원 회로)는 변경된 주파수 정보 및 위상 정보를 트래킹하는 시간이 더 많이 요구될 수 있다. 예를 들어, 제2 클럭 트레이닝 패턴(CLK_T2)의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간은 제1 클럭 트레이닝 패턴(CLK_T1)의 제1 주파수 정보 및 제1 위상 정보를 트래킹하는 시간, 즉 락킹 시간보다 길 수 있다.
이 때, 수신기(RXD)(또는, 클럭 데이터 복원 회로)가 제2 클럭 트레이닝 패턴(CLK_T2)의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간은 데이터 전송 속도 변경 범위에 대응하여 가변될 수 있다. 예를 들어, 데이터 전송 속도 변경 범위가 클수록 제2 클럭 트레이닝 패턴(CLK_T2)의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간은 길어질 수 있다.
일 실시예에 따르면, 송신 제어부(TXC)는 제1 내부 클럭 신호(WCLK)에 기초하여, 주파수 도약 구간(FHP)이 활성 상태인지 여부에 관한 정보로서, 종결 플래그 신호(Shadow_done)를 인코더부(ENC)에 제공할 수 있다. 예를 들어, 종결 플래그 신호(Shadow_done)가 논리 하이 레벨을 가지는 경우, 주파수 도약 구간(FHP)이 활성 상태에서 비활성 상태로 변경된 것으로 볼 수 있다.
또한, 주파수 도약 제어부(FHC)는 주파수 도약 구간(FHP)이 활성 상태인지 여부에 관한 제1 레지스터값(Hopping_EN)을 인코더부(ENC)에 제공할 수 있다. 예를 들어, 제1 레지스터값(Hopping_EN)은 1비트로 구성되며, 주파수 도약 구간(FHP)이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값(1'b1) 및 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값(1'b0) 중 어느 하나를 포함할 수 있다. 다시 말해, 제1-1 레지스터값(1'b1)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경되었음을 알리는 신호이고, 제1-2 레지스터값(1'b0)은 제1 내부 클럭 신호(WCLK)의 주파수가 변경없이 유지됨을 알리는 신호일 수 있다.
또한, 주파수 도약 제어부(FHC)는 주파수 간섭 현상이 발생할 것으로 판단되는 경우, 송수신기(TSCV)의 데이터 전송 속도의 변경 범위에 관한 정보를 포함하는 제2 레지스터값(Hopping_Freq)을 인코더부(ENC)에 추가로 제공할 수 있다.
일 실시예에 따르면, 제2 레지스터값(Hopping_Freq)은 데이터 송신부(TX1)의 데이터 전송 속도의 변경 범위를 기설정된 간격으로 구분하여 각각에 해당되는 레지스터값들로 구성될 수 있다.
예를 들어, 제2 레지스터값들(Hopping_Freq)은 5비트로 구성되며, 데이터 전송 속도의 변경 범위(예: ±2.5%)를 ±0.1% 간격으로 구분하여 생성된 25개의 레지스터값들을 포함할 수 있다. 다만, 제2 레지스터값(Hopping_Freq)에 포함된 레지스터값들의 개수는 이에 한정되는 것은 아니다. 예를 들어, 수신기(RXD)(또는, 클럭 데이터 복원 회로)의 락킹 시간 해상도 설계에 따라, 데이터 전송 속도(또는, 주파수 도약의 정도)의 변경 범위를 더 큰 간격으로 구분하는 경우, 제2 레지스터값(Hopping_Freq)에 포함된 레지스터값들의 개수는 감소하고, 데이터 전송 속도의 변경 범위를 더 작은 간격으로 구분하는 경우, 제2 레지스터값들(Hopping_Freq)에 포함된 레지스터값들의 개수는 증가할 수 있다.
아래 [표 1]은 예시적으로, 주파수 도약의 정도에 대응하여, 데이터 송신부(TX1)의 데이터 전송 속도, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이, 제2 클럭 트레이닝 패턴(CLK-T2)의 실제 길이, 및 제1 내부 클럭 신호(WCLK)의 주파수 변경 정도를 나타낸다. 이 때, 유닛 간격(Unit interval; UI)은 1 비트를 의미한다. 표1 의 "1UI"는 데이터 전송 속도의 역수로 정의된다.
예를 들어, 주파수 도약이 없는 경우(즉, 데이터 전송 속도 변경 범위가 0%), 데이터 송신부(TX1)의 전송 속도는 6[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 1800[UI]를 가질 수 있다. 이 때의 1UI는 0.167[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 1800*0.167=300[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 6G/16=375[MHz]일 수 있다.
한편, 데이터 전송 속도 변경 범위가 0.8% 증가한 경우, 데이터 송신부(TX1)의 전송 속도는 6.05[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 2760[UI]를 가질 수 있다. 이 때의 1UI는 0.165[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 2760*0.165=456[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 6.05G/16=378[MHz]일 수 있다.
또한, 데이터 전송 속도 변경 범위가 1.7% 증가한 경우, 데이터 송신부(TX1)의 전송 속도는 6.1[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 3840[UI]를 가질 수 있다. 이 때의 1UI는 0.164[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 3840*0.164=630[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 6.1G/16=381[MHz]일 수 있다.
또한, 데이터 전송 속도 변경 범위가 2.5% 증가한 경우, 데이터 송신부(TX1)의 전송 속도는 6.15[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 4800[UI]를 가질 수 있다. 이 때의 1UI는 0.163[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 4800*0.163=780[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 6.15G/16=384[MHz]일 수 있다.
즉, 데이터 전송 속도 변경 범위가 0.8%, 1.7%, 2.5% 순으로 증가할수록 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)은 456[ns], 630[ns], 780[ns]으로 증가되고, 제1 내부 클럭 신호(WCLK)의 주파수도 378[MHz], 381[MHz], 384[MHz]로 증가될 수 있다.
반면에, 데이터 전송 속도 변경 범위가 0.8% 감소한 경우, 데이터 송신부(TX1)의 전송 속도는 5.95[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 2760[UI]를 가질 수 있다. 이 때의 1UI는 0.168[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 2760*0.168=464[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 5.95G/16=372[MHz]일 수 있다.
또한, 데이터 전송 속도 변경 범위가 1.7% 감소한 경우, 데이터 송신부(TX1)의 전송 속도는 5.9[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 3840[UI]를 가질 수 있다. 이 때의 1UI는 0.169[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 3840*0.169=651[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 5.9G/16=369[MHz]일 수 있다.
또한, 데이터 전송 속도 변경 범위가 2.5% 감소한 경우, 데이터 송신부(TX1)의 전송 속도는 5.85[Gbps]이고, 제2 클럭 트레이닝 패턴(CLK-T2)은 4800[UI]를 가질 수 있다. 이 때의 1UI는 0.171[ns]이므로, 실제 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)는 4800*0.171=821[ns]일 수 있다. 또한, 제1 내부 클럭 신호(WCLK)가 1 클럭 당 16비트씩 전송하므로, 제1 내부 클럭 신호(WCLK)의 주파수는 5.85G/16=366[MHz]일 수 있다.
즉, 데이터 전송 속도 변경 범위가 0.8%, 1.7%, 2.5% 순으로 감소할수록 제2 클럭 트레이닝 패턴(CLK-T2)의 길이(또는, 시간)은 464[ns], 651[ns], 821[ns]으로 증가되고, 제1 내부 클럭 신호(WCLK)의 주파수는 372[MHz], 369[MHz], 366[MHz]로 감소될 수 있다.

변경 정도[%] 		데이터
전송 속도[Gbps]
1UI[ns] 		클럭 트레이닝 패턴 길이[UI] 클럭 트레이닝 패턴 실제 시간[ns] WCLK[MHz]
-2.5% 5.85 0.171 4800 821 366
-1.7% 5.9 0.169 3840 651 369
-0.8% 5.95 0.168 2760 464 372
0.0% 6 0.167 1800 300 375
0.8% 6.05 0.165 2760 456 378
1.7% 6.1 0.164 3840 630 381
2.5% 6.15 0.163 4800 780 384
도 14를 참조하면, 데이터 전송 속도 변경 범위가 ±0.8%, ±1.7%, ±2.5%으로 증가할수록 제2 클럭 트레이닝 패턴(CLK-T2)의 길이가 증가함을 확인할 수 있다. 이 때, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 주파수 도약이 없는 경우 1800[UI]로 기설정되고, 주파수 도약으로 인해 데이터 전송 속도가 최대 ±2.5% 변경된 경우, 4800[UI]로 기설정되고, 이를 기준으로 나머지 중간의 데이터 전송 속도의 변경 범위에 대하여 비례하여 적용할 수 있다.
도 13 내지 도 15를 참조하면, 인코더부(ENC)는 송신 제어부(TXC)로부터 종결 플래그 신호(Shadow_done)를 수신하고, 주파수 도약 제어부(FHC)로부터 제1-1 레지스터값(Hopping_EN)을 수신하는 경우, 송신 제어부(TXC)로부터 수신한 수평 동기 신호(Hsync_M2)를 인코딩하여 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))를 생성하고, 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))의 전후에 소정의 데이터를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 이 때, 인코더부(ENC)는 제1 페이로드(ePayload)(또는, 수평 동기 데이터(Hsync_M2'))에제1 클럭 트레이닝 패턴(CLK-T1) 대신에 제2 클럭 트레이닝 패턴(CLK-T2)을 포함하여 제1 인코디드 데이터(도 8의 eData1)를 생성할 수 있다.
이 때, 인코더부(ENC)는 주파수 도약 제어부(FHC)로부터 제2 레지스터값(Hopping_Freq)을 추가로 제공받을 수 있다. 일 실시예에 따르면, 제2 레지스터값(Hopping_Freq)은 제1 데이터 전송 속도 변경 범위(예: ±0.8%)에 대응하는 제2-1 레지스터값, 제2 데이터 전송 속도 변경 범위(±1.7%)에 대응하는 제2-2 레지스터값, 및 제3 데이터 전송 속도 변경 범위(예: ±2.5%)에 대응하는 제2-3 레지스터값을 포함할 수 있다. 주파수 도약 제어부(FHC)는 데이터 전송 속도의 변경 범위에 기초하여, 제2-1 레지스터값, 제2-2 레지스터값, 및 제2-3 레지스터값 중 어느 하나를 인코더부(ENC)에 제공할 수 있다. 다만, 제2 레지스터값(Hopping_Freq)에 포함된 레지스터값들의 개수는 예시적인 것으로서, 가변될 수 있다. 이 때, 5b'00000은 데이터 전송 속도가 변경되지 않은 경우의 레지스터 값이고, 5b'xxxxx는 제2-1 레지스터값, 제2-2 레지스터값, 및 제2-3 레지스터값 중 어느 하나에 해당하는 레지스터값일 수 잇다.
인코더부(ENC)는 수신 받은 제2 레지스터값(Hopping_Freq)에 대응하여, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이를 결정할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 인코더부(ENC)는 제2-1 레지스터값을 수신한 경우, 제2 모드(mode2)에서 수평 동기 데이터(Hsync_M2')에 제21 클럭 트레이닝 패턴(CLK-T21)을 포함하여 제1 인코디드 데이터(eData1)를 생성하고, 제2-2 레지스터값을 수신한 경우, 제2 모드(mode2)에서 수평 동기 데이터(Hsync_M2')에 제22 클럭 트레이닝 패턴(CLK-T22)을 포함하여 제1 인코디드 데이터(eData1)를 생성하고, 및 제2-3 레지스터값을 수신한 경우, 제2 모드(mode2)에서 수평 동기 데이터(Hsync_M2')에 제23 클럭 트레이닝 패턴(CLK-T23)을 포함하여 제1 인코디드 데이터(eData1)를 생성할 수 있다. 이 때, 제21 클럭 트레이닝 패턴(CLK-T21), 제22 클럭 트레이닝 패턴(CLK-T22), 제23 클럭 트레이닝 패턴(CLK-T23) 순으로 길이가 더 길 수 있다. 설명의 편의를 위해 수평 동기 데이터(Hsync_M2')에 제2 클럭 트레이닝 패턴(CLK-T2)만 추가되는 것으로 도시하였으나, 도 12에 도시된 바와 같이, 수평 동기 데이터(Hsync_M2') 전후로 시작 패턴(STP), 및 종료 패턴(EDP)이 포함될 수 있다.
제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 제1 클럭 트레이닝 패턴(CLK-T1)의 길이보다 길 수 있다. 일 실시예에 따르면, 제2 클럭 트레이닝 패턴(CLK-T2)의 길이는 제1 클럭 트레이닝 패턴(CLK-T1)에 하나의 1과 하나의 0이 반복되는 패턴을 더 포함시킴으로써, 증가시킬 수 있다(즉, 0 및 1의 토글링 횟수를 증가). 예를 들어, 제2-1 레지스터값, 제2-2 레지스터값, 및 제2-3 레지스터값 각각은 2760[UI], 3840[UI], 4800[UI]에 대응할 수 있다. 따라서, 제1 데이터 전송 속도 변경 범위(예: ±0.8%) 대비 제2 데이터 전송 속도 변경 범위(예: ±1.7%)에서 제2 클럭 트레이닝 패턴(CLK-T2)(즉, 제22 클럭 트레이닝 패턴(CLK-T22))의 길이는 1080[UI] 증가하고(또는, 0 및 1의 토글링 횟수가 540 증가), 제2 데이터 전송 속도 변경 범위(예: ±1.7%) 대비 제3 데이터 전송 속도 변경 범위(예: ±2.5%)에서 제2 클럭 트레이닝 패턴(CLK-T2)(즉, 제23 클럭 트레이닝 패턴(CLK-T23))의 길이는 960[UI] 증가할 수 있다(또는, 0 및 1의 토글링 횟수가 480 증가).
이로 인해, 주파수 도약 변경 정도에 대응하여 제2 클럭 트레이닝 패턴(CLK-T2)의 길이를 보다 정확히 가변할 수 있는 바, 수신기(RXD)의 제2 클럭 트레이닝 패턴(CLK_T2)의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간을 최적화할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
TSCV: 송수신 장치 TXD: 송신기
RXD: 수신기 TXC: 송신 제어부
ENC: 인코더부 TX1: 데이터 송신부
dp1: 제1 라인 dn1: 제2 라인
CLK-T: 클럭 트레이닝 패턴 ePayload: 제1 페이로드
CNT: 클럭 카운터부 CTL: 클럭 제어부
WCLK: 제1 내부 클럭 신호 ICLK: 제2 내부 클럭 신호
1000: 표시 장치 10: 표시 모듈
20: 프로세서 Hsync: 수평 동기 신호

Claims (23)

  1. 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고,
    제1 프레임 구간은 상기 송신기로부터 상기 수신기로 제1 페이로드를 전송하는 액티브 구간 및 상기 송신기 및 상기 수신기 간의 데이터 전송 속도가 가변되는 주파수 도약 구간을 포함하는 수직 블랭크 구간을 포함하되,
    상기 송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고,
    상기 송신기는, 상기 수직 블랭크 구간 중, 상기 주파수 도약 구간 이외의 구간에는 상기 제2 모드에서 제1 수평동기신호를 생성하여 상기 제1 수평동기신호를 수평 동기 데이터로 인코딩하고, 상기 주파수 도약 구간에는, 상기 제1 모드에서 제2 수평동기신호를 생성하며,
    상기 송신기는, 상기 수직 블랭크 구간 중, 상기 주파수 도약 구간 이외의 구간에서, 상기 수평 동기 데이터에 제1 클럭 트레이닝 패턴을 부가하되, 상기 주파수 도약 구간 종료 후 첫번째 상기 수평 동기 데이터에는 상기 제1 클럭 트레이닝 패턴과 상이한 제2 클럭 트레이닝 패턴을 부가하는 송수신 장치.
  2. 제1 항에 있어서,
    상기 제2 클럭 트레이닝 패턴의 길이는 상기 제1 클럭 트레이닝 패턴의 길이보다 긴 것을 특징으로 하는 송수신 장치.
  3. 제1 항에 있어서,
    상기 제2 클럭 트레이닝 패턴의 길이는 상기 데이터 전송 속도의 변경 범위에 대응하여 가변되는 송수신 장치.
  4. 제3 항에 있어서,
    상기 제2 클럭 트레이닝 패턴의 길이는 상기 데이터 전송 속도의 변경 범위가 클수록 길어지는 것을 특징으로 하는 송수신 장치.
  5. 제1 항에 있어서,
    상기 송신기는, 상기 액티브 구간 동안, 상기 제2 모드에서 원본 페이로드를 인코딩하여 상기 제1 페이로드를 생성하고, 상기 제1 라인 및 상기 제2 라인을 통해 제3 클럭 트레이닝 패턴과 상기 제1 페이로드를 송신하는 송수신 장치.
  6. 제1 항에 있어서,
    상기 송신기는,
    제1 내부 클럭 신호 및 제2 내부 클럭 신호를 생성하고, 상기 수직 블랭크 구간동안 상기 제1 클럭 트레이닝 패턴 또는 상기 제2 클럭 트레이닝 패턴이 추가된 제1 인코디드 데이터를 상기 제1 라인 및 상기 제2 라인으로 전송하는 데이터 송신부;
    상기 제1 및 상기 제2 내부 클럭 신호들을 수신하고, 상기 제1 내부 클럭 신호에 기초하여 상기 제2 모드에서 상기 제1 수평동기신호를 생성하고, 상기 제2 내부 클럭 신호에 기초하여 상기 제1 모드에서 상기 제2 수평 동기신호를 생성하는 송신 제어부; 및
    상기 제1 및 상기 제2 내부 클럭 신호들 중 상기 제1 내부 클럭 신호만을 수신하고, 상기 제1 내부 클럭 신호에 기초하여, 상기 송신 제어부로부터 수신한 상기 제1 수평 동기 신호를 인코딩하여 상기 수평 동기 데이터를 생성하고, 상기 수평 동기 데이터에 상기 제1 클럭 트레이닝 패턴 또는 상기 제2 클럭 트레이닝 패턴을 부가하여 상기 제1 인코디드 데이터를 생성하는 인코더부를 포함하는 송수신 장치.
  7. 제6 항에 있어서,
    상기 데이터 송신부는, 상기 주파수 도약 구간동안 상기 제1 내부 클럭 신호를 생성하지 않고, 상기 제2 내부 클럭 신호만 생성하는 송수신 장치.
  8. 제5 항에 있어서,
    상기 송신 제어부는, 상기 제1 내부 클럭 신호에 기초하여 상기 원본 페이로드를 상기 인코더에 전송하는 송수신 장치.
  9. 제5 항에 있어서,
    상기 인코더는, 상기 송신 제어부로부터 제공된 상기 원본 페이로드를 인코딩 키를 포함하는 상기 제1 페이로드로 인코딩하는 송수신 장치.
  10. 제6 항에 있어서,
    상기 송신기는, 상기 주파수 도약 구간이 활성 상태인지 여부에 관한 제1 레지스터값을 상기 인코더부에 제공하는 주파수 도약 제어부를 더 포함하고,
    상기 제1 레지스터값은 상기 주파수 도약 구간이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값 및 상기 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값을 포함하는 송수신 장치.
  11. 제10 항에 있어서,
    상기 송신 제어부는 상기 제1 내부 클럭 신호에 기초하여, 상기 주파수 도약 구간이 종료 되었음을 알리는 종결 플래그 신호를 상기 인코더부에 제공하는 송수신 장치.
  12. 제11 항에 있어서,
    상기 인코더부는, 상기 제1-1 레지스터값 및 상기 종결 플래그 신호를 수신 시, 상기 수평 동기 데이터에, 상기 제2 클럭 트레이닝 패턴을 부가하는 송수신 장치.
  13. 제10 항에 있어서,
    상기 주파수 도약 제어부는, 상기 데이터 전송 속도의 변경 범위 정보를 포함하는 제2 레지스터값을 상기 인코더부에 제공하는 송수신 장치.
  14. 제13 항에 있어서,
    상기 제2 레지스터값은, 제1 데이터 전송 속도 변경 범위에 대응하는 제2-1 레지스터값, 제2 데이터 전송 속도 변경 범위에 대응하는 제2-2 레지스터값, 및 제3 데이터 전송 속도 변경 범위에 대응하는 제2-3 레지스터값을 포함하고, 상기 제1 데이터 전송 속도 변경 범위, 상기 제2 데이터 전송 속도 변경 범위, 및 상기 제3 데이터 전송 속도 변경 범위 순으로 상기 데이터 전송 속도 변경 범위가 커지는 송수신 장치.
  15. 제14 항에 있어서,
    상기 인코더부는 상기 제2-1 레지스터값, 상기 제2-2 레지스터값, 및 상기 제2-3 레지스터값 순으로 갈수록 상기 제2 클럭 트레이닝 패턴의 길이를 증가시키는 송수신 장치.
  16. 제1 항에 있어서,
    상기 제1 모드에서 상기 제1 라인 및 상기 제2 라인은 싱글-엔디드(single-ended) 방식으로 사용되고, 상기 제2 모드에서 상기 제1 라인 및 상기 제2 라인은 차동(differential) 방식으로 사용되는 송수신 장치.
  17. 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하는 송수신 장치의 구동 방법에 있어서,
    제1 프레임 구간은 상기 송신기로부터 상기 수신기로 제1 페이로드(payload)를 전송하는 액티브 구간 및 상기 송신기 및 상기 수신기 간의 데이터 전송 속도가 가변되는 주파수 도약 구간을 포함하는 수직 블랭크 구간을 포함하고,
    제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 송신기로부터 상기 수신기로 전송하는 단계;
    제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 송신기로부터 상기 수신기로 전송하는 단계;
    상기 송신기에 포함되는 데이터 송신부에서, 제1 내부 클럭 신호 및 제2 내부 클럭 신호를 생성하는 단계;
    상기 송신기에 포함되는 송신 제어부에서, 상기 수직 블랭크 구간 중 상기 주파수 도약구간 이외의 구간에는 상기 제1 내부 클럭 신호에 기초하여 상기 제2 모드에서 제1 수평동기신호를 생성하고, 상기 주파수 도약 구간에는 상기 제2 내부 클럭 신호에 기초하여 상기 제1 모드에서 상기 제2 수평 동기신호를 생성하는 단계; 및
    상기 송신기에 포함되는 인코더부에서, 상기 수직 블랭크 구간 중, 상기 주파수 도약구간 이외의 구간에는 상기 제2 모드에서 상기 제1 수평 동기 신호를 수평 동기 데이터로 인코딩하고, 상기 수평 동기 데이터에 제1 클럭 트레이닝 패턴을 부가하는 단계;를 포함하되,
    상기 인코더부에서, 상기 주파수 도약이 발생했는지 여부를 판단하는 단계;를 더 포함하고,
    상기 인코더부에서, 상기 주파수 도약이 발생했다고 판단되는 경우, 상기 주파수 도약 구간 종료 후 첫번째 상기 수평 동기 데이터에는 상기 제1 클럭 트레이닝 패턴과 상이한 제2 클럭 트레이닝 패턴을 부가하는 단계를 더 포함하는 송수신 장치의 구동 방법.
  18. 제17 항에 있어서,
    상기 제2 클럭 트레이닝 패턴의 길이는 상기 제1 클럭 트레이닝 패턴의 길이보다 긴 것을 특징으로 하는 송수신 장치의 구동 방법.
  19. 제17 항에 있어서,
    상기 제2 클럭 트레이닝 패턴을 부가하는 단계는, 상기 데이터 전송 속도의 변경 범위에 대응하여 상기 제2 클럭 트레이닝 패턴의 길이를 가변시키는 단계를 포함하는 송수신 장치의 구동 방법.
  20. 제19 항에 있어서,
    상기 제2 클럭 트레이닝 패턴의 길이를 가변시키는 단계는, 상기 데이터 전송 속도 변경 범위가 커질수록 상기 제2 클럭 트레이닝 패턴의 길이를 증가시키는 것을 특징으로 하는 송수신 장치의 구동 방법.
  21. 제17 항에 있어서,
    상기 송신기에 포함되는 주파수 도약 제어부에서, 상기 주파수 도약 구간이 활성 상태인지 여부에 관한 제1 레지스터값을 상기 인코더부에 제공하는 단계를 더 포함하되,
    상기 제1 레지스터값은 상기 주파수 도약 구간이 활성 상태에서 비활성 상태로 변경되었음을 알리는 제1-1 레지스터값 및 상기 주파수 도약 구간이 활성 상태 또는 비활성 상태로 유지됨을 알리는 제1-2 레지스터값을 포함하는 송수신 장치의 구동 방법.
  22. 제21 항에 있어서,
    상기 송신 제어부에서, 상기 제1 내부 클럭 신호에 기초하여, 상기 주파수 도약 구간이 종료 되었음을 알리는 종결 플래그 신호를 상기 인코더부에 제공하는 단계를 더 포함하는 송수신 장치의 구동 방법.
  23. 제22 항에 있어서,
    상기 주파수 도약이 발생했는지 여부를 판단하는 단계는, 상기 인코더부에서, 상기 제1-1 레지스터값 및 상기 종결 플래그 신호를 수신하는 경우, 상기 주파수 도약이 발생했다고 결정하는 송수신 장치의 구동 방법.
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