TWI789826B - 顯示裝置的資料介面裝置和方法 - Google Patents

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Abstract

本發明揭露一種顯示裝置的資料介面裝置，包括：一時序控制器，將對應於一資料致能訊號的一邏輯高時段的一時脈嵌入式影像資料及對應於該資料致能訊號的一邏輯低時段的一時脈嵌入式空白資料進行編碼，並將已編碼的一資料傳輸包傳輸到一傳輸線；以及一源極驅動器，基於透過該傳輸線所接收之已編碼的該資料傳輸包產生一內部時脈，並基於該內部時脈選擇性地解碼該時脈嵌入式影像資料，其中，該時脈嵌入式空白資料的轉換模式在複數條傳輸線中彼此不同。

Description

顯示裝置的資料介面裝置和方法
本發明係關於一種顯示裝置的資料介面裝置和方法。
在顯示裝置中，隨著其解析度和尺寸的增加，顯示影像的數位資料的傳輸量會逐漸增加。由於資料的傳輸量增加，先前技術的顯示裝置會有電磁干擾（EMI）和功耗增加的問題。
為了克服先前技術的上述問題，本發明可以提供顯示裝置的資料介面裝置和方法，其減少了EMI和功耗。
為了實現如本文所體現和大致上描述的這些目的和其他優點並依照本發明的目的，本發明揭露了一種顯示裝置的資料介面裝置，包括：一時序控制器，將對應於一資料致能訊號的一邏輯高時段的一時脈嵌入式影像資料及對應於該資料致能訊號的一邏輯低時段的一時脈嵌入式空白資料進行編碼，並將已編碼的一資料傳輸包傳輸到一傳輸線；以及一源極驅動器，基於透過該傳輸線接收之已編碼的該資料傳輸包產生一內部時脈，並基於該內部時脈選擇性地解碼該時脈嵌入式影像資料，其中，該時脈嵌入式空白資料的轉換模式在複數條傳輸線中彼此不同。
本發明的優點和特徵以及實現方法，將藉由參照附圖描述的以下實施例以闡明。然而，本發明可以不同的形式實施，並且不應被解釋為僅限於此闡述的實施例。相反地，提供這些實施例將使本發明更加周密和完整，並且能夠將本發明的範疇完整地傳達給所屬技術領域中具有通常知識者。此外，本發明僅由申請專利範圍的範疇界定。
用於描述本發明實施例的附圖所揭露以描述本發明實施例的形狀、尺寸、比例、角度、數量等僅為示例，並且本發明不限於此。相同的元件符號始終表示相同的元件。在整個說明書中，相同的元件由相同的元件符號表示。如本文所用，術語「包括」、「具有」、「包含」等描述，除非使用術語「僅」，否則可以加入其他部件。如本文所使用的，除非上下文另外明確指出，單數形式「一」和「該」也意指包含複數形式。
即使沒有明確敘述，本發明各種實施例中的元件也解釋為包含誤差範圍。
在描述位置關係時，例如，當兩個部分之間的位置關係被描述為「上」、「上方」、「底下」和「一旁」時，一個或多個其他元件可以設置在兩元件之間，除非使用「只有」或「直接」的描述。
應當理解到，儘管於此使用「第一」、「第二」等用語來描述各種元件，但是這些元件不應受這些用語的限制。這些用語僅用於區分一個元件與另一個元件。例如，第一元件可以稱為第二元件，同樣地，第二元件可以稱為第一元件，而不脫離本發明的範疇。
在以下說明中，當確定與已知功能或配置相關的詳細描述會不必要地模糊本發明的重點時，將省略詳細描述。在下文中，將參考附圖詳細描述本發明的實施例。
圖1是顯示根據本發明一實施例之顯示裝置的示意圖。圖2和圖3是用於示意性描述根據本發明之基於編碼方案的時脈嵌入式介面裝置的示意圖。
本發明的概念可以應用於平板顯示裝置，諸如液晶顯示（LCD）裝置、場發射顯示（FED）裝置、電漿顯示面板（PDP）、有機發光顯示裝置、以及無機發光顯示裝置，但不限於此。本發明的概念可以應用於可彎曲顯示裝置、可折疊顯示裝置、可捲曲顯示裝置、可撓性顯示裝置等。本發明的概念可以應用於各種顯示裝置，包括時序控制器TCON和源極驅動器SDIC，兩者透過嵌入式面板介面（EPI）裝置彼此連接。在下文中，將描述有機發光顯示裝置作為示例，但是本發明的概念不限於有機發光顯示裝置。並且，本發明的概念不限於申請專利範圍中描述的元件術語。再申請專利範圍中所描述的各種「電路」術語不限於硬體，並可以表示執行相應功能的「邏輯」。
參見圖1，根據本發明實施例的顯示裝置可以包括：顯示面板PNL；時序控制器TCON；源極驅動器SDIC；閘極驅動器GDRV；以及資料介面裝置（EPI Tx和EPI Rx）。
顯示面板PNL可以包括顯示輸入影像的像素陣列。像素陣列可以包括複數個像素，該些像素基於複數條資料線DL和複數條閘極線GL的交叉結構佈置為矩陣類型。複數個像素中的每一個可以包括用於實現顏色的紅色（R）子像素、綠色（G）子像素、以及藍色（B）子像素，此外，可以進一步包括色（W）子像素。
每個子像素可以包括：發光裝置；驅動元件；開關元件；以及儲存元件。可以將內部補償技術和外部補償技術應用於補償與發光裝置及/或驅動元件相關聯的子像素之間的驅動特性偏差。內部補償技術可以藉由使用包含在每個子像素中的補償電路，來補償在發光裝置中流動的驅動電流，而不考慮驅動元件的特性變化。在外部補償技術中，設置在顯示面板PNL外部的感測電路可以感測發光裝置及/或每個子像素的驅動元件的驅動特性變化，並且補償電路可以校正要施加到每個子像素的影像資料，以補償感測的驅動特性變化。
像素陣列可以進一步包括複數個觸控感測器，用於實現觸控使用者介面（UI）。觸控感測器各自可以實現為電容式觸控感測器，其基於對電容式觸控感測器施加觸控前後的電容變化來感測觸控輸入，但不限於此。
時序控制器TCON可以接收數位影像資料和時序訊號，包含來自主機系統的垂直同步訊號、水平同步訊號和資料致能訊號。時序控制器TCON可以產生時序控制訊號，用於基於時序訊號控制源極驅動器SDIC的操作時序和閘極驅動器GDRV的操作時序。時序控制訊號可以包括：源極時序控制訊號，用於控制源極驅動器SDIC的操作時序；以及閘極時序控制訊號，用於控制閘極驅動器GDRV的操作時序。
時序控制器TCON可以根據基於點對點方案的編碼方案透過時脈嵌入式介面裝置連接到源極驅動器SDIC，並可以將包含影像資料的資料傳輸包傳輸到源極驅動器SDIC。在時脈嵌入式介面裝置中，因為影像資料和時脈包含在資料傳輸包中並透過一條傳輸線傳輸，因此可以在高解析度和大尺寸顯示裝置中省略獨立的時脈傳輸線，並可以易於減少傳輸線的數量。在資料傳輸包中，時脈可以不與影像資料同步，並可以僅具有轉換資訊，以便由接收電路回復，因此，在轉換限制的方面上，時脈嵌入式可以優於時脈分割式。時脈嵌入式介面裝置可以包括：傳輸電路（EPI Tx）；傳輸線TCH；以及接收電路（EPI Rx），傳輸電路（EPI Tx）可以嵌入時序控制器TCON中，而接收電路（EPI Rx）可以嵌入源極驅動器SDIC中。
時脈嵌入式介面裝置可以基於時脈位元方案和時脈編碼方案。
在時脈位元方案中，一個資料傳輸包可以包括：時脈嵌入式影像資料；以及時脈嵌入式空白資料，其中反應了時脈資訊。時脈嵌入式影像資料可以對應於一個畫面（frame）的單行資料供應時段，而時脈嵌入式空白資料可以對應於一個畫面的水平空白時段和垂直空白時段。時脈位元方案可以是不基於傳輸資料「1」和「0」之間的平衡的方案。因此，當一個資料傳輸包中包含轉換的資料位元數量很少時（例如，在持續維持「1」的資料傳輸時段中只有一個位元轉換為「0」的情況，或者與其相反的情況），接收電路可能不會感測到傳輸資料的轉換，並且因此，回復資料可能會失真。當傳輸頻率較高時，這種問題可能會增加。
另一方面，時脈編碼方案可以包括編碼方案和解碼方案，兩者基於傳輸資料「1」和「0」之間的平衡。基於時脈編碼方案，無論傳輸資料的種類為何，都可以透過編碼操作調整「1」和「0」之間的平衡，並且因此，傳輸資料可以穩定地傳輸而不會丟失。在時脈編碼方案中，一個資料傳輸包可以包括：時脈嵌入式影像資料；以及時脈嵌入式空白資料，其中調整「1」和「0」之間的平衡。
如圖2和圖3所示，基於編碼方案的時脈嵌入式介面裝置可以包括：傳輸電路（EPI Tx）；以及接收電路（EPI Rx），兩者透過複數條傳輸線TCH彼此連接。傳輸電路（EPI Tx）可以將透過拌碼獲得的時脈嵌入式影像資料和時脈嵌入式空白資料進行編碼，並可以透過複數條傳輸線TCH將編碼的資料傳輸包傳輸到接收電路（EPI Rx）。時脈嵌入式空白資料可以包含與空白時段對應的時脈訓練型樣（clock training pattern, CTP）。接收電路（EPI Rx）可以包含時脈和資料回復（CDR）電路，用於回復來自資料傳輸包的時脈資訊。CDR電路可以透過傳輸線TCH接收資料傳輸包，並可以追蹤資料傳輸包的轉換模式以回復包含在資料傳輸包中的時脈資訊。接收電路（EPI Rx）可以基於由CDR電路回復的時脈資訊解碼資料傳輸包，並可以將解碼資料解拌碼以回復影像資料。
在已編碼的資料傳輸包中，時脈嵌入式影像資料可以在一個畫面的單行資料供應時段中傳輸，而時脈嵌入式空白資料可以在一個畫面的水平空白時段和垂直空白時段中傳輸。因為時脈嵌入式影像資料應在接收電路（EPI Rx）中透過解碼操作和解拌碼操作回復為影像資料，所以對時脈嵌入式影像資料執行的傳輸電路（EPI Tx）的拌碼操作和接收電路的解拌碼操作（EPI Rx）應預定義為在它們兩者間具有相關性。例如，對時脈嵌入式影像資料執行的拌碼操作和解拌碼操作可以基於同一線性回饋移位暫存器的輸出來進行。
另一方面，在已編碼的資料傳輸包中，時脈嵌入式空白資料可能需要用於CDR電路的追蹤操作（亦即，對轉換模式執行的追蹤操作），並可能與影像資料無關，因此可以不由接收電路（EPI Rx）回復。亦即，可以將時脈嵌入式空白資料在由傳輸電路（EPI Tx）拌碼之後進行編碼，但是可以不由接收電路（EPI Rx）進行解拌碼和解碼。因此，對時脈嵌入式空白資料進行的傳輸電路（EPI Tx）的拌碼操作可以不定義為與接收電路（EPI Rx）的解拌碼操作相關聯，因此，可以確保設計的便利性。
對應於傳輸線TCH的時脈嵌入式空白資料可以在傳輸電路（EPI Tx）中被拌碼，以具有各種類型的轉換模式。當時脈嵌入式空白資料以固定類型的轉換模式傳輸時，可能會重複發生特定頻率成分的雜訊，因此EMI和功耗可能會增加。另一方面，當時脈嵌入式空白資料被傳輸以對各條傳輸線TCH具有不同轉換模式時，可以很容易解決此問題。為此，將在下文參見圖6至圖20描述資料介面裝置的實施例，其操作以透過至少兩條傳輸線傳輸時脈嵌入式空白資料的片段，以具有不同的轉換模式。
在一個畫面的垂直空白時段中，由傳輸電路（EPI Tx）傳輸到接收電路（EPI Rx）的一個資料傳輸包可以進一步包括Rx控制資料。RX控制資料可以包含：閘極時序控制訊號，用於控制閘極驅動器GDRV的操作時序；以及源極時序控制訊號，用於控制源極驅動器SDIC的操作時序。可以由接收電路（EPI Rx）回復閘極時序控制訊號和源極時序控制訊號。
源極驅動器SDIC可以包括：接收電路（EPI Rx）；以及數位至類比轉換器。接收電路（EPI Rx）可以與時脈同步地供應回復的數位影像資料和回復的源極時序控制訊號給數位至類比轉換器。數位至類比轉換器可以基於源極時序控制訊號，將數位影像資料轉換為伽瑪補償電壓（亦即，資料電壓），然後可以將伽瑪補償電壓輸出到資料線DL。輸出到資料線DL的資料電壓可以與透過閘極線GL供應的掃描訊號同步地應用於子像素。源極驅動器SDIC可以透過獨立的訊號線將由接收電路（EPI Rx）回復的閘極時序控制訊號供應給閘極驅動器GDRV。
閘極驅動器GDRV可以基於閘極時序控制訊號產生在閘極開啟電壓與閘極關閉電壓之間擺盪的掃描訊號。閘極開啟電壓可以是用於開啟每個子像素的開關元件的電壓，而閘極關閉電壓可以是用於關閉每個子像素的開關元件的電壓。閘極驅動器GDRV可以依序地或不依序地將掃描訊號輸出到閘極線GL以藉由線單元選擇子像素，其中資料電壓將對子像素充電。
圖4是顯示在根據本發明的時脈嵌入式介面裝置中構成資料傳輸包的時脈嵌入式影像資料和時脈嵌入式空白資料的示意圖。
參見圖4，資料傳輸包可以由傳輸電路（EPI Tx）基於資料致能訊號DE進行編碼。傳輸電路（EPI Tx）可以編碼時脈嵌入式影像資料以對應資料致能訊號DE的邏輯高時段，並可以編碼時脈嵌入式空白資料以對應資料致能訊號DE的邏輯低時段。傳輸電路（EPI Tx）可以進一步編碼Rx控制資料（Rx CTR）以對應資料致能訊號DE的邏輯低時段。
資料致能訊號DE的邏輯高時段可以對應於一個畫面的單行資料供應時段。單行資料供應時段可以具有與顯示面板的垂直解析度相等的資料致能訊號（第一個DE到最後一個DE）的數量。資料致能訊號DE的邏輯低時段可以對應於一個畫面的水平空白時段和垂直空白時段。水平空白時段和垂直空白時段可以各自定義為在一個畫面中未傳輸之時脈嵌入式影像資料的時間。可以設計為在水平空白時段和垂直空白時段中所傳輸的時脈嵌入式空白資料的片段對每條傳輸線具有不同的轉換模式，因此可以減少在傳輸線中發生的EMI和功耗。
圖5A和圖5B是用於描述包含轉換的時脈嵌入式空白資料應在圖4的垂直或水平空白時段中傳輸的理由的示意圖。
在空白時段中，時脈嵌入式介面裝置可以不傳輸時脈嵌入式影像資料，但可以傳輸時脈嵌入式空白資料。時脈嵌入式空白資料應被傳輸以具有使源極驅動器的接收電路能夠在空白時段期間檢查/產生/追踪時脈資訊的轉換。
例如，如圖5A所示，在時脈嵌入式空白資料被傳輸而不包含轉換的情況下（例如，空白時段的所有傳輸資料皆為「0」或「1」的情況），包含在接收電路中的CDR電路可以不回復傳輸時脈（Tx Clock），並可以不檢查傳輸電路與接收電路之間的時脈資訊，因此，可能無法進行正常的通訊。
如圖5B所示，為了檢查傳輸電路與接收電路之間的時脈資訊，在空白時段期間傳輸的時脈嵌入式空白資料應包含高於或等於特定準位的轉換。時脈嵌入式空白資料可以定義為垃圾資料，因為CDR電路中用於時脈追蹤操作所需的轉換是必需的，但資料是不需要的。 [第一實施例]
圖6和圖7是顯示在根據本發明的時脈嵌入式介面裝置中的第一實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施。圖8和圖9是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中將用於產生和回復時脈嵌入式影像資料的第一線性回饋移位暫存器和用於產生時脈嵌入式空白資料的第二線性回饋移位暫存器以不同方式配置。圖10是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中產生時脈嵌入式影像資料或時脈嵌入式空白資料的示例的示意圖。
參見圖6和圖7，根據第一實施例的時脈嵌入式介面裝置可以包括：第一傳輸電路（EPI Tx1）和第一接收電路（EPI Rx1），兩者透過第一傳輸線TCH1彼此連接；以及第二傳輸電路（EPI Tx2）和第二接收電路（EPI Rx2），兩者透過第二傳輸線TCH2彼此連接。
參見圖6，第一傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第一時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第一時脈嵌入式空白資料進行編碼，並可以將已編碼的第一資料傳輸包傳輸到第一傳輸線TCH1。
參見圖6，第一傳輸電路（EPI Tx1）可以包括：第一線性回饋移位暫存器LFSR1；第一影像拌碼電路DSR；第二線性回饋移位暫存器LFSR2；第一空白拌碼電路BSR；第一多工器M1；第一編碼電路ECO；以及第一串列化電路SIR。
第一線性回饋移位暫存器LFSR1可以在資料致能訊號DE的邏輯高時段中基於第一種子訊號RST1輸出第一線性回饋資訊。第一線性回饋移位暫存器LFSR1可以具有將輸入到暫存器的值計算為先前狀態值的線性函數的結構。在這種情況下，所使用的線性函數可以主要是XOR運算。第一種子訊號RST1可以表示輸入到第一線性回饋移位暫存器LFSR1的初始位元值。因為第一線性回饋移位暫存器LFSR1的操作是確定性的，所以可以基於先前值確定第一線性回饋資訊的輸出進程。並且，因為第一線性回饋移位暫存器LFSR1的值的數量是有限的，所以輸出進程可以在特定時段重複。例如，第一線性回饋移位暫存器LFSR1可以如圖8中所示實現。圖8的第一線性回饋移位暫存器LFSR1可以包含多項式結構，例如「X 16+X 6+X 2+1」。
第一影像拌碼電路DSR可以將第一影像資料（Display DATA1）和第一線性回饋資訊結合並拌碼，以產生第一時脈嵌入式影像資料。第一影像拌碼電路DSR可以基於圖10中所示的方法產生拌碼資料，並可以將拌碼資料輸出為第一時脈嵌入式影像資料。
第二線性回饋移位暫存器LFSR2可以在資料致能訊號DE的邏輯低時段中基於與第一種子訊號RST1不同的第二種子訊號RST2輸出第二線性回饋資訊。第二線性回饋移位暫存器LFSR2可以具有將輸入到暫存器的值計算為先前狀態值的線性函數的結構。在這種情況下，線性函數可以主要是XOR運算。第二種子訊號RST2可以表示輸入到第二線性回饋移位暫存器LFSR2的初始位元值。因為第二線性回饋移位暫存器LFSR2的操作是確定性的，所以可以基於先前值確定第二線性回饋資訊的輸出進程。並且，因為第二線性回饋移位暫存器LFSR2的值的數量是有限的，所以輸出進程可以在特定時段重複。例如，第二線性回饋移位暫存器LFSR2可以如圖9中所示實現。圖9的第二線性回饋移位暫存器LFSR2可以包含多項式結構，例如「X 16+X 5+X 4+X 3+1」。
第一空白拌碼電路BSR可以將第一空白資料（Blank DATA1）和第二線性回饋資訊結合並拌碼，以產生第一時脈嵌入式空白資料。第一空白拌碼電路BSR可以基於圖10所示的方法產生拌碼資料，並可以將拌碼資料輸出為第一時脈嵌入式空白資料。
第一多工器M1可以選擇第一時脈嵌入式影像資料以對應資料致能訊號DE的邏輯高時段，並可以選擇第一時脈嵌入式空白資料和Rx控制資料以對應於資料致能訊號DE的邏輯低時段，而且第一多工器M1可以輸出所選擇的第一時脈嵌入式影像資料和所選擇的第一時脈嵌入式空白資料及Rx控制資料。
第一編碼電路ECO可以將映射到資料致能訊號DE的邏輯高時段的第一時脈嵌入式影像資料及映射到資料致能訊號DE的邏輯低時段的第一時脈嵌入式空白資料和Rx控制資料進行編碼，以產生第一資料傳輸包。已編碼的第一資料傳輸包可以實施為彩色子像素單元（例如，R、G和B單元或RGBW單元）的並行結構。
第一串列化電路SIR可以將透過由第一編碼電路ECO編碼獲得的第一資料傳輸包轉換為適於傳輸的串列形式，並可以將轉換的第一資料傳輸包輸出到第一傳輸線TCH1。
參見圖6，第一接收電路（EPI Rx1）可以基於透過第一傳輸線TCH1所接收的第一資料傳輸包產生第一內部時脈；基於第一內部時脈解碼第一時脈嵌入式空白資料和Rx控制資料；以及解拌碼已解碼的第一時脈嵌入式空白資料和Rx控制資料以回復第一影像資料（Display DATA1）。
參見圖6，第一接收電路（EPI Rx1）可以包括：CDR電路；第一並行化電路DSIR；第一解碼電路DCO；第二多工器M2；第一線性回饋移位暫存器LFSR1；以及第一影像解拌碼電路DDSR。
CDR電路可以基於關於第一資料傳輸包的轉換資訊產生第一內部時脈。CDR電路可以藉由使用鎖相迴路（phase locked loop, PLL）或鎖延遲迴路（delay locked loop, DLL）來產生及輸出第一內部時脈。
第一並行化電路DSIR可以基於第一內部時脈的時序將具有串列結構的第一資料傳輸包轉換為R、W、G和B單元的並行結構。
第一解碼電路DCO可以將具有並行結構之已轉換的第一資料傳輸包進行解碼，並可以從第一資料傳輸包中提取關於Rx控制資料的開始資訊以及關於第一時脈嵌入式影像資料的開始資訊。
第二多工器M2可以基於關於Rx控制資料的開始資訊從第一資料傳輸包中選擇Rx控制資料，以輸出所選擇的Rx控制資料，並可以基於關於第一時脈嵌入式影像資料的開始資訊從第一資料傳輸包中選擇第一時脈嵌入式影像資料，以輸出所選擇的第一時脈嵌入式影像資料。
第一接收電路（EPI Rx1）和第一傳輸電路（EPI Tx1）可以共享相同的第一線性回饋移位暫存器LFSR1，藉此以使第一影像資料（Display DATA1）精確地回復。亦即，第一接收電路（EPI Rx1）的第一線性回饋移位暫存器LFSR1可以具有與第一傳輸電路（EPI Tx1）的第一線性回饋移位暫存器LFSR1相同的結構。第一線性回饋移位暫存器LFSR1可以輸出第一線性回饋資訊。
第一影像解拌碼電路DDSR可以回復第一影像資料（Display DATA1），藉此從第一時脈嵌入式影像資料中解拌碼第一線性回饋資訊。
參見圖7，第二傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第二時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第二時脈嵌入式空白資料進行編碼，並可以將已編碼的第二資料傳輸包傳輸到第二傳輸線TCH2。
參見圖7，第二傳輸電路（EPI Tx2）可以包括：第一線性回饋移位暫存器LFSR1；第二影像拌碼電路DSR’；第二線性回饋移位暫存器LFSR2；第二空白拌碼電路BSR’；第三多工器M1’；第二編碼電路ECO’；以及第二串列化電路SIR’。
第二傳輸電路（EPI Tx2）的第一線性回饋移位暫存器LFSR1可以與第一傳輸電路（EPI Tx1）的第一線性回饋移位暫存器LFSR1相同。第一傳輸電路（EPI TX1）和第二傳輸電路（EPI TX2）可以共享第一線性回饋移位暫存器LFSR1，因此可以增加設計上的便利性。
第二影像拌碼電路DSR’可以將第二影像資料（Display DATA2）和第一線性回饋資訊結合並拌碼，以產生第二時脈嵌入式影像資料。第二影像拌碼電路DSR’可以基於圖10中所示的方法產生拌碼資料，並可以將拌碼資料輸出為第二時脈嵌入式影像資料。
第二傳輸電路（EPI Tx2）的第二線性回饋移位暫存器LFSR2可以與第一傳輸電路（EPI Tx1）的第二線性回饋移位暫存器LFSR2相同。第一傳輸電路（EPI TX1）和第二傳輸電路（EPI TX2）可以共享第二線性回饋移位暫存器LFSR2，因此可以增加設計上的便利性。
第二空白拌碼電路BSR’可以將第二空白資料（Blank DATA2）和第二線性回饋資訊結合並拌碼，以產生第二時脈嵌入式空白資料。第二空白拌碼電路BSR’可以基於圖10中所示的方法產生拌碼資料，並可以將拌碼資料輸出為第二時脈嵌入式空白資料。
第二空白資料（Blank DATA2）可以與第一傳輸電路（EPI TX1）的第一空白資料（Blank DATA1）以不同方式設計。當第一空白資料（Blank DATA1）和第二空白資料（Blank DATA2）由不同方式設計時，第一傳輸電路（EPI Tx1）和第二傳輸電路（EPI Tx2）可以共享相同的第二線性回饋移位暫存器LFSR2，但是第一時脈嵌入式空白資料的第一轉換模式和第二時脈嵌入式空白資料的第二轉換模式可以由不同方式產生。這將另外參考圖11和圖12描述。
第三多工器M1’可以選擇第二時脈嵌入式影像資料以對應資料致能訊號DE的邏輯高時段，並可以選擇第二時脈嵌入式空白資料和Rx控制資料以對應於資料致能訊號DE的邏輯低時段，而且第三多工器M1’可以輸出所選擇的第二時脈嵌入式影像資料和所選擇的第二時脈嵌入式空白資料及Rx控制資料。
第二編碼電路ECO’可以將映射到資料致能訊號DE的邏輯高時段的第二時脈嵌入式影像資料及映射到資料致能訊號DE的邏輯低時段的第二時脈嵌入式空白資料和Rx控制資料進行編碼，以產生第二資料傳輸包。已編碼的第二資料傳輸包可以實現為R、W、G和B單元的並行結構。
第二串列化電路SIR’可以將透過由第二編碼電路ECO’編碼獲得的第二資料傳輸包轉換為適於傳輸的串列形式，並可以將轉換的第二資料傳輸包輸出到第二傳輸線TCH2。
參見圖7，第二接收電路（EPI Rx2）可以基於透過第二傳輸線TCH2所接收的第二資料傳輸包產生第二內部時脈；基於第二內部時脈解碼第二時脈嵌入式影像資料和Rx控制資料；以及解拌碼第二時脈嵌入式影像資料和Rx控制資料以回復第二影像資料（Display DATA2）。
參見圖7，第二接收電路（EPI Rx2）可以包括：CDR’電路；第二並行化電路DSIR’；第二解碼電路DCO’；第四多工器M2’；第一線性回饋移位暫存器LFSR1；以及第二影像解拌碼電路DDSR’。
CDR’電路可以基於關於第二資料傳輸包的轉換資訊產生第二內部時脈。CDR’電路可以藉由使用PLL或DLL來產生和輸出第二內部時脈。
第二並行化電路DSIR’可以基於第二內部時脈的時序將具有串列結構的第二資料傳輸包轉換R、W、G和B單元的並行結構。
第二解碼電路DCO’可以將具有並行結構之已轉換的第二資料傳輸包進行解碼，並可以從第二資料傳輸包中提取關於Rx控制資料的開始資訊以及關於第二時脈嵌入式影像資料的開始資訊。
第四多工器M2’可以基於關於Rx控制資料的開始資訊從第二資料傳輸包中選擇Rx控制資料，以輸出所選擇的Rx控制資料，並可以基於關於第二時脈嵌入式影像資料的開始資訊從第二資料傳輸包中選擇第二時脈嵌入式影像資料，以輸出所選擇的第二時脈嵌入式影像資料。
第二接收電路（EPI Rx2）和第二傳輸電路（EPI Tx2）可以共享相同的第一線性回饋移位暫存器LFSR1，藉此以使第二影像資料（Display DATA2）精確地回復。亦即，第二接收電路（EPI Rx2）的第一線性回饋移位暫存器LFSR1可以與第二傳輸電路（EPI Tx2）的第一線性回饋移位暫存器LFSR1具有相同的結構。第一線性回饋移位暫存器LFSR1可以輸出第一線性回饋資訊。
第二影像解拌碼電路DDSR’可以回復第二影像資料（Display DATA2），藉此從第二時脈嵌入式影像資料中解拌碼第一線性回饋資訊。
圖11和圖12是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中對應於每條傳輸線的時脈嵌入式空白資料的轉換模式以不同方式設計。
參見圖11和圖12，分別連接到第一傳輸線TCH1至第六傳輸線TCH6的第一傳輸電路至第六傳輸電路（EPI TX1至EPI TX6）可以共享相同的第二線性回饋移位暫存器LFSR2，因此，可以增加設計的便利性。然而，可以將要應用於第一傳輸電路至第六傳輸電路（EPI Tx1至EPI Tx6）的空白資料片段設計為大小不同，因此，對每個資料傳輸包改變了包含在透過第一傳輸線TCH1至第六傳輸線TCH6要傳輸的第一資料傳輸包到第六資料傳輸包的每一個中的時脈嵌入式空白資料的轉換模式。例如，要應用於第一傳輸電路至第六傳輸電路（EPI Tx1至EPI Tx6）的空白資料片段的大小可以不同地設計為8'h00、8'h22、8'h44、8'h88、8'h99和8'hAA。此處，「8'h」可以表示8位元，而「00」、「22」、「44」、「88」、「99」和「AA」可以各自表示具有8位元的十六進位數。例如，十六進位數「99」可以表示為「10011001」，而「AA」可以表示為「10101010」。
如圖12所示，在假設第二線性回饋資訊實現為具有16位元「FFFF、E817、0328、284B、4DE8 ...」的十六進位數的情況下，其中第二線性回饋資訊是第二線性回饋移位暫存器LFSR2共同應用於第一傳輸電路至第四傳輸電路（EPI TX1到EPI TX4）的輸出，當分別應用於第一傳輸電路至第四傳輸電路（EPI Tx1到EPI Tx4）的第一空白資料至第四空白資料的大小是8'H00、8'H22、8'H44和8'H88並且彼此不同時，第二線性回饋資訊與空白資料之間的上8位元組合結果[15,8]可以在第一傳輸電路至第四傳輸電路（EPI Tx1至EPI Tx4）中彼此不同。換句話說，在第一傳輸電路至第四傳輸電路（EPI Tx1到EPI Tx4）中的拌碼資料（亦即，第一時脈嵌入式空白資料至第四時脈嵌入式空白資料的轉換模式）可以在第一傳輸電路至第四傳輸電路（EPI TX1至EPI TX4）中彼此不同。在圖12中，第二線性回饋移位暫存器LFSR2的第一輸出「FFFF」可以是上述第二種子訊號RST2。 [第二實施例]
圖13和圖14是顯示在根據本發明的時脈嵌入式介面裝置中的第二實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施。
參見圖13和圖14，根據第二實施例的時脈嵌入式介面裝置可以包括：第一傳輸電路（EPI Tx1）和第一接收電路（EPI Rx1），兩者藉由第一傳輸線TCH1彼此連接；以及第二傳輸電路（EPI Tx2）和第二接收電路（EPI Rx2），兩者藉由第二傳輸線TCH2彼此連接。
參見圖13，第一傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第一時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第一時脈嵌入式空白資料進行編碼，並可以將已編碼的第一資料傳輸包傳輸到第一傳輸線TCH1。
參見圖13，第一傳輸電路（EPI Tx1）可以包括：第一線性回饋移位暫存器LFSR1；第一影像拌碼電路DSR；第二線性回饋移位暫存器LFSR2；第一空白拌碼電路BSR；第一多工器M1；第一編碼電路ECO；以及第一串列化電路SIR。
相較於圖6，圖13的第一傳輸電路（EPI Tx1）不同之處在於，第二線性回饋移位暫存器LFSR2在沒有指定的種子訊號的情況下輸出第二線性回饋資訊。因為圖13的第二線性回饋移位暫存器LFSR2在沒有指定的種子訊號的情況下輸出第二線性回饋資訊，因此與圖6相比重複第二線性回饋資訊的相同值的時段可以延伸。在圖13的第一傳輸電路（EPI Tx1）中，時脈嵌入式空白資料的轉換模式可以比圖6更容易進行差異化設計。
在圖13的第一傳輸電路（EPI Tx1）中，除了第二線性回饋移位暫存器LFSR2以外的元件可以與圖6的相應元件基本上相同。並且，圖13的第一接收電路（EPI Rx1）可以與圖6的第一接收電路（EPI Rx1）基本上相同。
參見圖14，第二傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第二時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第二時脈嵌入式空白資料進行編碼，並可以將已編碼的第二資料傳輸包傳輸到第二傳輸線TCH2。
參見圖14，第二傳輸電路（EPI Tx2）可以包括：第一線性回饋移位暫存器LFSR1；第二影像拌碼電路DSR’；第二線性回饋移位暫存器LFSR2；第二空白拌碼電路BSR’；第三多工器M1’；第二編碼電路ECO’；以及第二串列化電路SIR’。
相較於圖7，圖14的第二傳輸電路（EPI Tx2）不同之處在於，第二線性回饋移位暫存器LFSR2在沒有指定的種子訊號的情況下輸出第二線性回饋資訊。因為圖14的第二線性回饋移位暫存器LFSR2在沒有指定的種子訊號的情況下輸出第二線性回饋資訊，因此與圖7相比重複第二線性回饋資訊的相同值的時段可以延伸。在圖14的第二傳輸電路（EPI Tx2）中，時脈嵌入式空白資料的轉換模式可以比圖7更容易進行差異化設計。
在圖14的第二傳輸電路（EPI Tx2）中，除了第二線性回饋移位暫存器LFSR2以外的元件可以與圖7的相應元件基本上相同。並且，圖14的第二接收電路（EPI Rx2）可以與圖7的第二接收電路（EPI Rx2）基本上相同。 [第三實施例]
圖15和圖16是顯示在根據本發明的時脈嵌入式介面裝置中的第三實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施。
參見圖15和圖16，根據第三實施例的時脈嵌入式介面裝置可以包括：第一傳輸電路（EPI Tx1）和第一接收電路（EPI Rx1），兩者藉由第一傳輸線TCH1彼此連接；以及第二傳輸電路（EPI Tx2）和第二接收電路（EPI Rx2），兩者藉由第二傳輸線TCH2彼此連接。
參見圖15，第一傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第一時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第一時脈嵌入式空白資料進行編碼，並可以將已編碼的第一資料傳輸包傳輸到第一傳輸線TCH1。
參見圖15，第一傳輸電路（EPI Tx1）可以包括：第一線性回饋移位暫存器LFSR1；第一影像拌碼電路DSR；第二線性回饋移位暫存器LFSR2；第一空白拌碼電路BSR；第一多工器M1；第一編碼電路ECO；以及第一串列化電路SIR。
參見圖16，第二傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第二時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第二時脈嵌入式空白資料進行編碼，並可以將已編碼的第二資料傳輸包傳輸到第二傳輸線TCH2。
參見圖16，第二傳輸電路（EPI Tx2）可以包括：第一線性回饋移位暫存器LFSR1；第二影像拌碼電路DSR’；第三線性回饋移位暫存器LFSR3；第二空白拌碼電路BSR’；第三多工器M1’；第二編碼電路ECO’；以及第二串列化電路SIR’。
如上所述，分別包含在圖6的第一傳輸電路（EPI TX1）和圖7的第二傳輸電路（EPI Tx2）中的第二線性回饋移位暫存器LFSR2可以基於相同的第二種子訊號RST2輸出相同的線性回饋資訊。分別包含在圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）中的第一空白拌碼電路BSR和第二空白拌碼電路BSR’可以將具有不同大小的空白資料（Blank DATA1）和（Blank DATA2）片段與相同的線性回饋資訊結合，以產生包含不同轉換的第一時脈嵌入式空白資料和第二時脈嵌入式空白資料。
另一方面，分別包含在圖15的第一傳輸電路（EPI Tx1）和圖16的第二傳輸電路（EPI Tx2）中的第二線性回饋移位暫存器LFSR2和第三線性回饋移位暫存器LFSR3可以基於不同的種子訊號RST2-1和RST2-2輸出具有不同大小的第二線性回饋資訊和第三線性回饋資訊，因此，可以與圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）不同。
此外，分別包含在圖15的第一傳輸電路（EPI Tx1）中和圖16的第二傳輸電路（EPI Tx2）的第一空白拌碼電路BSR和第二空白拌碼電路BSR’可以接收具有相同大小的空白資料（Blank DATA）片段，並可以將具有不同大小的第二線性回饋資訊和第三線性回饋資訊與具有相同大小的空白資料（Blank DATA）片段結合，以產生包含不同轉換模式的第一時脈嵌入式空白資料和第二時脈嵌入式空白資料，因此，可以與圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）不同。具有相同大小的空白資料（Blank DATA）片段可以稱為共用空白資料。
在根據第三實施例的時脈嵌入式介面裝置中，應用於各個傳輸電路的空白資料片段的大小可以是相同的，並且對於每個傳輸電路，可以由不同方式產生時脈嵌入式空白資料的轉換模式，因此，可以加強與空白資料相關的設計的便利性。
在圖15的第一傳輸電路（EPI Tx1）和圖16的第二傳輸電路（EPI Tx2）中，除了第一空白拌碼電路BSR和第二空白拌碼電路BSR’及第二線性回饋移位暫存器LFSR2和第三線性回饋移位暫存器LFSR3以外的元件可以與圖6和圖7的對應元件基本上相同。
此外，圖15的第一傳輸電路（EPI Tx1）可以與圖6的第一傳輸電路（EPI Tx1）基本上相同。並且，圖16的第二傳輸電路（EPI Tx2）可以與圖7的第二傳輸電路（EPI Tx2）基本上相同。
圖17和圖18是顯示在根據本發明第三實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中對應於每條傳輸線的時脈嵌入式空白資料的轉換模式以不同方式設計。
參見圖17和圖18，分別連接到第一傳輸線TCH1至第四傳輸線TCH4的第一傳輸電路至第四傳輸電路（EPI Tx1到EPI Tx4）可以接收具有相同大小的空白資料，因此，可以增加設計的便利性。然而，包含在第一傳輸電路至第四傳輸電路（EPI Tx1至EPI Tx4）中的線性回饋移位暫存器LFSR2至線性回饋移位暫存器LFSR5可以設計以基於不同的種子訊號RST2-1至種子訊號RST2-4操作，因此，分別包含在透過第一傳輸線TCH1至第四傳輸線TCH4要傳輸的第一資料傳輸包至第四資料傳輸包中的時脈嵌入式空白資料的片段對於每個資料傳輸包具有不同轉換模式。例如，包含在第一傳輸電路至第四傳輸電路（EPI Tx1至EPI Tx4）中的線性回饋移位暫存器LFSR2至線性回饋移位暫存器LFSR5的種子訊號RST2-1至種子訊號RST2-4可以分別和不同地設計為FFFF、4425、5E66和4406。
如圖18所示，在輸入到第一傳輸電路到第四傳輸電路（EPI Tx1到EPI Tx4）的空白資料（Blank DATA）共同為8’h00的情況下，當包含在第一傳輸電路至第四傳輸電路（EPI TX1至EPI Tx4）中的線性回饋移位暫存器LFSR2至LFSR5的種子訊號RST2-1至RST2-4為FFFF、4425、5E66和4406並且彼此不同時，在相同的空白資料與不同的線性回饋資訊的片段之間的上8位元組合結果[15,8]可以在第一傳輸電路至第四傳輸電路（EPI Tx1至EPI Tx4）中彼此不同。換句話說，在第一傳輸電路至第四傳輸電路（EPI Tx1至EPI Tx4）中的拌碼資料（亦即，第一時脈嵌入式空白資料至第四時脈嵌入式空白資料的轉換模式）可以在第一傳輸電路至第四傳輸電路（EPI TX1至EPI TX4）中彼此不同。 [第四實施例]
圖19和圖20是顯示在根據本發明的時脈嵌入式介面裝置中的第四實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施。
參見圖19和圖20，根據第四實施例的時脈嵌入式介面裝置可以包括：第一傳輸電路（EPI Tx1）和第一接收電路（EPI Rx1），兩者藉由第一傳輸線TCH1彼此連接；以及第二傳輸電路（EPI Tx2）和第二接收電路（EPI Rx2），兩者藉由第二傳輸線TCH2彼此連接。
參見圖19，第一傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第一時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第一時脈嵌入式空白資料進行編碼，並可以將已編碼的第一資料傳輸包傳輸到第一傳輸線TCH1。
參見圖19，第一傳輸電路（EPI Tx1）可以包括：第一線性回饋移位暫存器LFSR1；第一影像拌碼電路DSR；第二線性回饋移位暫存器LFSR2；第一空白拌碼電路BSR；第一多工器M1；第一編碼電路ECO；以及第一串列化電路SIR。
參見圖20，第二傳輸電路（EPI Tx1）可以將對應於資料致能訊號DE的邏輯高時段的第二時脈嵌入式影像資料及對應於資料致能訊號DE的邏輯低時段的第二時脈嵌入式空白資料進行編碼，並可以將已編碼的第二資料傳輸包傳輸到第二傳輸線TCH2。
參見圖20，第二傳輸電路（EPI Tx2）可以包括：第一線性回饋移位暫存器LFSR1；第二影像拌碼電路DSR’；第三線性回饋移位暫存器LFSR3；第二空白拌碼電路BSR’；第三多工器M1’；第二編碼電路ECO’；以及第二串列化電路SIR’。
如上所述，分別包含在圖6的第一傳輸電路（EPI TX1）和圖7的第二傳輸電路（EPI Tx2）中的第二線性回饋移位暫存器LFSR2可以基於相同的第二種子訊號RST2輸出相同的線性回饋資訊。分別包含在圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）中的第一空白拌碼電路BSR和第二空白拌碼電路BSR’可以將具有不同大小的空白資料（Blank DATA1）和（Blank DATA2）片段與相同的線性回饋資訊結合，以產生包含不同轉換的第一時脈嵌入式空白資料和第二時脈嵌入式空白資料。
另一方面，分別包含在圖19的第一傳輸電路（EPI Tx1）和圖20的第二傳輸電路（EPI Tx2）中的第二線性回饋移位暫存器LFSR2和第三線性回饋移位暫存器LFSR3可以基於不同的種子訊號RST2-1和RST2-2輸出具有不同大小的第二線性回饋資訊和第三線性回饋資訊，因此，可以與圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）不同。
此外，分別包含在圖19的第一傳輸電路（EPI Tx1）中和圖20的第二傳輸電路（EPI Tx2）的第一空白拌碼電路BSR和第二空白拌碼電路BSR’可以接收具有不同大小的空白資料 （Blank DATA1）和（Blank DATA2）片段，並可以將具有不同大小的第二線性回饋資訊和第三線性回饋資訊與具有不同大小的空白資料 （Blank DATA1）和（Blank DATA2）片段結合，以產生包含不同轉換模式的第一時脈嵌入式空白資料和第二時脈嵌入式空白資料，因此，可以與圖6的第一傳輸電路（EPI Tx1）和圖7的第二傳輸電路（EPI Tx2）不同。
在根據第四實施例的時脈嵌入式介面裝置中，應用於各個傳輸電路的空白資料的大小可以彼此不同，並且應用於各個傳輸電路的種子訊號可以彼此不同，因此，可以更容易且以不同方式實施時脈嵌入式空白資料的片段的轉換模式。
在圖19的第一傳輸電路（EPI Tx1）和圖20的第二傳輸電路（EPI Tx2）中，除了第一空白拌碼電路BSR和第二空白拌碼電路BSR’以及第二線性回饋移位暫存器LFSR2和第三線性回饋移位暫存器LFSR3以外的元件可以與圖6和圖7的對應元件基本上相同。
此外，圖19的第一傳輸電路（EPI Tx1）可以與圖6的第一傳輸電路（EPI Tx1）基本上相同。並且，圖20的第二傳輸電路（EPI Tx2）可以與圖7的第二傳輸電路（EPI Tx2）基本上相同。
本發明的實施例可以實現以下效果。
根據本發明的實施例，在基於編碼方案的時脈嵌入式介面裝置中，傳輸用於CDR操作的空白資料的轉換模式可以在傳輸線中由不同方式實施，並因此可以減少EMI和功耗。
根據本發明的效果不限於上述示例，並可以包含說明書中的其他各種效果。
儘管，本發明參考其示例性實施例具體顯示與描述，所屬技術領域中具有通常知識者將理解，可以變化其中的形式和細節而不脫離由以下申請專利範圍所界定的本發明的精神與範疇。
本申請主張於2020年8月4日申請的韓國專利申請第10-2020-0097520號的優先權，其內容特此引用併入本發明中。
Blank DATA:空白資料 Blank DATA1:第一空白資料 Blank DATA2:第二空白資料 BSR:第一空白拌碼電路 BSR’:第二空白拌碼電路 DCO:第一解碼電路 DCO’:第二解碼電路 DDSR:第一影像解拌碼電路 DDSR’:第二影像解拌碼電路 DE:資料致能訊號 Display DATA1:第一影像資料 Display DATA2:第二影像資料 DL:資料線 DSIR:第一並行化電路 DSIR':第二並行化電路 DSIR’:第二並行化電路 DSR:第一影像拌碼電路 DSR’:第二影像拌碼電路 ECO:第一編碼電路 ECO’:第二編碼電路 EPI Rx:資料介面裝置、接收電路 EPI Rx1:第一接收電路 EPI Rx2:第二接收電路 EPI Tx:資料介面裝置、傳輸電路 EPI Tx1:第一傳輸電路 EPI Tx2:第二傳輸電路 EPI Tx3:第三傳輸電路 EPI Tx4:第四傳輸電路 EPI Tx5:第五傳輸電路 EPI Tx6:第六傳輸電路 GDRV:閘極驅動器 GL:閘極線 LFSR1:第一線性回饋移位暫存器 LFSR2:第二線性回饋移位暫存器 LFSR3:第三線性回饋移位暫存器 LFSR5:第五線性回饋移位暫存器 M1:第一多工器 M1’:第三多工器 M2:第二多工器 M2’:第四多工器 PNL:顯示面板 RST1:第一種子訊號 RST2:第二種子訊號 RST2-1〜 RST2-4:種子訊號 Rx CTR:Rx控制資料 SDIC:源極驅動器 SIR:第一串列化電路 SIR’:第二串列化電路 TCH:傳輸線 TCH1:第一傳輸線 TCH2:第二傳輸線 TCH3:第三傳輸線 TCH4:第四傳輸線 TCH5:第五傳輸線 TCH6:第六傳輸線 TCON:時序控制器
附圖包含在本發明內以提供對本發明的進一步理解，並且附圖併入且構成本申請案的一部分、顯示本發明的實施例，並與說明書一起用於解釋本發明的原理。圖式中： 圖1是顯示根據本發明一實施例之顯示裝置的示意圖； 圖2和圖3是用於示意性描述根據本發明之基於編碼方案的時脈嵌入式介面裝置的示意圖； 圖4是顯示在根據本發明的時脈嵌入式介面裝置中構成資料傳輸包的時脈嵌入式影像資料和時脈嵌入式空白資料的示意圖； 圖5A和圖5B是用於描述包含轉換的時脈嵌入式空白資料應在圖4的垂直或水平空白時段中傳輸的理由的示意圖； 圖6和圖7是顯示在根據本發明的時脈嵌入式介面裝置中的第一實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施； 圖8和圖9是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中用於產生和回復時脈嵌入式影像資料的第一線性回饋移位暫存器及用於產生時脈嵌入式空白資料的第二線性回饋移位暫存器以不同方式配置； 圖10是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中產生時脈嵌入式影像資料或時脈嵌入式空白資料的示例的示意圖； 圖11和圖12是顯示在根據本發明第一實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中對應於每條傳輸線的時脈嵌入式空白資料的轉換模式以不同方式設計； 圖13和圖14是顯示在根據本發明的時脈嵌入式介面裝置中的第二實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施； 圖15和圖16是顯示在根據本發明的時脈嵌入式介面裝置中的第三實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施； 圖17和圖18是顯示在根據本發明第三實施例的時脈嵌入式介面裝置中的實施例的示意圖，其中對應於每條傳輸線的時脈嵌入式空白資料的轉換模式以不同方式設計；以及 圖19和圖20是顯示在根據本發明的時脈嵌入式介面裝置中的第四實施例的示意圖，其中時脈嵌入式空白資料的轉換模式在傳輸線中以不同方式實施。
TCON:時序控制器
EPI Tx:資料介面裝置、傳輸電路
TCH:傳輸線
SDIC:源極驅動器
DL:資料線
GDRV:閘極驅動器
GL:閘極線
PNL:顯示面板

Claims (16)

  1. 一種顯示裝置的資料介面裝置，包括：一第一傳輸電路，將對應於一資料致能訊號的一邏輯高時段的一第一時脈嵌入式影像資料及對應於該資料致能訊號的一邏輯低時段的一第一時脈嵌入式空白資料進行編碼，並將已編碼的一第一資料傳輸包傳輸到一第一傳輸線，其中，已編碼的該第一資料傳輸包包括該第一時脈嵌入式影像資料和該第一時脈嵌入式空白資料；一第一接收電路，基於透過該第一傳輸線接收之已編碼的該第一資料傳輸包產生一第一內部時脈，並基於該第一內部時脈解碼該第一時脈嵌入式影像資料；一第二傳輸電路，將對應於該資料致能訊號的該邏輯高時段的一第二時脈嵌入式影像資料及對應於該資料致能訊號的該邏輯低時段的一第二時脈嵌入式空白資料進行編碼，並將已編碼的一第二資料傳輸包傳輸到一第二傳輸線，其中，已編碼的該第二資料傳輸包包括該第二時脈嵌入式影像資料和該第二時脈嵌入式空白資料；以及一第二接收電路，基於透過該第二傳輸線接收之已編碼的該第二資料傳輸包產生一第二內部時脈，並基於該第二內部時脈解碼該第二時脈嵌入式影像資料，其中，該第一時脈嵌入式空白資料的一第一轉換模式與該第二時脈嵌入式空白資料的一第二轉換模式不同。
  2. 如請求項1所述之資料介面裝置，其中，該第一傳輸電路包括：一第一線性回饋移位暫存器，在該資料致能訊號的該邏輯高時段中基於一第一種子訊號輸出一第一線性回饋資訊；一第一影像拌碼電路，將一第一影像資料和該第一線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式影像資料；一第二線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中基於與該第一種子訊號不同的一第二種子訊號輸出一第二線性回饋資訊；以及一第一空白拌碼電路，將一第一空白資料和該第二線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式空白資料。
  3. 如請求項2所述之資料介面裝置，其中，該第二傳輸電路包括：一第二影像拌碼電路，將一第二影像資料和該第一線性回饋資訊結合並拌碼，以產生該第二時脈嵌入式影像資料；以及一第二空白拌碼電路，將該第二線性回饋資訊和不同於該第一空白資料的一第二空白資料結合並拌碼，以產生該第二時脈嵌入式空白資料。
  4. 如請求項1所述之資料介面裝置，其中，該第一傳輸電路包括：一第一線性回饋移位暫存器，在該資料致能訊號的該邏輯高時段中基於一種子訊號輸出一第一線性回饋資訊；一第一影像拌碼電路，將一第一影像資料和該第一線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式影像資料；一第二線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中在沒有一指定種子訊號的情況下，輸出一第二線性回饋資訊；以及一第一空白拌碼電路，將一第一空白資料和該第二線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式空白資料。
  5. 如請求項4所述之資料介面裝置，其中，該第二傳輸電路包括：一第二影像拌碼電路，將一第二影像資料和該第一線性回饋資訊結合並拌碼，以產生該第二時脈嵌入式影像資料；以及一第二空白拌碼電路，將該第二線性回饋資訊和不同於該第一空白資料的一第二空白資料結合並拌碼，以產生該第二時脈嵌入式空白資料。
  6. 如請求項1所述之資料介面裝置，其中，該第一傳輸電路包括：一第一線性回饋移位暫存器，在該資料致能訊號的該邏輯高時段中基於一第一種子訊號輸出一第一線性回饋資訊；一第一影像拌碼電路，將一第一影像資料和該第一線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式影像資料；一第二線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中基於與該第一種子訊號不同的一第二種子訊號輸出一第二線性回饋資訊；以及一第一空白拌碼電路，將一共用空白資料和該第二線性回饋資訊結合並拌碼，以產生該第一時脈嵌入式空白資料。
  7. 如請求項6所述之資料介面裝置，其中，該第二傳輸電路包括：該第一線性回饋移位暫存器；一第二影像拌碼電路，將一第二影像資料和該第一線性回饋資訊結合並拌碼，以產生該第二時脈嵌入式影像資料；一第三線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中基於與該第二種子訊號不同的一第三種子訊號輸出一第三線性回饋資訊；以及一第二空白拌碼電路，將該共用空白資料和該第三線性回饋資訊結合並拌碼，以產生該第二時脈嵌入式空白資料。
  8. 如請求項2所述之資料介面裝置，其中，該第二傳輸電路包括：一第二影像拌碼電路，將一第二影像資料和該第一線性回饋資訊結合並拌碼，以產生該第二時脈嵌入式影像資料；一第三線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中基於與該第二種子訊號不同的一第三種子訊號輸出一第三線性回饋資訊；以及一第二空白拌碼電路，將該第三線性回饋資訊和不同於該第一空白資料的一第二空白資料結合並拌碼，以產生該第二時脈嵌入式空白資料。
  9. 如請求項1所述之資料介面裝置，其中，該第一接收電路選擇性地解碼並解拌碼透過該第一傳輸線所接收之已編碼的該第一資料傳輸包中的該第一時脈嵌入式影像資料，以回復包含在該第一時脈嵌入式影像資料中的一第一影像資料，以及該第二接收電路選擇性地解碼並解拌碼透過該第二傳輸線所接收之已編碼的該第二資料傳輸包中的該第二時脈嵌入式影像資料，以回復包含在該第二時脈嵌入式影像資料中的一第二影像資料。
  10. 如請求項1所述之資料介面裝置，其中，該第一傳輸電路和該第二傳輸電路以及該第一接收電路和該第二接收電路連接到一共用線性回饋移位暫存器，該共用線性回饋移位暫存器輸出一相同線性回饋資訊，以及該共用線性回饋移位暫存器在該資料致能訊號的該邏輯高時段中基於一相同的種子訊號輸出一共用線性回饋資訊。
  11. 一種顯示裝置的資料介面裝置，包括：一時序控制器，將對應於一資料致能訊號的一邏輯高時段的一時脈嵌入式影像資料及對應於該資料致能訊號的一邏輯低時段的一時脈嵌入式空白資料進行編碼，並將已編碼的一資料傳輸包傳輸到一傳輸線，其中，已編碼的該資料傳輸包包括該時脈嵌入式影像資料和該時脈嵌入式空白資料；以及一源極驅動器，基於透過該傳輸線所接收之已編碼的該資料傳輸包產生一內部時脈，並基於該內部時脈選擇性地解碼該時脈嵌入式影像資料，其中，該時脈嵌入式空白資料的一轉換模式在複數條傳輸線中彼此不同。
  12. 如請求項11所述之資料介面裝置，進一步包括：一線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中基於一種子訊號輸出一線性回饋資訊，以及一第一傳輸電路和一第二傳輸電路，分別連接到一第一傳輸線和一第二傳輸線，其中，該第一傳輸電路包括一第一空白拌碼電路，將一第一空白資料和該線性回饋資訊結合並拌碼，以產生一第一時脈嵌入式空白資料，以及該第二傳輸電路包括一第二空白拌碼電路，將該線性回饋資訊和不同於該第一空白資料的一第二空白資料結合並拌碼，以產生一第二時脈嵌入式空白資料，該第二時脈嵌入式空白資料包含與該第一時脈嵌入式空白資料的一轉換模式不同的一轉換模式。
  13. 如請求項11所述之資料介面裝置，進一步包括：一線性回饋移位暫存器，在該資料致能訊號的該邏輯低時段中在沒有一指定的種子訊號的情況下，輸出一線性回饋資訊，以及一第一傳輸電路和一第二傳輸電路，分別連接一第一傳輸線和一第二傳輸線，其中，該第一傳輸電路包括一第一空白拌碼電路，將一第一空白資料和該線性回饋資訊結合並拌碼，以產生一第一時脈嵌入式空白資料，以及該第二傳輸電路包括一第二空白拌碼電路，將該線性回饋資訊和不同於該第一空白資料的一第二空白資料結合並拌碼，以產生一第二時脈嵌入式空白資 料，該第二時脈嵌入式空白資料包含與該第一時脈嵌入式空白資料的一轉換模式不同的一轉換模式。
  14. 如請求項11所述之資料介面裝置，進一步包括：一第一傳輸電路和一第二傳輸電路，分別連接一第一傳輸線和一第二傳輸線，其中，該第一傳輸電路包括一第一線性回饋移位暫存器和一第一空白拌碼電路，該第一線性回饋移位暫存器在該資料致能訊號的該邏輯低時段中基於一第一種子訊號輸出一第一線性回饋資訊，該第一空白拌碼電路將一共用空白資料和該第一線性回饋資訊結合並拌碼，以產生一第一時脈嵌入式空白資料，以及該第二傳輸電路包括一第二線性回饋移位暫存器和一第二空白拌碼電路，該第二線性回饋移位暫存器在該資料致能訊號的該邏輯低時段中基於與該第一種子訊號不同的一第二種子訊號輸出一第二線性回饋資訊，該第二空白拌碼電路將該共用空白資料與該第二線性回饋資訊結合並拌碼，以產生一第二時脈嵌入式空白資料，該第二時脈嵌入式空白資料包含與該第一時脈嵌入式空白資料的一轉換模式不同的一轉換模式。
  15. 如請求項11所述之資料介面裝置，進一步包括：一第一傳輸電路和一第二傳輸電路，分別連接一第一傳輸線和一第二傳輸線，其中該第一傳輸電路包括一第一線性回饋移位暫存器和一第一空白拌碼電路，該第一線性回饋移位暫存器在該資料致能訊號的該邏輯低時段中基於一第一種子訊號輸出一第一線性回饋資訊，該第一空白拌碼電路將一第一空白資料和該第一線性回饋資訊結合並拌碼，以產生一第一時脈嵌入式空白資料，以及該第二傳輸電路包括一第二線性回饋移位暫存器和一第二空白拌碼電路，該第二線性回饋移位暫存器在該資料致能訊號的該邏輯低時段中基於與該第一種子訊號不同的一第二種子訊號輸出一第二線性回饋資訊，該第二空白拌碼電路將該線性回饋資訊和與該第一空白資料不同的一第二空白資料結合並拌碼，以產生一第二時脈嵌入式空白資料，該第二時脈嵌入式空白資料包含與該第一時脈嵌入式空白資料的一轉換模式不同的一轉換模式。
  16. 一種顯示裝置的資料介面方法，該資料介面方法包括：將對應於一資料致能訊號的一邏輯高時段的一時脈嵌入式影像資料以及對應於該資料致能訊號的一邏輯低時段的一時脈嵌入式空白資料進行編碼，並將已編碼的一資料傳輸包傳輸到一傳輸線，其中，已編碼的該資料傳輸包包括該時脈嵌入式影像資料和該時脈嵌入式空白資料；以及基於透過該傳輸線接收之已編碼的該資料傳輸包產生一內部時脈，並基於該內部時脈選擇性地解碼該時脈嵌入式影像資料，其中，該時脈嵌入式空白資料的一轉換模式在複數條傳輸線中彼此不同。
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