KR102576968B1

KR102576968B1 - 표시장치

Info

Publication number: KR102576968B1
Application number: KR1020180163220A
Authority: KR
Inventors: 강필성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-17
Filing date: 2018-12-17
Publication date: 2023-09-11
Also published as: KR20200074618A

Abstract

본 발명은 표시장치에 관한 것으로, 수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 비트 에러 측정용 패턴 또는 소정의 테스트 패턴, 및 클럭을 포함한 차동 신호를 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및 상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 타이밍 콘트롤러와 소스 드라이브 IC간의 데이터 통신에 있어서 소스 드라이브 IC에 수신된 신호의 아이 다이어그램(eye diagram)을 개선할 수 있는 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치 등 다양한 평판 표시장치가 시판되고 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

평판 표시장치의 고해상도, 고속 구동으로 인하여 데이터 신호의 전송 주파수가 높아지고 있다. 평판 표시장치에서 데이터 신호의 전송 배선이 EMI(Electromagnetic interference)나 정전기(electrostatic discharge　:　ESD) 등에 노출될 때 노이즈(noise)가 커져 신호 왜곡이 발생될 수 있다.

표시장치에서 아이 다이어그램(Eye diagram)은 디지털 비디오 데이터의 아날로그 특성 예컨대, 신호의 진폭(signal amplitude), 상승 및 하강 시간(rise and falling time)의 슬류 레이트(slew rate), DC 레벨, 지터(jitter) 등에 따라 영향을 받는 신호 품질을 나타내는 지표로 이용되고 있다. 평판 표시장치의 개발 초기에 최적 아이 다이어그램으로 설정(set)되도록 데이터 신호 전송 시스템의 송신단과 수신단이 설계되었으나 제조 공정 편차, 부품 편차, 사용환경의 차이로 인하여 아이 다이어그램의 오픈 마진(open margin)이 좁아질 수 있다. 그 결과, 수신단인 데이터 구동부에 수신되는 신호의 품질이 저하되고, 데이터 구동부로 수신되는 신호의 왜곡으로 인하여 화면 상에서 노이즈가 보이게 된다.

따라서, 본 발명은 아이 다이어그램의 오픈 마진(open margin)을 자동으로 개선하여 데이터 구동부로 전송되는 신호 품질을 향상시킬 수 있는 표시장치를 제공한다.

본 발명의 표시장치는 수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 비트 에러 측정용 패턴 또는 소정의 테스트 패턴, 및 클럭을 포함한 차동 신호를 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및 상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함한다.

상기 옵션 코드는 상기 타이밍 콘트롤러로부터 출력되는 송신측 신호의 세기를 정의한 송신측 옵션 코드와, 상기 데이터 구동부에 수신되는 수신측 신호의 신호 세기를 정의하는 수신측 옵션 코드를 포함한다.

상기 타이밍 콘트롤러는 미리 설정된 다수의 옵션 각각에 대하여 상기 옵션 코드를 가변하면서 상기 데이터 구동부로부터 수신 받은 락 신호의 논리값이 집계된 락 페일 이력을 작성하여 저장한다.

상기 타이밍 콘트롤러는 상기 락 페일 이력을 바탕으로 상기 다수의 옵션 각각에 대하여 최적 옵션값을 판정한다.

본 발명의 표시장치는 수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 소정의 테스트 패턴, 및 클럭을 포함한 차동 신호를 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및 상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함한다.

본 발명의 표시장치는 수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 소정의 비트 에러 측정용 패턴, 및 클럭을 포함한 차동 신호를 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및 상기 데이터 배선쌍을 통해 수신된 차동 신호에서 상기 비트 에러 측정용 패턴에 대한 비트 에러를 측정하여 에러 측정 데이터를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함한다.

상기 타이밍 콘트롤러는 미리 설정된 다수의 옵션 각각에 대하여 상기 옵션 코드를 가변하면서 상기 데이터 구동부로부터 수신 받은 비트 에러 데이터를 바탕으로 상기 다수의 옵션 각각에 대하여 최적 옵션값을 판정한다.

본 발명은 타이밍 콘트롤러의 송신측 신호 옵션과 데이터 구동부의 수신측 신호 옵션 각각을 가변하면서 데이터 구동부로부터 수신된 락 신호를 저장하여 락 페일 이력을 작성하고, 락 페일 이력 또는 비트 에러 데이터를 바탕으로 최적 옵션을 판정한다.

따라서, 본 발명은 아이 다이어그램의 오픈 마진(open margin)을 자동으로 개선하여 데이터 구동부로 전송되는 신호 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 3은 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.
도 4는 수평 블랭크 기간 동안 전송되는 EPI 신호를 보여 주는 파형도이다.
도 5는 클럭 복원부에서 복원되는 내부 클럭을 보여 주는 파형도이다.
도 6은 타이밍 콘트롤러와 소스 드라이브 IC를 상세히 보여 주는 블록도이다.
도 7은 아이 다이어그램의 오픈 마진을 개선하기 위한 옵션을 보여 주는 도면들이다.
도 8은 1 프레임 기간의 수직 액티브 기간과 수직 블랭크 기간을 상세히 보여 주는 도면이다.
도 9는 BERT 설정시 최적 옵션 탐색 방법을 보여 주는 파형도이다.
도 10은 최적 옵션 탐색 모드에서 락 신호가 언락 상태로 반전되는 예를 보여 주는 파형도이다.
도 11은 BERT 설정이 없을 때 아이 다이어그램 개선을 위한 테스트 패턴 전송과 함께 실행되는 옵션 탐색 방법을 보여 주는 파형도이다.
도 12는 테스트 패턴의 일 예를 보여 주는 도면이다.
도 13a 및 도 13b는 본 발명의 실시예에 따른 표시장치에서 아이 다이어그램 개선을 위한 최적 옵션 탐색 방법을 단계적으로 보여 주는 흐름도이다.
도 14는 EQ 옵션 스캐닝 방법을 보여 주는 흐름도이다.
도 15는 최적 옵션 선택 방법을 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치 등 타이밍 콘트롤러와 데이터 구동부 간에 신호 전송 경로를 포함한 표시장치에 적용될 수 있다.

도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.

표시패널(100)은 입력 영상이 재현되는 화면을 포함한다. 화면은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들(101)을 포함한다.

픽셀들(101)은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면 상에 배치될 수 있다. 픽셀들(101)은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면 상에 다양한 방법으로 배치될 수 있다.

픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m(m은 2 이상의 양의 정수) 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n(n은 2 이상의 양의 정수) 개의 픽셀 라인들을 포함한다. 도 1에서 L1~L3는 제1 내지 제3 픽셀 라인들을 나타낸다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터(프레임 데이터)를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 1 수평 기간(1H)은 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들(101)에 기입하는데 필요한 시간이다. 1 수평 기간(1H)은 1 프레임 기간을 총 픽셀 라인 개수로 나눈 시간이고, 도 4에 도시된 데이터 인에이블 신호(DE)의 1 주기와 같은 시간이다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들 각각은 동일한 픽셀 회로를 포함한다.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다.

표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 데이터 라인들(DL)에 공급한다. 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 소자를 통해 서브 픽셀들(101)의 픽셀 회로에 인가된다. 데이터 구동부(110)는 하나 이상의 소스 드라이브 IC들(SIC1~SICn)로 구현될 수 있다.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(Bezel)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 데이터 전압이 충전되는 픽셀 라인을 동시에 선택한다.

게이트 구동부(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호와 발광 제어 신호(EM)를 포함할 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 이 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있으므로 수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 생략될 수 있다. 수직 기간은 도 8에 도시된 1 프레임 기간으로 해석될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호와, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호를 발생한다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.

유기 발광 표시장치의 서브 픽셀들 각각에서, 구동 소자의 문턱 전압(Vth), 구동 소자의 전자 이동도(μ), 구동 소자의 온도 편차, OLED의 문턱 전압 등과 같은 서브 픽셀의 전기적 특성은 OLED의 전류를 결정하는 팩터(factor)가 되므로 모든 픽셀들(101)에서 동일해야 한다. 하지만, 제조 공정 편차, 경시 변화 등 다양한 원인에 의해 픽셀들 간에 전기적 특성이 달라질 수 있다. 이러한 픽셀들의 전기적 특성 편차는 화질 저하와 수명 단축을 초래할 수 있다. 픽셀들의 열화를 줄이고 수명을 연장하기 위하여, 내부 보상 방법 또는 외부 보상 방법이 적용될 수 있다.

내부 보상 방법은 픽셀 회로 내에 배치된 보상 회로를 이용하여 구동 소자의 문턱 전압을 샘플링하여, 그 문턱 전압만큼 구동 소자의 게이트 전압을 보상한다. 외부 보상 방법은 서브 픽셀들에 연결된 센싱 경로를 통해 서브 픽셀 별로 서브 픽셀의 전기적 특정을 센싱하고, 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀들 간의 전기적 특성 편차와 열화를 보상한다. 외부 보상 방법에서 데이터 구동부(110)로부터 출력된 센싱용 데이터 전압이 데이터 라인들에 공급될 수 있다. 센싱용 데이터 전압은 입력 영상의 데이터와 무관하게 미리 설정되어 구동 소자의 게이트와 커패시터의 전압을 미리 설정된 전압으로 설정하기 위한 전압이다.

타이밍 콘트롤러(130)와 데이터 구동부(110)의 소스 드라이브 IC들(SIC1~SICn)은 mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 연결될 수 있다. 이 경우에, 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송 배선, 소스 드라이브 IC들(SIC1~SICn)을 제어하기 위한 콘트롤 배선들, 클럭 전송 배선들을 포함한 많은 배선들이 필요하다. 따라서, mini LVDS(Low Voltage Differential Signaling) 인터페이스는 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.

EPI(Embedded　Clock Point to Point Interface) 인터페이스는 도 1에 도시된 바와 같이 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이의 배선 수를 최소화할 수 있다. EPI 인터페이스는 클럭이 내장된 콘트롤 데이터(CTRL) 및 픽셀 데이터(RGB)를 포함한 차동 신호(EPI DATA)가 데이터 배선쌍(12)을 통해 전송되기 때문에 별도의 클럭 배선과 콘트롤 배선들이 필요 없다.

EPI 인터페이스에서, 소스 드라이브 IC들(SIC1~SICn) 각각에 CDR(Clock and Data Recovery)을 위한 클럭 복원부가 내장되어 있다. 타이밍 콘트롤러(130)는 클럭 복원부의 출력 위상이 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 소스 드라이브 IC들(SIC1~SICn)에 내장된 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 차동 신호(EPI DATA)의 클럭 트레이닝 패턴 신호와 클럭 신호가 입력되면 클럭 신호를 복원하여 도 5와 같은 다중 위상의 내부 클럭(CDR CLK)을 발생한다.

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭의 위상이 고정(Lock)되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러(130)로 전송한다. 제1 소스 드라이브 IC들(SIC1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 락 신호(LOCK)는 타이밍 콘트롤러(130)와 마지막 소스 드라이브 IC(SICn) 사이에 연결된 락 피드백 배선(13)을 통해 타이밍 콘트롤러(130)로 전송된다.

EPI 인터페이스의 신호 전송 프로토콜에서, 타이밍 콘트롤러(130)는 콘트롤 데이터(CTRL)와, 입력 영상의 픽셀 데이터(RGB)를 전송하기 전에 클럭 트레이닝 패턴 신호(Clock training pattern signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 소스 드라이브 IC(SIC1~SICn)의 클럭 복원부는 클럭 트레이닝 패턴 신호를 기준으로 클럭 트레이닝(Clock training) 동작을 수행하여 데이터 배선쌍(120)을 통해 수신된 클럭을 복원하여 내부 클럭(CDR CLK)을 발생하고, 입력 클럭(EPI CLK)의 위상과 내부 클럭(CDR CLK)의 위상이 일치될 때 락 상태(LOCK = H)의 락 신호(LOCK)를 출력하여 타이밍 콘트롤러(130)와의 데이터 링크를 확립한다. 타이밍 콘트롤러(130)는 제n 소스 드라이브 IC(SICn)로부터 수신된 락 신호(LOCK)의 하이 로직 레벨에 응답하여 콘트롤 데이터(CTRL)와 입력 영상의 픽셀 데이터(RGB)를 소스 드라이브 IC들(SIC1~SICn)로 전송하기 시작한다. 타이밍 콘트롤러(130)의 출력 신호는 타이밍 콘트롤러(130)의 송신단 버퍼를 통해 차동 신호(Differential Signal)로 변환되어 데이터 배선쌍(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송된다.

소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍(12)을 통해 수신되는 신호로부터 콘트롤 데이터(CTRL)의 비트(bit)를 내부 클럭 타이밍에 샘플링하고, 샘플링된 콘트롤 데이터(CTRL)로부터 소스 드라이브 IC(SIC1~SICn)의 동작을 제어하기 위한 소스 타이밍 신호를 복원한다. 소스 드라이브 IC들(SIC1~SICn)은 내부 클럭 타이밍에 맞추어 배선쌍을 통해 수신된 신호로부터 픽셀 데이터의 비트들을 샘플링한 후에 샘플링된 픽셀 데이터의 비트들을 병렬 데이터로 변환한다. 소스 드라이브 IC들(SIC1~SICn)은 복원된 소스 타이밍 신호에 응답하여 픽셀 데이터를 DAC를 통해 감마 보상 전압으로 변환하여 데이터 전압을 출력한다.

도 2를 참조하면, 타이밍 콘트롤러(130)는 제1 단계(Phase-Ⅰ)에서 소정 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 타이밍 콘트롤러(130)는 클럭 트레이닝 패턴 신호를 출력한 후에 제n 소스 드라이브 IC(SICn)로부터 락 피드백 배선(13)을 통해 하이 로직 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ)를 실시하여 콘트롤 데이터 패킷(control data packet)을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ)에 이어서 락 신호(LOCK)가 하이 로직 레벨로 유지되면 제3 단계(Phase-Ⅲ)를 실시하여 입력 영상의 픽셀 데이터를 포함한 픽셀 데이터 패킷(pixel data packet)을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 차동 신호(EPI DATA)는 제1 단계(Phase-Ⅰ), 제2 단계(Phase-Ⅱ) 및 제3 단계(Phase-Ⅲ)의 신호를 포함한다. 차동 신호(EPI DATA)는 제2 및 제3 단계(Phase-Ⅱ, Phase-Ⅲ)에서 EPI 인터페이스 신호 전송 프로토콜에서 정의된 데이터 패킷을 직렬 신호로 소스 드라이브 IC들(SIC1~SICn)에 전송된다.

도 2에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC1~SICn)에 입력되기 시작한 후부터 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원부로부터 출력되는 내부 클럭이 안정화되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 1 수평 기간 이상의 시간일 수 있다.

타이밍 콘트롤러(130)는 매 수평 블랭크 기간(Horizontal blank period, HB) 마다 제1 단계(Phase-Ⅰ)와 제2 단계(Phase-Ⅱ)를 실행하고, 수평 액티브 기간(Horizontal active period)에 제3 단계(Phase-Ⅲ)를 실시하여 매 수평 기간마다 콘트롤 데이터 패킷과 1 픽셀 라인의 픽셀 데이터 패킷을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 한편, 1 수평 기간(1H)은 도 4에 도시된 바와 같이 데이터가 없는 수평 블랭크 기간(1H)과, 1 픽셀 라인 분량의 픽셀 데이터와 동기되는 수평 액티브 기간으로 나뉘어진다.

타이밍 콘트롤러(130)는 최적 옵션 탐색 모드에서 수직 블랭크 기간(Vertical blank period, VB)에 소스 드라이브 IC들(SIC1~SICn)에 BERT 패턴 또는 소정의 테스트 패턴을 소스 드라이브 IC들(SIC1~SICn)로 전송할 수 있다.

소스 드라이브 IC들(SIC1~SICn) 각각은 전술한 바와 같이 클럭 복원 회로로부터 출력된 내부 클럭(CDR CLK)의 위상이 고정되지 않으면, 락 신호(LOCK)를 로우 로직 레벨(L)로 반전하여 락 페일(LOCK fail)를 타이밍 콘트롤러(130)에 알려 준다.

소스 드라이브 IC들(SIC1~SICn)에서 BERT 패턴이나 테스트 패턴을 수신할 때 락 페일이 발생될 수 있다. 타이밍 콘트롤러(130)는 아이 다이어그램 개선을 위한 신호 옵션을 가변하면서 BERT 패턴이나 테스트 패턴을 소스 드라이브 IC들(SIC1~SICn)로 전송할 때마다 소스 드라이브 IC(SICn)로부터 입력된 락 신호(LOCK)의 논리값을 누적하여 메모리(136)에 락 페일 이력(lock fail history)을 작성한다. 모든 옵션에 대하여 스캔이 끝난후 집계된 락 페일 이력을 바탕으로 최적 옵션을 결정한다.

다른 실시예로서, 타이밍 콘트롤러(130)는 BERT 설정시에 락 피드백 배선(13)을 통해 소스 드라이브 IC(SICn)로부터 입력된 비트 에러 데이터를 메모리(136)에 저장하고, 신호 옵션 각각에서 비트 에러 데이터가 최소인 신호 옵션을 최적 옵션으로 선택할 수 있다. 타이밍 콘트롤러(130)는 테스트 패턴을 소스 드라이브 IC들(SIC1~SICn)로 전송하여 집계된 락 페일 이력(lock fail history)을 바탕으로 최적 옵션을 결정할 수 있다.

제n 소스 드라이브 IC(SICn)로부터 락 페일이 발생하여 언락(Unlock) 상태(LOCK = L)의 락 신호(LOCK)가 입력될 때 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn)의 데이터 샘플링 오류를 방지하기 위하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송하여 클럭 트레이닝을 재개한다. 제2 단계(Phase-Ⅱ) 신호와 제3 단계(Phase-Ⅲ) 실행 중에도 소스 드라이브 IC(SIC1~SICn)로부터 언락 상태(LOCK = L)가 수신되면 타이밍 콘트롤러(130)는 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝을 재개한다.

도 3은 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.

도 3을 참조하면, EPI 인터페이스에서 소스 드라이브 IC들(SIC1~SICn)로 전송되는 차동 신호(EPI DATA)의 1 데이터 패킷은 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들(EPI CLK)을 포함한다. 데이터 비트들은 콘트롤 데이터(CTRL) 혹은 픽셀 데이터(RGB)의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간이다. 1 UI는 표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.

클럭 비트들(EPI CLK)은 이웃한 데이터 패킷들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 설정될 수 있으나 이에 한정되지 않는다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있으나 이에 한정되지 않는다.

EPI 인터페이스 프로토콜에서, 제1 단계(Phase-Ⅰ)와 제2 단계(Phase-Ⅱ)에 필요한 신호가 도 4와 같이 수평 블랭크 기간(Horizontal blank period, HB) 마다 소스 드라이브 IC들(SIC1~SICn)에 전송된다. 수평 블랭크 기간(HB)은 1 수평 기간(1H) 내에서 픽셀 데이터가 입력되지 않는 시간이고 데이터 인에이블 신호(DE)의 로우 로직 레벨 구간에 해당한다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 하이 로직 구간 즉, 펄스폭 내에서 제3 단계(Phase-Ⅲ)가 실행되어 픽셀 데이터(RGB)를 포함한 픽셀 데이터 패킷이 전송된다.

소스 드라이브 IC들(SIC1~SICn)은 수직 액티브 기간(AT)과 수직 블랭크 기간(VB)에 데이터 배선쌍을 통해 수신된 차동 신호(EPI CLK)에서 클럭(EPI CLK)을 내부 클럭으로 복원하고, 내부 클럭의 위상 고정 여부를 지시하는 락 신호(LOCK)를 락 피드백 배선(13)을 통해 타이밍 콘트롤러(130)로 전송한다. 최적 옵션 탐색 모드에서 BERT가 설정되면, 소스 드라이브 IC들(SIC1~SICn)은 수직 블랭크 기간(VB)에 비트 에러율 정보를 포함한 비트 에러 데이터를 락 피드백 배선(13)을 통해 전송할 수 있다.

도 5는 클럭 복원부에서 복원되는 내부 클럭을 보여 주는 파형도이다.

도 5를 참조하면, 소스 드라이브 IC들(SIC1~SICn) 각각의 클럭 복원부는 차동 신호(EPI DATA)에 내장된(embedded) 클럭(EPI CLK)을 입력 받는 위상 고정 루프(Phase locked loop, PLL) 또는 지연 락 루프(Delay Locked loop, DLL)를 이용하여 다중 위상의 내부 클럭들(CDR CLK)을 출력 한다. 클럭 복원부는 데이터 배선쌍(12)을 통해 수신된 클럭 트레이닝 패턴 신호를 입력 받아 내부 클럭(CDR CLK)을 출력하고, 이 내부 클럭(CDR CLK)의 위상이 입력 클럭(CDR CLK)과 같게 될 때 락 신호(LOCK)를 락 상태(LOCK = H)로 설정하고 내부 클럭(CDR CLK)의 위상을 고정하여 입력 클럭(EPI CLK)을 복원하여 다중 위상의 내부 클럭(CDR CLK)을 발생한다. 다중 위상의 내부 클럭(CDR CLK)은 클럭의 라이징 에지(rising edge)가 데이터(CTRL, RGB)의 비트 각각에 동기되도록 순차적으로 위상이 지연되는 클럭들로 발생된다. 소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 라이징 에지(rising edge)에 데이터(CTRL, RGB)의 비트를 샘플링한다.

도 6은 타이밍 콘트롤러와 제n 소스 드라이브 IC(SICn)를 상세히 보여 주는 블록도이다. 도 6에서, 제n 소스 드라이브 IC(SICn)만 개시되어 있으나 다른 소스 드라이브 IC들도 제n 소스 드라이브 IC(SICn)와 동일한 회로 구성을 갖는다.

도 6을 참조하면, 타이밍 콘트롤러(130)는 데이터 처리부(131), 클럭 발생부(132), 패커(packer, 133), 송신 버퍼(134), 옵션 조정부(135), 옵션 제어부(137), 및 메모리(136)를 포함한다.

데이터 처리부(131)는 수직 액티브 기간(AT)에 제1 단계 신호인 클럭 트레이닝 패턴 데이터, 제2 단계 신호인 콘트롤 데이터, 및 제3 단계 신호인 픽셀 데이터 등의 데이터를 직렬 데이터 비트 스트림(serial data bit stream)으로 정렬하여 패커(133)에 공급한다.

데이터 처리부(131)는 수직 블랭크 기간(VB) 동안 BERT 설정시에 BERT 패턴을 추가하고, 아이 다이어그램의 최적 옵션 탐색 모드에서 테스트 패턴을 추가할 수 있다. BERT 패턴은 비트 에러를 유발하기 위하여 비트가 랜덤(random)하게 섞이는 패턴 예를 들어, PRBS(Pseudo Random Binary Sequence) 데이터로 발생될 수 있다. 테스트 패턴은 신호 품질이 저하될 수 있는 악조건의 데이터 패턴 예를 들어, 규칙성이 높거나 직류(DC)화 패턴을 포함한 데이터 패턴으로 발생될 수 있다. 클럭 발생부(132)는 클럭 신호(EPI CLK)의 비트를 패커(133)에 공급한다.

패커(133)는 EPI 인터페이스의 신호 전송 프로토콜을 만족하도록 직렬 데이터 신호에 클럭 신호의 비트를 내장하여 송신 버퍼(134)에 공급한다.

송신 버퍼(134)는 패커(133)로부터 입력되는 직렬 데이터 신호를 차동 신호로 변환하여 데이터 배선쌍(12)을 통해 소스 드라이브 IC(SIC1~SICn)로 전송한다. 옵션 조정부(135)는 차동 입력 전압(Differential input voltage, VID), 프리 엠퍼시스(Pre-emphasis, PE) 등의 송신측 신호 옵션을 가변한다. 옵션 조정부(135)는 송신 버퍼(134)의 구동 전압이나 게인(gain)을 조정하여 차동 입력 전압(VID)와 프리엠퍼시스(PE)를 가변할 수 있다.

옵션 제어부(137)는 차동 입력 전압(VID)과 프리 엠퍼시스(PE)에 대하여 미리 설정된 옵션 값을 미리 설정된 순서대로 가변하여 옵션 조정부(135)에 제공한다. 옵션 제어부(137)는 BERT 패턴과 테스트 패턴의 수신 결과로 소스 드라이브 IC(SICn)로부터 수신된 락 신호(LOCK)의 논리값을 메모리(136)에 저장한다. 락 신호(LOCK)의 논리값은 락 상태(LOCK = H)와 언락 상태(LOCK = L)로 나뉘어진다. 옵션 제어부(137)는 모든 옵션의 스캐닝을 수행한 끝에 얻어진 락 페일 이력을 바탕으로 옵션들 각각의 최적 옵션 값을 메모리(136)에 저장한다. 타이밍 콘트롤러(130)는 최적 옵션 값이 결정되면 다음 프레임 기간부터 최적 옵션값으로 결정된 차동 신호(EPI CLK)의 신호 세기로 프레임 데이터의 차동 신호(EPI DATA)를 소스 드라이브 IC(SIC1~SICn)로 전송한다.

소스 드라이브 IC(SIC1)는 수신 버퍼(111), 옵션 조정부(112), 언패커(Unpacker, 113), 데이터 처리부(114), 클럭 복원부(115), 비트 에러 측정부(116), 위상 비교부(117), 및 락 신호 전송부(118)를 포함한다

수신 버퍼(111)는 데이터 배선쌍(12)을 통해 수신되는 차동 신호(EPI DATA)를 수신하여 언패커(113)에 공급한다. 옵션 조정부(112)는 소스 드라이브 IC(SIC1~SICn)에서 최적 옵션을 찾기 위하여 타이밍 콘트롤러(130)로부터 수신된 옵션 값에 따라 이퀄라이즈(Equalizing, EQ), 단말 저항(Rt) 등의 수신측 옵션을 가변한다. 옵션 조정부(112)는 EQ 옵션값에 따라 수신 버퍼(134)의 게인을 조정함으로써 이퀄라이징 수준을 가변한다. 이퀄라이징 수준만큼 타이밍 콘트롤러(130)로부터 수신된 차동 신호(EPI DATA)가 증폭된다.

단말 저항(Rt)은 소스 드라이브 IC(SIC1~SICn)의 수신 버퍼(111)의 양 입력단 사이에 연결되고 옵션 조정부(112)로부터의 선택 신호에 따라 저항값이 선택되는 가변 저항으로 구현된다. 옵션 조정부(112)는 타이밍 콘트롤러(130)로부터 수신된 옵션에 따라 단말 저항(Rt)에 따라 차동 신호(EPIC DATA)의 진폭을 가변한다.

언패커(113)는 수신 버퍼(111)를 통해 수신된 차동 신호(EPI DATA)에서 제1 단계(Phase-Ⅰ), 제2 단계(Phase-Ⅱ) 및 제3 단계(Phase-Ⅲ)에서 수신된 신호를 미리 정해진 프로토콜에 따라 분리한다. 언패커(113)는 제1 단계(Phase-Ⅰ)에서 수신된 클럭 트레이닝 신호와 제2 및 제3 단계(Phase-Ⅱ, Phase-Ⅲ)에서 수신된 신호에 내장된 클럭 비트를 분리하여 클럭 복원부(115)로 전송한다. 언패커(42)는 제2 및 제3 단계(Phase-Ⅱ, Phase-Ⅲ)에서 수신된 신호에서 콘트롤 데이터(CTRL)와 픽셀 데이터(RGB)를 분리하여 데이터 처리부(114)로 전송한다.

데이터 처리부(114)는 시프트 레지스터(shift register)와 래치(latch)를 이용하여 제2 및 제3 단계(Phase-Ⅱ, Phase-Ⅲ)에서 수신된 데이터를 병렬 데이터 체계로 변환한다. 데이터 처리부(114)의 시프트 레지스터와 래치는 클럭 복원부(115)로부터 출력된 내부 클럭(CDR CLK)에 따라 동기된다. 데이터 처리부(114)는 제2 단계(Phase-Ⅱ)에서 수신된 콘트롤 데이터 패킷으로부터 소스 타이밍 제어 시호를 디코드하여 소스 드라이브 IC(SIC1~SICn)의 동작 타이밍을 제어한다. 액정 표시장치의 경우, 소스 타이밍 제어 신호는 데이터 전압의 극성을 제어하는 극성 제어 신호를 더 포함한다. 데이터 처리부(114)는 제2 단계(Phase-Ⅱ)에서 수신된 EQ 옵션, Vterm 옵션을 옵션 조정부(112)로 전송한다.

데이터 처리부(114)는 제3 단계(Phase-Ⅲ)에서 수신된 픽셀 데이터를 DAC에 입력한다. DAC는 디지털 데이터인 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압으로 변환한다.

클럭 복원부(115)는 언패커(113)로부터 수신된 클럭 트레이닝 패턴에 따라 내부 클럭을 발생하고, 제2 및 제3 단계(Phase-Ⅱ, Phase-Ⅲ)에서 수신된 클럭(EPI CLK)의 비트(CDR CLK)르 복원하여 내부 클럭(CDR CLK)을 발생한다. 클럭 복원부(115)는 내부 클럭(CDR CLK)의 위상이 입력 클럭(EPI CLK)과 일치할 때 락 신호(LOCK)를 락 상태(LOCK = H)로 출력하고 내부 클럭(CDR CLK)의 위상을 고정하여 입력 클럭(EPI CLK)으로부터 내부 클럭(CDR CLKR)을 복원한다.

위상 비교부(117)는 차동 신호(EPI DATA)에 내장된 EPI 클럭(EPI CLK)의 위상과, 이 클럭(EPI CLK)으로부터 복원된 내부 클럭(EPI CLK)의 위상을 비교하여 위상이 동일하면 락 상태(LOCK = H)의 락 신호(LOLK)를 출력한다. 반면에, 위상 비교부(117)는 EPI 클럭(EPI CLK)의 위상과, 내부 클럭(EPI CLK)의 위상이 틀릴 때 언락 상태(LOCK = L)의 락 신호(LOLK)를 출력한다.

락 신호 전송부(118)는 락 신호(LOCK)를 락 피드백 배선(13)를 통해 타이밍 콘트롤러(130)로 전송한다. 락 신호 전송부(118)는 AND 게이트를 통해 위상 비교부(117)로부터의 락 신호(LOCK)와 다른 소스 드라이브 IC로부터 입력된 락 신호(LOCK In)의 논리곱 연산 결과로 얻어진 락 신호(LOCK)를 타이밍 콘트롤러(130)로 전송할 수 있다. 따라서, 소스 드라이브 IC들(SIC1~SICn) 중 하나 라도 락 페일(Lock fail)이 발생되면 언락 상태(LOCK=L)의 락 신호(LOCK)가 타이밍 콘트롤러(130)로 전송될 수 있다.

비트 에러 측정부(116)는 최적 옵션 탐색 모드에서 수직 블랭크 기간(Vertical blank period, VB)에 수신된 BERT 설정 코드(BERT Set)에 동기되어 소스 드라이브 IC 내에서 생성되는 BERT 패턴과, 타이밍 콘트롤러(130)로부터 수신된 BERT 패턴을 XOR 게이트로 비교하여 비트 에러를 체크할 수 있다.

비트 에러 측정부(116)의 측정 결과, 즉, 비트 에러율은 별도의 통신 채널을 통해 타이밍 콘트롤러(130)로 전송되거나 외부 컴퓨터로 전송될 수 있다. 또한, 비트 에러 측정부(116)로부터 측정된 비트 에러율은 데이터 처리부(114)로 전송되어 표시패널(100)의 화면 상에 표시될 수 있다.

소스 드라이브 IC들(SIC1~SICn)은 타이밍 콘트롤러(130)로부터 수신된 차동 신호(EPI DATA)의 아이 다이어그램을 실시간 측정할 수 있는 아이 모니터(eye monitor)를 더 포함할 수 있다. 아이 모니터는 미국 특허 US 7,711,043 B2, US 8,369,4670 B2 등에서 개시된 아이 다이어그램 측정방법을 이용할 수 있다.

도 7은 아이 다이어그램의 오픈 마진을 개선하기 위한 옵션을 보여 주는 도면들이다.

도 7을 참조하면, EQ 옵션은 소스 드라이브 IC(SIC1~SICn)의 수신 버퍼에 수신되는 차동 신호(EPI DATA)의 이퀄라이징 수준을 정의한다. Vterm 옵션은 수신 버퍼의 양 입력단 사이에 연결된 단말 저항(Rt)의 저항값을 정의한다. VID 옵션은 타이밍 콘트롤러(130)의 송신 버퍼로부터 출력되는 차동 신호의 최대 전압 즉, 차동 입력 전압(VID)의 정극성 전압(+)과 부극성 전압(-) 간의 최대 전압 레벨을 정의한다. PE 옵션은 타이밍 콘트롤러(130)의 송신 버퍼로부터 출력되는 차동 신호(EPI DATA) 특히, 차동 신호의 전압이 변하는 트랜지션(transition)에서 신호의 전압을 부스팅(boosting)하여 차동 신호의 고역 부분을 강조한다. PE 옵션 값은 프리엠퍼시스 수준을 정의한다.

도 8은 수직 액티브 기간과 수직 블랭크 기간을 상세히 보여 주는 도면이다.

도 8을 참조하면, 수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 1 프레임 기간은 수직 액티브 기간(AT)과 수직 블랭크 기간(VB)으로 나뉘어진다. 수평 동기신호(Hsync)은 1 수평 기간(1H)을 정의한다.

데이터 인에이블 신호(DE)는 입력 영상에서 1 픽셀 라인에 표시될 픽셀 데이터와 동기되어 유효 데이터 구간을 정의한다. 데이터 인에이블 신호(DE)와 수평 동기 신호(Hsync)의 1 펄스 주기는 1 수평 기간(1H)이고, 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간은 1 픽셀 라인의 데이터 입력 타이밍을 나타낸다.

타이밍 콘트롤러(130)는 데이터 인에이블 신호(DE) 마다 입력 영상의 픽셀 데이터를 수신하여 샘플링한다. 1 프레임 데이터는 수직 액티브 기간(AT) 동안 수신된다. 수직 블랭크 기간(VB) 동안 타이밍 콘트롤러(130)로 수신되는 데이터 인에이블 신호(DE)와 입력 영상의 픽셀 데이터가 없고, 소스 드라이브 IC들(SIC1~SICn)로 전송되는 픽셀 데이터가 없다.

타이밍 콘트롤러(130)는 도 9에 도시된 바와 같이 수직 블랭크 기간(VB)에 BERT를 설정할 수 있다. 타이밍 콘트롤러(130)는 BERT 패턴을 소스 드라이브 IC들(SIC1~SICn)에 전송하여 차동 신호(EPI DATA)의 아이 다이어그램 개선을 위한 최적 옵션을 탐색할 수 있다. 또한, 타이밍 콘트롤러(130)는 도 11에 도시된 바와 같이 수직 블랭크 기간(VB)에 아이 다이어그램 특성 저하를 유도할 수 있는 테스트 데이터를 소스 드라이브 IC들(SIC1~SICn)에 전송하여 차동 신호(EPI DATA)의 아이 다이어그램 개선을 위하여 최적 옵션을 탐색할 수 있다. 테스트 데이터는 규칙성이 높거나 직류(DC)화 패턴의 데이터로 설정될 수 있다.

수직 블랭크 기간(VB)은 수직 싱크 시간(Vertical sync time, VS), 수직 프론트 포치(Vertical Front Porch, FP), 및 수직 백 포치(Vertical Back Porch, BP)을 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지(falling edge)부터 라이징 에지(rising edge)까지의 시간이다. 수직 싱크 시간(VS)은 화면(AA)의 시작과 끝은 나타낸다.

도 9는 BERT 설정시 최적 옵션 탐색 방법을 보여 주는 파형도이다. 도 10은 최적 옵션 탐색 모드에서 락 신호가 언락 상태로 반전되는 예를 보여 주는 파형도이다.

도 9 및 도 10을 참조하면, 수직 블랭크 기간(VB)에 BERT가 설정될 수 있다. BERT가 설정되는 경우, 타이밍 콘트롤러(130)는 1 수직 블랭크 기간(VB) 동안 제1 단계 신호, BERT 설정 코드(BERT Set), 신호 품질을 개선하기 위한 옵션 코드(EQ, Vterm, VID, PE), BERT 패턴, BERT 리셋 코드, 제1 단계 신호, 제2 단계 신호의 순서로 데이터를 코딩하여 이 데이터를 차동 신호로 변환하여 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 타이밍 콘트롤러(130)는 VID 옵션과 PE 옵션을 제어한다. 소스 드라이브 IC(SIC1~SICn)는 EQ 옵션과 Vterm 옵션을 제어한다.

제1 단계 신호는 소스 드라이브 IC들(SIC1~SICn)의 내부 클럭(CDR CLK)의 위상 고정(LOCK)을 유도하기 위한 클럭 트레이닝 신호를 포함한다. 제2 단계 신호는 콘트롤 데이터 패킷을 포함한다.

EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각은 다수의 옵션값을 갖는다. EQ 옵션은 LL=00, LH=01, HL=10, HH=11까지 네 개의 옵션값을 가질 수 있으며 옵션값에 따라 수신 버퍼(111)의 게인값이 가변된다. 예를 들어, EQ = LL은 1dB로, EQ = LH는 2dB로 설정될 수 있다. Vterm = LL은 100Ω으로, Vterm = LH는 50Ω으로 설정될 수 있다. ① EQ 옵션, ② Vterm 옵션, ③ VID 옵션, ④ PE 옵션 각각은 다수의 수직 블랭크 기간(VB)들에 분산하여 그 옵션값이 미리 정해진 순서대로 스캐닝될 수 있다. 예를 들어, 제1 수직 블랭크 기간의 ① EQ 옵션 은 EQ = LL이고, 제2 수직 블랭크 기간의 ① EQ 옵션은 EQ = LH이다. 이어서, 제3 수직 블랭크 기간의 ① EQ 옵션은 EQ = LH이고, 제4 수직 블랭크 기간의 ① EQ 옵션은 EQ = HH이다. 그 다음 다수의 수직 블랭크 기간 동안 ② Vterm 옵션이 미리 정해진 순서대로 스캐닝되고, ③ VID 옵션과 ③ PE 옵션도 같은 방법으로 다수의 수직 블랭크 기간 동안 스캐닝된다.

옵션 각각에서 대해서 락 페일 여부를 확인한 후에 송신측 신호 옵션과 수신측 신호 옵션이 초기 옵션값으로 원복된다. 옵션 설정의 원복 방법은 초기 설정값으로 복원되거나, 락 페일(Lock fail) 이전 값으로 복원된다. 또한, 옵션 설정의 원복 방법은 초기 옵션을 원복하기 위하여 설정된 외부 옵션핀(option pin)으로 소스 드라이브 IC들(SIC1~SICn)를 초기 옵션값으로 초기화할 수 있다. 초기 옵션값은 모든 옵션의 스캐닝이 완료된 후 락 페일 이력을 바탕으로 결정된 최적 옵션값으로 변경될 수 있다.

락 페일은 락 신호(LOCK)가 언락 상태(LOCK = L)로 발생되는 경우이다. 외부 옵션핀은 도 6에 도시된 외부 스위치(Sopt)에 연결되고, 이 외부 스위치(Sopt)가 Vcc에 연결될 때 소스 드라이브 IC들(SIC1~SICn)이 초기 옵션값으로 초기화된다.

소스 드라이브 IC들(SIC1~SICn) 각각은 BERT가 설정된 경우 BERT 패턴이 수신될 때 클럭 복원부(115)로부터 출력된 내부 클럭(CDR CLK)의 위상이 고정되지 않을 때 락 신호(LOCK)를 언락 상태(LOCK=L)로 발생하여 타이밍 콘트롤러(130)로 전송한다. 타이밍 콘트롤러(130)는 BERT 패턴 전송 후 수신되는 락 신호(LOCK)로 락 페일 이력을 업데이트할 수 있다.

소스 드라이브 IC들(SIC1~SICn)은 BERT 설정시 비트 에러율 데이터(Bit Error Data)를 타이밍 콘트롤러(130)나 외부 컴퓨터로 전송될 수 있다. 또한, 소스 드라이브 IC들(SIC1~SICn)은 데이터 처리부(114)로 전송되며 화면 상에 표시될 수 있다.

다른 실시예로서, 타이밍 콘트롤러(130)는 도 10에 도시된 바와 같이 BERT 패턴 전송후 소정 시간 이내로 입력되는 락 신호(LOCK)를 비트 에러 데이터로 인식할 수 있다. 이 경우, 타이밍 콘트롤러(130)는 소스 드라이브 IC(SIC1~SICn)로부터 수신된 비트 에러 데이터를 바탕으로 최적 옵션을 결정할 수 있다.

소스 드라이브 IC들(SIC1~SICn) 각각은 BERT 패턴에서 비트 에러가 발생될 때마다 락 신호(LOCK)를 언락 상태(LOCK=L)로 발생하여 타이밍 콘트롤러(130)로 전송한다. 소스 드라이브 IC들(SIC1~SICn)은 비트 에러율 데이터(Bit Error Data)를 타이밍 콘트롤러(130)나 외부 컴퓨터로 전송될 수 있다. 또한, 비트 에러율 데이터는 데이터 처리부(114)로 전송되며 화면 상에 표시될 수 있다.

타이밍 콘트롤러(130) BERT 패턴 전송후에 BERT를 리셋하고 BERT 리셋 코드를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 타이밍 콘트롤러(130)의 데이터 처리부(131)는 BERT가 리셋된 후에 콘트롤 데이터 패킷과 픽셀 데이터 패킷의 전송을 개시한다. 소스 드라이브 IC들(SIC1~SICn)은 BERT 리셋 코드 에 이어서 콘트롤 데이터 패킷과 픽셀 데이터가 수신된다는 것을 미리 알고 있다. 따러서, 소스 드라이브 IC들(SIC1~SICn)은 BERT 리셋 코드 후에 수신되는 데이터를 콘트롤 데이터와 픽셀 데이터로 인식한다. 콘트롤 데이터 패킷과 픽셀 데이터 각각의 헤더(header)에는 콘트롤 데이터와 픽셀 데이터를 구분하는 스타트 코드가 설정되어 있다.

도 11은 BERT 설정이 없을 때 아이 다이어그램 개선을 위한 테스트 패턴 전송과 함께 실행되는 옵션 탐색 방법을 보여 주는 파형도이다. 도 12는 테스트 패턴의 일 예를 보여 주는 도면이다.

도 11 및 도 12를 참조하면, 수직 블랭크 기간(VB)에 BERT가 실행되지 않고 아이 다이어그램 개선을 위한 최적 옵션 탐색 모드가 실행될 수 있다. 타이밍 콘트롤러(130)는 1 수직 블랭크 기간(VB) 동안 제1 단계 신호, 신호 품질을 개선하기 위한 옵션(EQ, Vterm, VID, PE) 코드, 테스트 패턴, 제1 단계 신호, 제2 단계 신호의 순서로 데이터를 코딩하여 이 데이터를 차동 신호로 변환하여 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 타이밍 콘트롤러(130)의 옵션 제어부(137)는 VID 옵션과 PE 옵션을 제어한다. 소스 드라이브 IC(SIC1~SICn)는 EQ 옵션과 Vterm 옵션을 제어한다.

EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각은 다수의 옵션값을 갖는다. EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각은 다수의 수직 블랭크 기간들에 분산되어 미리 정해진 순서대로 스캐닝될 수 있다.

테스트 패턴은 도 12에 도시된 바와 같이 비트값이 규칙적으로 변하거나 슬류 레이트(slew rate) 저하를 유도하도록 직류(DC)화 패턴을 포함한 데이터 패턴으로 설정될 수 있다.

소스 드라이브 IC들(SIC1~SICn) 각각에서 BERT 패턴과 테스트 패턴이 타이밍 콘트롤러(130)로부터 수신될 때 얻어진 락 신호(LOCK)를 타이밍 콘트롤러(130)로 전송한다. 타이밍 콘트롤러(130)는 해당 BERT 패턴 또는 테스트 패턴을 전송할 때 적용된 옵션 각각에 대하여 락 페일 여부를 메모리(116)에 저장한다.

옵션 각각에서 락 신호(LOCK)가 발생된 후에 옵션 설정이 원복된다. 옵션 설정의 원복 방법은 초기 설정값으로 원복되거나 락 페일(Lock fail) 이전 값으로 초기화될 수 있다. 소스 드라이브 IC(SIC1~SICn)는 외부 옵션핀이 외부 스위치(Sopt)를 통해 Vcc에 연결될 때 초기화될 수 있다. 모든 옵션들에 대한 최적 옵션이 결정되면, 초기 설정값이 최적 옵션값으로 업데이트(update)된다.

도 13a 및 도 13b는 본 발명의 실시예에 따른 표시장치에서 아이 다이어그램 개선을 위한 최적 옵션 탐색 방법을 단계적으로 보여 주는 흐름도이다. 도 14는 EQ 옵션 스캐닝 방법을 보여 주는 흐름도이다.

도 13a 및 도 13b를 참조하면, 타이밍 콘트롤러(130)는 제N 프레임 기간의 수직 액티브 기간(AT)에서 도 4와 같이 제1 단계 신호, 제2 단계 신호 및 제3 단계 신호에 클럭 신호(EPI CLK)를 내장하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S114).

타이밍 콘트롤러(130)는 제N 수직 블랭크 기간(VB)이 시작되면 제1 단계 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S102). BERT가 설정된 경우, 타이밍 콘트롤러(130)는 BERT 설정 코드에 이어서, EQ 옵션 EQ = LL, BERT 패턴, BERT 리셋 코드 순서로 데이터 신호를 차동 신호(EPI DATA)로 변환하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S103-S106). BERT가 설정되지 않은 경우, 타이밍 콘트롤러(130)는 EQ 옵션 EQ = LL에 이어서, 테스트 패턴을 차동 신호(EPI DATA)로 변환하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S107 및 S108).

소스 드라이브 IC들(SIC1~SICn)은 타이밍 콘트롤러(130)로부터 수신된 EQ 옵션 EQ = LL에 의해 정의된 이퀄라이징 수준 만큼 수신된 차동 신호(EPI DATA)를 증폭한다. 소스 드라이브 IC들(SIC1~SICn)은 수직 블랭크 기간(VB)에서 BERT 패턴과 테스트 패턴과 함께 수신되는 클럭(EPI CLK)을 복원하여 내부 클럭(CDR CLK)을 발생하여 내부 클럭(CDR CLK)의 위상 고정 여부를 지시하는 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC1~SICn)은 BERT 패턴이나 테스트 패턴의 차동 신호(EPI DATA)가 수신될 때 락 페일이 발생되면 옵션을 초기 설정값으로 원복한다(S109 및 S110).

소스 드라이브 IC들(SIC1~SICn)은 타이밍 콘트롤러(130)로부터 수신된 EQ 옵션 EQ = LL에 의해 정의된 이퀄라이징 수준으로 수신된 BERT 패턴과 테스트 패턴에서 내부 클럭(CDR CLK)의 위상이 고정되면 락 신호(LOCK)를 락 상태(LOCK = H)로 발생한다.

타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn)로부터 복원되는 클럭(CDR CLK) 신호의 위상을 고정하기 위하여 제1 단계 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한 후, 콘트롤 데이터 패킷을 포함한 제2 단계 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한다(S111 및 S112). 제2 단계 신호에서 옵션은 초기 설정값으로 원복된다. 이어서, 타이밍 콘트롤러(130)는 수직 액티브 기간(AT)에서 도 4와 같은 방법으로 프레임 데이터를 소스 드라이브 IC들(SIC1~SICn)로 전송한다(S113). 타이밍 콘트롤러(130)는 다음 수직 블랭크 기간(VB)에서 EQ 옵션을 도 13b와 같이 변경한다.

타이밍 콘트롤러(130)는 제N 수직 블랭크 기간 이후 제N+1 프레임 기간의 수직 액티브 기간(AT)에서 도 4와 같이 제1 단계 신호, 제2 단계 신호 및 제3 단계 신호에 클럭 신호(EPI CLK)를 내장하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S224).

타이밍 콘트롤러(130)는 제N+1 수직 블랭크 기간(VB)이 시작되면 제1 단계 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S102). BERT가 설정된 경우, 타이밍 콘트롤러(130)는 BERT 설정 코드에 이어서, EQ 옵션 EQ = LH, BERT 패턴, BERT 리셋 코드 순서로 데이터 신호를 차동 신호(EPI DATA)로 변환하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S203-S206). BERT가 설정되지 않은 경우, 타이밍 콘트롤러(130)는 EQ 옵션 EQ = LH에 이어서, 테스트 패턴을 차동 신호(EPI DATA)로 변환하여 소스 드라이브 IC들(SIC1~SICn)에 전송한다(S207 및 S208).

소스 드라이브 IC들(SIC1~SICn)은 타이밍 콘트롤러(130)로부터 수신된 EQ 옵션 EQ = LH에 의해 정의된 이퀄라이징 수준 만큼 수신된 차동 신호(EPI DATA)를 증폭한다. 소스 드라이브 IC들(SIC1~SICn)은 수직 블랭크 기간(VB)에서 BERT 패턴과 테스트 패턴과 함께 수신되는 클럭(EPI CLK)을 복원하여 내부 클럭(CDR CLK)을 발생하여 내부 클럭(CDR CLK)의 위상 고정 여부를 지시하는 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC1~SICn)은 BERT 패턴이나 테스트 패턴의 차동 신호(EPI DATA)가 수신될 때 락 페일이 발생되면 옵션을 초기 설정값으로 원복한다(S209 및 S210).

타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SICn)로부터 복원되는 클럭(CDR CLK) 신호의 위상을 고정하기 위하여 제1 단계 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한 후, 콘트롤 데이터 패킷을 포함한 제2 단계 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한다(S211 및 S212). 제2 단계 신호에서 옵션은 초기 설정값으로 원복된다. 이어서, 타이밍 콘트롤러(130)는 수직 액티브 기간(AT)에서 도 4와 같은 방법으로 프레임 데이터를 소스 드라이브 IC들(SIC1~SICn)로 전송한다(S213). 프레임 데이터는 픽셀 라인들 각각의 제3 단계 신호 즉, 픽셀 데이터를 포함한다.

타이밍 콘트롤러(130)는 도 14에 도시된 바와 같이 수직 블랭크 기간(VB)에서 EQ 옵션을 가변하면서 락 페일 상태(S109, S209, S309, S409)를 메모리(116)에 저장한다. 타이밍 콘트롤러(130)는 옵션 각각에서 락 페일 상태를 체크한 후에 초기 설정값으로 옵션을 복원하여(S110, S210, S4310, S410) 옵션 각각(S104, S204, S304, S404)에 대하여 최적 옵션을 탐색한다. 옵션 원복 후에 제1 단계 신호가 소스 드라이브 IC들(SIC1~SICn)로 전송되어 클럭 트레이닝이 실시된다(S111, S211, S311, S411).

타이밍 콘트롤러(130)는 EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각에 대하여 미리 정해진 순서로 옵션값을 가변하면서 락 페일 여부를 메모리(116)에 저장한다. 타이밍 콘트롤러(130)는 EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각에 대하여 최적 옵션이 판정되면 초기 설정값을 최적 옵션값으로 변경할 수 있다.

도 15는 최적 옵션 선택 방법을 보여 주는 도면이다.

도 15를 참조하면, 타이밍 콘트롤러(130)는 아이 다이어그램 개선을 위한 신호 옵션의 최적 옵션 탐색 모드에서 얻어진 락 페일 이력을 바탕으로 EQ 옵션, Vterm 옵션, VID 옵션, PE 옵션 각각의 최적 옵션값을 판정한다.

예를 들어, 타이밍 콘트롤러(130)는 EQ 옵션 값들(LL, LH, HL, HH) 모두가 언락(Unlock)이면 EQ 옵션의 초기 설정값으로 EQ 최적 옵션값을 선택한다. 타이밍 콘트롤러(130)는 EQ 옵션들(LL, LH, HL, HH) 중에서 LH만 소스 드라이브 IC들(SIC1~SICn)에서 내부 클럭(CDR CLK)의 위상이 고정(Lock)된다면 EQ = LH로 EQ 최적 옵션값을 선택한다. 타이밍 콘트롤러(130)는 EQ 옵션들(LL, LH, HL, HH) 중에서 LH와 HL만 소스 드라이브 IC들(SIC1~SICn)에서 내부 클럭(CDR CLK)의 위상이 고정(Lock)된다면 EQ = LH 또는 EQ = HL로 EQ 최적 옵션값을 선택한다. 타이밍 콘트롤러(130)는 EQ 옵션들(LL, LH, HL, HH) 중에서 LL, LH 및 HL 일 때 소스 드라이브 IC들(SIC1~SICn)에서 내부 클럭(CDR CLK)의 위상이 고정(Lock)된다면 중간값인 EQ = LH 로 EQ 최적 옵션값을 선택한다. 타이밍 콘트롤러(130)는 EQ 옵션들(LL, LH, HL, HH) 모두에서 소스 드라이브 IC들(SIC1~SICn)에서 내부 클럭(CDR CLK)의 위상이 고정(Lock)된다면 중간값인 EQ = LH 또는 EQ = HL로 EQ 최적 옵션값을 선택한다.

Vterm 옵션, VID 옵션, 및 PE 옵션들 각각에 대하여 락 페일 이력을 바탕으로 도 15와 같이 최적 옵션값이 선택될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 101 : 픽셀
110(SIC1~SICn) : 데이터 구동부(소스 드라이브 IC) 111 : 수신 버퍼
112, 135 : 옵션 조정부 113 : 언패커(Unpacker)
114 : 데이터 처리부 115 : 클럭 복원부
116 : 비트 에러 측정부 117 : 위상 비교부
118 : 락 신호 전송부 120 : 게이트 구동부
130 : 타이밍 콘트롤러(Timing controller) 131 : 데이터 처리부
132 : 클럭 발생부 133 : 패커(packer)
134 : 송신 버퍼 136 : 메모리
137 : 옵션 제어부

Claims

데이터 구동부가 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결된 표시장치에 있어서,
수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 비트 에러 측정용 패턴 또는 소정의 테스트 패턴, 및 클럭을 포함한 차동 신호를 상기 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및
상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함하고,
상기 옵션 코드는 상기 타이밍 콘트롤러로부터 출력되는 송신측 신호의 세기를 정의한 송신측 옵션 코드와, 상기 데이터 구동부에 수신되는 수신측 신호의 신호 세기를 정의하는 수신측 옵션 코드를 포함하고,
상기 타이밍 콘트롤러는,
미리 설정된 다수의 옵션 각각에 대하여 상기 옵션 코드를 가변하면서 상기 데이터 구동부로부터 수신 받은 락 신호의 논리값이 집계된 락 페일 이력을 저장하고, 상기 락 페일 이력을 바탕으로 상기 다수의 옵션 각각에 대하여 최적 옵션값을 판정하는 표시장치.
제 1 항에 있어서,
상기 송신측 옵션 코드는,
상기 타이밍 콘트롤러의 송신 버퍼로부터 출력되는 상기 차동 신호의 최대 전압을 정의하는 VID 옵션; 및
상기 타이밍 콘트롤러의 송신 버퍼로부터 출력되는 상기 차동 신호의 프리 엠퍼시스 수준을 정의하는 PE 옵션을 포함하고,
상기 타이밍 콘트롤러는
상기 옵션 코드에 따라 상기 송신 버퍼의 상기 VID 옵션과 상기 PE 옵션을 가변하는 옵션 조정부를 포함하는 표시장치
제 1 항에 있어서,
상기 수신측 옵션 코드는,
상기 데이터 구동부의 수신 버퍼에서 수신되는 상기 차동 신호의 이퀄라이징 수준을 정의하는 EQ 옵션; 및
상기 데이터 배선쌍에 연결된 상기 데이터 구동부의 양 입력단 사이의 단말 저항의 저항값을 정의하는 Vterm 옵션을 포함하고,
상기 데이터 구동부는
상기 옵션 코드에 따라 상기 수신 버퍼의 상기 EQ 옵션과 상기 Vterm 옵션을 가변하는 옵션 조정부를 포함하는 표시장치.
제 1 항에 있어서,
상기 데이터 구동부로부터 상기 락 신호가 언락 상태의 논리값으로 발생된 후에 상기 옵션 코드가 초기 설정값으로 원복되는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는,
상기 데이터 구동부로부터 락 신호가 입력된 후에 클럭 트레이닝 패턴과, 콘트롤 데이터 패킷을 상기 데이터 구동부에 전송하는 표시장치.
제 5 항에 있어서,
상기 콘트롤 데이터 패킷은 초기 설정값으로 원복된 옵션 코드를 포함하는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는,
상기 최적 옵션값으로 상기 옵션 코드의 초기 설정값을 변경하는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는,
수직 액티브 기간에 픽셀 데이터를 전송할 때 상기 최적 옵션값을 적용하는 표시장치.
데이터 구동부가 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결된 표시장치에 있어서,
수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 소정의 테스트 패턴, 및 클럭을 포함한 차동 신호를 상기 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및
상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함하고,
상기 옵션 코드는 상기 타이밍 콘트롤러로부터 출력되는 송신측 신호의 세기를 정의한 송신측 옵션 코드와, 상기 데이터 구동부에 수신되는 수신측 신호의 신호 세기를 정의하는 수신측 옵션 코드를 포함하고,
상기 타이밍 콘트롤러는,
미리 설정된 다수의 옵션 각각에 대하여 상기 옵션 코드를 가변하면서 상기 데이터 구동부로부터 수신 받은 락 신호의 논리값이 집계된 락 페일 이력을 저장하고, 상기 락 페일 이력을 바탕으로 상기 다수의 옵션 각각에 대하여 최적 옵션값을 판정하는 표시장치.
데이터 구동부가 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결된 표시장치에 있어서,
수직 블랭크 기간에 신호 세기를 정의한 옵션 코드, 소정의 비트 에러 측정용 패턴, 및 클럭을 포함한 차동 신호를 상기 데이터 배선쌍으로 송신하는 타이밍 콘트롤러; 및
상기 데이터 배선쌍을 통해 수신된 차동 신호에서 상기 비트 에러 측정용 패턴에 대한 비트 에러를 측정하여 에러 측정 데이터를 상기 타이밍 콘트롤러로 전송하는 데이터 구동부를 포함하고,
상기 옵션 코드는 상기 타이밍 콘트롤러로부터 출력되는 송신측 신호의 세기를 정의한 송신측 옵션 코드와, 상기 데이터 구동부에 수신되는 수신측 신호의 신호 세기를 정의하는 수신측 옵션 코드를 포함하고,
상기 타이밍 콘트롤러는,
미리 설정된 다수의 옵션 각각에 대하여 상기 옵션 코드를 가변하면서 상기 데이터 구동부로부터 수신 받은 비트 에러 데이터를 바탕으로 상기 다수의 옵션 각각에 대하여 최적 옵션값을 판정하는 표시장치.
제 10 항에 있어서,
상기 타이밍 콘트롤러는,
수직 액티브 기간에 클럭 트레이닝 패턴, 콘트롤 데이터, 픽셀 데이터, 및 클럭을 포함한 차동 신호를 상기 데이터 배선쌍을 통해 상기 데이터 구동부로 전송하고,
상기 데이터 구동부는
상기 수직 액티브 기간에 상기 데이터 배선쌍을 통해 수신된 차동 신호에서 클럭을 내부 클럭으로 복원하고, 상기 내부 클럭의 위상 고정 여부를 지시하는 락 신호를 상기 타이밍 콘트롤러로 전송하는 표시장치.
제 11 항에 있어서,
상기 비트 에러 데이터와 상기 락 신호가 락 피드백 배선을 통해 상기 타이밍 콘트롤러로 전송되는 표시장치.