KR102523382B1 - 표시장치와 그 구동 방법 - Google Patents

Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 디바이스들 간에 전송되는 컬러 데이터들 중에서 적어도 하나의 컬러 데이터의 부트 수가 다른 컬러 데이터들의 비트수와 다르게 설정된다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}

본 발명은 컬러별 컬러 뎁쓰(Color depth)를 다르게 하여 데이터를 전송하는 표시장치와 그 구동 방법에 관한 것이다.

표시장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 표시장치의 해상도가 증가하여 UHD 해상도의 제품이 시판되고 있다. UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다.

HD의 해상도를 2K, 4K 등 “K”로 표현하기도 한다. 여기서, K는 디지털 시네마 표준 규격으로 ‘Kilo’ 즉 1,000을 의미한다. 예들 들어, 가로 픽셀 수 기준으로, 2K는 2,000 픽셀 수를 4K는 4,000 개의 픽셀 수를 의미한다. 2048*1080 해상도의 2K는 FHD의 해상도인 1920*1080과 거의 비슷하지만 2K는 방송, 영화 분야에서 주로 사용된다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라고 해서 QFHD(Quad Full High Definition) 또는 FHD와 전혀 다른 차원의 고화질이라고 해서 UD(Ultra Definition), UHD(Ultra High Definition)로 불리기도 한다.

UHD(3840*2160) 해상도를 갖는 표시장치의 픽셀 어레이에서 데이터 라인 개수는 3840*3 = 11,520 개이고, 게이트 라인 개수는 2160 개이다. 3840*3에서 3은 1 개의 픽셀이 RGB 3 개의 서브 픽셀을 포함한 경우이다. 데이터 라인들을 구동하기 위한 소스 드라이브 IC(Integrated Circuit)는 720 개의 채널 수를 가지는 IC로 선택하면 대략 16 개의 IC가 필요하다. 소스 드라이브 IC에서 하나의 채널은 하나의 데이터 라인에 연결되고, 그 데이터 라인은 픽셀 어레이의 매 라인(row line) 마다 하나의 서브 픽셀에 연결된다.

표시장치는 고품위의 화질을 구현하기 위하여 고해상도, 컬러 뎁쓰(Color Depth) 확장, 고 배속 구동 등으로 인하여 데이터 전송양이 증가하고 있다. 데이터 전송양이 증가할수록 디바이스들 간에 클럭 주파수, 데이터 전송률, 대역폭(bandwidth)이 증가한다.

표시장치에서 디바이스들 사이에 데이터 전송을 위한 대표적인 인터페이스 방식은 LVDS(Low-Voltage Differential Signaling) 인터페이스이다. 그런데 LVDS 인터페이스는 데이터 전송양 증가에 적절히 대응할 수 없다. FHD 해상도를 갖는 10bit Color Depth의 120Hz 패널(Panel)에서, LVDS 인터페이스를 채택하는 경우에 24 페어(Pair) 48 개의 배선이 필요하다. LVDS 인터페이스는 입력 영상 데이터와 함께 클럭 신호도 전송된다. 따라서, LVDS 인터페이스에서는 데이터양이 많아질수록 클럭 주파수도 높게 되어 EMI(Electromagnetic interference) 제어가 필요하다.

LVDS 인터페이스 규격에 의하면 그라운드(GND)에서 1.2V의 전압을 중심으로 변화하는 신호를 전송해야 한다. LSI(Large Scale Integration)의 미세화 공정 구현으로 인하여 LVDS 인터페이스에서 요구되는 신호 전압의 규격이 LSI 설계상의 큰 제한을 가져오게 되었다. 이러한 상황에서 DVI(Digital Video Interface)와 HDMI(High Definition Multimedia Interface), DisplayPort 등과 같은 인터페이스 가 제안되어 실용화되었다.

DVI와 HDMI는 스큐(Skew) 조정 기능이 있고, HDMI에는 컨텐츠 보호기능으로 HDCP(High-bandwidth digital Content Protection)가 내장되어 있기 때문에 기기 간 영상 신호 전송에 많은 장점이 있지만, 라이센스 비용이 필요하고 기기 내부의 영상신호 전송으로는 기능이 과도하고 소비전력이 큰 단점도 있다.

DisplayPort는 VESA(Video Electronics Standards Association)에서 LVDS를 대체할 수 있는 사양으로 규격화되었다. DisplayPort는 HDMI와 마찬가지로 기기 간 전송을 고려하여 HDCP가 내장되어 있어 기능이 과도하며 소비전력 증대 문제가 있고, 전송 속도가 고정되어 저주파수로 신호를 전송할 때 손실이 발생하고 수신측에서 클럭을 재생할 필요가 있다.

V-by-One 인터페이스는 THine Electronics사에 의해 개발되었다. V-by-one 인터페이스는 이퀄라이저 기능의 도입으로 인하여 기존 LVDS 인터페이스와 비교할 때 신호 전송 품질이 향상되었고, 최대 1Pair당 3.75Gbps의 고속 데이터 전송을 실현하였다. V-by-one 인터페이스는 CDR(Clock Data Recovery) 적용으로 인하여 LVDS 인터페이스의 클럭 전송에서 초래되는 스큐(Skew) 조정 문제를 해결하였다. 그리고 V-by-one 인터페이스는 LVDS에서 반드시 필요하였던 클럭 전송이 없기 때문에 클럭 전송으로 인한 EMI 노이즈를 줄일 수 있다. 이러한 V-by-one 인터페이스는 데이터 전송양이 증가되고 고배속 구동에 효과적으로 대응할 수 있어 LVDS 인터페이스의 대체 기술로 각광받고 있다.

종래 기술은 적색, 녹색 및 청색 데이터의 bit수를 동일하게 설정하여 인티페이스를 사용하더라도 디바이스들 간에 각각의 컬러에서 동일 bit로 데이터를 전송한다. 그 결과, 종래 기술은 고해상도, 고속 구동이 요구되는 표시장치에서 데이터 전송양이 많아져 데이터 전송 효율이 낮고 하드웨어 리소스가 커진다.

본 발명의 목적은 인간의 인지 휘도를 고려하여 컬러별 데이터의 bit수를 다르게 설정하여 데이터 전송 효율을 높이고 하드웨어 리소스를 줄일 수 있는 표시장치와 그 구동 방법을 제공한다.

본 발명의 표시장치는 픽셀 데이터를 포함한 입력 영상 데이터를 호스트 시스템으로부터 수신하는 타이밍 제어부와, 상기 타이밍 제어부로부터 수신된 픽셀 데이터를 데이터 전압으로 변환하는 데이터 구동부를 구비한다. 상기 타이밍 제어부와 상기 픽셀 데이터 사이에서 전송되는 픽셀 데이터는 적어도 제1 컬러 데이터, 제2 컬러 데이터 및 제3 컬러 데이터를 포함한다. 상기 제1 내지 제3 컬러 데이터들 중에서 적어도 하나의 컬러 데이터의 부트 수가 다른 컬러 데이터들의 비트수와 다르게 설정된다.

상기 인지 휘도가 가장 낮은 컬러 데이터가 다른 컬러 데이터들에 비하여 10 nit 이하의 저계조에서 계조 수가 가장 많고 휘도 기여도가 가장 낮다.

상기 제1 컬러 데이터가 적색 데이터이고, 상기 제2 컬러 데이터가 녹색 데이터이고, 제3 컬러 데이터가 청색 데이터인 경우, 상기 인지 휘도가 가장 낮은 컬러 데이터가 상기 제3 컬러 데이터이다.

상기 제2 컬러 데이터의 비트 수가 상기 다른 컬러들에 비하여 가장 많다.

상기 제1 컬러 데이터의 비트 수가 상기 제2 컬러 데이터 또는 제3 컬러 데이터와 같다.

상기 픽셀 데이터는 백색 데이터를 더 포함한다. 상기 백색 컬러 데이터의 비트 수가 상기 제1 내지 제3 컬러 데이터들 중에서 비트 수가 가장 많은 컬러 데이터와 같거나 그 보다 많다.

상기 컬러 데이터들 중에서 비트 수가 상대적으로 적은 컬러 데이터의 LSB에 더미 비트가 부가된다.

상기 타이밍 제어부와 상기 데이터 구동부는 하나의 IC 칩에 집적된다.

상기 호스트 시스템은 LVDS와 V-by-One 중 어느 하나의 인터페이스로 상기 픽셀 데이터를 송신 상기 타이밍 제어부로 전송한다. 상기 타이밍 제어부는 EPI, mini-LVDS 중 어느 하나의 인터페이스를 통해 상기 픽셀 데이터를 상기 데이터 구동부로 전송한다.

상기 표시장치의 구동 방법은 디바이스들 간에 전송되는 픽셀 데이터에서 다른 컬러에 비하여 인지 휘도가 가장 낮은 컬러 데이터의 비트 수를 다른 컬러 데이터들에 비하여 낮게 설정한다.

본 발명은 디바이스들 간에 영상 데이터를 전송할 때 컬러별 컬러 뎁쓰를 다르게 하여 디바이스들간 신호 전송을 위한 배선들의 개수 및 전송률 및 대역폭(Bandwidth), 디바이스 내 이미지 처리를 위한 배선들의 개수를 개선할 수 있다.

도 1은 500 nit의 백색광 휘도를 얻기 위한 컬러별 휘도를 보여 주는 도면이다.
도 2는 본 발명의 디바이스들 간 신호 전송 경로 상에서 컬러별 bit수를 다르게 설정한 예를 보여 주는 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 이미지 프로세서를 개략적으로 보여 주는 블록도이다.
도 5는 컬러별 컬러 뎁쓰를 동일하게 한 경우와 인간의 인지 휘도를 고려하여 청색의 컬러 뎁쓰를 낮춘 경우에 재현되는 컬러 이미지를 보여 주는 도면이다.
도 6은 EPI 인터페이스에서 RGB 각각 10 bit로 전송될 때 데이터 전송 포맷을 보여 주는 도면이다.
도 7은 컬러별 bit수가 달라질 때 데이터 전송 포맷을 맞추기 위하여 더미 bit가 추가된 예이다.
도 8은 컬러별 bit수가 다른 데이터와 소스 드라이브 IC의 회로 구성의 일 예를 보여 주는 도면이다.
도 9는 싱글 감마 보상 회로가 적용된 소스 드라이브 IC의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.
도 10a 및 도 10b는 더블 감마 보상 회로가 적용된 소스 드라이브 IC의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.
도 11a 내지 도 11c는 컬러별 독립 감마 보상 회로가 적용된 소스 드라이브 IC의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.
도 12는 본 발명의 효과를 보여 주기 위하여 EPI 인터페이스 기준으로 계산된 데이터 전송률을 보여 주는 도면이다.
도 13은 본 발명의 실시예에 따른 표시장치에서 타이밍 제어부와 소스 드라이브 IC들 간의 EPI 인터페이스를 위한 배선 연결을 보여 주는 도면이다.
도 14 및 도 15는 EPI 인터페이스 프로토콜의 신호 포맷을 보여 주는 도면들이다.
도 16은 각 컬러에서 컬러 뎁쓰가 동일한 종래 기술에 비하여 본 발명에서 컬러별 컬러 뎁쓰를 다르게 할 때 데이터 전송시의 개선 효과를 보여 주는 도면이다.
도 17은 V-by-one 인터페이스 회로 구성을 개략적으로 보여 주는 도면이다.
도 18은 V-by-one 인터페이스에서 비디오 구동 포맷에 따른 레인 수를 보여 주는 도면이다.
도 19는 각 컬러의 비트수를 다양한 예로 차등화하는 경우에, V-by-one 인터페이스에서 데이터 전송률과 데이터 코딩 방법을 보여 주는 도면이다.
도 20은 V-by-One 인터페이스에서 W/R/G/B = 10/8/9/8 bit로 픽셀 데이터를 전송할 때 UHD 120Hz의 경우에 데이터 전송에 필요한 레인수가 14 레인으로 감소된 효과를 보여 주는 도면이다.
도 21은 V-by-One 인터페이스 통신에서 W = 10 bit, G = 9 bit, R = 8 bit, B = 8 bit의 경우 5byte 16lane을 사용하는 예를 보여 주는 도면이다.

본 발명의 표시장치는 인간의 눈이 인지하는 특성 중 자극의 세기(휘도)에 따라 밝기 차이를 구분하는 JND(Just Noticeable Difference)가 다르다는 Weber-Fechner Fraction 이론에 근거하여 컬러별 컬러 뎁쓰(Color Depth)를 달리한다. 컬러 뎁쓰는 색 심도, 색 깊이 또는 bit깊이와 같은 의미이다. 컬러 뎁쓰는 하나의　픽셀에 기입된 데이터의 bit　수로 정의된다. 컬러 뎁쓰의 단위는 픽셀당 bit수(bits per pixel, bpp)이다. 컬러 뎁쓰가 높을 수록 한 픽셀 내에서 풍부한 색을 표현할 수 있다. 일반적으로, n(n은 양의 정수) 개의 bit가 사용될 경우 2ⁿ개의 컬러를 표현할 수 있다.

본 발명은 인간이 밝기 차이를 구분할 수 없는 컬러의 bit수를 줄여 사용자의 인지 화질 저하 없이 디바이스들간 신호 전송을 위한 배선들의 개수, 데이터 전송률, 데이터 전송 대역폭(Bandwidth), 디바이스 내 이미지 처리를 위한 배선들의 개수 등을 현저히 줄일 수 있다.

이하의 데이터 통신 관련 설명에서 설명되는 라인(line), 쌍(pair), 레인(lane)에 대하여 아래와 같이 정의한다. 라인(line)은 데이터, 클럭 등의 신호가 직렬로 전송되는 하나의 물리적 전송 통로를 의미한다. 쌍(pair)은 동일한 신호가 상반된 극성으로 전송되는 두 개의 라인들을 포함한다. 레인(lane)은 한 쌍의 라인들을 통해 하나의 신호가 전송되는 채널을 의미한다. 쌍과 레인은 같은 의미로 사용될 수 있다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, 이하 “OLED 표시장치”라 함) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로 OLED 표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.

OLED 표시장치의 화질과 수명 개선을 위하여 픽셀들의 구동 특성 변화를 보상하기 위한 보상 방법이 적용될 수 있다. 보상 방법은 내부 보상 방법과 외부 보상 방법으로 나뉘어진다. 내부 보상 방법은 구동 TFT들 간의 문턱 전압 편차를 픽셀 회로 내부에서 자동으로 보상한다. 내부 보상을 위해서는 OLED에 흐르는 전류가 구동 TFT의 문턱 전압에 상관없이 결정되도록 해야 하기 때문에, 픽셀 회로의 구성이 복잡하게 된다. 내부 보상 방법은 구동 TFT들 간의 이동도 편차를 보상하기가 어렵다. 외부 보상 방법은 구동 TFT들의 전기적 특성(문턱전압, 이동도 등)을 센싱(sensing)하고, 그 센싱 결과를 바탕으로 표시패널 외부의 보상 회로에서 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 각각의 구동 특성 변화를 보상한다.

외부 보상 방법은 표시패널에서 픽셀들에 연결된 센싱용 신호 배선을 통해 픽셀의 전압 또는 전류를 센싱하고, 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 "ADC"라 함)로 센싱 결과를 디지털 데이터로 변환하여 타이밍 제어부(TCON)로 전송한다. 타이밍 제어부(TCON)는 미리 설정된 외부 보상 알고리즘을 이용하여 픽셀의 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조하여 픽셀의 구동 특성 변화를 보상한다.

외부 보상을 위한 픽셀의 구동 특성 센싱과 보상 방법은 대한민국 특허출원 10-2013-0134256(2013. 11. 06.), 대한민국 특허출원 10-2013-0141334(2013. 11. 20.), 대한민국 특허출원 10-2013-0149395(2013. 12. 03.), 대한민국 특허출원 10-2013-0166678(2013. 12. 30.), 대한민국 특허출원 10-2014-0115972(2014. 09. 02.), 대한민국 특허출원 10-2015-0101228(2015. 07. 16.), 대한민국 특허출원 10-2015-0093654(2015. 06. 30.), 대한민국 특허출원 10-2015-0149284(2015. 10. 27.) 등에서 제안된 구동 TFT의 전압 센싱 방법과, 대한민국 특허출원 10-2014-0079255(2014. 06. 26.), 대한민국 특허출원 10-2015-0186683(2015. 12. 24.), 대한민국 특허출원 10-2015-0168424(2015. 11. 30.) 등에서 제안된 구동 TFT의 전류 센싱 방법과, 대한민국 특허출원 10-2014-0086901(2014. 07. 10.), 대한민국 특허출원 10-2014-0119357(2014. 09. 05.), 대한민국 특허출원 10-2014-0175191(2014. 12. 08.), 대한민국 특허출원 10-2015-0115423(2015. 08. 17.), 대한민국 특허출원 10-2015-0188928(2015. 12. 29.), 대한민국 특허출원 10-2015-0117226(2015. 08. 20.) 등에서 본원 출원인에 의해 제안된 바 있다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1에서 알 수 있는 바와 같이, 표시장치에서 500 nit의 백색광 휘도를 얻기 위한 각 컬러별 휘도가 다르다. 2.2 감마 커브에서 적색(Red, R), 녹색(Green, G) 및 청색(Blue, B)의 휘도 기여도는 R:G:B = 0.25:0.65:0.10이다.

한편, RGB 각 10bit(Color Depth)의 경우 500nit의 백색광 휘도 조건에서 볼 때 10nit 이하의 저 휘도에서 Blue > Red > Green 순으로 휘도 구분 뎁쓰(Depth)가 높다. 다시 말하여, 10nit 이하의 저 휘도에서 다른 컬러들(R, G)에 비하여 청색 휘도의 계조 수가 가장 많고 계조간 휘도차(1 Gray △L)가 가장 작다. 청색의 경우, 1nit 이하의 계조 수가 약 170 개 이상이며 계조 간 휘도차(1 Gray △L)가 0.0058nit 수준이다. 이렇게 낮은 휘도차(1 Gray △L)는 인간의 눈으로 계조에 따른 휘도 차이를 분해하기 어려울 정도로 낮기 때문에 사용자가 계조차를 구분하기가 어렵다. 따라서, 청색은 저휘도에서 컬러 뎁쓰가 인간의 휘도 인지 관점에서 볼 때 불필요하게 크다.

이하에서 “인지 휘도가 낮은 컬러”는 하나의 픽셀 데이터를 구성하는 다른 컬러 데이터에 비하여 10 nit 이하의 저계조에서 계조 수가 가장 많고 휘도 기여도가 가장 낮은 데이터를 의미한다.

본 발명은 인간의 눈이 휘도 차이를 인지하는 인지 특성을 고려하여 사용자가 인지하는 화질 저하 없이 인지 휘도가 낮은 컬러의 컬러 뎁쓰를 차별하여 컬러별 데이터의 bit수를 다르게 설정한다. 예컨대, 본 발명은 픽셀 데이터가 RGB 데이터를 포함할 때 인간의 눈이 분해하는 휘도 차이를 감안하여 도 2와 같이 디바이스들(21, 22) 간 전송되는 픽셀 데이터의 컬러별 컬러 뎁쓰를 Blue ≤ Red ≤ Green 순으로 다르게 설정한다. 도 2의 예에서, N±a, N±b, N±c는 컬러별 bit수이다. N은 2 이상의 양의 정수이다. a, b, c는 인간의 인지 휘도를 고려하여 컬러별로 bit수 차이를 부여하기 위하여 다른 값으로 미리 설정된 상수값이다. 제1 디바이스(21)는 신호 전송기(Tx)이고, 제2 디바이스(22)는 신호 수신기(Rx)일 수 있다. 표시장치의 경우에, 제1 디바이스(21)는 타이밍 콘틀롤러(Timing controller, TCON)이고 제2 디바이스(22)는 소스 드라이브 IC(Source Drive IC, SIC)일 수 있다. 또는 제1 디바이스(21)는 호스트 시스템(Host system, SYSTEM)이고, 제2 디바이스(22)는 타이밍 제어부(TCON)일 수 있다.

컬러별 bit수의 차등화 방법은 도 2의 예에서 아래와 같이 다양한 방법으로 bit수를 다르게 설정할 수 있다.

(1) a = b ≠ c

(2) a ≠ b = c

(3) a ≠ b ≠ c

(1) 은 적색과 녹색의 bit수가 같고, 이 bit수 보다 청색의 bit수가 더 작은 예이다.

(2) 는 녹색과 청색의 bit수가 같고, 이 bit수가 적색의 bit수가 더 작은 예이다.

(3) 은 RGB 각각의 bit수가 녹색 > 적색 > 청색 인 예이다.

이러한 컬러별 컬러 뎁쓰의 차등화는 전송되는 데이터의 bit수를 줄임으로써 디바이스들 간 신호 전송 부하를 경감하여 하드웨어 리소스(Hardware resource)를 줄이고 표시장치의 성능을 개선한다. 신호 전송시에 데이터 bit수를 줄이면, 디바이스들(21, 22) 간의 신호 전송 경로 상에서 배선 수, 데이터 전송률, 대역폭을 줄일 수 있고, 디바이스들(21, 22) 각각의 내부에서 배선 수를 줄일 수 있다.

도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.

도 3을 참조하면, 본 발명의 표시장치는 표시패널(10), 타이밍 제어부(11), 데이터 구동부(12), 및 게이트 구동부(13)를 구비한다. 데이터 구동부(12)는 하나 이상의 소스 드라이브 IC(SIC)를 포함할 수 있다. 타이밍 제어부(11)과 데이터 구동부(12)는 모바일 기기에서 하나의 IC 칩 내에 집적될 수 있다.

타이밍 제어부(11)는 호스트 시스템(20)으로부터 입력 영상의 데이터를 수신한다. 호스트 시스템(20)과 타이밍 제어부(11)는 LVDS, V-by-One 등의 인터페이스를 통해 입력 영상 데이터를 포함한 신호가 전송될 수 있다. 타이밍 제어부(11)와 데이터 구동부(12)는 본원 출원인에 의해 제안된 EPI(Embedded Panel Interface) 인터페이스, mini-LVDS 등의 인터페이스를 통해 신호가 전송될 수 있다.

호스트 시스템(20)과 타이밍 제어부(11) 중 적어도 어느 하나는 RGB 데이터와 함깨 백색(W) 데이터를 더 전송할 수 있다. W 데이터의 bit 수는 RGB 데이터들 중에서 bit 수가 가장 많은 데이터와 같거나 그 보다 많게 설정될 수 있다.

본원 출원인은 타이밍 제어부(11)와 데이터 구동부(12) 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 EPI 인터페이스 프로토콜을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.

EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.

(1) 데이터 배선쌍을 통해 타이밍 제어부의 송신단과 데이터 구동부의 소스 드라이브 IC들의 수신단을 점 대 점 (point to point) 방식으로 연결하여 직렬 통신으로 신호를 전송한다.

(2) 타이밍 제어부와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 제어부는 데이터 배선쌍을 통해 클럭 신호와 함께 콘트롤 데이터와 입력 영상의 픽셀 데이터를 소스 드라이브 IC들로 전송한다.

(3) 소스 드라이브 IC들 각각에 CDR(Clock and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 제어부는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.

EPI 인터페이스 프로토콜에서, 타이밍 제어부는 도 15와 같이 콘트롤 데이터와 입력 영상의 픽셀 데이터를 전송하기 전에 phase-Ⅰ에서 프리엠블 신호(preamble signal)를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 프리엠블 신호에 따라 클럭 트레이닝(Clock training, CT) 동작을 수행하여 수신된 클럭을 복원하고 복원된 내부 클럭의 위상과 주파수를 안정하게 고정한다. 내부 클럭의 위상과 주파수가 안정되게 고정된 후에 소스 드라이브 IC와 타이밍 제어부 사이에서 입력 영상의 데이터가 전송되는 데이터 링크가 확립된다. 타이밍 제어부는 마지막 소스 드라이브 IC로부터 수신된 락 신호(LOCK)가 수신된 후에 phase-Ⅱ에서 콘트롤 데이터를 소스 드라이브 IC들로 전송한 후, phase-Ⅲ에서 입력 영상의 픽셀 데이터를 소스 드라이브 IC들로 전송하기 시작한다.

소스 드라이브 IC들 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 그 소스 드라이브 IC는 타이밍 제어부에 전송되는 락 신호(Lock signal)를 로우 로직 레벨(Low logic level)로 반전시킨다. 마지막 소스 드라이브 IC는 로우 로직 레벨(Low logic level)로 반전된 락 신호를 타이밍 제어부에 전송한다. 타이밍 제어부는 락 신호가 로우 로직 레벨로 반전되면 소스 드라이브 IC들의 클럭 트레이닝이 재개되도록 프리엠블 신호를 소스 드라이브 IC들로 재전송한다.

표시패널(10)에는 다수의 데이터라인들(14)과, 다수의 게이트라인들(15)이 교차되고, 이 교차 영역마다 픽셀들(P)이 매트릭스 형태로 배치된다. 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 픽셀들은 청자색(Cyan, C), 적자색(Magenta, M), 황색(Yellow, Y) 서브 픽셀들 중 하나 이상을 더 포함할 수 있다. 외부 보상 방법을 구현하기 위하여, 표시패널(10)은 픽셀들과 ADC 사이에 연결된 센싱 회로와 센싱 라인을 더 포함할 수 있다.

표시패널(10)에는 인셀 터치 센서(In-cell touch sensor)를 활용한 터치 스크린이 구현될 수 있다. 인셀 터치 센서는 표시패널(10)의 픽셀 어레이 내에 내장된다. 인셀 터치 센서는 터치 전후 정전 용량의 변화를 바탕으로 터치를 센싱하는 정전 용량 타입의 터치 센서로 구현될 수 있다. 터치 센서들은 온셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(10)에 배치될 수도 있다.

서브 픽셀들 각각은 도시하지 않은 전원발생부로부터 고전위 전원(EVDD)과 저전위 전원(EVSS)을 공급받는다. 픽셀(P)은 OLED, 구동 TFT(Thin Film Transistor), 다수의 스위치 TFT, 및 스토리지 커패시터(storage capacitor, Cst) 등을 포함할 수 있다. 픽셀(P)을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입 MOSFET로 구현될 수 있다. TFT들의 반도체층은 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.

게이트 구동부(13)는 IC로 구현되거나, 또는 GIP(Gate-driver In Panel) 공정으로 표시패널(10) 상에 직접 형성될 수 있다. 게이트 구동부(13)는 타이밍 제어부(11)의 제어 하에 화상 표시 기간 동안 게이트 라인들(15)에 입력 영상의 데이터 전압과 동기되는 게이트펄스를 순차적으로 공급하고, 미리 설정된 센싱 기간 동안 센싱용 데이터 전압에 동기되는 게이트펄스를 공급한다.

데이터 구동부(12)는 화상 표시 기간 동안 타이밍 제어부(11)로부터 수신된 입력 영상의 픽셀 데이터를 데이터 전압으로 변환하여 데이터 라인들(14)로 출력한다. 데이터 라인들(14)에 공급되는 게이트 펄스에 따라 턴-온되는 스위치 TFT를 통해 서브 픽셀들 각각의 픽셀 전극에 인가된다. 데이터 구동부(12)는 센싱 회로에 의해 서브 픽셀들 각각으로부터 얻어진 센싱 전압을 센싱 라인들을 통해 수신한다. 데이터 구동부(12)는 센싱 라인에 연결된 ADC를 이용하여 센싱 전압을 디지털 데이터로 변환하여 타이밍 제어부(11)로 전송한다.

타이밍 제어부(11)는 호스트 시스템(20)으로부터 수신된 신호들을 바탕으로 데이터 구동부(에서 타이밍 정보 기초하여 소스 드라이브 IC(12), 게이트 구동부(13), 외부 보상용 센싱 회로, 터치 센서 구동부의 동작 타이밍을 제어하기 위한 타이밍 제어신호를 발생한다. 타이밍 제어부(11)는 데이터 구동부(12)로부터 수신된 외부 보상을 위한 센싱 데이터를 바탕으로 픽셀의 구동 특성 변화를 보상하기 위해 입력 영상의 픽셀 데이터를 미리 설정된 외부 보상 알고리즘으로 변조한다. 센싱 데이터는 ADC를 통해 출력된 디지털 데이터로서 픽셀의 구동 특성 센싱 결과로서, 입력 영상의 픽셀 데이터와는 별개의 데이터이다.

호스트 시스템(20)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, 컴퓨터, DVD 플레이어, 블루레이 플레이어, 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 데이터를 표시패널(10)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 데이터와 동기되는 타이밍 신호들을 타이밍 제어부(11)로 전송한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭 등을 포함할 수 있다. 호스트 시스템(20)은 터치 센서 구동부로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.

호스트 시스템(20) 또는 타이밍 제어부(11)는 영상 처리 알고리즘을 이용하여 데이터를 처리할 때 직렬(Serial) 혹은 병렬 데이터 처리할 수 있다. 이 경우에, 본 발명은 인간의 인지 휘도를 고려하여 컬러별로 bit수 차이를 적용함으로써 호스트 시스템(20) 또는 타이밍 제어부(11) 내부에서 배선 수와 데이터 전송 효율을 개선할 수 있다.

도 4의 예는 영상 처리 알고리즘을 처리하는 이미지 프로세서를 개략적으로 보여 준다. 이미지 프로세서는 호스트 시스템(20) 또는 타이밍 제어부(11)에 배치될 수 있다.

도 4를 참조하면, 이미지 프로세서는 디감마 보정부(31), 알고리즘 실행부(32), 및 감마 보정부(33) 등을 포함한다.

디감마 보정부(31)는 계조(Digital Value)의 변화량과 휘도의 변화량이 같도록 입력 영상의 픽셀 데이터에 대하여 디감마(De-Gamma) 처리한다. 디감마 보정부(31)에 입력되는 픽셀 데이터는 적색 데이터(이하, “R 데이터”라 함), 녹색 데이터(이하, “G 데이터”라 함), 및 청색 데이터(이하, “B 데이터”라 함)를 포함할 수 있다. RGB 각각 10 bit를 갖는 픽셀 데이터가 디감마 보정부(31)에 입력될 수 있다. 디감마 보정부(31)는 디감마 처리시에 인지 휘도를 고려하여 컬러별로 bit수를 다르게 확장할 수 있다. 예를 들어, 디감마 보정부(31)는 R 데이터와 G 데이터에 비하여 B 데이터의 bit수를 줄일 수 있다. 도 4의 예는 디감마 보정부(31)에 12 bit의 R 데이터, 14 bit의 G 데이터, 11 bit의 B 데이터를 출력한다.

알고리즘 실행부(32)는 외부 보상 알고리즘, 색온도 보상 알고리즘 등 화질 개선을 위한 각종 알고리즘에 필요한 연산을 실행한다. 알고리즘 실행부(32)로부터 출력되는 RGB 데이터에서 B 데이터의 bit수가 가장 적다. 감마 보정부(33)는 알고리즘 실행부(32)로부터 수신된 RGB 데이터 값을 2.2 감마 보정 커브를 따라 변조한다. 감마 보정부(33)로부터 출력된 RGB 데이터 각각 10 bit로 출력될 수 있다. 감마 보정부(33)의 출력 데이터에서 인지 휘도를 고려하여 B 데이터의 bit수를 다른 컬러에 비하여 줄일 수 있다. bit수가 상대적으로 적은 컬러의 데이터는 더미 bit가 부가되어 다른 컬러의 데이터와 동일한 bit수로 다른 디바이스로 전송될 수 있다.

기존에는 이미지 프로세서 내에서 RGB 각각 동일한 bit수로 전송되었다. 이 경우, RGB 각각 14bit의 경우 14 * 3 개의 신호 전송 배선들이 필요하며 동시에 처리하여야 하는 픽셀 데이터 개수에 비례하여 요구되는 배선들의 개수가 증가한다.

본 발명은 도 4와 같이 휘도 자극을 인지하는 특성에 근거한 컬러별 차별화된 bit수를 사용하여 이미지 프로세서 내에서 신호 전송 배선들의 개수를 줄일 수 있다. 그 결과, 본 발명은 고해상도, 고속구동을 위해 필요한 하드웨어 리소스를 줄일 수 있다. 예를 들어, 4K(UHD) 120Hz Display (V-by-one Interface)의 경우 16 Pair 처리를 가정하면 이미지 프로세서 내의 회로 블록들 간 42 * 16 = 672 개의 배선들과 그 만큼의 레지스터(Register)가 필요하다. 이 경우, 도 4와 같이 컬러별 bit수를 다르게 한 시스템을 적용하면, 80 개의 배선들과 레지스터 개수를 줄일 수 있다.

8K 120Hz Display (V-by-one Interface) 의 경우, 64 Pair 처리를 가정하면 이미지 프로세서 내의 회로 블록들 간 42 * 64 = 2688 개의 배선들과 레지스터가 필요하다. 이 경우, 도 4와 같이 컬러별 bit수를 다르게 한 시스템을 적용하면, 320 개의 배선들과 레지스터를 줄일 수 있다.

도 5는 컬러별 컬러 뎁쓰를 동일하게 한 경우와 인간의 인지 휘도를 고려하여 청색의 컬러 뎁쓰를 낮춘 경우에 재현되는 컬러 이미지를 보여 주는 도면이다.

도 5를 참조하면, 좌측 컬러 이미지는 RGB 각각 8 bit 일 때의 컬러 뎁쓰를 보여 주고 있다. 우측 컬러 이미지는 R 데이터와 G 데이터가 8 bit 이고, B 데이터가 7 bit 일 때의 컬러 뎁쓰를 보여 준다. B 데이터의 경우에 인지 휘도가 낮기 때문에 1 개의 bit수가 감소되었지만 사용자가 청색의 컬러 뎁쓰 차이를 인지하지 못한다. 따라서, 본 발명은 휘도 기여도가 낮고 계조간 휘도 차이가 낮은 컬러의 bit수를 줄여 인지 화질 저하 없이 신호 전송 효율을 높일 수 있다.

도 6은 EPI 인터페이스에서 RGB 각각 10 bit로 전송될 때 데이터 전송 포맷을 보여 주는 도면이다. 도 7은 컬러별 bit수가 달라질 때 데이터 전송 포맷을 맞추기 위하여 더미 bit가 추가된 예이다.

EPI 인터페이스에서 입력 영상의 픽셀 데이터는 도 6과 같은 데이터 패킷으로 전송된다. 데이터 패킷은 클럭 bit(CLK)들 사이에 정렬된 RGB 데이터를 포함한다. RGB 데이터가 각각 10 bit로 동일하면, 도 6과 같이 RGB 데이터는 Bit2-31에 할당되고, RGB 데이터 각각에서 LSB　(Least　significant bit) 부터 전송된다.

본 발명은 인지 휘도를 고려하여 R 데이터와 B 데이터 각각에서 bit수를 줄일 수 있다. 도 7의 예는 R 데이터의 bit수는 9 bit이고, B 데이터의 bit수는 8 bit인 경우이다. G 데이터의 bit수는 10 bit 이다. 현재의 EPI 인터페이스 회로를 그대로 적용하여 컬러별 컬러 뎁쓰가 다른 데이터를 전송하기 위하여, 본 발명은 bit수가 감소된 컬러에 더미 bit를 추가하여 bit수가 감소되지 않은 bit수로 확장하여 전송한다. 이 경우, 더미 bit는 LSB에 할당된다.

인지 휘도가 낮은 컬러는 저계조에서 인간이 계조간 휘도를 분해할 수 없다. 따라서, 인지 휘도가 낮은 컬러의 데이터에 LSB로 추가된 더미 bit값에 따라 사용자가 휘도의 계조 변화를 알 수 없기 때문에 더미 bit는 0이나 1로 또는 랜덤하게 설정될 수 있다.

인지 휘도가 낮은 컬러의 데이터에 추가된 더미 bit를 그 컬러의 데이터의 LSB와 동일한 값으로 생성하면, 도 7과 같이 신호 전송시 트랜지션(transition) 수를 줄여 신호 전송 대역폭(주파수)를 낮출 수 있다. 도 7의 예에서, R 데이터는 R0~R8까지의 9 bit이고 LSB인 R0 앞에 R0와 동일한 값으로 더미 bit1 bit가 부가된다. B 데이터는 B0~B7까지의 8 bit이고 LSB인 B0 앞에 B0와 동일한 값으로 더미 bit2 bit가 부가된다.

도 8은 컬러별 bit수가 다른 데이터와 소스 드라이브 IC의 회로 구성의 일 예를 보여 주는 도면이다.

도 8을 참조하면, 본 발명의 소스 드라이브 IC(SIC)는 입력 레지스터(Input Register), 데이터 래치(Data Latch), 레벨 시프터(Level shifter), 디지털 아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함), 출력 버퍼(Out Buffer) 등을 포함한다. 소스 드라이브 IC(SIC)에서 CDR 회로는 생략되어 있다.

소스 드라이브 IC는 컬러별 bit수가 다른 데이터(Color 1, Color 2, Color 3)를 포함한 픽셀 데이터가 EPI 인터페이스 또는 mini LVDS 인터페이스를 통해 수신될 수 있다. Color 1에서 영상 정보가 있는 유효 데이터 bit는 b1~b9 이고, 영상 정보가 없는 더미 bit는 b0 이다. Color 2에서 영상 정보가 있는 유효 데이터 bit는 b0~b9 이고, 더미 bit가 없다. Color 3에서 영상 정보가 있는 유효 데이터 bit는 b2~b9 이고, 영상 정보가 없는 더미 bit는 b0, b1 이다. 더미 bit는 LSB bit이다.

Color 1는 R 데이터, Color 2는 G 데이터, Color 3는 B 데이터일 수 있다.

입력 레지스터는 직렬로 수신된 데이터를 일시 저장한다. 데이터 래치는 입력 레지스터로부터 수신된 데이터의 bit를 순차적으로 래치하여 도시하지 않은 소스 출력 인에이블 신호(SOE)에 응답하여 동시에 레벨 시프터로 출력한다. 레벨 시프터는 데이터의 전압을 DAC에서 처리 가능한 전압 레벨로 변환한다. DAC는 입력 데이터의 디지털 값에 따라 감마 보상 전압을 선택함으로써 디지털 데이터를 아날로그 데이터 전압으로 변환한다. 이 데이터 전압은 출력 버퍼를 통해 표시패널(10)의 데이터 라인들(14)로 출력된다.

DAC는 각 컬러 중 가장 높은 bit수 기준으로 구현된다. DAC는 도 9와 같은 싱글 감마(single gamma) 보상 회로로 구현되거나, 도 10a 및 도 10b와 같은 더블 감마(double gamma) 보상 회로로 구현될 수 있다. 그리고 DAC는 도 11a 내지 도 11c와 같은 3 컬러 독립 감마 보상 회로로 구현될 수 있다.

도 9는 싱글 감마 보상 회로가 적용된 소스 드라이브 IC(SIC)의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.

도 9를 참조하면, 각 컬러(Color 1, Color 2, Color 3)의 데이터는 하나의 DAC에서 공통으로 처리된다. 각 컬러에서 디지털 데이터는 감마 보상 전압의 구별 없이 DAC에 의해 감마 보상전압으로 변환된다.

DAC는 저항열을 이용한 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. DAC는 데이터의 bit(b0~b9, /b0~/b9)에 따라 스위칭되는 스위치 소자(S0~S9)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다. /b0~/b9는 반전된 bit 이다. 더미 bit의 값은 0 또는 1을 가지며, 더미 bit의 값에 따라 전압이 미세하게 달라질 수 있다. 더미 bit가 추가된 데이터는 인지 휘도가 낮은 컬러의 데이터이므로 더미 bit 값에 따른 전압의 차가 발생할 수 있으나 사용자가 그 전압의 차로 초래되는 계조간 휘도차를 구별할 수 없다.

도 10a 및 도 10b는 더블 감마 보상 회로가 적용된 소스 드라이브 IC의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.

도 10a 및 도 10b를 참조하면, 소스 드라이브 IC의 DAC는 컬러 뎁쓰가 높은 컬러(Color 1, Color 2)의 데이터를 처리하는 제1 DAC(DAC1)과, 상대적으로 컬러 뎁쓰가 낮은 컬러(Color 3)의 데이터를 처리하는 제2 DAC(DAC2)를 포함한다.

제1 DAC(DAC1)는 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. 제1 DAC(DAC1)는 컬러 뎁쓰가 가장 큰 컬러의 비트 수를 기준으로 구현된다. Color 1 또는 Color 2 데이터의 10 bit(b0~b9, /b0~/b9)에 따라 스위칭되는 스위치 소자(S0~S9)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다.

제2 DAC(DAC2)는 Color 3의 컬러 뎁쓰를 기준으로 구현된다. 제2 DAC(DAC2)는 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. 제2 DAC(DAC2)는 Color 3 데이터의 8 bit(b0~b7, /b0~/b7)에 따라 스위칭되는 스위치 소자(S0~S8)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다.

Color 1과 Color 3의 데이터에 부가된 더미 bit의 값은 0 또는 1을 가진다. Color 1의 데이터 전압은 더미 bit의 값에 따라 전압이 미세하게 달라질 수 있으나 전술한 바와 같이 인간의 인지 특성 상 낮은 인지 휘도의 컬러의 저계조에서 사용자가 더미 bit로 인한 계조간 휘도차를 인지할 수 없다.

도 11a 내지 도 11c는 컬러별 독립 감마 보상 회로가 적용된 소스 드라이브 IC의 DAC에서 컬러별 bit수가 다른 픽셀 데이터를 방법을 보여 주는 도면이다.

도 11a 내지 도 11c를 참조하면, 소스 드라이브 IC의 DAC는 제1 컬러(Color 1)의 데이터를 처리하는 제1 DAC(DAC1), 제2 컬러(Color 2)의 데이터를 처리하는 제2 DAC(DAC2), 및 제3 컬러(Color 3)의 데이터를 처리하는 제2 DAC(DAC2)를 포함한다.

제1 DAC(DAC1)는 Color 1의 컬러 뎁쓰 기준으로 구현된다. 제1 DAC(DAC1)는 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. 제1 DAC(DAC1)는 Color 1 데이터의 9 bit(b0~b8, /b0~/b8)에 따라 스위칭되는 스위치 소자(S0~S8)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다.

제2 DAC(DAC2)는 컬러 뎁쓰가 가장 큰 Color 2의 컬러 뎁쓰 기준으로 구현된다. 제2 DAC(DAC2)는 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. 제2 DAC(DAC2)는 Color 2 데이터의 10 bit(b0~b9, /b0~/b9)에 따라 스위칭되는 스위치 소자(S0~S9)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다.

제3 DAC(DAC3)는 컬러 뎁쓰가 가장 작은 Color 3의 컬러 뎁쓰 기준으로 구현된다. 제3 DAC(DAC3)는 분압 회로(RS)를 이용하여 Vdd와 Vss 사이에서 감마 보상 전압을 생성한다. 제3 DAC(DAC3)는 Color 3 데이터의 8 bit(b0~b7, /b0~/b7)에 따라 스위칭되는 스위치 소자(S0~S7)를 이용하여 감마 보상 전압을 선택하여 디지털 데이터 값에 대응하는 데이터 전압을 선택한다.

본 발명은 컬러별 컬러뎁쓰를 다르게 설정함으로써 디바이스들간 또는 디바이스 내에서 데이터 전송시에 도 12와 같이 모든 컬러에서 컬러 뎁쓰가 동일한 종래 기술에 비하여 인지 휘도가 높은 컬러의 컬러 뎁쓰를 높여 화질을 높이면서도 클럭 주파수 증가 없이 데이터 전송률을 현저히 개선할 수 있다. 도 12는 EPI 인터페이스 기준으로 계산된 데이터 전송률이다. 데이터 전송률은 아래와 같이 계산될 수 있다.

도 13은 본 발명의 실시예에 따른 표시장치에서 타이밍 제어부와 소스 드라이브 IC들(SIC1~SIC12) 간의 EPI 인터페이스를 위한 배선 연결을 보여 주는 도면이다. 도 13은 소스 드라이브 IC의 개수가 12 개인 예이지만 본 발명은 이에 한정되지 않는다. 예컨대, 소스 드라이브 IC의 개수는 하나 이상일 수 있다. 도 14 및 도 15는 EPI 인터페이스 프로토콜의 신호 포맷을 보여 주는 도면들이다.

도 13을 참조하면, 소스 드라이브 IC들(12)은 EPI 인터페이스를 통해 타이밍 제어부(11)로부터 데이터를 수신하고, 별도의 ADC 데이터 배선쌍(SL)을 통해 ADC 데이터를 타이밍 제어부(11)로 전송한다.

소스 드라이브 IC들(SIC1~SIC12)은 센싱 회로의 일부 예를 들어, ADC, 적분기 등을 포함할 수 있다. 소스 드라이브 IC들(12)은 타이밍 제어부(11)로부터 수신된 콘트롤 데이터 패킷의 명령 코드에 응답하여 센싱 타이밍 신호를 업데이트할 수 있다.

타이밍 제어부(11)와 소스 드라이브 IC들(12)은 EPI 데이터 배선쌍(DL)을 통해 연결되고 또한, 외부 보상을 위하여 ADC 데이터 배선쌍(SL)을 통해 연결된다. ADC 데이터는 픽셀의 구동 특성 센싱 결과로 얻어진 디지털 데이터이다. EPI 데이터 배선쌍(DL)은 타이밍 제어부(11)와 소스 드라이브 IC들(12)을 1:1로 연결하여 점 대 점 형태로 연결된다.

타이밍 제어부(11)는 EPI 데이터 배선쌍(DL)를 통해 도 14와 같이 EPI 인터페이스 프로토콜에 따라 EPI 데이터 배선쌍(DL)을 통해 클럭 트레이닝 패턴(clock training pattern 또는 preamble)(CT), 콘트롤 데이터 패킷(CTR), 비디오 데이터 패킷(DATA)를 순차적으로 소스 드라이브 IC들(12)로 직렬로 전송한다.

도 13에서, PCB1와 PCB2는 소스 드라이브 IC들(SIC1~SIC12)이 실장된 소스 인쇄 회로 보드(Printed Circuit Board, PCB)이다.

도 14에서, “VB”는 수직 블랭크 기간(Vertical Blank Period)이고, “HB”는 수평 블랭크 기간(Horizontal Blank Period)이다. 수직 블랭크 기간(VB)은 제N(N은 양의 정수) 프레임 기간과 제N+1 프레임 기간 사이에서 제N+1 프레임 데이터가 입력되기 전까지의 블랭크 기간이다. 수평 블랭크 기간(HB)은 표시패널(10)의 제N(N은 양의 정수) 라인 데이터와 제N+1 라인 데이터 사이의 블랭크 기간이다. 제N 라인 데이터는 표시패널(10)의 제N 수평 라인에 배치된 픽셀들에 기입될 데이터들이다. 제N+1 라인 데이터는 표시패널(10)의 제N+1 수평 라인에 배치된 픽셀들에 기입될 데이터들이다.

EPI 데이터 배선쌍(DL)을 통해 수신되는 데이터는 클럭 비트와 함께 소스 드라이브 IC들(12)로 전송된다. 1 데이터 패킷의 길이는 도 15와 같이 RGB 각각 10 bit일 때 클럭 비트(CLK)와 패킷 더미 비트(DUM)를 포함한 34 UI일 수 있으나 이에 한정되지 않는다. 1 UI는 1 bit 전송 시간이다. 34 UI는 4 bit의 CLK 및 DUM bit와, 30 bit의 RGB 데이터를 포함한다.

EPI 데이터 배선쌍(DL)을 통해 전송되는 콘트롤 데이터 패킷은 소스 드라이브 IC의 동작 타이밍을 제어하기 위한 소스 콘트롤 데이터, 옵션 신호, 및 센싱 회로의 동작을 제어하기 위한 센싱 타이밍 신호를 포함한다. 옵션 신호는 게이트 구동부의 시프트 레지스터 스타트 타이밍을 제어하는 게이트 스타트 펄스(GSP), 소스 드라이브 IC의 스큐(skew) 옵션 신호, 파워 옵션 신호 등 게이트 구동부와 소스 드라이브 IC의 다양한 옵션 신호, 센싱 타이밍 신호의 업데이트 주기를 정의하는 명령 코드 등 다양한 옵션 신호를 포함할 수 있다. 게이트 구동부의 구동 타이밍을 제어하기 위한 게이트 타이밍 신호는 별도의 배선을 통해 게이트 구동부로 전송될 수 있다.

ADC 데이터 배선쌍(SL)은 타이밍 제어부(11)를 다수의 소스 드라이브 IC들(12)에 병렬 연결할 수 있다. 예를 들어, 제1 PCB(PCB1)에 연결된 소스 드라이브 IC들(12)은 제1 ADC 데이터 배선쌍(SL)을 통해 타이밍 제어부(11)에 연결된다. 제2 PCB(PCB2)에 연결된 소스 드라이브 IC들(12)은 제2 ADC 데이터 배선쌍(SL)을 통해 타이밍 제어부(11)에 연결된다. 소스 드라이브 IC들(12)는 ADC 데이터 배선쌍(SL)을 통해 ADC 출력 데이터를 타이밍 제어부(11)로 전송한다. ADC 출력 데이터는 픽셀들의 구동 특성에 대한 센싱 결과이다.

타이밍 제어부(11)는 호스트 시스템(20)입력 영상의 데이터를 EPI 인터페이스 프로토콜을 충족하도록 소스 드라이브 IC들(12)로 전송한다. 타이밍 제어부(11)는 콘트롤 데이터 패킷에 센싱 타이밍 신호를 인코딩한다. 센싱 타이밍 신호는 다수의 소자들을 개별 제어하기 위하여 다수의 신호들을 포함할 수 있다. 타이밍 제어부(11)는 콘트롤 데이터 패킷의 일부 bit들에 센싱 타이밍 신호의 업데이트 시간 정보를 인코딩할 수 있다. 업데이트 시간 정보는 1 수평 기간(1 HT) 이하의 시간 내에서 센싱 타이밍 신호들 각각의 업데이트 시간을 줄이고, 그 업데이터 시간을 정의한다. 업데이트 시간 정보에 의해 센싱 타이밍 신호들 각각의 업데이트 시간이 가변될 수 있다.

도 16은 각 컬러에서 컬러 뎁쓰가 동일한 종래 기술에 비하여 본 발명에서 컬러별 컬러 뎁쓰를 다르게 할 때 데이터 전송시의 개선 효과를 보여 주는 도면이다.

도 16을 참조하면, 종래 기술에 비하여, 인지 휘도가 낮은 컬러의 비트수를 줄이면 동일한 데이터 전송률에서 인지 휘도가 높은 컬러의 비트 수가 증가되기 때문에 인지 화질이 개선된다. 종래 기술과 본 발명에서 인지 휘도가 높은 컬러의 비트 수가 동일하고 인지 휘도가 상대적으로 낮은 컬러의 비트 수에서 차이가 있는 경우데 본 발명의 데이터 전송률이 종래 기술 보다 높다.

더미 비트 부가 없이 상이한 컬러별 비트수로 데이터 패킷 길이가 정해진다면, 데이터 패킷 길이가 감소된 비트 수 만큼 작아지므로 3 clock 만큼 주파수 이득을 얻을 수 있다.

도 17은 V-by-one 인터페이스 회로 구성을 개략적으로 보여 주는 도면이다. 도 18은 V-by-one 인터페이스에서 비디오 구동 포맷에 따른 레인 수를 보여 주는 도면이다. V-by-one 인터페이스는 고속 병렬-직렬 변환을 통해 LVDS 인터페이스 대비 데이터 전송에 필요한 통신 배선 수를 비약적으로 감소시킬 수 있다. 이러한 장점으로 인하여 표시장치에서 UHD 이상의 해상도 구현을 위한 디바이스 인터페이스 표준으로 사용되고 있다.

도 17 및 도 18을 참조하면, V-by-one 인터페이스는 송신단(Tx)과, 수신단(Rx)을 포함한다. 이 인터페이스 장치는 V-by-one 인터페이스를 예시하였으나, 이에 한정되지 않는다.

V-by-one 인터페이스를 통한 데이터 통신을 위해서는 송신단(Tx)과 수신단(Rx) 사이에 데이터가 전송되는 메인 링크(Main Link) 이외에 보조 신호들(LOCKN, HTPDN)이 전송되는 보조 신호 전송 링크가 있어야 한다.

V-by-one 인터페이스 회로에 전원이 인가되어 정상적으로 동작하기 시작하면, 수신단(Rx)은 HTPDN 신호를 로우(low) 레벨로 낮추고 송신단(Tx)은 로우 레벨의 HTPDN 신호에 응답하여 CDR 트레이닝 패턴 신호를 수신단(Rx)으로 전송한다. 수신단(Rx)은 클럭을 복원하기 위한 CDR 회로를 내장하고 있다. 수신단(Rx)의 CDR 회로는 CDR 트레이닝 패턴 신호를 입력 받아 출력의 위상과 주파수를 고정(lock)하고, LOCKN 신호를 로우 레벨로 낮춘다. 송신단(Tx)은 LOCKN 신호가 로우 레벨로 낮아지면 얼라인(Align, ALN) 트레이닝 패턴 신호를 수신단(Rx)에 소정 시간 동안 전송한 후에 입력 영상의 픽셀 데이터를 전송하기 시작한다.

본 발명은 V-by-One 인터페이스 통신에서 기존 데이터 전송률(Bit Rate)를 유지하면서 표시장치의 휘도가 높은 컬러의 표현력을 높이기 위해 도 19와 같이 W > G > R > B 순으로 컬러 뎁쓰를 차등화한다. 그 결과, 본 발명은 사용자가 인지 할 수 있는 컬러 수를 많게 하고 휘도를 높일 수 있으므로 화질을 개선할 수 있다. 백색(W) 데이터의 bit는 반드시 다른 컬러의 bit 보다 많은 것으로 한정되지 않는다. 예컨대, W 데이터의 bit 수는 G 데이터의 그 것과 동일하게 설정될 수 있다.

V-by-One 인터페이스 통신에서 W > G > R > B 순으로 컬러 뎁쓰를 차등화할 때 사용자의 인지 화질 저하 없이 데이터 전송 레인 수를 줄일 수 있는 효과를 보여 주는 도면이다.

V-by-One 인터페이스 통신에서, Lane 별 3.7 Gbps의 속도로 레인(Lane) 당 5 Byte (40 bit) data를 전송하는 경우, 종래 기술은 RGBW 각각 10 bit 1 픽셀 당 총 40bit를 전송한다. 이 경우, UHD 120Hz의 경우 16 레인이 필요하다.

이에 비하여, 본 발명은 위와 같은 V-by-One 인터페이스 통신 조건에서 W/R/G/B = 10/8/9/8 bit로 1 픽셀 당 총 35bit를 전송한다. 그 결과, 본 발명은 UHD 120Hz의 경우 14 레인이 필요하므로 종래 기술 대비 2 레인을 줄일 수 있다.

도 21은 V-by-One 인터페이스 통신에서 W = 10 bit, G = 9 bit, R = 8 bit B = 8 bit의 경우 5byte 16lane을 사용하는 예를 보여 주는 도면이다. WRGB 데이터의 컬러별 컬러 뎁쓰 차등화 방법은 디바이스들 간에 또는 디바이스 내에서 적용될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 11 : 타이밍 제어부(TCON)
12 : 데이터 구동 회로(SIC) 20 : 호스트 시스템

Claims (10)

1. 픽셀 데이터를 포함한 입력 영상 데이터를 호스트 시스템으로부터 수신하는 타이밍 제어부와, 상기 타이밍 제어부로부터 수신된 픽셀 데이터를 데이터 전압으로 변환하는 데이터 구동부를 구비한 표시장치에 있어서,
   상기 타이밍 제어부와 상기 데이터 구동부 사이에서 전송되는 상기 픽셀 데이터는 적어도 제1 컬러 데이터, 제2 컬러 데이터 및 제3 컬러 데이터를 포함하고,
   상기 제1 내지 제3 컬러 데이터들 중에서 적어도 하나의 컬러 데이터의 비트 수가 다른 컬러 데이터들의 비트수와 다르게 설정되며,
   상기 제1 내지 제3 컬러 데이터들 중에서 인지 휘도가 가장 낮은 컬러 데이터의 비트 수가 다른 컬러 데이터들에 비하여 낮게 설정된 표시장치.
2. 제 1 항에 있어서,
   상기 인지 휘도가 가장 낮은 컬러 데이터가 다른 컬러 데이터들에 비하여 10 nit 이하의 저계조에서 계조 수가 가장 많고 휘도 기여도가 가장 낮은 표시장치.
3. 제 1 항에 있어서,
   상기 제1 컬러 데이터가 적색 데이터이고, 상기 제2 컬러 데이터가 녹색 데이터이고, 제3 컬러 데이터가 청색 데이터인 경우,
   상기 인지 휘도가 가장 낮은 컬러 데이터가 상기 제3 컬러 데이터인 표시장치.
4. 제 3 항에 있어서,
   상기 제2 컬러 데이터의 비트 수가 상기 다른 컬러들에 비하여 가장 많은 표시장치.
5. 제 3 항에 있어서,
   상기 제1 컬러 데이터의 비트 수가 상기 제2 컬러 데이터 또는 제3 컬러 데이터와 같은 표시장치.
6. 제 1 항에 있어서,
   상기 픽셀 데이터는 백색 데이터를 더 포함하고,
   상기 백색 데이터의 비트 수가 상기 제1 내지 제3 컬러 데이터들 중에서 비트 수가 가장 많은 컬러 데이터와 같거나 그 보다 많은 표시장치.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 컬러 데이터들 중에서 비트 수가 상대적으로 적은 컬러 데이터의 LSB에 더미 비트가 부가된 표시장치.
8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 타이밍 제어부와 상기 데이터 구동부는 하나의 IC 칩에 집적된 표시장치.
9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 호스트 시스템은 LVDS와 V-by-One 중 어느 하나의 인터페이스로 상기 픽셀 데이터를 송신 상기 타이밍 제어부로 전송하고,
   상기 타이밍 제어부는 EPI, mini-LVDS 중 어느 하나의 인터페이스를 통해 상기 픽셀 데이터를 상기 데이터 구동부로 전송하는 표시장치.
10. 호스트 시스템으로부터 적어도 제1 컬러 데이터, 제2 컬러 데이터 및 제3 컬러 데이터를 포함한 픽셀 데이터를 수신하는 타이밍 제어부, 및 상기 타이밍 제어부로부터 수신된 상기 픽셀 데이터를 감마보상전압으로 변환하여 표시패널의 데이터 라인들로 출력하는 데이터 구동부를 포함한 표시장치의 구동 방법에 있어서,
    상기 제1 내지 제3 컬러 데이터들 중에서 다른 컬러에 비하여 인지 휘도가 가장 낮은 컬러 데이터의 비트 수를 다른 컬러 데이터들에 비하여 낮게 설정하는 표시장치의 구동 방법.

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