KR20170080349A - 표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것이다. 이 표시장치의 소스 드라이브 IC들 각각은 제1 랜덤 신호를 발생하는 제1 랜덤 신호 발생부, 상기 제1 랜덤 신호에 응답하여 소스 출력 인에이블 신호를 랜덤하게 지연하여 적어도 제1 및 제2 내부 소스 출력 인에이블 신호를 발생하는 지연부, 상기 제1 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제1 타이밍에 출력하는 제1 출력 그룹, 및 상기 제2 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제2 타이밍에 출력하는 제2 출력 그룹을 포함한다. 본 발명은 랜덤 신호 발생부를 이용하여 소스 드라이브 IC 내에서 그리고 소스 드라이브 IC들 간에 소스 출력 인에이블 신호의 타이밍을 시간, 공간적으로 랜덤하게 분산시켜 피크 전류를 최소화할 수 있다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : 이하 “OLED 표시장치”라 함) 등 각종 평판 표시장치가 시판되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다.
액티브 매트릭스 타입의 OLED 표시장치는 스스로 발광하는 유기 발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드와 캐소드에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생한다.
이러한 표시장치는 표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 표시패널의 게이트라인들(또는 스캔 라인들)에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 그 클럭 신호를 복원하여 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하여 클럭을 복원하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
액정표시장치는 표시패널의 고해상도와 대화면화 경향에 따라 많은 양의 데이터들을 고속으로 처리하고 있고, 동시에 처리하는 데이터 부하가 많아진다. 이렇게 데이터 부하가 많아진 상태에서, 소스 드라이브 IC들로부터 데이터전압들이 동시에 출력되면 광대역(Broad band)의 EMI(Electromagnetic interference) 노이즈(noise)가 커진다. EMI를 줄이기 위하여, 소스 출력 인에이블 신호(Source Output Enable, SOE)의 타이밍을 분리하는 SOE Split 방법이 적용될 수 있다. SOE Split 방법은 소스 드라이브 IC의 출력 타이밍을 시간 축 상에서 분산하여 소스 드라이브 IC의 피크 전류(peak current)를 줄일 수 있다. SOE Split 방법은 소스 드라이브 IC의 출력 타이밍을 제어하는 소스 출력 인에이블 신호(Source Output Enable, 이하 “SOE”라 함)의 지연값을 다르게 한다. SOE Split 방법은 본원 출원인에 의해 출원된 대한민국 공개 특허 10-2010-0073739(2010. 07. 01), 대한민국 등록 특허 10-0880222(2009, 01. 16.) 등에서 알려져 있다.
종래의 SOE Split 방법은 미리 정해진 시간 간격으로만 SOE 타이밍을 조정할 수 밖에 없다. 따라서, 종래의 SOE Split 방법은 미리 정해진 시간 간격으로 SOE 타이밍을 분리(split)하기 때문에 피크 전류 감소 효과에 한계가 있다. 종래의 SOE Split 방법은 미리 정해진 시간 간격으로 SOE 타이밍을 분리하기 때문에 소스 드라이브 IC 칩내에서 또는 소스 드라이브 IC 칩들 간에 SOE 타이밍이 주기적으로 겹쳐질 수 있다. 종래 기술의 SOE Split 방법은 소스 드라이브 IC 칩내에서 또는 소스 드라이브 IC 칩들 간에 SOE 타이밍이 겹치기 때문에 피크 전류의 누적값이 발생하고 있다. 피크 전류의 누적값은 모델별 표시패널의 사이즈, 해상도 차이로 인한 전파 지연(Propagation Delay) 차이 등으로 인해 예측하기가 힘들다. 피크 전류의 누적값은 동일 IC 칩이라 하더라도 모델마다 EMI가 다르게 나타나게 한다. 따라서, 종래의 SOE Split 방법으로는 EMI를 줄이는데 한계가 있다.
본 발명은 소스 드라이브 IC들의 EMI를 최소화할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널, SOE 신호에 응답하여 상기 표시패널의 데이터 라인들에 데이터 전압을 공급하는 제1 및 제2 소스 드라이브 IC들, 및 상기 소스 드라이브 IC들로 입력 영상의 데이터와 상기 SOE 신호를 전송하는 타이밍 콘트롤러를 포함한다.
상기 소스 드라이브 IC들 각각은 제1 랜덤 신호를 발생하는 제1 랜덤 신호 발생부, 상기 제1 랜덤 신호에 응답하여 상기 SOE 신호를 랜덤하게 지연하여 제1 및 제2 내부 SOE 신호를 발생하는 지연부, 상기 제1 내부 SOE 신호에 응답하여 상기 데이터 전압을 제1 타이밍에 출력하는 제1 출력 그룹, 및 상기 제2 내부 SOE 신호에 응답하여 상기 데이터 전압을 제2 타이밍에 출력하는 제2 출력 그룹을 포함한다.
상기 타이밍 콘트롤러는 제2 랜덤 신호를 발생하는 랜덤 신호 발생부, 및 상기 제2 랜덤 신호에 응답하여 기준 소스 출력 신호를 램덤하게 지연하여 상기 제1 소스 드라이브 IC의 출력 타이밍을 제어하는 제1 SOE 신호와, 상기 제2 소스 드라이브 IC의 출력 타이밍을 제어하는 제2 SOE 신호를 발생한다.
상기 제1 및 제2 랜덤 신호 발생부 중 적어도 어느 하나는 선형 되먹임 시프트 레지스터(LFSR)을 포함한다.
상기 지연부와 상기 신호 발생부 중 적어도 어느 하나는 선형 되먹임 시프트 레지스터(LFSR)의 출력 신호에 응답하여 위상이 순차적으로 지연되는 클럭들 중 어느 하나를 선택하는 멀티플렉서, 상기 멀티플렉서로부터 수신된 클럭이 입력될 때 래치된 입력 데이터를 출력하여 상기 SOE 신호를 출력하는 플립플롭을 포함한다.
상기 랜덤 발생부와 상기 멀티플렉서 사이에 배치된 스위치 어레이를 더 포함한다. 상기 스위치 어레이는 상기 랜덤 신호 발생부와 상기 멀티플렉서 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경한다.
상기 표시장치의 소스 드라이브 IC는 랜덤 신호를 발생하는 제1 랜덤 신호 발생부와, 상기 랜덤 신호에 응답하여 소스 출력 인에이블 신호를 랜덤하게 지연하여 제1 및 제2 내부 소스 출력 인에이블 신호를 발생하는 지연부와, 상기 제1 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제1 타이밍에 출력하는 제1 출력 그룹와, 상기 제2 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제2 타이밍에 출력하는 제2 출력 그룹을 포함한다.
상기 표시장치의 타이밍 콘트롤러는 랜덤 신호를 발생하는 랜덤 신호 발생부와, 상기 랜덤 신호에 응답하여 기준 소스 출력 신호를 램덤하게 지연하여 제1 소스 드라이브 IC의 출력 타이밍을 제어하는 제1 소스 출력 인에이블 신호와 제2 소스 드라이브 IC의 출력 타이밍을 제어하는 제2 소스 출력 인에이블 신호를 발생하는 신호 발생부를 포함한다.
상기 표시장치의 구동 방법은 랜덤 신호를 발생하는 단계, 상기 랜덤 신호에 응답하여 SOE 신호를 랜덤하게 지연하여 제1 및 제2 내부 SOE 신호를 발생하는 단계, 및 상기 제1 내부 SOE 신호를 이용하여 제1 소스 드라이브 IC 내의 제1 출력 그룹의 출력 타이밍을 제어하고, 상기 제2 내부 SOE 신호를 이용하여 상기 제1 소스 드라이브 IC 내의 제2 출력 그룹의 출력 타이밍을 제어하는 단계를 포함한다.
본 발명은 랜덤 신호 발생부를 이용하여 소스 드라이브 IC 내에서 그리고 소스 드라이브 IC들 간에 SOE 신호의 타이밍을 시간, 공간적으로 랜덤하게 분산시켜 피크 전류를 최소화할 수 있다. 나아가, 본 발명은 타이밍 콘트롤러 내의 랜덤 신호 발생부를 이용하여 소스 드라이브 IC들에 개별 공급되는 SOE 신호들의 지연 시간을 랜덤하게 조정하여 소스 드라이브 IC들 간에 피크 전류를 시간, 공간적으로 더욱 분산하여 EMI 저감 효과를 더 크게 할 수 있다.
도 1은 본 발명의 실시예에 따른 소스 드라이브 IC에서 SOE 신호에 따라 출력 타이밍이 분산된 출력 그룹들을 보여 주는 도면이다.
도 2는 도 1에 도시된 소스 드라이브 IC를 상세히 보여 주는 도면이다.
도 3은 도 1에 도시된 소스 드라이브 IC 내의 출력 그룹들 간에 분산되는 피크 전류를 보여 주는 도면이다.
도 4는 소스 드라이브 IC들에 개별 입력되는 SOE 신호들을 보여 주는 도면이다.
도 5는 도 4에 도시된 SOE 신호들을 보여 주는 파형도이다.
도 6 및 도 7은 랜덤 신호 발생부의 일 예를 보여 주는 도면들이다.
도 8 및 도 9는 랜덤 신호 발생부와 SOE 지연부를 상세히 보여 주는 도면들이다.
도 10은 EPI 인터페이스로 전송되는 콘트롤 데이터를 이용하여 SOE 신호들 각각의 스타트 타이밍을 다르게 제어하는 예를 보여 주는 도면이다.
도 11 및 도 12는 본 발명과 비교예들을 비교한 시뮬레이션 결과 도면들이다.
도 13은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 14는 도 13에 도시된 타이밍 콘트롤러와 소스 드라이브 IC의 CDR 회로를 보여 주는 도면이다.
도 15는 도 13에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 16은 EPI 프로토콜에서 1 데이터 패킷 길이를 예시한 도면이다.
도 17은 수평 블랭크 기간 동안 전송되는 EPI 신호들을 보여 주는 파형도이다.
도 18은 CDR 회로에서 복원되는 내부 클럭을 보여 주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 소스 드라이브 IC들을 포함하는 표시장치 예를 들어, 액정표시장치(LCD), OLED 표시장치 등의 평판 표시장치로 구현될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 소스 드라이브 IC(SIC1~SIC3)들 각각은 직병렬 변환부(serial to parallel converter, S2P), 랜덤 신호 발생부(RD), SOE 지연부(SPL), 및 다수의 출력 그룹들(G1~G8)을 포함한다.
소스 드라이브 IC들(SIC1~SIC3) 각각은 타이밍 콘트롤러(TCON)로부터 수신된 입력 데이터에서 SOE를 복원하고 SOE를 랜덤 신호 발생부(RD)의 출력 신호에 따라 랜덤하게 지연시켜 출력 그룹별로 분배한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스를 통해 클럭, 입력 영상의 데이터, 콘트롤 데이터를 소스 드라이브 IC들(SIC1~SIC3)에 전송할 수 있으나 이에 한정되지 않는다.
직병렬 변환부(S2P)는 도 14에 도시된 CDR 회로(26)와 샘플링 회로(27)를 포함한다. CDR 회로(26)는 수신된 클럭 비트를 클럭 복원회로에 입력하여 클럭 비트에 토글(toggle)되는 내부 클럭들을 복원한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭들을 출력 한다. 직병렬 변환부(S2P)는 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다. 또한, 직병렬 변환부(S2P)는 내부 클럭 타이밍에 맞추어 콘트롤 데이터 비트를 샘플링하고, 콘트롤 데이터로부터 SOE를 복원한다.
랜덤 신호 발생부(RD)는 불규칙하게 변하는 랜덤 신호를 발생한다. 랜덤 신호 발생부(RD)는 공지의 난수 발생기와 같은 랜덤 발생 회로를 이용할 수 있다. 또한, 랜덤 발생부(RD)는 선형 되먹임 시프트 레지스터(Liner Feedback Shift Register, 이하 “LFSR”이라 함)를 이용하여 구현될 수도 있다.
SOE 지연부(SPL)는 랜덤 신호 발생부(RD)로부터의 랜덤 신호에 응답하여 SOE를 지연하여 출력 그룹들(G1~G8)의 출력 타이밍을 지연하는 SOE(1)~(4)의 지연 타이밍을 랜덤하게 조절한다. SOE 지연부(SPL)로부터 출력되는 SOE(1)~(4)는 출력 그룹별로 분리되어 분배된다. 예를 들어, SOE(1)는 제1 출력 그룹(G1)에 공급되고, SOE(2)는 제2 출력 그룹(G2)에 공급된다. SOE(3)은 제3 출력 그룹(G3)에 공급되고, SOE(4)는 제4 출력 그룹(G4)에 공급된다.
출력 그룹들(G1~G8)은 SOE 지연부(SPL)로부터의 SOE(1)~(4)에 응답하여 데이터 전압을 출력한다. SOE(1)~(4)가 랜덤하게 지연되기 때문에 출력 그룹들(G1~G8)로부터 출력되는 데이터 전압의 출력 타이밍이 시간축 상에서 불규칙하게 분산된다.
출력 그룹들(G1~G8)은 시프트 레지스터(shift register, SR), 제1 래치 어레이(Latch Array, LAT1), 제2 래치 어레이(LAT2), 레벨 시프트(Level shifter, LS), 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함) 등을 포함한다. 시프트 레지스터(SR)는 복원된 클럭을 시프트시킨다. 시프트 레지스터(SR)는 제1 래치 어레이(53)의 래치수를 초과하는 데이터가 공급될 때 캐리 신호(Carry signal)를 다음 출력 그룹의 시프트 레지스터(SR)로 전송한다. 제1 래치 어레이(LAT1)는 시프트 레지스터(SR)로부터 순차적으로 입력되는 내부 클럭 신호에 응답하여 입력 영상의 디지털 비디오 데이터를 샘플링하여 래치한 다음, 동시에 출력한다. 제2 래치 어레이(LAT2)는 제1 래치 어레이(LAT2)로부터 입력되는 데이터들을 래치한 다음, SOE(1)~(4)의 라이징 에지(rising edge)에 동기하여 데이터를 출력한다. 출력 그룹들(G1~G8)의 제2 래치 어레이(LAT2)는 SOE(1)~(4)에 응답하여 동시에 래치된 데이터들을 출력한다.
레벨 시프터(LS)는 제2 래치 어레이(LAT2)로부터 입력된 데이터의 전압 레벨을 DAC의 입력 전압 범위 내로 시프트한다. DAC는 레벨 시프터(LS)를 통해 입력되는 데이터를 감마보상전압으로 변환하여 데이터 전압을 발생한다. DAC로부터 출력된 데이터 전압은 도시하지 않은 출력 버퍼를 통해 표시패널의 데이터 라인들로 공급된다. 도 2에서 “OUT(G1), OUT(G2), OUT(G3), OUT(G4)는 출력 그룹들(G1~G4)의 출력이다.
SOE(1)~(4)가 출력 그룹들에 분산되고 각각 랜덤하게 지연되기 때문에 출력 그룹별로 래치 어레이(LAT2)와 DAC의 출력 타이밍이 시간, 공간적으로 불규칙하게 분산된다. 따라서, 본 발명은 도 3과 같이 소스 드라이브 IC 칩의 출력 채널들에서 데이터 전압의 출력 타이밍이 분산되어 피크 전류(I)를 줄여 EMI를 저감할 수 있고, 그 IC 칩 내에서 구획된 출력 그룹별로 래치 어레이(LAT2)와 DAC의 출력 타이밍이 분산되어 래치 어레이(LAT2)와 DAC의 피크 전류(I)를 줄여 EMI를 저감할 수 있다. SOE(1)~(4)의 지연 시간은 1 프레임 기간 내에서 그 지연 시간이 소스 드라이브 IC들 간에 그리고 출력 그룹들 간에 랜덤하게 변한다. 그리고 SOE(1)~(4)는 동일 IC와 동일 출력 그룹에서 프레임 기간(Nth Frame, (N+1)th Frame) 마다 그 지연 시간이 변한다. 따라서, 소스 드라이브 IC들 간에 그리고 출력 그룹들 간에 데이터 출력 타이밍이 공간적으로 시간적으로 랜덤하게 변하여 피크 전류(I)를 최소화할 수 있다. 소스 드라이브 IC들(SIC1~SIC3)이 SOE 신호의 폴링에지부터 데이터 전압을 출력하는 경우에, 도 3에서 화살표의 끝에서 SOE(1)~(4)이 폴링된다.
도 4는 소스 드라이브 IC들(SIC1~SICn)에 개별 입력되는 SOE 신호들(SOE1~SOEn)을 보여 주는 도면이다. 도 5는 도 4에 도시된 SOE 신호들(SOE1~SOEn)을 보여 주는 파형도이다.
도 4 및 도 5를 참조하면, 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SIC1~SICn) 각각에 랜덤하게 지연되는 SOE 신호들(SOE1~SOEn)을 개별 공급한다.
제1 소스 드라이브 IC(SIC1)는 타이밍 콘트롤러(TCON)로부터 수신된 제1 SOE 신호(SOE1)에 응답하여 데이터 전압을 출력한다. 제2 소스 드라이브 IC(SIC2)는 타이밍 콘트롤러(TCON)로부터 수신된 제2 SOE 신호(SOE2)에 응답하여 데이터 전압을 출력한다. 제n(n은 2 이상의 양의 정수) 소스 드라이브 IC(SICn)는 타이밍 콘트롤러(TCON)로부터 수신된 제n SOE 신호(SOEn)에 응답하여 데이터 전압을 출력한다.
타이밍 콘트롤러(TCON)는 제2 랜덤 신호를 발생하는 랜덤 신호 발생부(42)와, 제2 랜덤 신호에 응답하여 기준 SOE 신호를 램덤하게 지연하여 다수의 소스 드라이브 IC들의 출력 타이밍을 서로 다르게 제어하는 다수의 SOE 신호들(SOE1~SOEn)를 발생하는 SOE 발생부(44)를 포함한다. 타이밍 콘트롤러(TCON)는 제2 랜덤 신호 발생부를 이용하여 SOE 신호들(SOE1~SOEn)의 지연 시간을 랜덤하게 조정하여 소스 드라이브 IC들(SIC1~SICn) 간에 피크 전류를 시간, 공간적으로 더욱 분산하여 EMI 저감 효과를 더 크게 할 수 있다. SOE1~n는 1 프레임 기간 내에서 그 지연 시간이 IC들 간에 랜덤하게 변한다. 그리고 SOE1~n는 동일 IC와 동일 출력 그룹에서 프레임 기간(Nth Frame, (N+1)th Frame) 마다 그 지연 시간이 변한다.
도 6 및 도 7은 랜덤 신호 발생부(RD)의 일 예를 보여 주는 도면들이다.
도 6 및 도 7을 참조하면, 랜덤 신호 발생부(RD)는 LFSR를 포함할 수 있다. LFSR은 배타적 논리합(XOR)을 이용한 선형 함수로 출력을 발생한다. LFSR의 초기 비트 값(seed)은 LFSR이 리셋(reset)될 때 입력된다.
본 발명의 LFSR는 종속적으로 접속된 래치(latch)로 구성된 시프트 레지스터(SR)와, 일부 래치들과 시작 단 사이에 연결된 하나 이상의 XOR 게이트(XOR1, XOR2, XOR3)을 포함한다. 도 6 및 도 7에서 표는 같은 도면에 도시된 LFSR의 진리표이다.
XOR 게이트(XOR1, XOR2, XOR3)는 일부 래치들의 출력 데이터를 배타적 논리합 연산하여 시작 단 래치(X1)에 피드백 입력하여 시프트 레지스터(SR)가 매 클럭 마다 새로운 입력을 받게 한다. LFSR은 XOR 게이트(XOR1, XOR2, XOR3)를 통한 피드백 입력으로 매 시퀀스(sequence)마다 주기로 새로운 입력을 받는다. 여기서, 시퀀스(seq.)는 1 수평 기간(1H)일 수 있다. 1 수평 기간(1H)은 데이터 인에이블 신호(DE) 또는 수평 동기 신호(Hsync)의 1 주기와 같고, 표시패널에서 1 라인의 픽셀들에 데이터가 기입되는 1 스캔 기간과 같다. LFSR이 리셋될 때, 초기 비트 값(seed)가 변하여 수열이 변경된다.
LFSR에서 XOR 게이트 개수와, XOR 게이트와 시프트 레지스터의 연결 관계는 소스 드라이브 IC들(SIC1~SICn) 간에 그리고 IC 내의 출력 그룹들 간에 다르게 구현될 수 있다. 또한, LFSR들에서 동시에 입력되는 초기 비트값(seed)은 소스 드라이브 IC들(SIC1~SICn) 간에 그리고 IC 내의 출력 그룹들 간에 다르게 설정될 수 있다.
타이밍 콘트롤러(TCON) 내의 랜덤 신호 발생부도 LFSR을 이용하거나 공지된 난수 발생기 등을 이용할 수 있다.
도 8 및 도 9는 랜덤 신호 발생부(RD)와 SOE 지연부(SPL)를 상세히 보여 주는 도면들이다.
도 8 및 도 9를 참조하면, 랜덤 신호 발생부(RD)의 LFSR은 전술한 바와 같이 리셋될 때 마다 새로운 초기 비트 값(seed)을 입력 받고 매 시퀀스마다 이전과 다른 새로운 출력을 발생한다. LFSR은 1 수평 기간 주기로 발생되는 클럭(CLK(1H))에 따라 다음 시퀀스로 동작한다.
SOE 지연부(SPL)는 멀티플렉서(MUX)와 플립플롭(DFF)을 포함한다. 멀티플렉서(MUX)는 위상이 순차적으로 지연되는 클럭(CDR CLK0~15)를 입력 받고, 랜덤 신호 발생부(RD)의 출력에 따라 16 개의 클럭들(CDR CLK0~15) 중에서 어느 하나를 선택한다. 클럭들(CDR CLK0~15)은 소스 드라이브 IC들(SIC1~SICn) 내의 CDR 회로에 의해 복원되는 내부 클럭(도 18)일 수 있으나 이에 한정되지 않는다. 랜덤 신호 발생부(RD)의 출력 비트 수와 클럭들(CDR CLK0~15)의 개수는 도 8 및 도 9에 한정되지 않는다. 타이밍 콘트롤러(TCON)의 SOE 발생부도 SOE 지연부(SPL)와 유사한 구성으로 구현될 수 있다.
멀티플렉서(MUX)의 출력 클럭 타이밍은 랜덤 신호 발생부(RD)의 출력에 따라 랜덤하게 변한다. 플립플롭(DFF)은 SOE 신호를 입력 받아 래치하고 멀티플렉서(MUX)로부터 수신된 클럭(CLK1)이 입력될 때 래치된 데이터를 출력하여 지연된 SOE 신호(SOE1', SOE2')를 출력한다. 플립플롭(DFF)에 입력되는 클럭(CLK1)이 랜덤 신호 발생부(RD)의 출력에 따라 랜덤하게 선택되기 때문에 SOE 신호의 지연 시간이 랜덤하게 변한다.
SOE 신호의 랜덤성을 더 증가시키기 위하여, 랜덤 발생부(RD)와 멀티플렉서(MUX) 사이에 스위치 어레이(SWA)가 배치될 수 있다. 스위치 어레이(SWA)는 랜덤 신호 발생부(RD)와 멀티플렉서(MUX) 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경할 수 있다. 또한, LFSR을 초기화할 때마 초기 비트 값(seed)를 변경하여 랜덤성을 증가시킬 수 있다.
EPI 인터페이스를 활용하면, 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC1~SICn)로 개별 전송되는 콘트롤 데이터를 이용하여 소스 드라이브 IC(SIC1~SICn)에 독립적으로 SOE 신호의 지연 시간을 조절할 수 있다. 타이밍 콘트롤러(TCON)는 SOE Start와 SOE Width 정보를 소스 드라이브 IC별로 다르게 설정하고, 그 정보들을 랜덤 신호 발생부의 출력 신호에 응답하여 랜덤하게 변경할 수 있다. 따라서, 본 발명은 EPI 인터페이스와 랜덤 신호 발생부를 이용하여 소스 드라이브 IC들(SIC1~SICn)에 1:1로 개별 공급되는 SOE 신호들(SOE1~SOEn) 각각의 스타트 타이밍을 도 10과 같이 서로 다르게 제어할 수 있다. 도 10에서 1P는 1 데이터 패킷의 길이이다. R1, R2,… Rn은 랜덤 신호 발생부의 출력에 따라 결정되는 랜덤한 지연 시간이다. 도 10에서 SOE 펄스폭(Width)이 고정되어 있지만, 본 발명은 SOE 신호들(SOE1~SOEn)의 스타트 타이밍 뿐만 아니라 펄스폭도 미세하게 조정하여 피크 전류와 EMI 저감 효과를 더 높일 수 있다.
도 11 및 도 12는 본 발명과 비교예를 비교하여 본 발명의 효과를 보여 주는 시뮬레이션 결과 도면들이다.
도 11 및 도 12에서, (A)의 그래프에서 x축은 소스 드라이브 IC들의 물리적인 위치이고, y축은 시간축이다. (A)에 도시된 그래프는 SOE 신호의 지연 타이밍이다. (A)에서, 삼각형 그래프의 밑변 두 꼭지점을 잇는 거리는 한 개의 소스 드라이브 IC 거리이다. “Only chip 내 Split”은 종래의 SOE Split 방법을 이용하여 소스 드라이브 IC 내에서 채널 그룹별로 SOE 신호를 분산한 비교예1이다. “chip 내 + chip 간 Split”은 종래의 SOE Split 방법을 이용하여 소스 드라이브 IC 내에서 채널 그룹별로 SOE 신호를 분산하고 또한, 소스 드라이브 IC들 간에 SOE 신호를 분산한 비교예2이다. “PRBS(pseudo-random binary sequence)”과 “TCON Random”은 LFSR을 이용한 랜덤 신호 발생부(RD)를 이용하여 소스 드라이브 IC 내에서 출력 그룹들 간에 또한, 소스 드라이브 IC들 간에 SOE 신호를 지연한 본 발명이다. (B)에서 x축은 시간축이고 y 축은 전류(I)이다. 도 11 및 도 12에서 알 수 있는 바와 같이, 본 발명은 비교예1, 2에 비하여 피크 전류(I)를 대폭 낮출 수 있으므로 EMI를 최소화할 수 있다.
도 13은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(PNL), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC1~SICn), 및 게이트 드라이브 IC들(GIC)을 구비한다.
표시패널(PNL)은 데이터라인들과 게이트라인들의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 소스 드라이브 IC들(SIC1~SCIn)은 데이터 라인들에 연결되어 그 데이터 라인들에 데이터 전압을 공급한다.
도 13에서, 실선은 EPI 인터페이스 프로토콜에서, 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 13에서, 점선은 마지막 소스 드라이브 IC(SICn)와 타이밍 콘트롤러(TCON) 간에 연결된 락 피드백(Lock feedback) 배선이다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC1~SICn) 각각에 직렬로 접속된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC1~SICn)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC1~SICn)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC1~SICn)에 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC1~SICn)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC1~SICn)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.
타이밍 콘트롤러(TCON)는 락 피드백 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면 콘트롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다. 타이밍 콘트롤러(TCON)에 피드백되는 락 신호는 모든 소스 드라이브 IC들(SIC1~SICn)의 클럭 복원회로 출력이 언락된 경우에만 로우 로직 레벨로 반전된다.
소스 드라이브 IC들(SIC1~SICn)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 CDR 회로의 출력 신호에서 위상과 주파수가 고정(Lock)되어 CDR 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC1~SICn)의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 배선을 통해 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC(SIC1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 제1 소스 드라이브 IC들(SIC1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭이 내장된 콘트롤 데이터 패킷과 비디오 데이터 패킷을 소스 드라이브 IC들(SIC1~SICn) 각각에 직렬로 전송한다. 콘트롤 데이터 패킷은 소스 드라이브 IC들(SIC1~SICn)로부터 출력되는 데이터전압의 출력 타이밍을 제어하기 위한 SOE 신호 정보를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC1~SICn) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(PNL)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC1~SICn)의 CDR 회로는 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭으로부터 내부 클럭을 복원한다.
소스 드라이브 IC들(SIC1~SICn)은 내부 클럭 타이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC1~SICn)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑(code mapping) 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC1~SICn)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 데이터전압으로 변환하여 표시패널(PNL)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC1~SICn)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 표시패널(PNL)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC1~SICn)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
도 14는 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다.
도 14를 참조하면, 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력되는 클럭과 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)의 픽셀 구조에 맞게 재배열하여 소스 드라이브 IC들(SIC1~SICn)로 전송하고, 데이터 패킷들 사이에 EPI 클럭을 내장(Embedded)한 신호를 송신 버퍼(24)를 통해 차신호쌍으로 변환하여 전송한다.
소스 드라이브 IC(SIC)의 수신 버퍼(25)는 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 전송된 차신호쌍을 수신한다. 소스 드라이브 IC(SIC)는 CDR 회로(26)는 수신된 EPI 클럭으로부터 내부 클럭을 복원하고, 샘플링 회로(27)는 내부 클럭에 따라 콘트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다. SOE 지연부(SPL)는 샘플링 회로(27)에 의해 복원된 SOE 신호를 랜덤 신호 발생부(RD)의 출력 신호에 응답하여 랜덤하게 지연한다. 도 14에서, S0E'은 SOE 지연부(SPL)에 의해 지연된 SOE 신호를 나타낸다.
도 15는 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC1~SICn) 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 15를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송하고 락 피드백 배선을 통해 하이 로직 레벨(high logic level 또는 1)의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ)를 실시하여 콘트롤 데이터의 전송을 시작한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터 패킷(CTR)을 소스 드라이브 IC들(SIC1~SICn)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지되면, 제3 단계(Phase-Ⅲ)를 실시하여 입력 영상 데이터 패킷(RGB Date) 전송을 시작한다. 도 15에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC1~SICn)에 입력되기 시작한 후부터 소스 드라이브 IC들(SIC1~SICn)의 CDR 출력이 안정화되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다.
타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락(LOCK) 신호가 입력될 때 소스 드라이브 IC들(SIC1~SICn)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다.
도 16은 EPI 프로토콜에서 1 데이터 패킷을 예시한 도면이다.
도 16을 참조하면, EPI 프로토콜에서 소스 드라이브 IC들(SIC1~SICn)로 전송되는 1 데이터 패킷은 다수의 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 입력 영상의 디지털 비디오 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간으로서 표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.
클럭 비트들은 이웃한 패킷들의 데이터 비트들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 할당될 수 있다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있으나 이에 한정되지 않는다.
EPI 프로토콜에서, 제1 단계(Phase-Ⅰ) 신호, 제2 단계(Phase-Ⅱ) 신호, 및 제3 단계(Phase-Ⅲ)는 도 17과 같이 수평 블랭크 기간(Horizontal blank period, HB) 마다 소스 드라이브 IC들(SIC1~SICn)에 전송된다. 도 17에서 "DE"는 호스트 시스템으로부터 타이밍 콘트롤러(TCON)로 전송되는 데이터 인에이블 신호(Data enable signal)로서, 그 펄스는 1 수평 기간의 주기를 가진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC1~SICn : 소스 드라이브 IC
GIC : 게이트 드라이브 IC RD, 42 : 랜덤 신호 발생부
SPL, 44 : SOE 지연부

Claims (16)

  1. 데이터 라인들과 게이트 라인들이 교차되고, 픽셀들이 매트릭스 형태로 배치된 표시패널;
    소스 출력 인에이블 신호에 응답하여 상기 표시패널의 데이터 라인들에 데이터 전압을 공급하는 제1 및 제2 소스 드라이브 IC들; 및
    상기 소스 드라이브 IC들로 입력 영상의 데이터와 상기 소스 출력 인에이블 신호를 전송하는 타이밍 콘트롤러를 포함하고,
    상기 소스 드라이브 IC들 각각은,
    제1 랜덤 신호를 발생하는 제1 랜덤 신호 발생부;
    상기 제1 랜덤 신호에 응답하여 상기 소스 출력 인에이블 신호를 랜덤하게 지연하여 제1 및 제2 내부 소스 출력 인에이블 신호를 발생하는 지연부;
    상기 제1 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제1 타이밍에 출력하는 제1 출력 그룹; 및
    상기 제2 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제2 타이밍에 출력하는 제2 출력 그룹을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    제2 랜덤 신호를 발생하는 랜덤 신호 발생부; 및
    상기 제2 랜덤 신호에 응답하여 기준 소스 출력 신호를 램덤하게 지연하여 상기 제1 소스 드라이브 IC의 출력 타이밍을 제어하는 제1 소스 출력 인에이블 신호와, 상기 제2 소스 드라이브 IC의 출력 타이밍을 제어하는 제2 소스 출력 인에이블 신호를 발생하는 신호 발생부를 포함하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 랜덤 신호 발생부 중 적어도 어느 하나는
    선형 되먹임 시프트 레지스터(LFSR)을 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 지연부와 상기 신호 발생부 중 적어도 어느 하나는
    상기 선형 되먹임 시프트 레지스터(LFSR)의 출력 신호에 응답하여 위상이 순차적으로 지연되는 클럭들 중 어느 하나를 선택하는 멀티플렉서; 및
    상기 멀티플렉서로부터 수신된 클럭이 입력될 때 래치된 입력 데이터를 출력하여 상기 소스 출력 인에이블 신호를 출력하는 플립플롭을 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 랜덤 신호 발생부와 상기 멀티플렉서 사이에 배치된 스위치 어레이를 더 포함하고,
    상기 스위치 어레이는 상기 제1 랜덤 신호 발생부와 상기 멀티플렉서 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경하는 표시장치.
  6. 제 4 항에 있어서,
    상기 제2 랜덤 신호 발생부와 상기 멀티플렉서 사이에 배치된 스위치 어레이를 더 포함하고,
    상기 스위치 어레이는 상기 제2 랜덤 신호 발생부와 상기 멀티플렉서 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경하는 표시장치.
  7. 랜덤 신호를 발생하는 제1 랜덤 신호 발생부;
    상기 랜덤 신호에 응답하여 소스 출력 인에이블 신호를 랜덤하게 지연하여 제1 및 제2 내부 소스 출력 인에이블 신호를 발생하는 지연부;
    상기 제1 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제1 타이밍에 출력하는 제1 출력 그룹; 및
    상기 제2 내부 소스 출력 인에이블 신호에 응답하여 상기 데이터 전압을 제2 타이밍에 출력하는 제2 출력 그룹을 포함하는 표시장치의 소스 드라이브 IC.
  8. 제 7 항에 있어서,
    상기 랜덤 신호 발생부는
    선형 되먹임 시프트 레지스터(LFSR)을 포함하는 표시장치의 소스 드라이브 IC.
  9. 제 8 항에 있어서,
    상기 지연부는
    상기 선형 되먹임 시프트 레지스터(LFSR)의 출력 신호에 응답하여 위상이 순차적으로 지연되는 클럭들 중 어느 하나를 선택하는 멀티플렉서; 및
    상기 멀티플렉서로부터 수신된 클럭이 입력될 때 래치된 입력 데이터를 출력하여 상기 소스 출력 인에이블 신호를 출력하는 플립플롭을 포함하는 표시장치의 소스 드라이브 IC.
  10. 제 9 항에 있어서,
    상기 랜덤 신호 발생부와 상기 멀티플렉서 사이에 배치된 스위치 어레이를 더 포함하고,
    상기 스위치 어레이는 상기 랜덤 신호 발생부와 상기 멀티플렉서 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경하는 표시장치의 소스 드라이브 IC.
  11. 랜덤 신호를 발생하는 랜덤 신호 발생부; 및
    상기 랜덤 신호에 응답하여 기준 소스 출력 신호를 램덤하게 지연하여 제1 소스 드라이브 IC의 출력 타이밍을 제어하는 제1 소스 출력 인에이블 신호와, 제2 소스 드라이브 IC의 출력 타이밍을 제어하는 제2 소스 출력 인에이블 신호를 발생하는 신호 발생부를 포함하는 표시장치의 타이밍 콘트롤러.
  12. 제 11 항에 있어서,
    상기 랜덤 신호 발생부 중 적어도 어느 하나는
    선형 되먹임 시프트 레지스터(LFSR)을 포함하는 표시장치의 타이밍 콘트롤러.
  13. 제 12 항에 있어서,
    상기 신호 발생부는
    상기 선형 되먹임 시프트 레지스터(LFSR)의 출력 신호에 응답하여 위상이 순차적으로 지연되는 클럭들 중 어느 하나를 선택하는 멀티플렉서; 및
    상기 멀티플렉서로부터 수신된 클럭이 입력될 때 래치된 입력 데이터를 출력하여 상기 소스 출력 인에이블 신호를 출력하는 플립플롭을 포함하는 표시장치의 타이밍 콘트롤러.
  14. 제 13 항에 있어서,
    상기 랜덤 신호 발생부와 상기 멀티플렉서 사이에 배치된 스위치 어레이를 더 포함하고,
    상기 스위치 어레이는 상기 제1 랜덤 신호 발생부와 상기 멀티플렉서 사이의 신호 전송 경로를 주기적으로 또는 랜덤하게 변경하는 표시장치의 타이밍 콘트롤러.
  15. 제1 랜덤 신호를 발생하는 단계;
    상기 제1 랜덤 신호에 응답하여 소스 출력 인에이블 신호를 랜덤하게 지연하여 제1 및 제2 내부 소스 출력 인에이블 신호를 발생하는 단계; 및
    상기 제1 내부 소스 출력 인에이블 신호를 이용하여 제1 소스 드라이브 IC 내의 제1 출력 그룹의 출력 타이밍을 제어하고, 상기 제2 내부 소스 출력 인에이블 신호를 이용하여 상기 제1 소스 드라이브 IC 내의 제2 출력 그룹의 출력 타이밍을 제어하는 단계를 포함하는 표시장치의 구동 방법.
  16. 제 15 항에 있어서,
    제2 랜덤 신호를 발생하는 단계; 및
    상기 제2 랜덤 신호에 응답하여 기준 소스 출력 신호를 램덤하게 지연하여 상기 제1 소스 드라이브 IC의 출력 타이밍을 제어하는 제1 소스 출력 인에이블 신호와, 제2 소스 드라이브 IC의 출력 타이밍을 제어하는 제2 소스 출력 인에이블 신호를 발생하는 단계를 더 포함하는 표시장치의 구동 방법.
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