KR20220022769A - 표시장치 및 그의 구동방법 - Google Patents

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Abstract

본 발명의 실시예들은, 제1최적화모드로 동작하고, 제1최적화모드 이후 디스플레이모드로 동작하는 타이밍 컨트롤러 및 타이밍 컨트롤러와 연결되고, 타이밍 컨트롤러에 의해 제어되는 복수의 소스 드라이버 회로를 포함하고, 최적화모드에서 타이밍 컨트롤러는, 복수의 펄스파형을 갖는 제1락신호를 복수의 소스 드라이버 회로 중 첫번째 소스 드라이버 회로에 전달하고, 첫번째 소스 드라이버 회로에서부터 마지막 번째 소스 드라이버 회로까지 캐스캐이드 방식으로 전달된 복수의 펄스파형을 갖는 제1락신호를 전달받아 복수의 펄스파형을 갖는 제2락신호를 상기 마지막 번째 소스 드라이버 회로로부터 수신하고, 상기 복수의 펄스파형을 갖는 제2락신호를 수신하면, 상기 복수의 소스 드라이버 회로에서 복원되는 클럭의 주파수 및 위상을 설정하기 위한 복수의 위상 루프 고정 데이터를 상기 복수의 소스 드라이버 회로로 각각 전달하는 표시장치 및 그의 구동방법을 제공할 수 있다.

Description

표시장치 및 그의 구동방법{DISPAY DEVICE AND DRIVING METHOD FOR THE SAME}
본 발명의 실시예들은 표시장치 및 그의 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display device), 전계발광 표시장치(ELD; ELectroluminescence Display device) 등과 같은 여러 가지 타입의 표시장치가 활용되고 있다.
그리고, 전계발광 표시장치(ELD; ELectroluminescence Display device)는 퀀텀닷(QD: Quantum Dot)을 포함하는 퀀텀닷 발광표시장치(Quantum-dot Light Emitting Display device), 무기 발광 표시장치(Inorganic Light Emitting Display device), 및 유기 발광표시 장치 (Organic Light Emitting Display device) 등을 포함할 수 있다.
상기의 표시장치는 영상을 표시하기 위해 데이터라인에 데이터전압을 공급하기 위한 소스 드라이버 회로와, 게이트 신호를 발생하는 게이트신호발생회로, 소스 드라이버 회로와 게이트신호발생회로를 제어하는 타이밍 컨트롤러를 포함할 수 있다.
타이밍 컨트롤러는 LVDS(Low voltage differential signaling) 인터페이스와 같은 직렬의 데이터를 고속으로 전송하는 방식을 이용하여 디지털 영상신호, 소스 드라이버 회로를 제어하기 위한 제어데이터를 소스드라이버로 전송할 수 있다.
소스 드라이버 회로는 표시장치의 해상도와 크기에 대응하여 복수 개가 있을 수 있다. 각각의 소스 드라이버 회로는 특성 차이가 있고, 소스 드라이버 회로가 표시장치에 체결된 위치에 따라 소스 드라이버 회로가 출력하는 신호가 왜곡되어 표시장치가 안정적으로 동작하지 못하는 문제가 발생할 수 있다. 또한, 이러한 왜곡은 신호가 고주파수를 갖는 경우 더 커지게 될 수 있다.
본 발명의 실시예들은 고속으로 신호를 전송하며, 안정적으로 동작할 수 있는 표시장치 및 그의 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예들은 복수의 소스 드라이버 회로들 각각의 동작 타이밍을 제어하는 클럭들 간의 주파수 및 위상의 편차를 줄일 수 있는 표시장치 및 그의 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예들은 화질을 개선할 수 있는 표시장치 및 그의 구동방법을 제공하는 것을 목적으로 한다.
일측면에서, 본 발명의 실시예들은, 제1최적화모드로 동작하고, 상기 제1최적화모드 이후 디스플레이모드로 동작하는 타이밍 컨트롤러 및 타이밍 컨트롤러와 연결되고, 타이밍 컨트롤러에 의해 제어되는 복수의 소스 드라이버 회로를 포함하고, 제1최적화모드에서 타이밍 컨트롤러는, 복수의 펄스파형을 갖는 제1락신호를 복수의 소스 드라이버 회로 중 첫번째 소스 드라이버 회로에 전달하고, 첫번째 소스 드라이버 회로로부터 마지막 번째 소스 드라이버 회로까지 캐스케이드 방식으로 전달된 복수위 펄스 파형을 갖는 제1락신호를 전달받아 복수의 펄스파형을 갖는 제2락신호를 마지막 번째 소스 드라이버 회로로부터 수신하고, 복수의 펄스파형을 갖는 제2락신호를 수신하면, 복수의 소스 드라이버 회로에서 복원되는 클럭의 주파수 및 위상을 설정하기 위한 복수의 위상 루프 고정 데이터를 복수의 소스 드라이버 회로로 각각 전달하고, 디스플레이모드에서, 타이밍 컨트롤러는 소정의 전압레벨을 갖는 제1락신호를 첫번째 소스 드라이버 회로에 전달하고, 첫번째 소스 드라이버 회로에서부터 마지막 번째 소스 드라이버 회로까지 캐스케이드 방식으로 전달된 소정의 전압레벨을 갖는 제1락신호에 의해 생성된 소정의 전압레벨을 갖는 제2락신호를 마지막 번째 소스 드라이버 회로로부터 수신하고, 소정의 전압레벨을 갖는 제2락신호가 수신된 후 영상신호와 제어데이터를 복수의 소스 드라이버 회로에 각각 공급하는 표시장치를 제공할 수 있다.
다른 일 측면에서, 본 발명의 실시예들은, 복수의 소스 드라이버 회로는 타이밍 컨트롤러로부터 제1락신호와 복수의 위상 루프 고정 데이터를 공급받되, 제1락신호는 소정의 패턴을 갖는 복수의 펄스 파형으로 공급되는 단계, 복수의 소스 드라이버 회로 각각은 위상 루프 고정 데이터에 의해 복수의 소스 드라이버 회로에서 복원되는 클럭의 주파수 및 위상이 설정되는 단계, 및 제1락신호가 소정의 제1전압을 갖고 전달되면, 위상 루프 고정 데이터에 대응하여 클럭을 복원하고 복수의 소스 드라이버 회로 각각은 영상신호를 전달받는 단계를 포함하는 표시장치의 구동방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 고속으로 신호를 전송하며, 안정적으로 동작할 수 있는 표시장치 및 그의 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 주파수 및 위상을 설정하는데 사용될 수 있는 위상 루프 고정 데이터들을 각 소스 드라이버 회로들로 전송해줌으로써, 복수의 소스 드라이버 회로들 각각의 동작 타이밍을 제어하는 클럭들 간의 주파수 및 위상의 편차를 줄일 수 있는 표시장치 및 그의 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 영상신호가 전송될 때 전송에러가 발생되는 것을 억제함으로써, 화질을 개선할 수 있는 표시장치 및 그의 구동방법을 제공을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시장치에서 타이밍 컨트롤러와 복수의 소스 드라이버 회로가 연결되어 있는 것을 나타내는 평면도이다.
도 4는 도 3에 도시된 타이밍 컨트롤러와 소스 드라이버 회로 간의 동작을 나타내는 타이밍도이다.
도 5는 차동신호의 아이(EYE) 특성을 설명하기 위한 개념도이다.
도 6은 도 4에 도시된 타이밍 컨트롤러와 복수의 소스 드라이버 회로에 포함된 연결된 락킹회로의 연결관계를 나타내는 도면이다.
도 7은 도 6에 도시된 타이밍 컨트롤러와 소스 드라이버 회로가 제1최적화모드에서 동작하는 것을 나타내는 타이밍도이다.
도 8은 도 7에 도시된 제1최적화모드에서 위상 루프 고정 데이터가 변환되는 과정의 제1실시예를 나타내는 타이밍도이다.
도 9는 도 7에 도시된 제1최적화모드에서 위상 루프 고정 데이터가 변환되는 과정의 제2실시예를 나타내는 타이밍도이다.
도 10과 도 11은 본 발명의 실시예에서 복수의 소스 드라이버 회로에 제1락신호와 위상 루프 고정 데이터가 전달되는 과정을 나타내는 타이밍도이다.
도 12는 도 4에 도시된 블랭크 기간의 일 실시예를 나타내는 타이밍도이다.
도 13은 도 4에 도시된 제2최적화모드의 일 실시예를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예들에 따른 타이밍 컨트롤러의 구조를 나타내는 구조도이다.
도 15는 본 발명의 실시예들에 따른 표시장치에서 소스 드라이버 회로의 노이즈를 개선하는 것을 나타내는 블럭도이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 구동방법을 나타내는 순서도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 1을 참조하면, 표시장치(100)는 디스플레이 패널(110), 복수의 소스 드라이버 회로, 타이밍 컨트롤러를 포함할 수 있다.
디스플레이 패널(110)은 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 디스플레이 패널(110) 내에서 매트릭스 형태로 배치될 수 있지만, 이에 한정되는 것은 아니다. 복수의 화소(101)는 각각 적색, 녹색, 청색 및 백색의 빛을 발광할 수 있다. 하지만, 복수의 화소(101)에서 발광하는 빛의 색은 이에 한정되는 것은 아니다. 디스플레이 패널(110)은 사각형의 형상일 수 있다. 하지만, 이에 한정되는 것은 아니다.
디스플레이 패널(110)에는 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)이 배치되고, 게이트 라인 GL1 내지 GLn)과 데이터라인(DL1 내지 DLm)에 복수의 화소(101)가 연결될 수 있다. 각 화소(101)는 게이트라인(GL1 내지 GLn)을 통해 전달되는 게이트신호에 대응하여 데이터라인(DL1 내지 DLm)을 통해 전달되는 데이터신호를 전달받을 수 있다. 하지만, 디스플레이 패널(110)에 배치되는 배선들은 이에 한정되는 것은 아니다.
데이터 드라이버 회로(120)는 데이터라인(DL1 내지 DLm)과 연결되어 데이터라인을 통해 데이터 신호를 화소(101)에 전달할 수 있다. 여기서, 데이터 드라이버 회로(120)은 한 개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한, 데이터 드라이버 회로(120)는 복수의 소스 드라이버 회로를 포함할 수 있다. 소스 드라이버 회로의 수는 디스플레이 패널(110)의 해상도 및/또는 크기에 대응하여 결정될 수 있다.
게이트 드라이버 회로(130)는 게이트라인(GL1 내지 GLn)과 연결되고 게이트라인(GL1 내지 GLn)을 통해 게이트신호를 복수의 화소(101)에 공급할 수 있다. 여기서, 게이트 드라이버 회로(130)는 디스플레이 패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 디스플레이 패널(110)의 양측에 배치될 수 있다. 그리고, 하나의 게이트 드라이버 회로는 홀수번째 게이트 라인에 연결되고 다른 하나의 게이트 드라이버 회로는 짝수번째 게이트 라인에 연결될 수 있다. 또한, 표시장치(100)는 별도의 게이트 드라이버 회로를 포함하지 않고 디스플레이 패널(110)에 게이트신호를 발생하는 게이트발생회로가 배치될 수 있다.
타이밍 컨트롤러(140)는 데이터 드라이버 회로(120)와 게이트 드라이버 회로(130)를 제어할 수 있다. 타이밍 컨트롤러(140)는 영상신호를 공급받아 보정하여 출력할 수 있다. 타이밍 컨트롤러(140)에서 출력되는 영상신호는 데이터 드라이버 회로(120)에 공급될 수 있다. 또한, 타이밍 컨트롤러(140)는 데이터 드라이버 회로(120)를 제어하는 데이터제어신호와 게이트 드라이버 회로(130)를 제어하는 게이트제어신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 2를 참조하면, 화소(101)는 데이터신호의 전압레벨(Vdata)에 대응하여 구동전류를 공급하는 제1트랜지스터(M1), 게이트신호에 대응하여 데이터신호를 제1트랜지스터(M1)로 공급하는 제2트랜지스터(M2), 데이터신호의 전압레벨을 유지하는 스토리지 캐패시터(Cst)를 포함하는 화소회로(101p)와 화소회로(101p)에 연결되어 구동전류에 공급받아 발광하는 발광다이오드(ED)를 포함할 수 있다. 또한, 화소회로(101p)는 제3트랜지스터(M3)를 더 포함할 수 있다.
제1트랜지스터(M1)는 제1전극이 제1전원(EVDD)을 전달하는 전원라인(VL1)에 연결되고 제2전극이 제1노드(N1)에 연결될 수 있다. 또한, 게이트전극이 제2노드(N2)에 연결될 수 있다. 제1트랜지스터(M1)는 제2노드(N2)에 전달되는 데이터 신호에 대응하는 데이터전압(Vdata)의 전압레벨에 대응하여 구동전류를 제1전극에서 제2전극 방향으로 흐르도록 할 수 있다. 구동전류는 하기의 수학식 1에 대응할 수 있다.
Figure pat00001
여기서, Id는 구동전류의 전류량을 의미하고, Vgs는 제1트랜지스터(M1)의 게이트전극과 소스전극간의 전압차를 의미하고, vth는 제1트랜지스터(M1)의 문턱전압을 의미한다. 또한, k는 이동도를 의미한다.
제2트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 또한, 게이트전극이 게이트라인(GL)에 연결될 수 있다. 게이트신호(GATE)가 게이트라인(GL)을 통해 제2트랜지스터(M2)의 게이트전극에 전달할 수 있어 데이터라인(DL)에 전달되는 데이터신호에 대응하는 데이터전압(Vdata)은 게이트신호(GATE)에 대응하여 제2노드(N2)로 전달될 수 있다.
스토리지 캐패시터(Cst)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 스토리지 캐패시터(Cst)는 제1노드(N1)와 제2노드(N2)간의 전압을 유지할 수 있다. 이로 인해, 스토리지 캐패시터(Cst)는 제2노드(N2)에 전달된 데이터신호(Vdata)의 전압레벨을 유지할 수 있다.
발광다이오드(ED)는 애노드전극이 제1노드(N1)에 연결되고 캐소드전극이 제2전원(EVSS)이 전달될 수 있다. 따라서, 애노드전극에서 캐소드전극 방향으로 구동전류가 흐를 수 있다. 발광다이오드(ED)는 애노드전극과 캐소드전극 사이에 발광층을 포함하고, 발광층은 구동전류의 크기에 대응하여 빛을 발광할 수 있다. 발광층은 무기막 또는 유기막을 포함할 수 있다. 또한, 발광층은 복수의 막을 포함할 수 있다. 발광다이오드(ED)는 적색, 녹색, 청색의 빛을 발광할 수 있다. 하지만, 이에 한정되는 것은 아니며, 발광다이오드(ED)는 백색의 빛을 발광할 수 있다.
제3트랜지스터(M3)는 제1전극이 기준전압(Vref)를 공급하는 제2전원라인(VL2)에 연결되고 제2전극이 제1노드(N1)에 연결될 수 있다. 또한, 게이트 전극이 센싱신호(SENSE)를 공급하는 센싱신호라인(SSL)에 연결될 수 있다. 제3트랜지스터(M3)는 센싱신호(SENSE)에 대응하여 제1노드(N1)에 기준전압(Vref)를 공급할 수 있다. 또한, 제2전원라인(VL2)에는 아날로그 디지털컨버터(220)가 연결될 수 있다.
그리고, 제3트랜지스터(M3)는 센싱신호(SENSE)에 대응하여 제1노드(N1)의 전압레벨을 아날로그 디지털컨버터(220)로 공급할 수 있다. 아날로그 디지털컨버터(220)는 제1노드(N1)의 전압레벨을 디지털 신호로 변환할 수 있다. 아날로그 디지털 컨버터(220)는 도 1에 도시된 데이터드라이버 회로(120)에 포함될 수 있다.
도 3은 본 발명의 실시예들에 따른 표시장치에서 타이밍 컨트롤러와 복수의 소스 드라이버 회로가 연결되어 있는 것을 나타내는 평면도이다.
도 3을 참조하면, 디스플레이 패널(110)의 일측에 복수의 필름(120a)이 배치되고 디스플레이 패널(110)과 복수의 필름(120a)은 서로 연결될 수 있다. 디스플레이 패널(110)에 연결된 복수의 필름(120a)은 신호 및/또는 전압을 디스플레이 패널(110)로 공급할 수 있다. 각각의 필름(120a)은 연성회로필름일 수 있다. 여기서, 필름(120a)의 수는 6개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 그리고, 복수의 필름(120a) 각각에는 소스 드라이버 회로(120b)가 배치될 수 있다. 소스 드라이버 회로(120b)는 집적회로로 구현될 수 있다. 복수의 필름(120a)과 각 필름(120a)에 배치되어 있는 소스 드라이버 회로(120b)는 도 1에 도시된 데이터드라이버 회로(120)에 대응될 수 있다.
그리고, 각 필름(120a)에 컨트롤 인쇄회로기판(140a)이 연결될 수 있다. 컨트롤 인쇄회로기판(140a) 상에는 타이밍 컨트롤러(140)가 배치될 수 있다. 타이밍 컨트롤러(140)는 컨트롤 인쇄회로기판(140a)을 통해 복수의 필름(120a)과 연결될 수 있다. 컨트롤 인쇄회로기판(140a) 상에 배치되는 것은 타이밍 컨트롤러(140)에 한정되는 것은 아니다.
컨트롤 인쇄회로기판(140a)과 6개의 필름(120a) 간에는 락신호를 전송하는 락신호라인(LOCK IN, CCL, LOCK OUT)과 복수의 데이터 전송라인(EPI)이 배치될 수 있다. 락신호라인(LOCK IN, CCL, LOCK OUT)은 락인 라인(LOCK IN), 캐스케이드 라인(CCL) 및 락아웃 라인(LOCK OUT)을 포함할 수 있다.
락인 라인(LOCK IN)은 타이밍 컨트롤러(140)와 6개의 필름(120a) 중 가장 왼쪽에 배치된 제1필름(121a)에 배치되어 있는 소스 드라이버 회로(121b)를 연결할 수 있다. 그리고, 락아웃 라인(LOCK OUT)은 6개의 필름(120a) 중 가장 오른쪽에 배치된 제6필름(126a)과 타이밍 컨트롤러(140)를 연결할 수 있다. 그리고, 락인 라인(LOCK IN)을 통해 제1락신호가 컨트롤 인쇄회로기판(140a)에서 제1필름(121a)으로 전송되고 락아웃 라인(LOCK OUT)을 통해 제2락신호가 제6필름(126a)에서 컨트롤 인쇄회로기판(140a)으로 전송될 수 있다. 제1락신호는 소스 드라이버 회로(120b)에 입력되는 신호이고 제2락신호는 제1락신호에 대응하여 소스 드라이버 회로(120b)에서 출력되는 신호일 수 있다.
또한, 6개의 필름(120a)에 각각 배치되어 있는 복수의 소스 드라이버 회로(120b)는 캐스케이드 라인(CCL)에 의해 이웃한 소스 드라이버 회로(120b)와 캐스케이드 방식으로 연결될 수 있다. 즉, 하나의 소스 드라이버 회로에서 출력된 신호가 이웃한 소스 드라이버 회로로 전달되고 상기 이웃한 소스 드라이버 회로가 전달받은 신호는 다른 이웃한 소스 드라이버 회로로 전달될 수 있어 복수의 소스 드라이버 회로(120b)는 순차적으로 신호를 전달받을 수 있다.
제1락신호는 복수의 소스 드라이버 회로(120b) 간에서 캐스케이드 방식으로 전달되기 때문에, 타이밍 컨트롤러(140)에서 출력된 제1락신호는 락인라인(LOCK IN)을 통해 제1소스 드라이버 회로(121b)에 전달된 후 캐스케이드 라인(CCL)을 통해 제1소스드라이버 회로(121b)에서부터 제6소스 드라이버 회로(126b)로, 즉, 6개의 소스 드라이버 회로(120b)에 순차적으로 전달될 수 있다. 제1락신호를 가장 늦게 전달받은 마지막 소스 드라이버 회로인 제6소스 드라이버 회로(126b)로부터 제2락신호가 락아웃라인(LOCK OUT)을 통해 타이밍 컨트롤러(140)에 전달될 수 있다.
또한, 복수의 데이터 전송라인(EPI)은 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b)를 연결할 수 있다. 즉, 타이밍 컨트롤러(140)는 각각의 소스 드라이버 회로(120a)와 데이터 전송라인(EPI)을 통해 병렬로 연결될 수 있다.
락인 라인(LOCK IN), 락아웃 라인(LOCK OUT)은 각각 하나의 배선을 포함할 수 있다. 캐스케이드 라인(CCL)은 각 소스 드라이버들(120b)을 연결하는 하나의 배선을 포함할 수 있다. 복수의 데이터전송라인(EPI)은 한 쌍의 배선이 하나의 필름(120a)과 연결될 수 있다. 복수의 데이터전송라인(EPI)을 통해 전달되는 신호는 차동신호일 수 있다.
도 4는 도 3에 도시된 타이밍 컨트롤러와 소스 드라이버 회로간의 동작을 나타내는 타이밍도이고, 도 5는 차동신호의 아이(EYE) 특성을 설명하기 위한 개념도이다.
도 4를 참조하면, 타이밍 컨트롤러(140)와 소스 드라이버 회로(120b)는 전원리셋모드(POWER ON RESET), 제1최적화모드(Initial PLL setting mode, 이하 IPS), 디스플레이모드(DISPLAY)로 구분하여 동작할 수 있다. 타이밍 컨트롤러(140)와 소스 드라이버 회로(120b)는 전원리셋모드(POWER ON RESET)가 수행되면 제1최적화모드(IPS), 디스플레이모드(DISPLAY) 순서로 동작하도록 설계될 수 있다. 또한, 타이밍 컨트롤러(140)는 제2최적화모드(Auto EQ mode, 이하 AEQ)로 동작될 수 있으며, 제2최적화모드(AEQ)는 제1최적화모드(IPS)와 디스플레이모드(DISPLAY) 사이에서 수행될 수 있다. 하지만, 타이밍 컨트롤러(140)의 동작 순서는 이에 한정되는 것은 아니다.
전원리셋모드(POWER ON RESET)는 타이밍 컨트롤러(140), 복수의 소스 드라이버 회로(120b)를 포함하는 구성요소를 구비하는 표시장치(100)에 공급되는 전원이 초기화되는 기간이다. 전원리셋모드(POWER ON RESET)는 표시장치(100)에 전원이 공급되면 실행될 수 있고, 전원리셋모드(POWER ON RESET)가 실행되면 타이밍 컨트롤러(140)와 소스 드라이버 회로(120b)는 전원을 공급받을 수 있다. 전원리셋모드(POWER ON RESET)가 소정 시간 이상 유지되면 타이밍 컨트롤러(140)와 소스 드라이버 회로(120b)가 동작을 시작할 수 있다.
제1최적화모드(IPS)는 복수의 소스 드라이버 회로(120b)의 내부 동작에 이용되는 클럭의 주파수 및/또는 위상이 설정되는 기간이다.
제1최적화모드(IPS)에서 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)들로 복수의 위상 루프 고정 데이터(CFG)를 공급하고 복수의 소스 드라이버 회로(120b)는 복수의 위상 루프 고정 데이터(CFG) 중 하나에 의해 클럭의 주파수와 위상이 설정될 수 있다.
제2최적화모드(AEQ)는 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b)에 전달되는 데이터의 전송에러율을 낮추기 위해 타이밍 컨트롤러(140)에서 출력되는 데이터의 전압레벨을 튜닝하는 기간이다. 제2최적화모드(AEQ)에서 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)로 각각 복수의 에러 검출 데이터를 전송한 후 복수의 소스 드라이버 회로(120b)에 전송된 복수의 에러 검출 데이터에 대한 각각의 전송에러율을 측정할 수 있다. 그리고, 복수의 소스 드라이버 회로(120b) 각각은 전송에러율을 타이밍 컨트롤러(140)로 전송할 수 있다. 복수의 소스 드라이버 회로(120b) 각각은 복수의 에러 검출 데이터에 대한 각각의 전송에러율을 측정하고 타이밍 컨트롤러(140)에 전송함으로써, 타이밍 컨트롤러(140)는 전송에러율이 낮은 전압레벨을 추적(EQ tracking)할 수 있다. 그리고, 타이밍 컨트롤러(140)는 전송받은 전송에러율에 따라 전송에러율이 낮은 전압레벨을 선택하여 영상신호(RWGB)를 출력할 수 있다.
그리고, 디스플레이모드(DISPLAY)는 영상신호(RWGB)와 제어데이터(CTRS)가 복수의 소스 드라이버 회로(120b)에 공급되어 도 1에 도시된 디스플레이 패널(110)에서 영상이 표시되는 기간이다. 타이밍 컨트롤러(140)는 클럭을 전달받아 동작하지만, 복수의 소스 드라이버 회로(120b)는 클럭을 전달받지 않기 때문에, 복수의 소스 드라이버 회로(120b)는 정상적인 동작을 수행하기 위해 클럭을 복구하여 사용하게 된다. 그리고, 디스플레이모드(DISPLAY)에서 복수의 소스 드라이버 회로(120b)는 제1최적화모드(IPS)에서 공급받은 위상 루프 고정 데이터(CFG)를 이용하여 클럭을 복구하고, 복구된 클럭에 의해 영상신호(RWGB)를 처리하여 데이터 신호를 생성하고 디스플레이 패널(110)로 공급할 수 있다.
또한, 디스플레이모드(DISPLAY)는 제2최적화모드(AEQ)에서 전송에러율이 낮은 전압레벨로 설정된 전압레벨에 대응하도록 영상신호가 공급될 수 있다.
전원리셋모드(POWER ON RESET)에서 제1구동전원(VCC)의 공급이 시작된다. 제1구동전원(VCC)은 타이밍 컨트롤러(140) 및/또는 소스 드라이버 회로(120b)에 공급된다. 전원리셋모드(POWER ON RESET)에서 제1락신호(LOCK1)는 로우상태일 수 있다. 그리고, 제1락신호(LOCK1)가 복수의 소스 드라이버 회로(120b)에 전달되기 시작하여 아직 제6소스 드라이버 회로(126b)에 전달되지 않는 구간(Tpor) 동안 제2락신호(LOCK2)의 출력 상태는 정의되지 않은 것일 수 있다.
제1락신호(LOCK1)가 제6소스 드라이버 회로(126b)에 전달되면, 제6소스 드라이버 회로(126b)에서 출력되는 제2락신호(LOCK2)는 타이밍 컨트롤러(140)에 로우 상태로 전달될 수 있다. 또한, 전원리셋모드(POWER ON RESET)에서 데이터전송라인(EPI)을 통해 소스 드라이버 회로(120b)에 전송되는 데이터는 0일 수 있다.
제1최적화모드(IPS)에서 제1락신호(LOCK1)가 소정의 패턴을 갖는 복수의 펄스파형으로 공급될 수 있다. 제1최적화모드(ISP)에서 공급되는 복수의 펄스파형을 갖는 제1락신호(LOCK1)는 제1최적화모드(ISP)에서 클럭의 역할을 수행할 수 있다. 제2락신호(LOCK2)는 제1락신호(LOCK1)를 전달받은 소스 드라이버 회로(120b)에서 출력되는 것이기 때문에, 제1최적화모드(IPS)에서 제1락신호(LOCK1)가 입력되고 소정 시간 경과한 후에 제2락신호(LOCK2)는 제1락신호(LOCK1)와 동일한 패턴을 갖는 펄스파형으로 출력될 수 있다.
제1최적화모드(IPS)에서 데이터전송라인(EPI)으로 위상 루프 고정 데이터(CFG)가 전송될 수 있다. 위상 루프 고정 데이터(CFG)는 제1최적화모드(IPS)가 시작된 후 소정 시간 경과 후에 데이터전송라인(EPI)을 통해 복수의 소스 드라이버 회로(120b)에 각각 병렬로 공급될 수 있다.
타이밍 컨트롤러(140)는 클럭에 의해 동작할 수 있고, 제어데이터(CTRS)와 영상신호(RWGB)는 클럭에 동기하여 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b)로 공급될 수 있다. 복수의 소스 드라이버 회로(120b)는 제어데이터 (CTRS)와 영상신호(RWGB)를 처리함으로써, 도 1에 도시된 디스플레이 패널(110)에서 영상이 표시되게 할 수 있다.
소스 드라이버 회로(120b)가 정상적으로 영상을 표시하도록 동작하기 위해서는 타이밍 컨트롤러(140)가 동작하는 클럭에 동기하여 동작하여야 한다. 하지만, 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b) 간에는 클럭이 전송되는 클럭을 위한 배선이 배치되어 있지 않기 때문에, 복수의 소스 드라이버 회로(120b)는 클럭을 복원한 후 복원된 클럭에 의해 제어데이터(CTRS)와 영상신호(RWGB)를 처리함으로써, 디스플레이 패널(110)에서 영상이 표시되게 할 수 있다.
복수의 소스 드라이버 회로(120b)는 클럭을 복원할 때, 위상 루프 고정 데이터를 이용하는데, 소스 드라이버 회로(120b)는 주변 환경이 다르고 각각의 소스 드라이버 회로들(120b)간의 하드웨어 차이가 존재할 수 있다. 그리고, 복수의 소스 드라이버 회로(120b)가 기설정된 위상 루프 고정 데이터를 이용하여 클럭을 복원하게 되면, 주변환경과 각각의 소스 드라이버 회로들(120b)간의 하드웨어 차이로 인하여 각각의 소스 드라이버 회로(120b)에서 각각 출력하는 클럭의 위상과 주파수는 다를 수 있다. 소스 드라이버 회로(120b)의 주변 환경의 차이는 표시장치(100)에서 복수의 소스 드라이버 회로(120b)가 체결된 위치 차이로 인해 발생할 수 있다.
하지만, 각각의 소스 드라이버 회로들(120b)로 위상 루프 고정 데이터(CFG)가 전송되면, 각각의 소스 드라이버 회로들(120b)은 전송된 위상 루프 고정 데이터(CFG)에 의해 클럭의 위상과 주파수를 설정하여 클럭을 출력할 수 있다. 위상 루프 고정 데이터(CFG)가 각각의 소스 드라이버 회로(120b)로 전송될 수 있기 때문에 각각의 소스 드라이버 회로(120b)는 기설정된 위상 루프 고정 데이터를 사용하지 않고 필요한 위상 루프 고정 데이터(CFG)를 전송받아 사용하게 될 수 있다.
또한, 전달받은 위상 루프 고정 데이터(CFG)에 의해 각각의 소스 드라이버 회로들(120b)에서 출력되는 클럭들이 위상과 주파수 편차가 있으면, 다시 다른 위상 루프 고정 데이터(CFG)를 소스 드라이버 회로(120b)에 전송함으로써, 소스 드라이버(120b)에서 출력하는 클럭의 위상과 주파수를 변경할 수 있다.
상기와 같은 이유로, 각 소스 드라이버 회로(120b)에서 출력되는 클럭의 위상과 주파수 편차는 억제될 수 있다.
앞서 설명한 바와 같이, 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b)는 클럭을 위한 배선이 연결되어 있지 않기 때문에, 제1최적화모드(IPS)에서 위상 루프 고정 데이터(CFG)가 타이밍 컨트롤러(140)로부터 복수의 소스 드라이버 회로(120b)로 전송할 때 사용하기 위한 클럭은 클럭 배선 외의 다른 배선을 통해 전송될 수 있다. 제1최적화모드(IPS)에서 소스 드라이버 회로(120b)가 클럭을 사용하기 위해, 제1락신호(LOCK1)를 클럭으로 사용할 수 있다.
타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b) 중 가장 왼쪽에 배치되어있는 소스 드라이버 회로(121b)와 연결된 락인 라인(LOCK IN)으로 복수의 펄스파형을 갖는 제1락신호(LOCK1)를 공급할 수 있다. 제1락신호(LOCK1)는 캐스케이드 라인(CCL)을 통해 모든 소스 드라이버 회로(120b)에 순차적으로 전달될 수 있기 때문에 복수의 소스 드라이버 회로(120b)는 순차적으로 제1락신호(LOCK1)을 전달받을 수 있다. 따라서, 락인 라인(LOCK IN)과 캐스케이드 라인(CCL)이 제1최적화모드(IPS)에서 클럭을 전송하는 배선이 될 수 있다.
그리고, 제1락신호(LOCK1)를 마지막으로 전달받은 마지막 번째 소스 드라이버 회로(126b)로부터 타이밍 컨트롤러(140)로 제1락신호(LOCK1)에 대응하는 제2락신호(LOCK2)가 락아웃 라인(LOCK OUT)을 통해 전송되면, 타이밍 컨트롤러(140)는 위상 루프 고정 데이터(CFG)를 병렬로 각각의 소스 드라이버 회로(120b)에 공급할 수 있다.
타이밍 컨트롤러(140)는 각각의 소스 드라이버 회로(120b)에 위상 루프 고정 데이터(CFG)를 전송하고, 위상 루프 고정 데이터(CFG)를 전송받은 복수의 소스 드라이버 회로(120b) 각각은 위상 루프 고정 데이터(CFG)에 의해 소스 드라이버 회로(120b)에서 사용되는 클럭의 위상과 주파수가 설정될 수 있다. 이로 인해, 소스 드라이버 회로(120b)의 제조과정에서 각각의 소스 드라이버 회로(120b)는 기설정된 위상 루프 고정 데이터(CFG)에 의해 클럭의 위상과 주파수가 설정되는 것이 아니라 제1최적화모드(IPS)에서 각각의 소스 드라이버 회로(120b)로 위상 루프 고정 데이터(CFG)를 전송하고, 전송받은 위상 루프 고정 데이터에 의해 소스 드라이버 회로(120b)에서 출력되는 클럭의 위상과 주파수가 설정될 수 있다.
소스 드라이버 회로(120b)가 전달받은 위상 루프 고정 데이터(CFG)에 의해 위상과 주파수가 설정된 클럭을 이용하여 동작하는 동안 디스플레이 패널(110)에 표시되는 영상이 정상적으로 표시되면 소스 드라이버 회로(120b)는 전달받은 위상 루프 고정 데이터(CFG)를 변경하지 않고, 전달받은 위상 루프 고정 데이터(CFG)에 의해 생성된 클럭에 의해 소스 드라이버 회로(120b)가 동작하게 할 수 있다.
하지만, 소스 드라이버 회로(120b)가 전달받은 위상 루프 고정 데이터(CFG)에 의해 설정된 위상과 주파수를 갖는 클럭에 대응하여 동작하는 동안 디스플레이 패널(110)에 표시되는 영상이 정상적으로 표시되지 않으면, 다시 제1최적화모드(IPS)가 수행되어 다른 위상 루프 고정 데이터(CFG)가 소스 드라이버 회로(120b)에 전송될 수 있다. 새로 전송된 위상 루프 고정 데이터(CFG)에 의해 소스 드라이버 회로(120b)는 클럭의 위상과 주파수가 설정될 수 있다.
제2최적화모드(AEQ)에서 데이터 전송라인(EPI)을 통해 타이밍 컨트롤러(140)로부터 복수의 소스 드라이버 회로(120b)로 전송되는 데이터가 튜닝될 수 있다. 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로들간의 거리는 도 3에 도시된 것과 같이 필름(120a)이 디스플레이 패널(110)에 부착되어 있는 위치에 따라 다를 수 있다. 특히, 디스플레이 패널(110)의 크기가 클수록 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b) 간의 거리는 차이가 클 수 있다. 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b)를 연결하는 데이터전송라인(EPI)의 길이가 다르면, 데이터전송라인(EPI) 간에 저항 등의 임피던스 성분은 차이가 발생될 수 있다. 이로 인해, 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b) 별로 전송되는 데이터의 전송에러율은 복수의 소스 드라이버 회로(120b) 별로 차이가 발생할 수 있고 타이밍 컨트롤러(140)와 거리가 멀어질수록 소스 드라이버 회로(120b)의 전송에러율이 높아질 수 있다.
타이밍 컨트롤러(140)는 제2최적화모드(AEQ)에서 데이터의 전송에러율을 파악하는데 사용되는 복수의 에러 검출 데이터(BERT)를 복수의 소스 드라이버 회로(120b) 각각에 전송할 수 있다. 그리고, 복수의 소스 드라이버 회로(120b) 각각은 전송받은 복수의 에러 검출 데이터(BERT)에 대응하는 데이터의 전송에러율을 감지할 수 있다. 또한, 복수의 소스 드라이버 회로(120b) 각각은 데이터의 전송에러율을 타이밍 컨트롤러(140)에 전송할 수 있다.
타이밍 컨트롤러(140)는 전송받은 전송에러율에 대응하여 타이밍 컨트롤러(140)에서 데이터 전송라인(EPI)를 통해 출력되는 데이터의 전압레벨을 조절할 수 있다. 그리고, 제2최적화모드(AEQ)에서 타이밍 컨트롤러(140)는 전송되는 데이터의 아이(EYE) 특성을 향상시켜 데이터의 전송에러율이 높아지는 것을 방지할 수 있다.
데이터 전송라인(EPI)은 한 쌍의 배선을 포함하며, 도 5의 (a)에 도시된 바와 같이 한쌍의 데이터 전송라인 중 하나의 데이터 전송라인으로 제1신호(Sig1)가 전달되고 다른 하나의 데이터 전송라인으로 제1신호(Sig1)와 위상이 반대인 제2신호(Sig2)가 전달될 수 있다. 소스 드라이버 회로(120b)로 위상이 반대인 제1신호(Sig1)와 제2신호(Sig2)가 공급되기 때문에 소스 드라이버 회로(120b)에서 인식되는 신호의 진폭은 전달되는 제1신호(Sig1)와 제2신호(Sig2)의 진폭의 두배가 될 수 있다. 이로 인하여, 차동신호를 이용하게 되면, 하나의 신호를 이용하는 것과 동일한 전압을 사용하더라도 전송율이 높아질 수 있다.
그리고, 도 5의 (b)에 도시되어 있는 것과 같이 두 개의 신호 사이의 가운데의 빗금친 부분 내에 마름모꼴의 형상(501)이 크거나 명확하게 전송되는 데이터의 신호 왜곡이 낮을 수 있고, 빗금친 부분 내에 마름모꼴의 형상(501)이 작거나 명확하지 않을 수록 데이터의 신호 왜곡이 클수 있다. 아이(EYE) 특성을 향상하는 것은 차동신호로 공급되는 두 개의 신호 사이에서 마름모꼴 형상(501)이 보다 크고 명확하게 나타나도록 신호의 전압레벨을 조절하는 것을 나타낸다.
디스플레이모드(DISPLAY)에서 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)로 영상신호(RWGB)와 제어데이터(CTRS)를 공급할 수 있다. 영상신호(RWGB)와 제어데이터(CTRS)에 의해 도 1에 도시된 디스플레이 패널(110)에서 영상신호(RWGB)에 대응하는 영상이 표시될 수 있다. 여기서, 영상신호(RWGB)는 적색, 백색, 녹색 및 청색에 대응하는 영상신호를 포함할 수 있지만, 이에 한정되는 것은 아니다. 제어데이터(CTRS)는 도 1에 도시된 데이터 드라이버 회로(120)를 제어하는 데이터제어신호와 게이트 드라이버 회로(130)를 제어하는 게이트제어신호를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b) 간에는 클럭이 전달되는 배선이 배치되지 않으므로, 복수의 소스 드라이버 회로(120b) 각각은 타이밍 컨트롤러(140)에서 전달되는 신호를 이용하여 복수의 소스 드라이버 회로(120b)의 동작에 이용되는 클럭을 생성할 수 있다.
디스플레이모드(DISPLAY)는 클럭 트레이닝패턴(CTP)을 복수의 소스 드라이버 회로(120b)에 공급하는 제1디스플레이기간(Phase 1), 복수의 소스 드라이버 회로(120b)를 제어하는 신호와 영상신호(RWGB)가 전달되지 않는 블랭크 기간을 포함하는 제2디스플레이기간(Phase 2), 제어데이터(CTRS)가 전달되는 제3디스플레이기간(Phase 3) 및 영상신호(RWGB)가 전달되는 제4디스플레이 기간(Phase 4)을 포함할 수 있다.
제1디스플레이기간(Phase 1)에서 각각의 소스 드라이버 회로(120b)는 클럭 트레이닝 패턴(CTP)을 전달받을 수 있다. 각각의 소스 드라이버 회로(120b)는 클럭 트레이닝 패턴(CTP)과 설정된 위상 루프 고정 데이터(CFG)에 대응하여 타이밍 컨트롤러(140)에서 사용되는 클럭에 대응하도록 소스 드라이버 회로(120b)의 내부 클럭을 복원할 수 있다. 그리고, 제2디스플레이기간(Phase 2)에 의해 영상의 각 프레임이 구별될 수 있다. 또한, 제3디스플레이기간(Phase 3)에서 제어데이터(CTRS)가 전달됨으로 인해 소스 드라이버 회로(120b)를 제어하는 신호가 전달될 수 있다. 제4디스플레이기간(Phase 4)에서 소스 드라이버 회로(120b)는 영상신호(RWGB)를 전달받을 수 있다. 소스 드라이버 회로(120b)는 제어데이터(CTRS)와 클럭에 대응하여 영상신호(RWGB)를 처리함으로써 영상이 디스플레이 패널(110)에서 표시되게 할 수 있다.
또한, 제1최적화모드(IPS)는 주파수가 낮은 저주파수(Low Freq)로 동작하고 제2최적화모드(AEQ)와 디스플레이모드(DISPLAY)는 제1최적화모드(IPS) 보다 주파수가 높은 고주파수(High Freq)로 동작할 수 있다. 즉, 표시장치(100)는 전원리셋모드(POWER ON RESET)가 수행된 후 일정 시간 경과 후에 구동주파수가 높아질수 있다.
도 6은 도 3에 도시된 타이밍 컨트롤러와 복수의 소스 드라이버 회로에 포함된 연결된 락킹회로의 연결관계를 나타내는 도면이다.
도 6을 참조하면, 복수의 소스 드라이버 회로(120b)는 각각 락킹회로(621 내지 626)를 포함할 수 있다. 여기서, 복수의 락킹회로(621 내지 626)의 수는 소스 드라이버 회로(120b)의 수에 대응될 수 있다.
복수의 락킹회로(621 내지 626) 각각은 제1단자(P1), 제2단자(P2) 및 제3단자(P3)를 포함할 수 있다. 제1단자(P1)에는 제1락신호(LOCK1)가 공급될 수 있다. 제2단자(P2)에는 제1최적화모드(IPS)에서 위상 루프 고정 데이터(CFG)가 공급될 수 있고, 제2최적화모드(AEQ)에서 에러 검출 데이터(BERT)가 공급될 수 있다. 또한, 제2단자(P2)에는 디스플레이모드(DISPLAY)에서 전달되는 클럭 트레이닝 패턴(CTP), 제어데이터(CTRS), 영상신호(RWGB)가 전송될 수 있다.
복수의 락킹회로(621 내지 626) 중 제1락신호(LOCK1)를 가장 먼저 전달받는 제1락킹회로(621)는 도 3에 도시된 제1소스 드라이버 회로(121b)에 배치되고 제1락신호(LOCK1)을 가장 나중에 전달받는 제6락킹회로(626)는 제6소스 드라이버 회로(126b)에 배치될 수 있다.
락인라인(LOCK IN)은 제1락킹회로(621)의 제1단자(P1)에 연결되어 제1락킹회로(621)가 타이밍 컨트롤러(140)에 연결될 수 있다. 그리고, 제6락킹회로(626)의 제3단자(P3)는 락아웃라인(LOCK OUT)과 연결되어 제6락킹회로(626)가 타이밍 컨트롤러(140)와 연결될 수 있다. 타이밍 컨트롤러(140)는 락아웃 라인(LOCK OUT)을 통해 전달되는 제2락신호(LOCK2)를 통해 복수의 소스 드라이버 회로(120b)의 상태를 확인할 수 있다.
그리고, 제1락킹회로(621)의 제3단자(P3)는 이웃한 제2락킹회로(622)의 제1단자(P1)에 연결될 수 있다. 제2락킹회로(622)의 제3단자(P3)는 제3락킹회로(623)의 제1단자(P1)에 연결되고, 제3락킹회로(623)의 제3단자(P3)는 제4락킹회로(624)의 제1단자(P1)에 연결되고, 제4락킹회로(624)의 제3단자(P3)는 제5락킹회로(625)의 제1단자(P1)에 연결될 수 있다. 그리고, 제5락킹회로(625)의 제3단자(P3)는 제6락킹회로(626)의 제1단자(P1)에 연결될 수 있다. 여기서, 각 락킹회로(621 내지 625)에서 제3단자(P3)와 이웃한 락킹회로(622 내지 626)의 제1단자(P1)를 연결하는 라인을 캐스케이드 라인(CCL)이라고 칭할 수 있다.
또한, 각각의 락킹회로(621 내지 626)는 모듈 컨트롤 로직회로(601), 클럭 및 데이터 복원(clock and data recovery, CDR)회로(602), 논리게이트회로(603)를 포함할 수 있다. 여기서, 논리게이트회로(603)는 AND 게이트인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.
모듈 컨트롤로직회로(601)는 제1단자(P1)로부터 전달되는 제1락신호(LOCK1)를 전달받아 모드를 구별할 수 있다. 즉, 모듈 컨트롤로직회로(601)는 제1락신호(LOCK1)를 이용하여 제1최적화모드(IPS), 제2최적화모드(AEQ), 디스플레이모드(DISPLAY)를 구별할 수 있다. 모듈 컨트롤로직 회로(601)는 제1락신호(LOCK1)가 소정의 패턴을 갖는 복수의 펄스파형인 경우 제1최적화모드(IPS)인 것으로 판단하고 제1락신호(LOCK1)가 로우 상태이면 제2최적화모드(AEQ)인 것으로 판단을 하고 제1락신호(LOCK1)가 하이 상태이면 디스플레이모드(DISPLAY)인 것으로 판단할 수 있다.
그리고, 모듈 컨트롤로직 회로(601)는 내부락신호(Internal Lock)를 논리게이트 회로(603)로 공급할 수 있다.
클럭 및 데이터 복원회로(602)는 모드 컨트롤로직회로(601)의 제어에 대응하여 동작할 수 있다. 클럭 및 데이터 복원회로(602)는 제2단자(P2)로 전달되는 위상 루프 고정 데이터(CFG)를 전달받을 수 있다. 모드 컨트롤로직회로(601)에서 제1최적화모드(IPS) 인 것으로 인식하면, 클럭 및 데이터 복원회로(602)는 위상 루프 고정 데이터(CFG)를 전달받고 전달받은 위상 루프 고정 데이터(CFG)에 의해 설정될 수 있다.
클럭 및 데이터 복원회로(602)는 클럭 및 데이터 복원회로(602)에서 클럭의 위상과 주파수가 고정되어 있는지의 여부를 확인하는 위상 루프 고정 상태 신호(PLL LOCK)를 출력할 수 있다. 디스플레이모드(DISPLAY)에서 클럭의 위상과 주파수가 고정되면 위상 루프 고정 상태 신호(PLL LOCK)가 하이 상태로 출력될 수 있다. 반면, 타이밍 컨트롤러(140)에서 소스 드라이버 회로(120b)로 전송되는 데이터에 이상이 발생하게 되면 위상 루프 고정 상태 신호(PLL LOCK)는 로우 상태로 출력될 수 있다.
논리게이트 회로(603)는 제1락신호(LOCK1)와 내부락신호(internal lock)를 연산하여 제2락신호(LOCK2)를 생성하고 제3단자(P3)를 통해 제2락신호(LOCK2)를 출력할 수 있다.
제1최적화모드(IPS)에서 모듈 컨트롤로직 회로(601)는 하이 상태의 내부 락신호(internal lock)를 논리게이트회로(603)로 공급할 수 있다. 하이 상태의 내부락신호(internal lock)가 논리게이트회로(603)에 공급되면, 논리게이트회로(603)는 AND 연산을 수행하기 때문에, 논리게이트회로(603)는 제1락신호(LOCK1)와 동일한 제2락신호(LOCK2)를 출력할 수 있다. 제1최적화모드(IPS)에서 제1락신호(LOCK1)는 소정의 패턴을 갖는 복수의 펄스파형을 갖기 때문에, 제2락신호(LOCK2) 역시 제1락신호(LOCK1)와 동일한 패턴을 갖는 복수의 펄스파형을 가질 수 있다. 즉, 제1최적화모드(IPS)에서 제1락킹회로(LOCK1)는 바이패스되어 제2락신호(LOCK2)로 출력될 수 있다.
그리고, 제2최적화모드(AEQ)에서, 모듈 컨트롤로직회로(601)는 로우 상태의 내부락신호(internal lock)를 출력할 수 있다. 제2최적화모드(AEQ)에서 제1락신호(LOCK1)은 로우 상태로 전달되고 논리게이트회로(603)는 로우상태의 제2락신호(LOCK2)를 출력할 수 있다.
그리고, 디스플레이모드(DISPLAY)에서 모드 컨트롤로직회로(601)는 클럭 및 데이터 복원회로(602)는 클럭 트레이닝 패턴(CTP)와 설정된 위상 루프 고정 데이터(CFG)를 이용하여 클럭의 위상과 주파수를 고정할 수 있다. 고정된 클럭의 위상과 주파수에 대응하여 클럭 및 데이터 복원회로(602)는 클럭을 복원할 수 있다.
또한, 모드 컨트롤로직회로(601)는 디스플레이모드(DISPLAY)에서 위상 루프 고정 상태 신호(PLL LOCK)의 상태와 동일한 상태로 내부락신호(internal lock)를 출력할 수 있다. 디스플레이모드(DISPLAY)에서 클럭의 위상과 주파수가 고정되어 있으면, 루프 고정 상태 신호(PLL LOCK)는 하이 상태로 출력될 수 있다. 그리고, 내부락신호(internal lock)는 루프 고정 상태 신호(PLL LOCK)의 상태인 하이 상태로 출력되어 제2락신호(LOCK2)는 제1락신호(LOCK1)과 동일한 상태로 출력될 수 있다. 따라서, 디스플레이모드(DISPLAY)에서 제2락신호(LOCK2)는 하이상태로 출력될 수 있다. 하이상태의 제1락신호(LOCK1)에 의해 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)에서 출력되는 클럭의 위상과 주파수가 고정된 것으로 인식할 수 있다.
위상 루프 고정 상태 신호(PLL LOCK)가 로우 상태로 출력되면, 내부락신호(internal lock)는 루프 고정 상태 신호(PLL LOCK)의 상태인 로우 상태로 출력되어 제2락신호(LOCK2)가 로우 상태로 출력된다. 로우 상태의 제2락신호(LOCK2)에 의해 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)에서 출력되는 클럭의 위상과 주파수가 고정된 것이 풀리게 된 것으로 인식할 수 있다. 제2락신호(LOCK2)가 로우 상태로 출력되면 타이밍 컨트롤러(140)은 다시 제1기간(Phase 1)이 수행되게 할 수 있다.
도 7은 도 6에 도시된 타이밍 컨트롤러와 소스 드라이버 회로가 제1최적화모드에서 동작하는 것을 나타내는 타이밍도이다.
도 7을 참조하면, 제1최적화모드(IPS)는 제1기간(T11), 제2기간(T12), 제3기간(T13)으로 구분될 수 있다. 제1최적화모드(IPS)에서 데이터전송라인(EPI)으로 데이터가 전송될 수 있다. 도 7에서 전송되는 데이터가 도시되어 있는데, 전송되는 데이터는 데이터전송라인(EPI)을 통해 전송되는 펄스파형과 차동신호로 전송되는 것을 다르게 표시한 것이다.
락인 라인(LOCK IN) 또는 락아웃 라인(LOCK OUT)으로 제1락신호(LOCK1) 또는 제2락신호(LOCK2)가 전송될 수 있다. 또한, 제1락신호(LOCK1)는 캐스케이드 라인(CCL)을 통해 소스 드라이버 회로(120b) 간에서 전송될 수 있다. 제2락신호(LOCK2)는 제1락신호(LOCK1)가 복수의 소스 드라이버 회로(120b)를 통과한 후에 발생되기 때문에 제1락신호(LOCK1) 보다 늦게 발생될 수 있다.
제1기간(T11)에서 데이터전송라인(EPI)으로 전송되는 데이터는 0 일 수 있다. 전송되는 데이터가 0이 되도록, 제1락신호(LOCK1)의 상승 엣지는 데이터전송라인(EPI)으로 전송되는 클럭의 로우 상태인 시점에 대응될 수 있다. 그리고, 제2기간(T12)에는 기설정된 패턴을 갖는 복수의 펄스파가 전달될 수 있다. 기설정된 패턴에 의해 제1락신호(LOCK1)의 첫번째 상승엣지는 클럭의 하이상태인 시점에 대응하고 두번째 상승엣지는 클럭의 로우 상태에 대응되게 한다. 따라서, 전송되는 데이터가 1010인 것을 알 수 있다. 하지만, 이는 예시적인 것으로 이에 한정되는 것은 아니다.
데이터전송라인(EPI)을 통해 기설정된 패턴을 갖는 펄스파가 전송된 후에는 위상 루프 고정 데이터(CFG1 내지 CFG40)가 전송되기 시작할 수 있다.. 그리고, 1010의 데이터를 갖는 기설정된 패턴의 복수의 펄스파가 입력된 후 제3기간(T13)이 시작될 수 있다. 위상 루프 고정 데이터(CFG1 내지 CFG40)가 소스 드라이버 회로(120b)로 전달될 수 있다. 위상 루프 고정 데이터(CFG)는 타이밍 컨트롤러(140)에 저장되어 있을 수 있다. 여기서, 위상 루프 고정 데이터(CFG1 내지 CFG40)의 수는 40개인 것으로 도시하고 있지만 이에 한정되는 것은 아니다.
또한, 전송라인(EPI)에 전달되는 신호가 로우 상태가 되고 제1락신호(LOCK1)와 제2락신호(LOCK2)가 복수의 펄스를 갖는 상태를 유지하는 제4기간(T14)을 더 포함할 수 있다. 제1락신호(LOCK1)가 제4기간(T14)에서 복수의 펄스를 갖는 상태를 더 유지함으로써, 소스 드라이버 회로(120b)는 제1락신호(LOCK1)에 대응하는 동작을 일정 시간 동안 더 유지할 수 있다.
위상 루프 고정 데이터(CFG)는 제1락신호(LOCK1)에 대응하여 클럭 및 데이터 리커버리 회로(602)에 입력될 수 있다. 즉, 클럭 및 데이터 리커버리 회로(602)는 클럭 및 데이터 리커버리 회로(602)에 입력되는 위상 루프 고정 데이터(CFG)를 저장할 수 있다. 또한, 위상 루프 고정 데이터(CFG)는 변환되어 출력될 수 있다. 만약 위상 루프 고정 데이터(CFG)가 0000으로 전송되거나 1111로 전송될 경우 위상 루프 고정 데이터(CFG)는 변화되지 않은 데이터를 포함하기 때문에 비트 확장을 하여 0과 1일 포함되도록 변환할 수 있다. 또한, 위상 루프 고정 데이터(CFG)는 차동신호로 공급되기 때문에 0과 1을 변환할 때 0은 0111로 변환하고 1은 0001으로 변환할 수 있다. 이로 인해, 변환된 수의 1의 수와 0의 수가 동일하게 할 수 있다.
도 8은 도 7에 도시된 제1최적화모드에서 위상 루프 고정 데이터가 변환되는 과정의 제1실시예를 나타내는 타이밍도이다.
도 8에서, (a)는 기초 위상 루프 고정 데이터(1CFG)가 0인 경우를 나타내고 (b)는 기초 위상 루프 고정 데이터(1CFG)가 1인 경우를 나타낸다.
도 8을 참조하면, 위상 루프 고정 데이터(2CFG)는 N(N은 1 이상의 자연수)개의 비트를 포함하는 기초 위상 루프 고정 데이터(1CFG)의 비트 수가 확장된 데이터로서, 기초 위상 루프 고정 데이터(1CFG)에 포함된 N개의 비트 각각이 적어도 하나의 0과 적어도 하나의 1이 포함되는 2 비트 이상으로 확장된 데이터일 수 있다. 위상 루프 고정 데이터(2CFG)는 타이밍 컨트롤러(140)에서 기초 위상 루프 고정 데이터(1CFG)가 비트 확장되어 변환된 것일 수 있다.
기초 위상 루프 고정 데이터(1CFG)는 타이밍 컨트롤러(140)에 저장되어 있을 수 있고, 위상 고정 루프 데이터(2CFG)는 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b)에 각각 전송될 수 있다. 그리고, 위상 루프 고정 데이터(2CFG)는 기초 위상 루프 고정 데이터(1CFG)에 포함된 하나의 비트가 적어도 하나의 0과 적어도 하나의 1이 포함되도록 비트가 확장된 것일 수 있다. 또한, 기초 위상 루프 고정 데이터(1CFG)는 2개의 라인을 통해 각각 전달되는 차동신호이기 때문에, 비트확장될 때 위상 루프 고정 데이터(2CFG)는 확장된 비트들에 포함된 1의 수와 0의 수가 동일하게 될 수 있다. 셋업시간(t setup)과 홀드 시간(t hold)은 타이밍 컨트롤러(140)에서 소스 드라이버 회로(120b)로 전달된 데이터를 소스 드라이버 회로(120b)에서 인식하는데 필요한 시간이다. 즉, 소스 드라이버 회로(120b)는 셋업시간(t setup) 동안 유지된 데이터가 홀드 시간(t hold) 동안 유지되어야 그 데이터를 인식할 수 있다. 셋업시간(t setup)과 홀드시간(t hold)은 각각 한 비트의 데이터가 전송되는 시간에 대응될 수 있다.
도 8의 (a)에 도시되어 있는 것과 같이, 기초 위상 루프 고정 데이터(1CFG)가 0인 경우, 타이밍 컨트롤러(140)는 기초 위상 루프 고정 데이터(1CFG)를 011로 변환하여 위상 루프 고정 데이터(2CFG)를 생성하고 소스 드라이버 회로(120b)로 전송할 수 있다. 소스 드라이버 회로(120b)는 011로 변환된 위상 루프 고정 데이터(2CFG)와 제1락신호(LOCK1)를 이용하여 기초 위상 루프 고정 데이터(CFG)를 파악할 수 있다.
제1락신호(LOCK1)는 제1최적화모드(IPS)에서 복수의 펄스파 형태로 전달되기 때문에, 하이 상태와 로우 상태를 반복하게 된다. 제1락신호(LOCK1)는 위상 루프 고정 데이터(2CFG)의 2개의 비트가 전달되는 시간 동안 하이 상태 또는 로우 상태를 유지할 수 있다.
그리고, 위상 루프 고정 데이터(2CFG)가 상승엣지일 때 제1락신호(LOCK1)의 상태를 기초 위상 루프 고정 데이터(1CFG)로 인식할 수 있다. 즉, 기초 위상 루프 고정 데이터(2CFG)가 상승엣지일 때 제1락신호(LOCK1)는 로우 상태이므로 소스 드라이버 회로(120b)는 기초 위상 루프 고정 데이터(1CFG)가 0인 것으로 인식할 수 있다.
그리고, 도 8의 (b)에 도시되어 있는 것과 같이, 기초 위상 루프 고정 데이터(1CFG)가 1인 경우, 타이밍 컨트롤러(140)는 기초 위상 루프 고정 데이터(1CFG)를 001로 변환하여 위상 루프 고정 데이터(2CFG)를 생성하고 소스 드라이버 회로(120b)로 전송할 수 있다. 소스 드라이버 회로(120b)는 001로 변환된 위상 루프 고정 데이터(2CFG)와 제1락신호(LOCK1)를 이용하여 기초 위상 루프 고정 데이터(1CFG)를 파악할 수 있다.
제1락신호(LOCK1)는 제1최적화모드(IPS)에서 복수의 펄스파 형태로 전달되기 때문에, 하이 상태와 로우 상태를 반복하게 된다. 제1락신호(LOCK1)는 위상 루프 고정 데이터(2CFG)의 2개의 비트가 전달되는 시간 동안 하이 상태 또는 로우 상태를 유지할 수 있다.
그리고, 위상 루프 고정 데이터(2CFG)가 상승엣지일 때 제1락신호(LOCK1)의 상태를 위상 루프 고정 데이터(1CFG)로 인식할 수 있다. 즉, 제1락신호(LOCK1)는 위상 루프 고정 데이터(2CFG)가 상승엣지일 때 하이 상태이므로 소스 드라이버 회로(120b)는 기초 위상 루프 고정 데이터(1CFG)가 1인 것으로 인식할 수 있다.
도 9는 도 7에 도시된 제1최적화모드에서 위상 루프 고정 데이터가 변환되는 과정의 제2실시예를 나타내는 타이밍도이다.
도 9에서, (a)는 기초 위상 루프 고정 데이터(1CFG)가 0인 경우를 나타내고 (b)는 기초 위상 루프 고정 데이터(1CFG)가 1인 경우를 나타낸다.
도 9를 참조하면, 위상 루프 고정 데이터(2CFG)는 N(N은 1 이상의 자연수)개의 비트를 포함하는 기초 위상 루프 고정 데이터(1CFG)의 비트 수가 확장된 데이터로서, 기초 위상 루프 고정 데이터(1CFG)에 포함된 N개의 비트 각각이 적어도 하나의 0과 적어도 하나의 1이 포함되는 2 비트 이상으로 확장된 데이터일 수 있다. 위상 루프 고정 데이터(2CFG)는 타이밍 컨트롤러(140)에서 기초 위상 루프 고정 데이터(1CFG)가 비트 확장되어 변환될 수 있다.
기초 위상 루프 고정 데이터(1CFG)는 타이밍 컨트롤러(140)에 저장되어 있을 수 있고, 위상 고정 루프 데이터(2CFG)는 타이밍 컨트롤러(140)에서 복수의 소스 드라이버 회로(120b)에 전송될 수 있다. 그리고, 위상 루프 고정 데이터(2CFG)는 기초 위상 루프 고정 데이터(1CFG)에 포함된 적어도 하나의 비트가 적어도 하나의 0과 적어도 하나의 1이 포함되도록 비트가 확장된 것일 수 있다. 또한, 기초 위상 루프 고정 데이터(1CFG)는 2개의 라인을 통해 각각 전달되는 차동신호이기 때문에, 비트가 확장될 때 위상 루프 고정 데이터(2CFG)는 확장된 비트들에 포함된 1의 수와 0의 수가 동일하게 될 수 있다.
셋업시간(t setup)과 홀드 시간(t hold)은 타이밍 컨트롤러(140)에서 소스 드라이버 회로(120b)로 전달된 데이터를 소스 드라이버 회로(120b)에서 인식하는데 필요한 시간이다. 즉, 소스 드라이버 회로(120b)는 셋업시간(t setup) 동안 유지된 데이터가 홀드 시간(t hold) 동안 유지되어야 그 데이터를 인식할 수 있다. 셋업시간(t setup)과 홀드시간(t hold)은 각각 한 비트의 데이터가 전송되는 시간에 대응될 수 있다.
도 9의 (a)에 도시되어 있는 것과 같이, 기초 위상 루프 고정 데이터(1CFG)가 0인 경우, 타이밍 컨트롤러(140)는 기초 위상 루프 고정 데이터(1CFG)를 1001로 변환하여 위상 루프 고정 데이터(2CFG)를 생성하고 소스 드라이버 회로(120b)로 전송할 수 있다. 소스 드라이버 회로(120b)는 1001로 변환된 위상 루프 고정 데이터(2CFG)와 제1락신호(LOCK1)를 이용하여 기초 위상 루프 고정 데이터(CFG)를 파악할 수 있다.
제1락신호(LOCK1)는 제1최적화모드(IPS)에서 복수의 펄스파 형태로 전달되기 때문에, 하이 상태와 로우 상태를 반복하게 된다. 제1락신호(LOCK1)는 위상 루프 고정 데이터(2CFG)의 2개의 비트가 전달되는 시간 동안 하이 상태 또는 로우 상태를 유지할 수 있다.
그리고, 제1락신호(LOCK1)가 상승엣지일 때 위상 루프 고정 데이터(2CFG)의 상태를 기초 위상 루프 고정 데이터(1CFG)로 인식할 수 있다. 즉, 위상 루프 고정 데이터(2CFG)는 제1락신호(LOCK1)가 상승엣지일 때 로우 상태이므로 소스 드라이버 회로(120b)는 기초 위상 루프 고정 데이터(1CFG)가 0인 것으로 인식할 수 있다.
그리고, 도 9의 (b)에 도시되어 있는 것과 같이, 기초 위상 루프 고정 데이터(1CFG)가 1인 경우, 타이밍 컨트롤러(140)는 기초 위상 루프 고정 데이터(1CFG)를 0110로 변환하여 위상 루프 고정 데이터(2CFG)를 생성하고 소스 드라이버 회로(120b)로 전송할 수 있다. 소스 드라이버 회로(120b)는 0110로 변환된 위상 루프 고정 데이터(2CFG)와 제1락신호(LOCK1)를 이용하여 기초 위상 루프 고정 데이터(1CFG)를 파악할 수 있다.
제1락신호(LOCK1)는 제1최적화모드(IPS)에서 복수의 펄스파 형태로 전달되기 때문에, 하이 상태와 로우 상태를 반복하게 된다. 제1락신호(LOCK1)는 위상 루프 고정 데이터(2CFG)의 2개의 비트가 전달되는 시간 동안 하이 상태 또는 로우 상태를 유지할 수 있다.
그리고, 제1락신호(LOCK1)가 상승엣지일 때 위상 루프 고정 데이터(2CFG)의 상태를 기초 위상 루프 고정 데이터(1CFG)로 인식할 수 있다. 즉, 위상 루프 고정 데이터(2CFG)는 제1락신호(LOCK1)가 상승엣지일 때 하이 상태이므로 소스 드라이버 회로(120b)는 기초 위상 루프 고정 데이터(1CFG)가 1인 것으로 인식할 수 있다.
도 10과 도 11은 본 발명의 실시예에서 복수의 소스 드라이버 회로에 제1락신호와 위상 루프 고정 데이터가 전달되는 과정을 나타내는 타이밍도이다.
도 10과 도 11에서 각각 (a)는 타이밍 컨트롤러(140)에서 데이터전송라인(EPI)으로 전송되는 위상 루프 고정 데이터(CFG)와, 락인라인(LOCK IN)을 통해 전송되는 제1락신호(LOCK1)를 나타낸다. 그리고, (b)는 각각의 소스 드라이버 회로(120b)에서 전달받은 위상 루프 고정 데이터(CFG)와 제1락신호(LOCK1_1 내지 LOCK1_6)를 나타낸다. 위상 루프 고정 데이터(CFG)는 타이밍 컨트롤러(140)에서 비트를 확장한 것일 수 있다.
제1락신호(LOCK1)는 각각의 소스 드라이버 회로(120b)에 캐스케이드방식으로 전달되기 때문에 소스 드라이버 회로(120b)의 위치에 따라 각각의 소스 드라이버 회로(120b)에서 전달받은 위상 루프 고정 데이터(CFG)와 제1락신호(LOCK1_1 내지 LOCK1_6)는 각각의 소스 드라이버 회로(120b) 별로 전달되는 시점이 다를 수 있다. 반면, 위상 루프 고정 데이터(CFG)는 병렬로 각 소스 드라이버 회로(120b)에 전달되기 때문에 각 소스 드라이버 회로(120b)에 동시에 전달될 수 있다.
제1락신호(LOCK1_1 내지 LOCK1_6)는 각각의 소스 드라이버 회로(120b)에 전달되는 시점이 다르게 되면, 셋업 시간(t setup)이 부족해지는 문제가 발생할 수 있다. 이로 인하여, 소스 드라이버 회로(120b)가 전송되는 데이터를 인식하지 못하게 되는 문제가 발생할 수 있다. 특히, 고주파 신호를 이용하는 경우 이러한 문제점은 더 커지게 될 수 있다.
상기의 문제점을 해결하기 위해 타이밍 컨트롤러(140)는 위상 루프 고정 데이터(CFG)를 지연하여 각 소스 드라이버 회로(120b)에 전달할 수 있다. 위상 루프 고정 데이터(CFG)가 지연되는 지연시간(Td)은 각 소스 드라이버 회로(120b)마다 다르게 설정될 수 있다.
이를 위해, 타이밍 컨트롤러(140)는 각 소스 드라이버 회로(120b)에 대응되는 지연시간(Td)을 저장하고 각 소스 드라이버 회로(120b)에 저장된 지연시간(Td)에 따라 위상 루프 고정 데이터(CFG)를 공급할 수 있다. 따라서, 설정된 지연시간(Td)에 따라 셋업(t setup) 시간이 각 소스 드라이버 회로(120b)에서 일정해져 타이밍 컨트롤러(140)과 소스 드라이버 회로(120b)는 안정적으로 동작하게 될 수 있다.
도 10의 (b)에 도시된 것과 같이, 위상 루프 고정 데이터(CFG)의 상승 엣지에 대응하여 제1락신호(LOCK1-1 내지 LOCK1-6)의 상태에 의해 소스 드라이버 회로(120b)에 공급되는 위상 루프 고정 데이터(CFG)를 파악할 수 있고, 도 11의 (b)에 도시되어 있는 것과 같이 제1락신호(LOCK1-1 내지 LOCK1-6)의 상승 엣지에 대응하여 소스 드라이버 회로(120b)는 공급되는 위상 루프 고정 데이터(CFG)를 파악할 수 있다.
도 12는 도 4에 도시된 블랭크 기간의 일 실시예를 나타내는 타이밍도이다.
도 4에 도시되어 있는 것과 같이, 디스플레이모드(DISPLAY)는 제1기간(Phase 1)에서 클럭 트레이닝 패턴(CTP)에 의해 출력되는 신호의 위상과 주파수가 고정된 후 제3기간(Phase 3)과 제4기간(Phase 4)이 수행됨으로써, 디스플레이 패널(110)에서 영상이 표시될 수 있다. 그리고, 다시 제1기간(Phase 1)이 실행되는 것이 아니라 블랭크 기간(BLT)이 수행된 후에 제3기간(Phase 3)과 제4기간(Phase 4)이 수행될 수 있다. 즉, 턴온된 후 디스플레이모드(DISPLAY)에서 제1기간(Phase 1)은 한번 수행되고 제3기간(Phase 3)과 제4기간(Phase 4)이 반복되어 영상이 디스플레이 패널(110)에서 표시될 수 있다. 영상이 표시되기 전에 또는 영상이 표시되는 사이에 블랭크 기간인 제2기간(Phase 2)이 나타나는데, 도 12의 (a)는 도 4에 도시된 제1기간(Phase 1)과 제3기간(Phase 3) 사이의 블랭크 기간(ILT)을 나타내는 것이고, 도 12의 (b)는 도 4에 도시된 제3기간(Phase 3)과 제4기간(Phase 4)이 수행된 후 다시 제3기간(Phase 3)과 제4기간(Phase 4)이 수행되기 전의 블랭크 기간(BLT)을 나타낸다. 도 12의 (a)와 (b) 둘다 도 4에서 제2기간(Phase 2)으로 표시될 수 있다.
도 12의 (a)에 도시되어 있는 것과 같이, 블랭크 기간(ILT)에서 타이밍 컨트롤러(140)는 특정 패턴을 갖는 블랭크데이터(HB)를 공급할 수 있다. 그리고, 타이밍 컨트롤러(140)는 블랭크데이터(HB)의 패킷 수를 카운팅하여 블랭크데이터(HB)의 패킷 수가 소정 값이 되면 제3기간(Phase 3)이 시작되게 할 수 있다. 하지만, 특정 패턴을 갖는 블랭크데이터(HB)는 데이터전송라인(EPI)에 전송될 때 기설정된 펄스파형을 갖고 전송될 수 있다. 블랭크데이터(HB)가 반복되면, 데이터전송라인(EPI)으로 동일한 펄스 파형을 갖는 신호가 반복됨으로써, 표시장치(100)의 EMI(Electro Magnetic Interference)가 나빠지게 될 수 있다. 하지만, 디스플레이모드(DISPLAY)에서 블랭크 기간(ILT)은 한 번 발생하고 다시 반복되지 않기 때문에 블랭크데이터(HB)가 블랭크 기간(ILT) 내에서 반복되더라도 표시장치(100)의 EMI(Electro Magnetic Interference)가 나빠지지 않게 될 수 있다.
반면, 블랭크 기간(BLT)은 디스플레이모드(DISPLAY)에서 반복될 수 있다. 블랭크 기간(BLT)이 반복되게 되면,반복되는 블랭크데이터(HB)에 의해 표시장치(100)의 EMI(Electro Magnetic Interference)가 나빠지게 될 수 있다. 이러한 문제점을 해결하기 위해, 도 12의 (b)에 도시되어 있는 것과 같이 랜덤데이터(DUM DATA)가 블랭크 기간(BLT) 중 일부에 공급된 후에 특정 패턴을 갖는 블랭크데이터(HB)가 공급되게 될 수 있다. 즉, 블랭크 기간(BLT)은 펄스파형이 랜덤하게 결정되는 랜덤 데이터(DUM DATA)가 전달되는 제1블랭크기간과 기설정된 펄스파형을 갖는 블랭크데이터(HB)가 전달되는 제2블랭크기간으로 구분될 수 있다. 랜덤 데이터(DUM DATA)에 의해 블랭크 기간(BLT)에서 데이터전송라인(EPI)로 전송되는 신호의 펄스 파형이 반복되지 않게 됨으로써, 표시장치(100)의 EMI(Electro Magnetic Interference)가 나빠지는 것을 방지할 수 있다.
또한, 타이밍 컨트롤러(140)는 영상신호(RWGB)의 데이터의 패킷 수를 카운트하여 제4기간(Phase 4)이 종료된 것을 확인한 후, 랜덤데이터(DUM DATA)를 공급할 수 있다. 특정 패턴을 갖는 블랭크데이터(HB)의 패킷 수는 기설정된 개수 이상이어야 한다. 타이밍 컨트롤러(140)는 카운터를 포함하고, 카운터에서 블랭크데이터(HB) 또는 영상신호(RWGB)의 데이터의 패킷 수를 카운트할 수 있다.
도 13은 도 4에 도시된 제2최적화모드의 일 실시예를 나타내는 타이밍도이다.
도 13을 참조하면, 제2최적화모드(AEQ)는 준비기간(T21). 에러검출기간(T22)으로 구분되어 동작할 수 있다. 준비기간(T21)에서는 데이터전송라인(EPI)으로 기설정된 패턴을 갖는 복수의 펄스파가 전송될 수 있다. 준비기간(T21)에서 데이터전송라인(EPI)으로 전송되는 기설정된 패턴을 갖는 복수의 펄스파로 인해 소스 드라이버 회로(120b)는 제2최적화모드(AEQ)가 시작되었음을 알 수 있다. 즉, 전송되는 기설정된 패턴을 갖는 복수의 펄스파로 인해 소스 드라이버 회로(120b)는 에러검출기간(T22)이 시작되게 되는 것을 알 수 있다.
에러검출기간(T22)에서는 복수의 에러 검출데이터(BERT)가 전달될 수 있다. 여기서, 복수의 에러 검출데이터(BERT)의 수는 8개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.
복수의 소스 드라이버 회로(120b)는 복수의 에러 검출데이터(BERT)를 순차적으로 전달받을 수 있다. 그리고, 타이밍 컨트롤러(140)는 각 에러 검출데이터(BERT)별로 비트별 에러율을 복수의 소스 드라이버 회로(120b) 각각으로부터 전달받을 수 있다. 복수의 소스 드라이버 회로(120b)는 별도의 핀을 통해 타이밍 컨트롤러(140)로 비트별 에러율을 전송할 수 있다. 그리고, 타이밍 컨트롤러(140)는 비트별 에러율이 가장 낮은 에러 검출데이터(BERT)에 따라 데이터전송라인(EPI)으로 전달되는 데이터의 전압레벨을 튜닝하여 전송할 수 있다.
도 14는 본 발명의 일 실시예들에 따른 타이밍 컨트롤러의 구조를 나타내는 구조도이다.
도 14를 참조하면, 타이밍 컨트롤러(140)는 제1송신회로(141), 제1수신회로(142) 및 복수의 레지스터(143)를 포함할 수 있다. 또한. 타이밍 컨트롤러(140)는 카운터(144)를 포함할 수 있다.
제1송신회로(141)는 서로 다른 단자를 통해 연결된 락인라인(LOCK IN)과 데이터전송라인(EPI)을 통해 제1락신호(LOCK1)와 위상 루프 고정 데이터(위상 루프 고정CFG), 영상신호(RWGB), 제어데이터(CTRS)를 공급할 수 있다.
제1수신회로(142)는 라아웃라인(LOCK OUT)라인과 연결되어 제2락신호(LOCK2)를 전달받을 수 있다. 제1수신회로(142)에서 수신하는 것은 제2락신호(LOCK2)에 한정되는 것은 아니다.
복수의 레지스터(143)는 복수의 위상 루프 고정 데이터(CFG)를 저장할 수 있다. 또한, 복수의 레지스터(143)는 복수의 튜닝데이터(BERT)를 저장할 수 있다. 복수의 레지스터(143)에 저장된 복수의 위상 루프 고정 데이터(CFG)와 복수의 튜닝데이터(BERT)는 제1송신회로(141)을 통해 복수의 소스 드라이버 회로(120)로 전송될 수 있다. 또한, 복수의 레지스터(143)에는 각 소스 드라이버 회로(120b) 별로 설정된 지연시간이 저장될 수 있다.
또한, 타이밍 컨트롤러(140)은 카운터(144)를 이용하여 전송되는 데이터의 수 또는 전송받은 데이터의 패킷 수를 카운팅할 수 있다.
도 15는 본 발명의 실시예들에 따른 표시장치에서 소스 드라이버 회로의 노이즈를 개선하는 것을 나타내는 블럭도이다.
도 15를 참조하면, 소스 드라이버 회로(120b)는 로직회로(521), 데이터수신회로(522), 아날로그 디지털 컨버터(523)를 포함할 수 있다.
로직회로(521)는 제2구동전압(VCCD)을 공급받아 동작할 수 있다. 제2구동전압(VCCD)의 전압레벨은 1.2V일 수 있다. 하지만, 이에 한정되는 것은 아니다. 로직회로(521)는 소스 드라이버 회로(120b)에서 논리연산을 수행할 수 있다. 로직회로(521)는 쉬프트레지스터를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
데이터 수신회로(522)는 소스 드라이버 회로(120b)에서 데이터를 수신하게 할 수 있다. 수신되는 데이터는 영상신호(RWGB), 제어데이터(CTRS)를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 데이터 수신회로(522)는 래치를 포함할 수 있다. 래치는 영상신호(RWGB)를 쉬프트레지스터를 포함하는 로직회로(521)의 제어에 의해 직렬로 전달받을 수 있다. 또한, 래치는 저장된 영상신호(RWGB)를 병렬로 출력할 수 있다.
아날로그디지털컨버터(523)는 소스 드라이버 회로(120b)에 전달된 아날로그 신호를 디지털 신호로 변환할 수 있다. 아날로그디지털 컨버터(523)는 도 2에 도시된 화소에 연결된 아날로그 디지털 컨버터(220)일 수 있다. 하지만, 이에 한정되는 것은 아니다.
상기와 같은 소스 드라이버 회로(120b)의 데이터 수신회로(522)와 아날로그디지털컨버터(523)는 제1구동전원(VCC)를 공급받아 동작할 수 있다. 제1구동전원(VCC)의 전압레벨은 1.8V일 수 있다.
데이터 수신회로(522)와 아날로그디지털컨버터(523)에 각각 제1전압레귤레이터(524)와 제2전압레귤레이터(525)가 연결될 수 있다. 이로 인해, 데이터 수신회로(522)와 아날로그디지털컨버터(523)에 공급되는 전원이 구별됨으로써, 하나의 전원에 의해 노이즈가 억제되어 데이터의 전송에러를 줄일 수 있다.
데이터 수신회로(522)와 아날로그디지털컨버터(523)에 제1전압레귤레이터(524)와 제2전압레귤레이터(525)가 연결되기 때문에 제1구동전원(VCC)의 전압레벨이 데이터 수신회로(522)와 아날로그디지털컨버터(523)에 낮게 전달될 수 있다. 즉, 제1구동전원(VCC)에서 공급되는 전원의 전압레벨은 제1전압레귤레이터(524)와 제2전압레귤레이터(525)에 의해 낮아진 후 데이터 수신회로(522)와 아날로그디지털컨버터(523)에 공급될 수 있다. 이때, 로직 회로(521)에 공급되는 제2구동전원(VCCD)의 전압레벨은 제1전압레귤레이터(524)와 제2전압레귤레이터(525)에서 출력되는 전압의 전압레벨과 동일할 수 있다.
도 16은 본 발명의 실시예들에 따른 표시장치의 구동방법을 나타내는 순서도이다.
도 16을 참조하면, 표시장치의 구동방법은 전원이 공급되면, 소정의 패턴을 갖는 복수의 펄스파형으로 제1락신호(LOCK1)가 공급되고, 복수의 위상 루프 고정 데이터(CFG)가 병렬로 공급될 수 있다.(S1600) 제1락신호(LOCK1)와 복수의 위상 루프 고정 데이터(CFG)가 공급되는 기간을 제1최적화모드(IPS)이라고 칭할 수 있다. 도 3에 도시된 타이밍 컨트롤러(140)와 복수의 소스 드라이버 회로(120b) 중 락인 라인(LOCK IN)으로 연결된 소스 드라이버 회로(121b)는 타이밍 컨트롤러(140)로부터 도 4에 도시된 제1락신호(LOCK1)를 공급받을 수 있다. 복수의 소스 드라이버 회로(120b)간에는 캐스케이드 방식으로 제1락신호(LOCK1)가 전달될 수 있다.
또한, 도 3에 도시되 것과 같이 타이밍 컨트롤러(140)는 복수의 소스 드라이버 회로(120b)로 데이터 전송라인(EPI)를 통해 도 4에 도시된 위상 루프 고정 데이터(CFG)를 병렬로 공급할 수 있다. 타이밍 컨트롤러(140)는 위상 루프 고정 데이터(CFG)의 비트의 수가 증가되는 비트확장을 통해 복수의 소스 드라이버 회로(120b)에 공급할 수 있다. 위상 루프 고정 데이터(2CFG)는 N(N은 1 이상의 자연수)개의 비트를 포함하는 기초 위상 루프 고정 데이터(1CFG)의 비트 수가 확장된 데이터로서, 기초 위상 루프 고정 데이터(1CFG)에 포함된 N개의 비트 각각이 적어도 하나의 0과 적어도 하나의 1이 포함되는 2 비트 이상으로 확장된 데이터일 수 있다. 제2위상 루프 고정 데이터(2CFG)는 차동신호로 공급될 수 있다. 또한, 비트확장될 때 제2위상 루프 고정 데이터(2CFG)는 확장된 비트들에 포함된 1의 수와 0의 수가 동일하게 될 수 있다.
이때, 제1락신호(LOCK1)는 복수의 소스 드라이버 회로(120b)를 순차적으로 바이패스하여 전달된 후 타이밍 컨트롤로(140)로 다시 공급될 수 있다. 제1락신호(LOCK1)는 소스 드라이버 회로(121b)에 입력되는 신호일 수 있다. 그리고, 제1락신호(LOCK1)를 전달받은소스 드라이버 회로(126b)에서 출력되는 신호를 제2락신호(LOCK2)라고 할 수 있다.
제1락신호(LOCK1)가 소정의 전압레벨이 되도록 공급하고, 제2최적화모드(AEQ)에 대응하는 에러 검출데이터(BERT)를 공급할 수 있다.(S1610) 제2최적화모드(AEQ)에서 제1락신호(LOCK1)의 소정 전압레벨은 제1최적화모드(IPS)에서 제1락신호(LOCK1)가 소정의 패턴을 갖는 복수의 펄스파형으로 공급될 때 제1락신호(LOCK1)의 로우 상태의 전압레벨일 수 있다. 타이밍 컨트롤러(140)는 에러 검출 데이터(BERT)를 복수의 소스 드라이버 회로(120b)에 병렬로 전달할 수 있다.
제1최적화모드(IPS)에서 설정된 주파수와 위상으로 내부 클럭이 복원될 수 있다. 또한, 제2최적화모드(AEQ)에서 설정된에러 검출 데이터(BERT)에 대응하여 타이밍 컨트롤러(140)로부터 전달되는 데이터의 전압레벨이 조절될 수 있다. 이로 인하여 아이(EYE)특성이 개선된 제어데이터(CTRS)와 영상신호(RWGB)가 복수의 소스 드라이버 회로(120b)로 전달될 수 있다.(S1620)
제어데이터(CTRS)와 영상신호(RWGB)가 복수의 소스 드라이버 회로(120b)에서 생성되면, 디스플레이모드(DISPLAY)가 수행될 수 있다. 복수의 소스 드라이버 회로(120b)는 전달받은 제어데이터(CTRS)와 영상신호(RWGB)를 이용하여 데이터신호를 생성하고 디스플레이 패널(110)에 공급함으로써, 디스플레이 패널(110)에서 영상이 표시되게 할 수 있다. 디스플레이모드(DISPLAY)는 타이밍 컨트롤러(140)에서 클럭 트레이닝패턴(CTP)을 복수의 소스드라이버회로(120b)에 공급하는 제1디스플레이기간(Phase 1), 타이밍 컨트롤러(140)에서 복수의 소스드라이버회로(120b)로 복수의 소스드라이버회로(120b)를 제어하는 신호가 전달되지 않는 블랭크기간(ILT, BLT)인 제2디스플레이기간(Phase 2), 제어데이터(CTRS)가 전달되는 제3디스플레이기간(Phase 3) 및 영상신호(RWGB)가 출력되는 제4디스플레이기간(Phase 4)을 포함할 수 있다.
또한, 표시장치(100)는 전원이 공급된 후 일정 시간 경과 후에 구동 주파수가 높아질 수 있다. 표시장치(100)는 제1최적화모드(IPS)에서 저주파수로 구동되고, 제2최적화모드(AEQ)와 디스플레이모드(DISPLAY)는 제1최적화모드(IPS) 보다 주파수가 높은 고주파수로 구동될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
101: 화소
110: 디스플레이 패널
120: 데이터 드라이버 회로
130: 게이트 드라이버 회로
140: 타이밍 컨트롤러
140a: 컨트롤 인쇄회로 기판

Claims (20)

  1. 제1최적화모드로 동작하고, 상기 제1최적화모드 이후 디스플레이모드로 동작하는 타이밍 컨트롤러; 및
    상기 타이밍 컨트롤러와 연결되고, 상기 타이밍 컨트롤러에 의해 제어되는 복수의 소스 드라이버 회로를 포함하고,
    상기 제1최적화모드에서,
    상기 타이밍 컨트롤러는, 복수의 펄스파형을 갖는 제1락신호를 상기 복수의 소스 드라이버 회로 중 첫번째 소스 드라이버 회로에 전달하고, 상기 첫번째 소스 드라이버 회로에서부터 마지막 번째 소스 드라이버 회로까지 캐스케이드 방식으로 전달된 상기 복수의 펄스파형을 갖는 제1락신호를 전달받아 복수의 펄스파형을 갖는 제2락신호를 상기 마지막 번째 소스 드라이버 회로로부터 수신하고, 상기 복수의 펄스파형을 갖는 제2락신호를 수신하면, 상기 복수의 소스 드라이버 회로에서 복원되는 클럭의 주파수 및 위상을 설정하기 위한 복수의 위상 루프 고정 데이터를 상기 복수의 소스 드라이버 회로로 각각 전달하고,
    상기 디스플레이모드에서,
    상기 타이밍 컨트롤러는, 소정의 전압레벨을 갖는 제1락신호를 상기 첫번째 소스 드라이버 회로에 전달하고, 상기 첫번째 소스 드라이버 회로에서부터 상기 마지막 번째 소스 드라이버 회로까지 캐스케이드 방식으로 전달된 상기 소정의 전압레벨을 갖는 제1락신호에 의해 생성된 소정의 전압레벨을 갖는 제2락신호를 상기 마지막 번째 소스 드라이버 회로로부터 수신하고, 상기 소정의 전압레벨을 갖는 제2락신호가 수신된 후, 영상신호와 제어데이터를 상기 복수의 소스 드라이버 회로에 각각 공급하는 표시장치.
  2. 제1항에 있어서,
    상기 복수의 소스 드라이버 회로 각각의 동작에 이용되는 클럭의 위상 및 주파수는 상기 복수의 위상 루프 고정 데이터 중 대응되는 위상 루프 고정 데이터에 대응하여 고정되는 표시장치.
  3. 제1항에 있어서,
    상기 타이밍 컨트롤러는, 상기 복수의 소스 드라이버 회로 각각에 설정된 소정의 지연시간에 근거하여, 상기 복수의 위상 루프 고정 데이터를 상기 복수의 소스 드라이버 회로로 시간차를 갖고 전달하는 표시장치.
  4. 제1항에 있어서,
    상기 복수의 위상 루프 고정 데이터 각각은 N(N은 1 이상의 자연수)개의 비트를 포함하는 기초 위상 루프 고정 데이터의 비트 수가 확장된 데이터로서, 상기 기초 위상 루프 고정 데이터에 포함된 상기 N개의 비트 각각이 적어도 하나의 0과 적어도 하나의 1이 포함되는 2 비트 이상으로 확장된 데이터인 표시장치.
  5. 제4항에 있어서,
    상기 복수의 위상 루프 고정 데이터 각각은 차동 신호이고,
    상기 복수의 위상 루프 고정 데이터 각각에서, 1을 나타내는 비트 수와 0을 나타내는 비트 수가 동일한 표시장치.
  6. 제4항에 있어서,
    상기 제1최적화모드에서, 상기 복수의 소스 드라이버 회로 각각은,
    상기 복수의 펄스파형을 갖는 제1락신호의 상승 엣지에서 상기 위상 루프 고정 데이터가 0이면 상기 기초 루프 고정 데이터를 0으로 인식하고, 상기 복수의 펄스파형을 갖는 제1락신호의 상승 엣지에서 상기 위상 루프 고정 데이터가 1이면 상기 기초 루프 고정 데이터를 1로 인식하거나,
    상기 위상 루프 고정 데이터의 상승 엣지에서 상기 복수의 펄스파형을 갖는 제1락신호의 상태가 하이 상태이면 상기 기초 위상 루프 고정 데이터를 1로 인식하고, 상기 위상 루프 고정 데이터의 상승 엣지에서 상기 복수의 펄스파형을 갖는 제1락신호의 상태가 로우 상태이면 상기 기초 위상 루프 고정 데이터를 0으로 인식하는 표시장치.
  7. 제1항에 있어서,
    상기 디스플레이모드는,
    상기 타이밍 컨트롤러가 클럭 트레이닝패턴을 상기 복수의 소스 드라이버 회로에 공급하는 제1디스플레이기간;
    상기 복수의 소스 드라이버 회로를 제어하는 신호가 상기 복수의 소스 드라이버 회로로 전달되지 않는 블랭크기간인 제2디스플레이기간;
    상기 타이밍 컨트롤러가 상기 복수의 소스 드라이버 회로로 상기 제어데이터가 전달되는 제3디스플레이기간; 및
    상기 타이밍 컨트롤러가 상기 복수의 소스 드라이버 회로로 상기 영상신호를 출력하는 제4디스플레이 기간을 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 제2디스플레이기간에 해당되는 블랭크기간은,
    랜덤한 펄스파형을 갖는 랜덤 데이터가 전달되는 제1블랭크기간과,
    고정된 펄스파형을 갖는 블랭크데이터가 전달되는 제2블랭크기간을 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 타이밍 컨트롤러는 상기 제2블랭크기간에 전달되는 상기 블랭크데이터의 패킷 수를 카운팅하여 상기 제2디스플레이기간의 종료를 인식하는 표시장치.
  10. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 제1최적화모드와 상기 디스플레이모드 사이에서 수행되는 제2최적화모드를 더 포함하고,
    상기 제2최적화모드에서,
    상기 타이밍 컨트롤러는 상기 복수의 소스 드라이버 회로 각각에 복수의 에러 검출 데이터를 전송하고, 상기 복수의 소스 드라이버 회로 각각은 상기 타이밍 컨트롤러로부터 상기 복수의 에러 검출 데이터를 수신하면, 상기 복수의 에러 검출 데이터에 대응하여 데이터의 전송에러율을 확인하는 표시장치.
  11. 제10항에 있어서,
    상기 제2최적화모드에서 상기 제1락신호는 소정 전압 레벨을 갖되, 상기 디스플레이모드에서 상기 제1락신호의 전압 레벨과 다른 전압 레벨을 갖는 표시장치.
  12. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 복수의 위상 루프 고정 데이터를 생성하는데 필요한 기초 위상 루프 고정 데이터를 저장하는 복수의 레지스터를 포함하는 표시장치.
  13. 제1항에 있어서,
    상기 타이밍 컨트롤러와 상기 복수의 소스 드라이버 회로 중 첫번째 소스 드라이버 회로를 연결하는 락인 라인,
    상기 타이밍 컨트롤러와 상기 복수의 소스 드라이버 회로 중 상기 마지막 번째 소스 드라이버 회로를 연결하는 락아웃 라인, 및
    상기 복수의 소스드라이버회로 간을 연결하는 캐스케이드라인을 더 포함하고,
    상기 제1락신호는 상기 락인 라인을 통해 상기 타이밍 컨트롤러에서 상기 첫번째 소스 드라이버 회로로 전달되고, 상기 첫번째 소스 드라이버 회로로 로 전달된 제1락신호는 상기 캐스케이드 라인을 통해 상기 복수의 소스 드라이버 회로 간 중 마지막 번째 소스 드라이버 회로까지 캐스케이드 방식으로 전달되고,
    상기 제2락신호는 상기 락아웃 라인을 통해 상기 마지막 번째 드라이버 회로에서 상기 타이밍 컨트롤러로 전달되는 표시장치.
  14. 상기 제1항에 있어서,
    상기 타이밍 컨트롤러와 상기 복수의 소스 드라이버 회로들 각각을 연결하는 데이터 전송라인을 더 포함하고,
    상기 제2위상 루프 고정 데이터, 상기 영상신호 및 상기 제어데이터는 상기 데이터 전송라인을 통해 상기 타이밍 컨트롤러에서 상기 복수의 소스 드라이버 회로 각각에 전달되는 표시장치.
  15. 제1항에 있어서,
    상기 복수의 드라이버 회로는 각각 락킹회로를 포함하며,
    상기 락킹회로는,
    상기 제1락신호를 전달받아 상기 제1최적화모드, 상기 제2최적화모드 및 상기 디스플레이모드 중 하나의 모드를 구분하고, 상기 제1최적화모드, 상기 제2최적화모드 및 상기 디스플레이모드 중 하나에 대응하는 내부 락신호를 출력하는 모드컨트롤 로직회로;
    상기 클럭을 복원하되, 상기 모드컨트롤 로직회로에 위상 및 주파수가 고정된 것을 전달하는 클럭 및 데이터 복원회로; 및
    상기 모드컨트롤 로직회로로부터 상기 전달받은 내부 락신호와 상기 상기 제1락신호를 연산하고 출력하는 논리게이트회로를 포함하는 표시장치.
  16. 제1항에 있어서,
    상기 복수의 소스 드라이버 회로 각각은 로직회로, 데이터수신회로, 아날로그 디지털 컨버터를 포함하는 표시장치.
  17. 제16항에 있어서
    상기 데이터수신회로에 연결된 제1전압레귤레이터 및 상기 아날로그 디지털 컨버터에 연결된 제2전압레귤레이터를 더 포함하는 표시장치.
  18. 복수의 소스 드라이버 회로는 타이밍 컨트롤러로부터 제1락신호와 복수의 위상 루프 고정 데이터를 공급받되, 상기 제1락신호는 소정의 패턴을 갖는 복수의 펄스 파형으로 공급되는 단계;
    상기 복수의 소스 드라이버 회로 각각은 상기 위상 루프 고정 데이터에 의해 복수의 소스 드라이버 회로에서 복원되는 클럭의 주파수 및 위상이 설정되는 단계; 및
    상기 제1락신호가 소정의 제1전압을 갖고 전달되면, 상기 위상 루프 고정 데이터에 대응하여 상기 클럭을 복원하고 상기 복수의 소스 드라이버 회로 각각은 영상신호를 전달받는 단계를 포함하는 표시장치의 구동방법.
  19. 제18항에 있어서,
    상기 각각의 소스 드라이버 회로에 지연시간이 설정되고,
    상기 복수의 위상 루프 고정 데이터는 상기 설정된 지연시간에 대응하여 상기 각각의 소스 드라이버 회로에 공급되는 표시장치의 구동방법.
  20. 제18항에 있어서,
    상기 복수의 소스 드라이버 회로는 상기 제1락신호가 상기 제1전압과 전압베벨이 다른 소정의 제2전압을 가질 때 복수의 에러 검출 데이터를 공급받고, 상기 타이밍 컨트롤러는 상기 복수의 에러 검출 데이터 중 하나에 의해 상기 영상신호의 전송에러율을 낮추는 단계를 더 포함하는 표시장치의 구동방법.
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