JP2009163239A

JP2009163239A - 平板表示装置のデータインターフェース装置及び方法

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Publication number: JP2009163239A
Application number: JP2008318539A
Authority: JP
Inventors: Jin Cheol Hong; 鎭鐵洪; Sung Chul Ha; 成▲チョル▼ 河; 暢訓 ▲チョ▼; Chang Hun Cho
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2007-12-31
Filing date: 2008-12-15
Publication date: 2009-07-23
Anticipated expiration: 2028-12-15
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Abstract

【課題】データにクロックを挿入して伝送することによってデータ伝送ラインの数を減少させ、データに挿入されたクロックを安定して検出することによって正確にデータをサンプリングできる平板表示装置のデータインターフェース装置及び方法を提供する。
【解決手段】タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データと、挿入クロックを指示するクロックイネーブル信号とを伝送する送信部と、タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、クロックイネーブル信号に応答して伝送データから挿入クロックとデータを分離して検出する受信部とを備える平板表示装置のデータインターフェース装置とした。
【選択図】図１

Description

本発明は、平板表示装置に係り、特に、クロックをデジタルデータに挿入して伝送することによって伝送ラインの数を減少させることができる平板表示装置のデータインターフェース装置及び方法に関する。

デジタルデータを用いて映像を表示する平板表示装置には、液晶を用いる液晶表示装置、不活性ガスの放電を用いるプラズマディスプレイパネル、有機発光ダイオードを用いる有機発光ダイオード表示装置などがある。

このような平板表示装置は、高品質映像を表示すべく高解像度化及び大型化しつつあるが、これに伴ってデータの伝送量も増加する。このため、データの伝送周波数が高くなり且つデータの伝送ライン数が増加し、よって、電磁気的干渉（以下、‘ＥＭＩ’という。）が多く発生する問題点がある。特に、ＥＭＩ問題は、平板表示装置のタイミングコントローラと複数のデータＩＣ間のデジタルインターフェースで主として発生し、平板表示装置の不安定な駆動を招く。

平板表示装置は、データの高速伝送時にＥＭＩ及び消費電力を減少させるために６個のデータバスとともに様々なデータインターフェース方法を採択している（特許文献１参照）。例えば、平板表示装置はデータインターフェース方法として、差動電圧を用いるＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ）、ミニ−ＬＶＤＳ、ＲＳＤＳ（ＲｅｄｕｃｅｄＳｗｉｎｇＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ）などを用いている。

韓国特許公報２００４−８１７０５号公報

しかしながら、このようなデータインターフェース方法は、１対の伝送ライン間の差動電圧を用いてデータを伝送するので、データの各ビット当たり１対の伝送ラインを必要とする。これによって、データ伝送ライン数が増加し、データ伝送ライン間の干渉によってデータが歪み、また、ＰＣＢ上でデータ伝送ラインの設計が難しくなるという問題点があった。

また、従来の平板表示装置は、タイミングコントローラが複数のデータＩＣにクロック及びデータを共通して伝送し、複数のデータＩＣは入力されたクロックに応答して順次データをサンプリングして用いるマルチ・ドロップ方式を採択しているが、マルチ・ドロップ方式はタイミングコントローラからクロックの伝送距離が遠ざかるほどクロックが遅延され、正確なデータサンプリングがし難いという問題点があった。

したがって、本発明の目的は、データにクロックを挿入して伝送することによってデータ伝送ラインの数を減少させることができる平板表示装置のデータインターフェース装置及び方法を提供することにある。

また、本発明の他の目的は、データに挿入されたクロックを安定して検出し、正確にデータをサンプリングできる平板表示装置のデータインターフェース装置及び方法を提供することにある。

上記の目的を達成するために、本発明による平板表示装置のデータインターフェース装置は、タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データと、前記挿入クロックを指示するクロックイネーブル信号を伝送する送信部と、前記タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、前記クロックイネーブル信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信部とを備え、前記送信部は、ドットクロックを周波数分周し、前記挿入クロックと、前記クロックイネーブル信号を供給する周波数分周器と、並列に入力されたデータを直列データに変換し、前記直列データ間に前記挿入クロックを挿入し、前記複数のデータ集積回路のそれぞれに伝送データとして供給するシリアライザと、前記伝送データと前記クロックイネーブル信号をそれぞれ差動信号に変換して伝送する差動信号送信部と有し、前記受信部は、前記送信部から受信した差動信号を用いて前記伝送データと前記クロックイネーブル信号を復元する差動信号受信部と、前記クロックイネーブル信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データを分離して検出するクロック／データ検出部と、前記第１のクロックを周波数逓倍して第２のクロックを出力する周波数逓倍器と、前記第２のクロックを用いて前記直列データを並列データに変換して出力するデシリアライザとを有することを特徴とする。

また、本発明による平板表示装置のデータインターフェース方法は、入力クロックを周波数分周し、挿入クロックと、前記挿入クロックを指示するクロックイネーブル信号を生成する段階と、並列データを直列データに変換し、前記直列データ間に前記挿入クロックを挿入して伝送データに供給する段階と、前記伝送データと前記クロックイネーブル信号をそれぞれ差動信号に変換して送信する段階と、受信した差動信号を用いて前記伝送データ及びクロックイネーブル信号を復元する段階と、前記クロックイネーブル信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データを分離して検出する段階と、前記第１のクロックを周波数逓倍して第２のクロックを出力する段階と、前記直列データを並列データに変換して出力する段階とを含むことを特徴とする。

また、本発明による平板表示装置のデータインターフェース装置は、タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データを伝送する送信部と、前記タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、前記伝送データを用いてクロックマスク信号を生成し、前記クロックマスク信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信部とを備え、前記送信部は、ドットクロックを周波数分周して前記挿入クロックを供給する周波数分周器と、並列に入力されたデータを直列データに変換し、前記直列データ間に前記挿入クロックを挿入し、前記複数のデータ集積回路のそれぞれに供給される伝送データとして供給するシリアライザと、前記伝送データを差動信号に変換して伝送する差動信号送信部とを有し、前記受信部は、前記送信部から受信した差動信号を用いて前記伝送データを復元する差動信号受信部と、前記クロックマスク信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データとを分離して検出するクロック／データ検出部と、前記第１のクロックを周波数逓倍して第２のクロックを出力する周波数逓倍器と、前記第２のクロックを用いて前記直列データを並列データに変換して出力するデシリアライザと、前記第１及び第２のクロックを用いて前記クロックマスク信号を生成するマスク信号生成部とを有することを特徴とする。

また、本発明による平板表示装置のデータインターフェース方法は、データ間に挿入クロックが挿入された伝送データを送信する送信段階と、前記伝送データを受信してクロックマスク信号を生成し、前記クロックマスク信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信段階とを含み、前記送信段階は、ドットクロックを周波数分周して前記挿入クロックを生成する段階と、並列に入力されたデータを直列データに変換する段階と、前記直列データ間に前記挿入クロックを挿入して前記伝送データに変換する段階と、前記伝送データを差動信号に変換して送信する段階とを含み、
前記受信段階は、受信した前記差動信号を用いて前記伝送データを復元する段階と、前記クロックマスク信号に応答して前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データとを分離して検出する段階と、前記第１のクロックを周波数逓倍して第２のクロックを出力する段階と、前記第２のクロックを用いて前記直列データを並列データに変換して出力する段階と、前記第１及び第２のクロックを用いて前記クロックマスク信号を生成する段階とを含むことを特徴とする。

本発明による平板表示装置のデータインターフェース装置及び方法によれば、タイミングコントローラからクロックの挿入された伝送データを複数のデータＩＣのそれぞれにポイント・ツウ・ポイント方式で伝送することによってマルチ・ドロップ方式に比べて伝送ラインの数を減少させることができるので、伝送ライン数の増加によるＥＭＩ及びＰＣＢ設計上の問題点を防止することが可能である。

また、複数のデータＩＣのそれぞれは、タイミングコントローラからのクロックイネーブル信号に応答して、伝送データからクロックを安定して検出できるので、クロック未検出、クロック遅延またはデータ伝送周波数増加によるデータのサンプリング誤りを防止することが可能になる。

また、複数のデータＩＣのそれぞれは独立してブランキング期間で安定したクロックマスク信号を生成し、そのクロックマスク信号を用いてクロックを安定して検出できるので、クロック未検出、クロック遅延またはデータ伝送周波数増加によるデータのサンプリング誤りを防止することが可能になる。

上記特徴及び本発明の他の特徴及び利点は、添付図面に基づく本発明の好適な実施の形態についての説明から明らかになる。

図１は、本発明の第１の実施の形態による平板表示装置のデータインターフェース装置を概略的に示すブロック図である。

図１に示す平板表示装置のデータインターフェース装置は、タイミングコントローラ１０と、タイミングコントローラ１０の制御によって表示パネルのデータラインを駆動する複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８を備える。

タイミングコントローラ１０は、複数のデータ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれを通じて複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれとポイント・ツウ・ポイント（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）方式で接続される。タイミングコントローラ１０と第１のグループのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ４とをそれぞれ連結する第１のグループのデータ伝送ライン対ＤＬＰ１〜ＤＬＰ４は、第１のＰＣＢ１２に配設され、タイミングコントローラ１０と第２のグループのデータＩＣＤ−ＩＣ５〜Ｄ−ＩＣ８とをそれぞれ連結する第２のグループのデータ伝送ライン対ＤＬＰ５〜ＤＬＰ８は、第２のＰＣＢ１４に配設される。

タイミングコントローラ１０は、クロックをデータ間に挿入し、クロックの挿入された伝送データをデータ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれを通じてデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに供給するので、別のクロック伝送ライン対を必要としない。タイミングコントローラ１０は、クロックの挿入された伝送データをＬＶＤＳまたはミニＬＶＤＳ方式の差動信号に変換して直列伝送するので、データ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれは差動信号を供給する２個の伝送ラインのみを備える。

また、タイミングコントローラ１０は、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれから安定してクロックを検出できるように伝送データにおいて挿入されたクロックを指示するクロックイネーブル信号をさらに供給する。タイミングコントローラ１０からのクロックイネーブル信号は、第１のＰＣＢ１２を経由する第１のイネーブル伝送ライン対ＣＬＰ１を通じて第１のグループのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ４に共通して供給され、第２のＰＣＢ１４を経由する第２のイネーブル伝送ライン対ＣＬＰ２を通じて第２のグループのデータＩＣＤ−ＩＣ４〜Ｄ−ＩＣ８に共通して供給される。言い換えると、タイミングコントローラ１０からのクロックイネーブル信号は、マルチ・ドロップ方式で第１のグループのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ４及び第２のグループのデータＩＣＤ−ＩＣ５〜Ｄ−ＩＣ８に供給されることができる。これとは異なり、クロックイネーブル信号は、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれにポイント・ツウ・ポイント方式で接続された各イネーブル伝送ライン（図示せず）を通じて個別に供給されることができる。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは、タイミングコントローラ１０から該当データ伝送ライン対ＤＬＰを通して独立して受信した差動信号の電圧極性によって元来の伝送データに復元し、復元された伝送データから第１のクロックとデータとを分離して検出する。そして、検出された第１のクロックの周波数を逓倍して第２のクロックを復元し、復元された第２のクロックを用いてデータをサンプリングしてラッチした後、ラッチしたデータを用いて表示パネルのデータラインを駆動する。特に、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは、タイミングコントローラ１０からのクロックイネーブル信号に応答して受信したデータからクロックを別個に検出して用いる。したがって、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８でクロック未検出、クロック遅延またはデータ伝送周波数増加によるデータのサンプリング誤りを防止できる。

図２は、図１に示すデータインターフェース装置の内部回路を示すブロック図であり、図３は、図２に示すデータインターフェース装置の代表的な駆動波形図である。

図２に示すデータインターフェース装置は、タイミングコントローラ１０の出力端に内蔵されたシリアライザ２４、位相同期回路（以下、‘ＰＬＬ’という。）２６を含み、データ間にクロックを挿入して伝送する送信部２０と、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれの入力端に内蔵されたクロック／データ検出部６４、遅延同期回路（以下、‘ＤＬＬ’という。）６６、デシリアライザ６８を含み、送信部２０から受信したデータからクロックとデータを分離する受信部６０とを備える。また、送信部２０は、クロックの挿入されたデータ及びクロックイネーブル信号ＣＬＫ＿Ｅを差動信号に変換して出力するＬＶＤＳ送信部３０をさらに備え、受信部６０は、受信した差動信号から、クロックの挿入されたデータ及びクロックイネーブル信号ＣＬＫ＿Ｅを復元して出力するＬＶＤＳ受信部６２をさらに備える。

タイミングコントローラ１０のデータ整列部２２は、データイネーブル信号ＤＥのイネーブル区間に入力されたデジタルデータを整列して送信部２０に出力する。特に、データ整列部２２は、ポイント・ツウ・ポイント方式でデータを伝送する送信部２０のため、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに供給されるデータとして区分して送信部２０のシリアライザ２４に供給する。

周波数分周器であるＰＬＬ２６は、入力されたドットクロックＣＬＫを設定値だけ分周し、伝送データ間に挿入するための挿入クロックＣＬＫ＿ｅｍを生成してシリアライザ２４に供給し、該挿入クロックＣＬＫ＿ｅｍの有無を指示するクロックイネーブル信号ＣＬＫ＿Ｅを生成してＬＶＤＳ送信部３０に供給する。ここで、クロックイネーブル信号ＣＬＫ＿Ｅは、図３に示すように、挿入クロックＣＬＫ＿ｅｍよりも１クロックだけ先に挿入クロックＣＬＫ＿ｅｍの有無を指示する。一方、ＰＬＬ２６は、ドットクロックＣＬＫを分周してクロックイネーブル信号ＣＬＫ＿Ｅを生成し、生成されたクロックイネーブル信号ＣＬＫ＿Ｅの１クロックだけ遅延させて挿入クロックＣＬＫ＿ｅｍを生成して供給することができる。

シリアライザ２４は、データ整列部２２から並列に伝送されたデータを直列データに変換し、直列データ間にＰＬＬ２６からの挿入クロックＣＬＫ＿ｅｍを挿入してＬＶＤＳ送信部３０に供給する。この時、シリアライザ２４は、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに対応して、分離して入力された並列データを個別に直列データに変換し、各直列データ間にＰＬＬ２６からの挿入クロックＣＬＫ＿ｅｍを挿入してＬＶＤＳ送信部３０に供給する。

例えば、シリアライザ２４は、図３に示す伝送データＤａｔａ＿ＣＬＫのように１画素データを直列伝送する期間Ｐ２の以前期間Ｐ１に、挿入クロックＣＬＫ＿ｅｍを含むプリアンブル信号を挿入し、プリアンブル信号と画素データのビットＤ１〜Ｄ３ｎを順次供給する。ここで、画素データは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３個のサブ画素データを含んだり、１サブ画素のデータを含むことができるので、画素データの単位は特に限定されない。プリアンブル信号は、挿入クロックＣＬＫ＿ｅｍと、該挿入クロックＣＬＫ＿ｅｍの前に、画素データと挿入クロックＣＬＫ＿ｅｍとを区分するための少なくとも一つのダミービットであるロー（“０”）ビットを含む。また、プリアンブル信号は、挿入クロック（“１”）と画素データの最初ビットＤ１との間に、データ有無を指示するフラグ（Ｆｌａｇ）信号をさらに含むことができる。ここで、フラグ信号が“１”である場合、その次のデータは画素データであることを示し、“０”である場合には、その次のデータは各データＩＣ（Ｄ−ＩＣ）を制御するデータ制御信号であることを示す。

データ制御信号は、各データＩＣ（Ｄ−ＩＣ）のデータ出力期間を制御するソース出力イネーブル信号（ＳＯＥ）、出力データの極性を制御する極性制御信号（ＰＯＬ）、データラインのチャージングシェアリングを制御するチャージングシェアリング制御信号（ＣＳＣ）などを含むことができる。また、フラグ信号は、ソーススタートパルス（ＳＳＰ）として用いられることができる。Ｒ、Ｇ、Ｂサブ画素のそれぞれのデータがＮビットの場合、データ伝送期間Ｐ２で画素データの３＊ｎ個のビットが直列伝送され、その以前のプリアンブル期間Ｐ１で３ビットのプリアンブル信号が直列伝送される場合、クロックイネーブル信号ＣＬＫ＿Ｅは、挿入クロックＣＬＫ＿ｅｍを指示するために３＊３＊ｎＣＬＫ周期にイネーブルされる。

ＬＶＤＳ送信部３０は、シリアライザ２４からのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに対応する伝送データＤａｔａ＿ＣＬＫを差動信号に変換し、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに個別に供給する。また、ＬＶＤＳ送信部３０は、ＰＬＬ２６からのクロックイネーブル信号ＣＬＫ＿Ｅを差動信号に変換してデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８に共通して供給する。一方、ＬＶＤＳ送信部３０は、クロックイネーブル信号ＣＬＫ＿Ｅの差動信号をデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに個別に供給することができる。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに内蔵された受信部６０のＬＶＤＳ受信部６２は、タイミングコントローラ１０の送信部３０から受信した差動信号の電圧極性を検出して伝送データＤａｔａ＿ＣＬＫ及びクロックイネーブル信号ＣＬＫ＿Ｅを復元して出力する。

クロック／データ検出部６４は、ＬＶＤＳ受信部６２からのクロックイネーブル信号ＣＬＫ＿Ｅに応答して、伝送データＤａｔａ＿ＣＬＫから第１のクロックＣＬＫ１と直列データＤａｔａ＿Ｓを検出して出力する。クロック／データ検出部６４は、クロックイネーブル信号ＣＬＫ＿Ｅをトリガー（Ｔｒｉｇｇｅｒ）信号として用いて伝送データＤａｔａ＿ＣＬＫから挿入クロックＣＬＫ＿ｅｍを検出し、第１のクロックＣＬＫ１として出力する。また、クロック／データ検出部６４は、伝送データＤａｔａ＿ＣＬＫに含まれたフラグ信号とクロックイネーブル信号ＣＬＫ＿Ｅを用いて直列データＤａｔａ＿Ｓを検出して出力する。クロック／データ検出部６４は、直列データＤａｔａ＿Ｓとして画素データを出力し、複数のデータ制御信号をさらに出力することができる。

周波数逓倍器であるＤＬＬ６６は、クロック／データ検出部６４からの第１のクロックＣＬＫ１に対して設定値だけ周波数を逓倍し、第２のクロックＣＬＫ２を出力する。

デシリアライザ６８は、ＤＬＬ６６からの第２のクロックＣＬＫ２を用いてクロック／データ検出部６４からの直列データＤａｔａ＿Ｓを並列データＤａｔａ＿Ｐに変換して出力する。デシリアライザ６８は、並列データＤａｔａ＿Ｐを用いてＲ、Ｇ、Ｂ画素データを並列に出力し、複数のデータ制御信号をさらに出力することができる。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８は、受信部６０からの第２のクロックＣＬＫ２を用いて画素データをサンプリングしてラッチした後、ラッチしたデータを用いて表示パネルのデータラインを駆動する。例えば、液晶表示パネルである場合、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは、ラッチしたデータをアナログ画素電圧信号に変換してデータラインに供給する。

このように、本発明による平板表示装置のデジタルインターフェース装置は、タイミングコントローラ１０からクロックの挿入された伝送データを複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれにポイント・ツウ・ポイント方式で伝送することから、マルチ・ドロップ方式よりも伝送ラインの数を減少させられるので、伝送ライン数の増加によるＥＭＩ及びＰＣＢ設計上の問題点を防止することができる。また、複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは、タイミングコントローラ１０からのクロックイネーブル信号に応答して、伝送データからクロックを安定して検出できるので、クロック未検出、クロック遅延またはデータ伝送周波数増加によるデータのサンプリング誤りを防止することができる。

図４は、本発明の第２の実施の形態による平板表示装置のデジタルインターフェース装置を示す図である。

図４に示すデジタルインターフェース装置は、タイミングコントローラ１１０と複数のデータ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれを通じてポイント・ツウ・ポイント（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）方式で接続された複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８を備える。複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは独立してクロックマスク信号を生成して伝送データに挿入されたクロックを検出するので、図１と違い、クロックイネーブル信号を伝送するイネーブル伝送ライン対ＣＬＰ１，ＣＬＰ２を必要とせず、よって、伝送ライン数をより低減させることができる。

タイミングコントローラ１１０と第１のグループのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ４とをそれぞれ連結する第１のグループのデータ伝送ライン対ＤＬＰ１〜ＤＬＰ４は、第１のＰＣＢ１１２に配設され、タイミングコントローラ１１０と第２のグループのデータＩＣＤ−ＩＣ５〜Ｄ−ＩＣ８とをそれぞれ連結する第２のグループのデータ伝送ライン対ＤＬＰ５〜ＤＬＰ８は第２のＰＣＢ１１４に配設される。タイミングコントローラ１１０は、クロックをデータに挿入し、クロックの挿入されたデータをデータ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれを通じてデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに供給するので、別のクロック伝送ライン対を必要としない。タイミングコントローラ１１０は、クロックの挿入されたデータをＬＶＤＳまたはミニＬＶＤＳ方式の差動信号に変換して直列伝送するので、データ伝送ライン対ＤＬＰ１〜ＤＬＰ８のそれぞれは差動信号を供給する２個の伝送ラインのみを備える。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは、タイミングコントローラ１１０から該当のデータ伝送ライン対ＤＬＰを通して独立して受信した差動信号の電圧極性によって伝送データを復元し、内部から独立して生成されたクロックマスク信号を用いて復元されたデータから第１のクロックとデータを分離して検出する。そして、検出された第１のクロックの周波数を逓倍して第２のクロックとして復元した後に、第２のクロックを用いてデータをサンプリングしてラッチし、ラッチしたデータを用いて表示パネルのデータラインを駆動する。

図５は、図４に示すデータインターフェース装置の内部回路を示すブロック図であり、図６は、図５に示すデータインターフェース装置の代表的な駆動波形図である。

図５に示すデータインターフェース装置は、タイミングコントローラ１１０の出力端に内蔵されたシリアライザ１２４、ＰＬＬ１２６を含み、データ間にクロックを挿入して伝送する送信部１２０と、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれの入力端に内蔵されたクロック／データ検出部１６４、ＤＬＬ１６６、デシリアライザ１６８、マスク信号生成部１７０を含み、送信部１２０から受信したデータからクロックとデータを分離する受信部１６０とを備える。また、送信部１２０は、クロックの挿入された伝送データを差動信号に変換して出力するＬＶＤＳ送信部１３０をさらに備え、受信部１６０は、受信した差動信号からクロックの挿入された伝送データを復元して出力するＬＶＤＳ受信部１６２をさらに備える。

タイミングコントローラ１１０のデータ整列部１２２は、データイネーブル信号ＤＥのイネーブル区間に入力されたデジタルデータを整列して送信部１２０に出力する。特に、データ整列部１２２は、ポイント・ツウ・ポイント方式でデータを伝送する送信部１２０のため、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに供給されるデータとして区分して送信部１２０のシリアライザ１２４に供給する。

ＰＬＬ１２６は、入力されたドットクロックＣＬＫを設定値だけ分周し、伝送データ間に挿入するための挿入クロックＣＬＫ＿ｅｍを生成してシリアライザ１２４に供給する。
シリアライザ１２４は、データ整列部１２２から並列に伝送されたデータを直列データに変換し、直列データ間にＰＬＬ１２６からの挿入クロックＣＬＫ＿ｅｍを挿入してＬＶＤＳ送信部１３０に供給する。この時、シリアライザ１２４は、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに対応して分離して入力された並列データを個別に直列データに変換し、各直列データ間にＰＬＬ１２６からの挿入クロックＣＬＫ＿ｅｍを挿入してＬＶＤＳ送信部１３０に供給する。

例えば、シリアライザ１２４は、図６に示す伝送データＤａｔａ＿ＣＬＫのように１画素データを直列伝送する期間Ｐ２以前のプリアンブル期間Ｐ１に、挿入クロックＣＬＫ＿ｅｍを含むプリアンブル信号を挿入し、プリアンブル信号と画素データのビットＤ１〜Ｄ３ｎを順次供給する。プリアンブル信号は、挿入クロックＣＬＫ＿ｅｍと、該挿入クロックＣＬＫ＿ｅｍの前に、画素データと挿入クロックＣＬＫ＿ｅｍとを区分するための少なくとも一つのダミービットであるロー（“０”）ビットを含む。また、プリアンブル信号は、挿入クロック（“１”）と画素データの最初ビットＤ１との間に、画素データまたはデータ制御信号を指示するフラグ信号をさらに含むことができる。フラグ信号は、ソーススタートパルスとして用いられることができる。

ＬＶＤＳ送信部１３０は、シリアライザ１２４からのデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに対応する伝送データＤａｔａ＿ＣＬＫを差動信号に変換してデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに個別に供給する。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれに内蔵された受信部１６０のＬＶＤＳ受信部１６２は、タイミングコントローラ１１０の送信部１３０から受信した差動信号の電圧極性を検出し、伝送データＤａｔａ＿ＣＬＫを復元して出力する。

クロック／データ検出部１６４は、マスク信号生成部１７０からのクロックマスク信号Ｍに応答して、ＬＶＤＳ受信部１６２からの伝送データＤａｔａ＿ＣＬＫから第１のクロックＣＬＫ１と直列データＤａｔａ＿Ｓを検出して出力する。クロック／データ検出部１６４は、マスク信号Ｍのイネーブル期間で、伝送データＤａｔａ＿ＣＬＫに挿入された挿入クロックＣＬＫ＿ｅｍを検出して第１のクロックＣＬＫ１として出力する。また、クロック／データ検出部１６４は、クロックマスク信号Ｍのディセーブル期間で、伝送データＤａｔａ＿ＣＬＫに含まれた直列データＤａｔａ＿Ｓを検出して出力する。クロック／データ検出部１６４は、直列データＤａｔａ＿Ｓとして画素データを出力し、複数のデータ制御信号をさらに出力することができる。

ＤＬＬ１６６は、クロック／データ検出部１６４からの第１のクロックＣＬＫ１に対して設定値だけ周波数を逓倍し、第２のクロックＣＬＫ２を出力する。ＤＬＬ１６６は、第１のクロックＣＬＫ１を数倍〜数十倍程度に逓倍して第２のクロックＣＬＫ２を出力する。

デシリアライザ１６８は、ＤＬＬ１６６からの第２のクロックＣＬＫ２を用いてクロック／データ検出部１６４からの直列データＤａｔａ＿Ｓを並列データＤａｔａ＿Ｐに変換して出力する。デシリアライザ１６８は、並列データＤａｔａ＿Ｐを用いてＲ、Ｇ、Ｂ画素データを並列に出力し、複数のデータ制御信号をさらに出力することができる。

マスク信号生成部１７０は、クロック／データ検出部１６４からの第１のクロックＣＬＫ１と、ＤＬＬ１６６からの第２のクロックＣＬＫ２を用いてクロックマスク信号Ｍを生成する。マスク信号生成部１７０は、Ｍ−１番目の第１のクロックＣＬＫ１が入力されると、その入力時点からＤＬＬ１６６からの第２のクロックＣＬＫ２を設定値だけカウントし、カウントした出力をＭ番目のクロックマスク信号Ｍとして出力する。この時、マスク信号Ｍのマージン確保のため、カウントした出力を一定期間遅延して出力することができる。この設定値は、直列データ伝送期間Ｐ２に伝送される画素データのビット数（３ｎ）に設定されることができる。

クロックマスク信号Ｍは、図６に示すように、挿入クロックＣＬＫ＿ｅｍの含まれたプリアンブル期間Ｐ１でイネーブルされ、直列データ伝送期間Ｐ２でディセーブルされる。この時、クロックマスク信号Ｍは、挿入クロックＣＬＫ＿ｅｍを安定して検出できるようなマージンを十分に確保しながらも直列データＤ１〜Ｄ３ｎと重ならないように、挿入クロックＣＬＫ＿ｅｍよりは大きくプリアンブル期間Ｐ１よりは小さいイネーブル期間を持つことが好ましい。

例えば、クロックマスク信号Ｍは、図６に示すように、挿入クロックＣＬＫ＿ｅｍを含め、その前後のそれぞれで１／２クロック程度をさらにマスキングできるイネーブル期間、すなわち、挿入クロックＣＬＫ＿ｅｍの２倍程度に該当するイネーブル期間を持つ。

データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８は、受信部１６０からの第２のクロックＣＬＫ２を用いて画素データをサンプリングしてラッチした後、ラッチしたデータを用いて表示パネルのデータラインを駆動する。例えば、液晶表示パネルである場合、データＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれはラッチしたデータをアナログ画素電圧信号に変換してデータラインに供給する。

図７は、図５に示すクロック／データ検出部に適用されうる内部回路の一例を示す図である。

図７に示すクロック／データ検出部１６４Ａは、ＬＶＤＳ受信部１６２からの伝送データＤａｔａ＿ＣＬＫとマスク信号生成部１７０からのクロックマスク信号Ｍを用いて第１のクロックＣＬＫ１を検出して出力するＡＮＤゲート１６１と、直列データＤａｔａ＿Ｓを検出して出力するＡＮＤゲート１６３とを備える。

ＡＮＤゲート１６１は、伝送データＤａｔａ＿ＣＬＫとクロックマスク信号Ｍとを論理積演算し、図６に示すようにクロックマスク信号Ｍのイネーブル期間に伝送された挿入クロックＣＬＫ＿ｅｍを検出し、第１のクロックＣＬＫ１として出力する。

ＡＮＤゲート１６３は、ＮＯＴゲートを用いてクロックマスク信号Ｍを反転させた後に、伝送データＤａｔａ＿ＣＬＫと反転されたクロックマスク信号Ｍとを論理積演算し、図６に示すようにクロックマスク信号Ｍのディセーブル期間に伝送された直列データＤａｔａ＿Ｓを検出して出力する。

図８は、図５に示すクロック／データ検出部１６４に適用されうる内部回路の他の例を示す図であり、図９は、図８に示すクロック／データ検出部１６４Ｂの駆動波形図である。

図８に示すクロック／データ検出部１６４Ｂは、マスク信号Ｍが、図９の点線で表すように、直列データと重なってデータが損失するのを防止すべく、ＤＬＬ１６６からの第２のクロックＣＬＫ２をカウントするカウンタ１６７を用いてデータマスク信号Ｍ＿Ｄを生成し、該データマスク信号Ｍ＿Ｄを用いて伝送データＤａｔａ＿ＣＬＫから直列データＤａｔａ＿Ｓを検出して出力する。

ＡＮＤゲート１６５は、伝送データＤａｔａ＿ＣＬＫとクロックマスク信号Ｍとを論理積演算し、図９に示すようにマスク信号Ｍのイネーブル期間に伝送された挿入クロックＣＬＫ＿ｅｍを検出し、第１のクロックＣＬＫ１として出力する。

カウンタ１６７は、ＡＮＤゲート１６５から第１のクロックＣＬＫ１が入力されると、ＤＬＬ１６６からの第２のクロックＣＬＫ２を設定値、例えば、画素データのビット数Ｄ３ｎだけカウントしながら、図９に示すように直列データ伝送期間Ｐ２でのみイネーブルされるデータマスク信号Ｍ＿Ｄを生成して出力する。

ＡＮＤゲート１６９は、伝送データＤａｔａ＿ＣＬＫとカウンタ１６７からのデータマスク信号Ｍ＿Ｄとを論理積演算し、図９に示すように、データマスク信号Ｍ＿Ｄのイネーブル期間に伝送された直列データＤａｔａ＿Ｓを検出して出力する。したがって、クロックマスク信号Ｍが図９の点線で表すように直列データと重なっても、データが損失するのを防止できる。

図１０は、図５に示すマスク信号生成部に適用されうる内部回路の一例を示す図であり、図１１は、図１０に示すマスク信号生成部の詳細回路を示す図であり、図１２は、図１１に示すマスク信号生成部の駆動波形図である。

図１０及び図１１に示すマスク信号生成部１７０は、カウンタ１７２とタイミングマッチング部１７４とを備える。

カウンタ１７２は、クロック／データ検出部１６４からの第１のクロックＣＬＫ１が入力されるとカウント動作を始め、ＤＬＬ１６６からの第２のクロックＣＬＫ２を一定時間カウントしてカウント信号Ｑ_kを出力し、タイミングマッチング部１７４は、カウンタ１７２からのカウント信号Ｑ_kを遅延させてクロックマスク信号Ｍとして出力する。

例えば、図１２に示すように、データ伝送期間Ｐ２でｋ＋１ビットのデータを伝送すると仮定する場合、カウンタ１７２は、図１１に示すように、第１のクロックＣＬＫ１の入力ラインに従属接続され、第２のクロックＣＬＫ２の入力ラインに共通接続されたｋ個のＤ−フリップフロップを含むシフトレジスタで構成されることができる。

ｋ個のＤ−フリップフロップで構成されたカウンタ１７２は、第１のクロックＣＬＫ１が入力されると、第２のクロックＣＬＫ２をｋ個だけカウントした後、カウント信号Ｑ_kを出力する。タイミングマッチング部１７４を構成する複数の遅延器は、カウンタ１７２からのカウント信号Ｑ_kを遅延器の数だけ遅延させ、図１２に示すようにプリアンブル期間Ｐ１内でのみイネーブルされるクロックマスク信号Ｍを出力する。

図１３は、図５に示すマスク信号生成部に適用されうる内部回路の他の例を示す図である。

図１３に示すマスク信号生成部２７０は、クロックマスク信号Ｍの不安定な区間を除去し、安定したクロックマスク信号Ｍを出力すべく、第１のマスク信号生成部２７２、第１のマスク信号チェック部２７６、電源感知部２７４、第２のマスク信号生成部２８０、ＯＲゲート２８２を備える。

第１のマスク信号生成部２７２は、図５に示すマスク信号生成部１７０と同様に、クロック／データ検出部１６４からの第１のクロックＣＬＫ１と、ＤＬＬ１６６からの第２のクロックＣＬＫ２を用いて第１のクロックマスク信号Ｍ１を生成する。マスク信号生成部２７２は、第１のクロックＣＬＫ１が入力されると、その入力時点からＤＬＬ１６６からの第２のクロックＣＬＫ２を設定値だけカウントし、カウント信号を第１のクロックマスク信号Ｍ１として出力する。

この時、第１のマスク信号のマージン確保及びタイミングマッチングのためにカウント信号を一定期間遅延させて第１のマスク信号Ｍ１として出力することができる。第１のクロックマスク信号Ｍ１は、前述したように、挿入クロックＣＬＫ＿ｅｍが含まれたプリアンブル期間Ｐ１でイネーブルされ、直列データ伝送期間Ｐ２でディセーブルされる。

第１のマスク信号チェック部２７６は、第１のマスク信号生成部２７２からの第１のクロックマスク信号Ｍ１が正常か否かをチェックする。そして、第１のクロックマスク信号Ｍ１が正常信号と判断されると、正常の第１のクロックマスク信号Ｍ１をＯＲゲート２８２に出力し、第１のクロックマスク信号Ｍ１が異常信号と判断されると、第１のクロックマスク信号Ｍ１をディセーブルさせ、異常検出信号を第２のマスク信号生成部２８０に出力する。

第１のマスク信号チェック部２７６は、第１のクロックマスク信号Ｍ１のマスキング区間、すなわち、イネーブル期間で第１のクロックＣＬＫ１の数をカウントし、第１のクロックマスク信号Ｍ１が正常か否かを判断する。すなわち、第１のマスク信号チェック部２７６は、第１のクロックマスク信号Ｍ１のイネーブル期間で第１のクロックＣＬＫ１のカウント数が“１”であれば正常信号と判断し、第１のクロックマスク信号をＯＲゲート２８２に出力し、カウント数が“１”でなければ異常信号と判断し、異常区間検出信号を第２のマスク信号生成部２８０に出力し、第１の出力マスク信号Ｍ１をディセーブルさせる。

電源感知部２７４は、電源部から入力されるデータＩＣの駆動電圧ＶＤＤをモニタリングして表示装置のターンオン時点を検出し、電源感知信号Ｐ＿ｏｎを出力する。

第２のマスク信号生成部２８０は、第１のマスク信号チェック部２７６から異常区間検出信号が入力されると、一定期間マスキング（イネーブル）状態を保持する第２のクロックマスク信号Ｍ２を出力する。また、第２のマスク信号生成部２８０は、電源感知部２７４から電源感知信号Ｐ＿ｏｎが入力されると、表示装置の駆動が不安定な初期区間をマスキングすべく上記の一定期間マスキング状態を保持する第２のクロックマスク信号Ｍ２を出力する。

ＯＲゲート２８２は、第１のマスク信号チェック部２７６からの第１のクロックマスク信号Ｍ１と第２のマスク信号生成部２８０からの第２のクロックマスク信号Ｍ２とを論理和演算してクロックマスク信号Ｍを出力する。これにより、ＯＲゲート２８２は、正常区間では第１のクロックマスク信号Ｍ１をクロックマスク信号Ｍとして出力し、異常区間では第２のクロックマスク信号Ｍ２をクロックマスク信号Ｍとして出力するとができる。

このように、マスク信号生成部２７０は、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２を用いて第１のクロックマスク信号Ｍ１を生成した後、第１のクロックマスク信号Ｍ１が正常か否かをチェックし、正常区間では第１のクロックマスク信号Ｍ１をクロックマスク信号Ｍとして出力し、異常区間では第２のクロックマスク信号Ｍ２をクロックマスク信号Ｍとして出力することができる。

マスク信号生成部２７０から出力されるクロックマスク信号Ｍは、図１４に示すように、イネーブル状態に固定された異常区間と、イネーブル状態とディセーブル状態が周期的に反復される正常区間とを含むことができる。前記クロックマスク信号Ｍの異常区間は、表示装置の電源がターンオンされた時点から駆動が不安定な初期期間を含む。また、有効データが供給されないブランキング期間でクロックマスク信号Ｍを一定期間イネーブル状態に固定した後、安定した第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２を反復して検出しながら正常なクロックマスク信号Ｍを準備するマスクロッキング（Ｌｏｃｋｉｎｇ）期間を含む。

このため、上記ブランキング期間で図５に示すタイミングコントローラ１１０の送信部１２０は、ブランキング期間にも周期的に挿入クロックＣＬＫ＿ｅｍを挿入して供給する。そして、各データＩＣ（Ｄ−ＩＣ）の受信部１６０でクロック／データ検出部１６４は、マスク信号生成部２７０からのクロックマスク信号Ｍがイネーブル状態に固定されたマスクロッキング期間内で挿入クロックＣＬＫ＿ｅｍと同一の第１のクロックＣＬＫ１を検出し、ＤＬＬ１６６は第１のクロックＣＬＫ１を周波数逓倍して第２のクロックＣＬＫ２を出力する。

これによって、マスク信号生成部２７０はブランキング期間内で安定して反復される第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２を用いてイネーブル状態とディセーブル状態が周期的に反復される安定したクロックマスク信号Ｍを出力できる。したがって、ブランキング期間に続くデータ有効期間でクロック／データ検出部１６４はクロックマスク信号Ｍを用いて第１のクロックＣＬＫ１とデータを安定して検出することができる。また、初期駆動がデータ有効期間で始まると、該初期のデータ有効期間でクロックマスク信号Ｍが不安定であっても、その次のブランキング期間で前述したマスクロッキング期間によってクロックマスク信号Ｍが安定するので、それ以降からはクロックマスク信号Ｍが正常動作できる。

図１５は、図１４に示すように、マスク信号生成部２７０のクロックマスク信号Ｍの生成方法を段階的に示す流れ図であり、図１６は、上記クロックマスク信号Ｍが異常状態の第２のクロックマスク信号Ｍ２から正常状態の第１のクロックマスク信号Ｍ１に補正される過程を示す波形図である。

表示装置の電源がターンオンされ、電源感知部２７４から電源感知信号Ｐ＿ｏｎが入力されると、第２のマスク信号生成部２８０は初期区間と判断し（Ｓ２）、一定期間イネーブル状態が保持された後にディセーブルされる第２のクロックマスク信号Ｍ２をＯＲゲート２８２を通してクロックマスク信号Ｍとして出力する（Ｓ４）。

マスク信号生成部２７０から出力されたクロックマスク信号Ｍを用いて図５に示すクロック／データ検出部１６４は、伝送データＤａｔａ＿ＣＬＫから第１のクロックＣＬＫ１を検出して出力し、ＤＬＬ１６６は第１のクロックＣＬＫ１を周波数逓倍し、第２のクロックＣＬＫ２を出力し、マスク信号生成部２７０には、第１及び第２のクロックＣＬＫ１，ＣＬＫ２が入力される（Ｓ６）。上記の段階２（Ｓ２）で初期区間と判断されない場合にも段階６（Ｓ６）に移行する。

第１のマスク信号生成部２７２は、入力された第１及び第２のクロックＣＬＫ１，ＣＬＫ２を用いて第１のクロックマスク信号Ｍ１を生成して出力し、第１のマスク信号チェック部２７６は、第１のクロックマスク信号Ｍ１のイネーブル期間、すなわち、マスキング区間内で第１のクロックＣＬＫ１をカウントし、第１のクロックマスク信号Ｍ１が正常か否かをチェックする（Ｓ８）。ここで、第１のクロックＣＬＫ１のカウント数が“１”でないと第１のマスク信号チェック部２７６は異常状態と判断し、第２のマスク信号生成部２８０に異常検出信号を出力して第２の出力マスク信号Ｍ２が出力されるようにする（Ｓ４）。

続いて、段階６（Ｓ６）及び段階８（Ｓ８）を繰り返し行い第１のクロックＣＬＫ１のカウント数が“１”になると、第１のマスク信号チェック部２７６は正常状態と判断し、第１のクロックマスク信号Ｍ１がＯＲゲート２８２を通してクロックマスク信号Ｍとして出力されるようにする（Ｓ１０）。

そして、上記の段階を反復しながら第１のマスク信号チェック部２７６により正常状態と判断される間に第１のクロックマスク信号Ｍ１が出力され、異常と判断されると、第２のクロックマスク信号Ｍ２から第１のクロックマスク信号Ｍ１へと補正される補正期間を経ることとなる。

このように、本発明による平板表示装置のデジタルインターフェース装置は、タイミングコントローラ１１０からクロックの挿入された伝送データを複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれにポイント・ツウ・ポイント方式で伝送するので、マルチ・ドロップ方式に比べて伝送ラインの数を減少させることができ、伝送ライン数の増加によるＥＭＩ及びＰＣＢ設計上の問題点を防止することができる。また、複数のデータＩＣＤ−ＩＣ１〜Ｄ−ＩＣ８のそれぞれは独立してクロックマスク信号を生成することによってクロックを安定して検出できるので、クロック未検出、クロック遅延またはデータ伝送周波数増加によるデータのサンプリング誤りを防止できる。

以上説明した内容から当業者ならば本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であるということが明らかである。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されてはならず、特許請求の範囲によって定められるべきである。

本発明の一実施の形態による平板表示装置のデータインターフェース装置を概略的に示すブロック図である。図１に示すタイミングコントローラ及びデータ駆動ＩＣの内部構成を示すブロック図である。図２に示すデータインターフェース装置の駆動波形図である。本発明の他の実施の形態による平板表示装置のデータインターフェース装置を概略的に示すブロック図である。図４に示すタイミングコントローラ及びデータ駆動ＩＣの内部構成を示すブロック図である。図５に示すデータインターフェース装置の駆動波形図である。図５に示すクロック／データ検出部の内部回路図である。図５に示すクロック／データ検出部の他の内部回路図である。図８に示すクロック／データ検出部の駆動波形図である。図５に示すマスク信号生成部の内部ブロック図である。図１０に示すマスク信号生成部の内部回路図である。図１１に示すマスク信号生成部の駆動波形図である。図５に示すマスク信号生成部の他の内部ブロック図である。図１３に示すマスク信号生成部の駆動波形図である。図１３に示すマスク信号生成部の駆動方法を段階的に示すフローチャートである。図１３に示すマスク信号生成部のマスク信号補正過程を示す波形図である。

符号の説明

１０，１１０：タイミングコントローラ
１２，１４，１１２，１１４：ＰＣＢ
２０，１２０：送信部
２２，１２２：データ整列部
２４，１２４：シリアライザ
２６，１２６：ＰＬＬ
３０，１３０：ＬＶＤＳ送信部
６０，１６０：受信部
６２，１６２：ＬＶＤＳ受信部
６４，１６４，１６４Ａ，１６４Ｂ：クロック／データ検出部
６６，１６６：ＤＬＬ
６８，１６８：デシリアライザ
１７０，２７０：マスク信号生成部
１６１，１６３，１６５，１６９：ＡＮＤゲート
１６７，１７２：カウンタ
１７４：タイミングマッチング部
２７２：第１のマスク信号生成部
２７４：電源感知部
２７６：第１のマスク信号チェック部
２８０：第２のマスク信号生成部
２８２：ＯＲゲート

Claims

タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データと、前記挿入クロックを指示するクロックイネーブル信号を伝送する送信部と、
前記タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、前記クロックイネーブル信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信部と
を備え、
前記送信部は、
ドットクロックを周波数分周し、前記挿入クロックと、前記クロックイネーブル信号を供給する周波数分周器と、
並列に入力されたデータを直列データに変換し、前記直列データ間に前記挿入クロックを挿入し、前記複数のデータ集積回路のそれぞれに伝送データとして供給するシリアライザと、
前記伝送データと前記クロックイネーブル信号をそれぞれ差動信号に変換して伝送する差動信号送信部と
を有し、
前記受信部は、
前記送信部から受信した差動信号を用いて前記伝送データと前記クロックイネーブル信号を復元する差動信号受信部と、
前記クロックイネーブル信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データを分離して検出するクロック／データ検出部と、
前記第１のクロックを周波数逓倍して第２のクロックを出力する周波数逓倍器と、
前記第２のクロックを用いて前記直列データを並列データに変換して出力するデシリアライザと
を有する
ことを特徴とする、平板表示装置のデータインターフェース装置。
前記伝送データは、前記挿入クロックを含むプリアンブル信号を含み、
前記プリアンブル信号は、データと挿入クロックを区分するためのダミービットと、データが画素データかデータ制御信号かを指示するフラグ信号とを含み、
前記クロックイネーブル信号は、前記挿入クロックの直前に、前記挿入クロックを指示するイネーブル区間を含む
ことを特徴とする、請求項１に記載の平板表示装置のデータインターフェース装置。
入力クロックを周波数分周し、挿入クロックと、前記挿入クロックを指示するクロックイネーブル信号を生成する段階と、
並列データを直列データに変換し、前記直列データ間に前記挿入クロックを挿入して伝送データに供給する段階と、
前記伝送データと前記クロックイネーブル信号をそれぞれ差動信号に変換して送信する段階と、
受信した差動信号を用いて前記伝送データ及びクロックイネーブル信号を復元する段階と、
前記クロックイネーブル信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データを分離して検出する段階と、
前記第１のクロックを周波数逓倍して第２のクロックを出力する段階と、
前記直列データを並列データに変換して出力する段階と
を含む
ことを特徴とする、平板表示装置のデータインターフェース方法。
前記伝送データは、前記挿入クロックを含むプリアンブル信号を含み、
前記プリアンブル信号は、データと挿入クロックを区分するためのダミービットと、データが画素データかデータ制御信号かを指示するフラグ信号を含む
ことを特徴とする、請求項３に記載の平板表示装置のデータインターフェース方法。
タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データを伝送する送信部と、
前記タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、前記伝送データを用いてクロックマスク信号を生成し、前記クロックマスク信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信部と
を備え、
前記送信部は、
ドットクロックを周波数分周して前記挿入クロックを供給する周波数分周器と、
並列に入力されたデータを直列データに変換し、前記直列データ間に前記挿入クロックを挿入し、前記複数のデータ集積回路のそれぞれに供給される伝送データとして供給するシリアライザと、
前記伝送データを差動信号に変換して伝送する差動信号送信部と
を有し、
前記受信部は、
前記送信部から受信した差動信号を用いて前記伝送データを復元する差動信号受信部と、
前記クロックマスク信号に応答して、前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データとを分離して検出するクロック／データ検出部と、
前記第１のクロックを周波数逓倍して第２のクロックを出力する周波数逓倍器と、
前記第２のクロックを用いて前記直列データを並列データに変換して出力するデシリアライザと、
前記第１及び第２のクロックを用いて前記クロックマスク信号を生成するマスク信号生成部と
を有する
ことを特徴とする、平板表示装置のデータインターフェース装置。
前記送信部は、データ有効期間では前記挿入クロックの挿入されたデータを前記伝送データとして供給し、前記データ有効期間の間のブランキング期間では前記挿入クロックのみを前記伝送データとして供給し、
前記マスク信号生成部は、前記ブランキング期間内のマスクロッキング期間の間前記クロックマスク信号をイネーブル状態に固定し、
前記クロック／データ検出部は、前記イネーブル状態に固定されたクロックマスク信号を用いて前記マスクロッキング期間で前記伝送データに含まれた挿入クロックを検出して前記第１のクロックとして出力する
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
前記クロック／データ検出部は、
前記伝送データと前記クロックマスク信号とを論理積演算し、前記クロックマスク信号のイネーブル区間で前記挿入クロックを検出して前記第１のクロックとして出力する第１のＡＮＤゲートと、
前記クロックマスク信号を反転させるＮＯＴゲートと、
前記伝送データと前記反転されたクロックマスク信号とを論理積演算し、前記クロックマスク信号のディセーブル区間で前記直列データを検出して出力する第２のＡＮＤゲートと
を有する
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
前記クロック／データ検出部は、
前記伝送データと前記クロックマスク信号とを論理積演算し、前記クロックマスク信号のイネーブル区間で前記挿入クロックを検出して前記第１のクロックとして出力する第１のＡＮＤゲートと、
前記第１のクロックが入力されると、前記第２のクロックをカウントしてデータマスク信号を生成するカウンタと、
前記伝送データと前記データマスク信号とを論理積演算し、前記データマスク信号のイネーブル区間で前記直列データを検出して出力する第２のＡＮＤゲートと、
を有する
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
前記マスク信号生成部は、
前記第１のクロックが入力されると、前記第２のクロックをカウントしてカウント信号を出力するカウンタと、
前記カウント信号を遅延させて出力するタイミングマッチング部と、
を有する
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
前記マスク信号生成部は、
前記第１のクロックが入力されると、前記第２のクロックをカウントして第１のクロックマスク信号を出力する第１のマスク信号生成部と、
前記第１のクロックマスク信号が正常が否かをチェックし、正常と判断されると、前記第１のクロックマスク信号を出力し、異常と判断されると、異常検出信号を出力する第１のマスク信号チェック部と、
電源オン時点を感知して電源感知信号を出力する電源感知部と、
前記電源感知信号または前記異常検出信号が入力されると、第２のクロックマスク信号を生成して出力する第２のマスク信号生成部と、
前記第１及び第２のクロックマスク信号を論理和演算して前記クロックマスク信号として出力するＯＲゲートと、
を有し、
前記第１のマスク信号チェック部は、
前記第１のクロックマスク信号のイネーブル区間で前記第１のクロックをカウントし、前記第１のクロックのカウント数が基準値と同一であると正常状態と判断し、前記基準値と同一でないと異常状態と判断し、
前記第２のマスク信号生成部は、
前記電源感知信号または前記異常検出信号が入力されると、一定期間イネーブル状態を維持してからディセーブルされる前記第２のクロックマスク信号を出力する
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
前記挿入クロックは、前記伝送データにおいて当該挿入クロックの前後に位置するダミービットと共にデータの前にプリアンブル信号として挿入され、
前記クロックマスク信号は、前記プリアンブル信号の期間内で前記挿入クロックよりも大きい幅のイネーブル区間を含む
ことを特徴とする、請求項５に記載の平板表示装置のデータインターフェース装置。
データ間に挿入クロックが挿入された伝送データを送信する送信段階と、
前記伝送データを受信してクロックマスク信号を生成し、前記クロックマスク信号に応答して前記伝送データから前記挿入クロックと前記データを分離して検出する受信段階と
を含み、
前記送信段階は、
ドットクロックを周波数分周して前記挿入クロックを生成する段階と、
並列に入力されたデータを直列データに変換する段階と、
前記直列データ間に前記挿入クロックを挿入して前記伝送データに変換する段階と、
前記伝送データを差動信号に変換して送信する段階と
を含み、
前記受信段階は、
受信した前記差動信号を用いて前記伝送データを復元する段階と、
前記クロックマスク信号に応答して前記伝送データから前記挿入クロックに対応する第１のクロックと前記直列データとを分離して検出する段階と、
前記第１のクロックを周波数逓倍して第２のクロックを出力する段階と、
前記第２のクロックを用いて前記直列データを並列データに変換して出力する段階と、
前記第１及び第２のクロックを用いて前記クロックマスク信号を生成する段階と
を含む
ことを特徴とする、平板表示装置のデータインターフェース方法。
前記送信段階は、データ有効期間では前記挿入クロックの挿入されたデータを前記伝送データとして供給し、前記データ有効期間の間のブランキング期間では前記挿入クロックのみを前記伝送データとして供給し、
前記受信段階が、前記ブランキング期間内のマスクロッキング期間の間前記クロックマスク信号をイネーブル状態に固定し、
前記イネーブル状態に固定されたクロックマスク信号を用いて前記マスクロッキング期間で前記伝送データに含まれた挿入クロックを検出して前記第１のクロックとして出力する
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。
前記第１のクロックと前記データを検出する段階は、
前記伝送データと前記クロックマスク信号とを論理積演算し、前記クロックマスク信号のイネーブル区間で前記挿入クロックを検出して前記第１のクロックとして出力する段階と、
前記クロックマスク信号を反転させる段階と、
前記伝送データと前記反転されたクロックマスク信号とを論理積演算し、前記クロックマスク信号のディセーブル区間で前記直列データを検出して出力する段階と
を含む
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。
前記第１のクロックと前記データを検出する段階は、
前記伝送データと前記クロックマスク信号とを論理積演算し、前記クロックマスク信号のイネーブル区間で前記挿入クロックを検出する段階と、
前記第１のクロックが入力されると、前記第２のクロックをカウントしてデータマスク信号を生成する段階と、
前記伝送データと前記データマスク信号とを論理積演算し、前記データマスク信号のイネーブル区間で前記直列データを検出して出力する段階と
を含む
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。
前記マスク信号を生成する段階は、
前記第１のクロックが入力されると、前記第２のクロックをカウントしてカウント信号を出力する段階と、
前記カウント信号を遅延させて出力する段階と、
を含む
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。
前記マスク信号を生成する段階は、
前記第１のクロックが入力されると、前記第２のクロックをカウントして第１のクロックマスク信号を出力する段階と、
前記第１のクロックマスク信号が正常か否かをチェックし、正常と判断されると前記第１のクロックマスク信号を出力し、異常と判断されると異常検出信号を出力する段階と、
電源オン時点を感知して電源感知信号を出力する段階と、
前記電源感知信号または前記異常検出信号が入力されると、第２のクロックマスク信号を生成して出力する段階と、
前記第１及び第２のクロックマスク信号を論理和演算して前記クロックマスク信号として出力する段階と、
を含む
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。
前記第１のクロックマスク信号をチェックする段階は、
前記第１のクロックマスク信号のイネーブル区間で前記第１のクロックをカウントし、前記第１のクロックのカウント数が基準値と同一であると前記正常状態と判断し、前記基準値と同一でないと前記異常状態と判断する
ことを特徴とする、請求項１７に記載の平板表示装置のデータインターフェース方法。
前記第２のクロックマスク信号を生成する段階は、
前記電源感知信号または前記異常検出信号が入力されると、一定期間イネーブル状態を維持してからディセーブルされる前記第２のクロックマスク信号を出力する
ことを特徴とする、請求項１７に記載の平板表示装置のデータインターフェース方法。
前記挿入クロックは、前記伝送データにおいて当該挿入クロックの前後に位置するダミービットと共にデータの前にプリアンブル信号として挿入され、
前記クロックマスク信号は、前記プリアンブル信号の期間内で前記挿入クロックよりも大きい幅のイネーブル区間を含む
ことを特徴とする、請求項１２に記載の平板表示装置のデータインターフェース方法。