KR100710437B1 - 송신 회로, 수신 회로 및 클락 추출 회로 및 데이터 전송방법 및 데이터 전송 시스템 - Google Patents
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Abstract
레퍼런스 클락 및 쉐이크 핸드 동작이 불필요하고, 신뢰성이 높은 안정된 디지털 데이터의 전송을 실현하는 것이다. 본 발명에 의하면, 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 전송하는 디지털 데이터 전송 방법이며, 상기 제 1의 기간에 있어서의 상기 제 1의 정보의 단위시간당 정보량은, 상기 제 2의 기간에 있어서의 상기 제 2의 정보의 단위시간당 정보량보다도 많고, 상기 제 1의 기간에 있어서의 상기 제 2의 정보는, 펄스폭 변조된 시리얼 데이터로서 전송되는 것을 특징으로 하는 전송 방법이 제공된다.
송신 회로, 수신 회로, 단위시간당 정보량, 펄스폭 변조
Description
본 발명은, 패러렐인 디지털 데이터를 시리얼화하여 전송하는 송신 회로 및 수신 회로 및 송신 회로에 이용하는 인코더 회로 및 그것들을 이용한 데이터 전송 방법 및 데이터 전송 시스템에 관한 것이다.
또한 본 발명은, 패러렐인 디지털 데이터를 시리얼화하여 전송되는 시리얼 데이터 전송 시스템의 수신 회로에 관하며, 상세하게는 시리얼 데이터 전송 시스템의 수신 유니트에 있어서의 클락 복원 위상동기회로(CDRPLL회로 : Clock Data Recovery phase Locked Loop회로, 클락 추출 회로라고도 함)에 관한 것이다.
최근, 장치 간의 디지털 데이터의 전송에 있어서는, 보다 고속으로 시리얼 전송을 행하고자 하는 요구가 높아지고 있다. 디지털 데이터의 시리얼 전송은, 디지털 데이터의 패러렐 전송과 비교하여 장치 사이를 접속하는 배선을 극히 적게 할 수 있고, 배선 케이블 및 커넥터의 소형화를 도모할 수 있을 뿐만 아니라, 배선간 의 상호 간섭에 의한 크로스 토크 등을 저감할 수 있는 등의 특징이 있다.
일반적으로, 디지털 데이터의 시리얼 전송에 있어서, 송신 유닛측은, 패러렐로 공급되는 디지털 데이터를 시리얼인 디지털 데이터로 변환하여 수신 유닛에 송신한다. 한편, 수신 유닛측에서는, 수신한 시리얼인 디지털 데이터를 패러렐인 디지털 데이터로 복원한다.
여기에서, 도 65를 참조한다. 도 65는, 패러렐인 디지털 데이터를 시리얼화하여 전송시키는 시리얼 데이터 전송 시스템의 시스템 구성을 도시한 도면이다. (1)전기/DC 결합, (2)전기/AC결합, (3)빛의 어디에 있어서도, 송신 유닛에 입력시키는 패러렐 데이터는, 인코더로 소정의 인코드 된 후, 시리얼라이저에 있어서 시리얼 데이터로 변환되고, 증폭되어서 전송된다. 수신 유닛에서 수신된 시리얼 데이터는, 증폭된 후 CDRPLL회로에서 패러렐 데이터로 변환되고, 디코더로 디코드 된다. DC결합은 간단함과 동시에, 직류 분을 포함시킨 저주파 성분의 전송이 가능하고, AC결합은, 송신측과 수신측을 DC적으로 아이솔레이션할 수 있는 장점이 있다. 광통신은, 고속이고 또한 장거리 전송이 가능하다는 장점이 있다.
이들 어느 경우도, 송신 유닛측 및 수신 유닛측에서 각각 동기를 취하여 복원 동작이 행해지지만, 동기가 소정의 범위로부터 벗어나면 정확한 디지털 데이터의 복원은 불가능하게 된다. 이 때문에 동기 어긋남이 발생한 경우에는, 동기의 재조정이 필요하게 된다. 특허문헌 1에, 동기 어긋남이 발생했을 경우, 송신측에 대하여, 커몬모드에서 리프레쉬 클락의 송신요구를 보내고, 수신측에서, 요구한 레퍼런스 클락을 수신하면 위상비교 모드로부터 주파수 비교모드로 변환하여 재조정 하는 클락 복원 회로의 기재가 있다.
또한 액티브 매트릭스형의 액정 디스플레이나 플라즈마 디스플레이에 있어서, 디지털 데이터는 시리얼 전송되고 있다(예를 들면 특허문헌 1참조). 여기에서, 이 종래의 시리얼 전송에 대해서 도 66 및 도 67을 참조하면서 설명한다.
액티브 매트릭스형의 액정 디스플레이에 이용되는 화상 데이터는, 도 66에 도시하는 바와 같이, RGB 각각의 색 데이터 Rx/Gx/Bx와 DE(DATA ENABLE)/Hsync(수평 동기 데이터)/Vsync(수직 동기 데이터)로 이루어지는 동기 데이터로 되어 있다. 화상 데이터의 소스로부터는, 액티브 기간에는 색 데이터가 출력되고, 블랭킹 기간에는 동기 데이터가 출력된다. 또, 액티브 기간 즉 DE= "Hi"의 기간에 있어서는, Hsync 및 Vsync는, "High" 상태로 변화되지 않는다.
도 67에는, 이 특허문헌 2에 개시되고 있는 디지털 데이터의 시리얼 전송 기술에 있어서의, m비트의 화상 데이터를 n비트의 데이터로 부호화하는 방법의 개략이 도시되고 있다. 이 종래의 부호화 방법에 있어서는, 동기 데이터를 송신하지 않을 경우(도 67(a))와 동기 데이터를 송신할 경우(도 67(b))로 나누어, m비트의 화상 데이터의 부호화를 행하고 있다.
이 종래의 부호화에 있어서, 동기 데이터를 송신하지 않을 경우(도 67(a))는, 화소마다 m비트의 화상 데이터를, 동일논리 비트가 k개 이상 연속하지 않는 n비트의 시리얼한 화상 데이터로 변환(encode)하여 시분할 다중화하여 송신한다. 또한 동기 데이터를 송신할 경우(도 67(b))는, 화소마다 m비트의 화상 데이터를, 시분할 다중화하고, 동일논리 비트가 k개 연속한 특정 비트 열을 포함하여 (n-m)비 트로 이루어지는 직렬 코드를 부가함으로써, 시리얼한 화상 데이터로 변환하여 시분할 다중화하여 송신한다. 여기에서, m, n, k는, 각각, m <n 또는 k <(n-m)이라는 조건을 충족시키고 있다. 이와 같이 함으로써, 패러렐로 공급되는 화상 데이터 및 동기 데이터를 송수신을 중단시키지 않고 하나의 전송로에 의해 송수신 할 수 있다.
[특허문헌 1] 미국특허 6,069,927호 공보
[특허문헌 2] 일본국 공개특허공보 특개평9-168147호 공보
그러나 특허문헌 1의 방법에서는, 수신 유닛측에 커몬모드 드라이버 및 송신측에 커몬모드 전압검출회로를 필요로 하므로, 이들의 부가 회로의 기생 용량, 노이즈 등에 의해 전송로의 품질을 낮추는 요인이 되는 등의 문제가 있었다. 또 이 방법을 광통신에 응용할 경우에는, 쌍방향의 통신이 필요하기 때문에, 광파이버를 2개 사용하거나 WDM(파장다중)전송을 행할 필요가 있어, 모두 비용상승의 요인이 된다.
또한 상술한 바와 같은 종래의 시스템에 있어서는, 송신 유닛과 수신 유닛과의 사이에서는 트레이닝 신호 및 애크노렛지 신호를 이용한 쉐이크 핸드 동작을 행할 필요가 있었다. 또한, 종래의 시스템에 있어서, 수신 유닛측의 CDR에 있어서 복원할 수 있는 클록 주파수는 일반적으로 소정의 좁은 주파수 범위로 한정되어 있었다. 이것은, 수신 유닛의 클락 추출 회로가, 내장하고 있는 수정발진기나 외부발진기로부터의 클락 입력을 기준 클락으로서 이용하고 있고, 클락 추출 회로는, 이 기준 클락 근방의 주파수 범위에서 밖에 클락을 추출할 수 없는 것에 의한다. 따라서, 송신 유닛측에서의 시리얼 데이터의 전송 레이트가 변화된 경우에는, 수신측이 클락 추출할 수 없기 때문에 데이터의 복원이 불가능하다는 문제가 있었다.
또한 특허문헌 2에 기재한 부호화방법에 있어서는, 이하에 설명하는 바와 같이, 시리얼 데이터를 패러렐 데이터로 변환할 때의 클락 복원(추출)에 있어서의 에러의 발생을 충분히 저감할 수 없었다.
1심볼의 시리얼 데이터에 라이즈 엣지가 복수 존재하면, 수신 유닛측에서 패러렐화할 때, 클락 복원이 원래 대로 할 수 없게 될 가능성이 있다. 여기에서, 1심볼이라 함은, 입력되는 데이터와 동 주기 또는 그 정수배의 주기의 라이즈 엣지 혹은 폴 엣지로 구분되어 있는 시리얼 데이터의 블록을 말한다.
여기에서, 클락 복원에 대하여 설명한다. 도 1에, 1심볼을 데이터A1, A2, A3‥으로 구성하는 시리얼 데이터A(도 1(a)) 및 1심볼을 데이터B1로 구성하는 시리얼 데이터B(도 1(b))로부터 수신 유닛측에 있어서 클락을 복원하는 타이밍 챠트를 도시한다. 도 1(a)에 도시되는 시리얼 데이터A에는, 1심볼중에 복수의 라이즈 엣지(Rise Edge) 및 폴 엣지(Fall Edge)가 존재한다. 한편, 도 1(b)에 도시되는 시리얼 데이터B에는, 1심볼중에 라이즈 엣지 및 폴 엣지가 각각 하나만 존재한다.
여기에서, 시리얼 데이터A로부터 클락을 복원하기 위해서 동기를 취하는 타이밍을 포인트 A1 즉 데이터의 라이즈 엣지로 설정한 경우라도, 데이터의 파형열화나 지터 등의 영향에 의해 포인트A1에서의 클락 복원의 동기가 취해지지 않는 경우가 일어날 수 있다. 즉, 포인트A1에서의 클락 복원의 동기가 취해지지 않을 경우, 라이즈 엣지인 포인트 A2, A3등 설정외의 포인트에 있어서 클락 복원의 동기가 취해지게 되어, 정상적인 클락 복원이 불가능하게 된다. 이것은, 시리얼 데이터A와 같이 1심볼중에 복수의 라이즈 엣지가 존재함으로써 일어날 수 있는 것이다.
여기에서, 도 2(a) 및 (b)를 참조하여 보다 상세하게 설명한다. 도 2(a)에, 디지털 데이터C1∼C6를 포함하는 시리얼 데이터C를 도시한다. 한편, 도 2(b)에, 시리얼 데이터C와는 데이터의 구성이 다른, 디지털 데이터D1 및 D2를 포함하는 시리얼 데이터D를 도시한다. 또, 여기에서는, 양 시리얼 데이터의 시간 스케일은 같게 한다.
시리얼 데이터C에 있어서의 디지털 데이터C1∼C6, 시리얼 데이터D에 있어서의 디지털 데이터D1 및 D2에 있어서, C3의 펄스폭과 D1의 펄스폭을 비교하면, C3에 비해 D1의 펄스폭이 길다. 따라서, 시리얼 데이터C의 라이즈 엣지 및 폴 엣지의 수는, 시리얼 데이터D의 라이즈 엣지보다도 많아지고 있다.
도 2(a)에 도시하는 시리얼 데이터C에 있어서의 각 디지털 데이터C1∼C6의 천이근방(라이즈 엣지 또는 폴 엣지 근방 )에서는, 디지털 데이터의 파형열화, 또는 지터 등의 영향에 의해, 샘플링 에러가 발생할 확률이 높아진다. 한편, 도 2(b)에 도시하는 시리얼 데이터D에 있어서의 각 디지털 데이터D1 및 D2에 있어서는, 각각의 데이터길이가 비교적 길고, 데이터가 동부호를 지속하는 시간이 비교적 길기 때문에, 샘플링 에러가 발생할 확률이 매우 낮아진다. 바꿔 말하면, 시리얼 데이터의 샘플링 에러를 저감하기 위해서는, 디지털 데이터의 라이즈 엣지가 적어지는 데이터 구성이 바람직하다.
본 발명자들은, 상기의 종래부터 알려져 있는 시리얼 전송 기술에 있어서, 시리얼 데이터에 라이즈 엣지가 1심볼중에 복수 존재하면, 라이즈 엣지를 심볼의 구분으로 오인하여, 오동기를 일으키는 경우가 있으며, 이것이 시리얼 데이터를 패러렐 데이터로 변환할 때의 클락 복원에 있어서의 에러의 발생을 충분히 저감하는 장해가 된다고 생각된다.
(과제를 해결하기 위한 수단)
도 1(b)에 도시하는 바와 같은 1심볼중에 라이즈 엣지가 하나밖에 존재하지 않는 시리얼 데이터B로부터 클락을 복원할 경우에 있어서는, 클락을 복원하기 위해서 동기를 취하는 타이밍을 포인트B1로 설정하면, 데이터의 파형열화나 지터 등의 영향이 있어도, 1심볼중에 라이즈 엣지가 하나밖에 존재하지 않으므로, 클락 복원에 에러가 발생할 가능성이 저감된다.
그래서, 본 발명은, 상기의 문제를 감안해서 이루어진 것으로서, 수신 유닛측에서 레퍼런스 클락을 필요로 하지 않고 또한 쉐이크 핸드 동작을 필요로 하지 않는 간단하고 고속인 시리얼 데이터의 전송을 행할 수 있는 시리얼 데이터 전송 시스템을 제공하는 것이다. 또한 본 발명은, 송신 유닛측의 시리얼 데이터의 전송 레이트가 변화되어도 수신 유닛측에 있어서, 그 변화에 추종할 수 있는 시리얼 데이터 전송 시스템을 제공하는 것이다.
또한 본 발명은, 동기 데이터를 펄스폭 변조함으로써, 시리얼 데이터 내의 라이즈 엣지를 하나만으로 하고, 클락을 복원할 때의 에러를 저감한 신뢰성이 높은 디지털 데이터의 전송을 실현 할 수 있는 데이터 전송 방법, 그 송신 회로 및 수신 회로 및 데이터 전송 시스템을 제공하는 것이다.
또한 본 발명은, 수신 유닛의 전압제어 발진회로의 주파수를 캡쳐 범위내에 넣기 위해서, 종래는 필요했던 레퍼런스 클락을 필요로 하지 않으며, 또한 쌍방향 통신도 필요로 하지 않는, 도 65의 어느 구성에 있어서도 적용가능한, 클락 복원 위상동기회로를 제공하는 것을 목적으로 한다.
본 발명은, 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 전송하는 디지털 데이터 전송 방법이며, 상기 제 1의 기간에 있어서의 상기 제 1의 정보의 단위시간당 정보량은, 상기 제 2의 기간에 있어서의 상기 제 2의 정보의 단위시간당 정보량보다도 많고, 상기 제 1의 기간에 있어서의 상기 제 1의 정보는, 최소의 펄스폭의 n배를 1심볼로 하는 시리얼 데이터로서 전송되며, 상기 제 2의 기간에 있어서의 상기 제 2의 정보는, 펄스폭 변조된 시리얼 데이터로서 전송되는 것을 특징으로 한다.
또한 본 발명은, 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하는 전송 시스템이며, 상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와, 상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와, 상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 데이터로 변환하고, 상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하여, 상기 제 1의 정보의 1심볼 시리얼 데이터와 상기 제 2의 정보의 1심볼 시리얼 데이터를 교대로 주기적으로 시리얼화하는 시리얼화 회로와, 상기 시리얼화된 데이터를 전송하는 전송로와, 상기 전송로를 전송한 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로와, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 판별하는 정보판별회로와, 상기 분리된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 포함하고, 상기 제 1의 기간에 전송하는 상기 제 1의 정보의 단위시간당 정보량은, 상기 제 2의 기간에 전송하는 상기 제 2의 정보의 단위시간당 정보량보다도 많은 것을 특징으로 한다.
또한 본 발명은, 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하는 전송 시스템이며, 상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와, 상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와, 상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 디지털 데이터로 변환하고, 상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하여, 상기 제 1의 정보의 1심볼 시리얼 데이터와 상기 제 2의 정보의 1심볼 시리얼 데이터를 교대로 주기적으로 시리얼화하는 시리얼화 회로와, 상기 시리얼화된 데이터를 전송하는 전송로와, 상기 전송로를 전송한 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로를 구비하고, 상기 클락 추출 회로는, 전압제어회로, 상기 시리얼 데이터와 전압제어 발진회로의 출력의 위상을 비교하는 위상비교회로, 상기 전압제어회로의 제어 전압을 생성하는 루프 필터로 이루어지는 위상비교루프와, 상기 시리얼 데이터를 상기 전압제어 발진회로로 생성된 다상 클락으로 샘플링하는 샘플링 회로와, 상기 1심볼의 시리얼 데이터의 주파수와 상기 전압제어 발진회로의 발진 주파수를 비교하여, 전압제어 발진회로의 발진 주파수를 상기 1심볼의 시리얼 데이터의 주파수에 맞추는 주파수 제어회로이며, 상기 전압제어 발진회로로 이루어진 상기 1심볼의 기간 동안의 시리얼 신호중의 라이즈 엣지의 수가 0이거나 1 혹은 그 이외인지 판정하는 엣지수 판정 회로와, 라이즈 엣지의 수가 0이거나, 주파수 제어회로가 디제이블된 경우에 리셋되어 소정의 시간간격으로 타이머 신호를 출력하는 타이머를 갖고, 라이즈 엣지의 수가 0인 경우에 전압제어 발진회로의 발진 주파수를 낮추고, 타이머로부터 타이머 신호가 출력되었을 경우에는, 전압제어 발진회로의 주파수를 높이도록 제어를 행하는 주파수 제어회로와, 상기 주파수 제어회로의 출력을 받아, 상기 루프 필터에 전류 펄스를 출력하는 챠지 펌프와, 상기 위상비교회로로부터 주파수 비교모드 요구신호가 입력되었을 경우에는, 주파수 제어회로를 이네이블, 위상비교회로를 디제이블하여, 라이즈 엣지 혹은 폴 엣지의 수가 1인 경우가 소정 수 이상 계속되었음을 검출하고, 상기 전압제어 발진회로의 출력 주파수가 상기 위상비교루프의 캡쳐 범위내인 것을 판정하여, 주파수 제어회로를 디제이블, 위상비교회로를 이네이블하는 모드 변환 회로를 갖는 클락 추출 회로와, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 식별하는 정보판별회로와, 상기 분리된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 포함하는 것을 특징으로 한다.
또한 본 발명은, 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하기 위한 송신 회로이며, 상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때에 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와, 상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와, 상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 데이터로 변환하고, 상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하는 시리얼화 회로를 구비한다.
또한 상기 제 1의 인코더는, 상기 1심볼의 시리얼 데이터중에 2개 이상의 라이즈 엣지를 갖도록 인코드하고, 상기 제 2의 인코더는, 상기 1심볼의 시리얼 데이터중에 하나의 라이즈 엣지 만을 상기 1심볼의 시점으로부터 일정 위치에 배치되도록 인코드 해도 좋다.
또한 상기 제 1의 인코더는, 입력과 출력과의 대응 관계를 복수개 갖는 조합 논리회로와, 적어도 상기 입력되는 제 1의 정보를 평가하여, 이 평가에 근거한 판정 신호를 출력하는 판정 회로를 구비하고, 상기 조합 논리회로는, 상기 판정 신호에 따라 선택된 상기 대응 관계의 인코드를 행함과 동시에, 이 선택된 상기 대응 관계를 식별하기 위한 인코드 비트를 상기 출력에 부여하도록 해도 좋다.
또한 상기 대응 관계는, 제 1의 대응 관계와 제 2의 대응 관계를 포함하고, 상기 제 1의 대응 관계는, 상기 입력과 출력이 같은 관계이며, 상기 제 2의 대응 관계는, 상기 입력에 대하여 출력을 2비트 마다 부호반전하는 관계가 되도록 해도 좋다.
또한 상기 판정 회로는, 상기 제 1의 정보를 단순 시리얼 변환했을 때, 라이즈 엣지수가 0일 경우에는, 상기 조합 논리회로에 상기 제 2의 대응 관계를 선택하도록 판정 신호를 출력한다.
또한 상기 판정 회로는, 상기 제 1의 정보를 단순 시리얼 변환하고, 그 전후로 서로 부호가 다른 스타트 비트와 스톱 비트를 부가했을 때에, 라이즈 엣지수가 1일 경우에는, 상기 조합 논리회로에 상기 제 2의 대응 관계를 선택하도록 하는 판정 신호를 출력한다.
또한 상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계중 인코드 후의 상기 1심볼의 시리얼 데이터에 있어서의 동부호 연속수가, 상기 1심볼의 시리얼 데이터의 비트수의 2분의 1에 1을 가한 값보다 작아지는 상기 대응 관계를 선택하도록 하는 판정 신호를 출력한다.
또한 상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계 중 인코드 후 데이터의 대칭관계에 있는 데이터 각각의 누적수의 차이를, 더욱 작게 하는 상기 대응 관계를 선택하도록 하는 판정 신호를 출력한다.
또한 상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계 중 인코드 후 데이터의 대칭관계에 있는 데이터의 누적수를, 더욱 작게 하는 상기 대응 관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 한다.
또한 상기 판정 회로는, 주정보 전송 주파수, EMI량, 상기 1심볼의 시리얼 디지털 데이터 및 상기 펄스폭 변조신호의 SN비 또는 에러 레이트 중 적어도 하나를 포함하는 정보를 평가하여, 그 평가에 따른 판정 신호를 출력하도록 해도 좋다.
또한 상기 라이즈 엣지를 폴 엣지로 치환해도 좋다.
또한 상기 제 2의 인코더는, 상기 제 2의 정보를, 순서대로 시리얼화했을 때에 상기 라이즈 엣지를 시점으로 하여, 폴 엣지까지의 동부호 기간이 되도록 인코드 해도 된다.
또한 본 발명은, 제 2의 정보의 시리얼 데이터이며, 제 1의 정보의 1심볼의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호인 1심볼의 시리얼 데이터화된 제 2의 정보의 시리얼 데이터와, 제 1의 정보의 시리얼 데이터이고, 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 시리얼화 된 제 1의 정보의 시리얼 데이터가 교대로 주기적으로 시리얼 전송된 신호를 수신하기 위한 수신 회로이며, 상기 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로와, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 판별하는 정보판별회로와, 상기 판별된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 구비하는 것을 특징으로 한다.
또한 상기 제 1의 정보의 시리얼 데이터는, 인코드 모드를 식별하는 인코드 비트를 포함하고, 상기 제 1의 디코더는, 상기 인코드 비트에 따른 디코드를 행한다.
또한 상기 정보판별회로는, 상기 시리얼 데이터의 1심볼중에 있어서의 라이즈 엣지수에 따라 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 식별한다.
또한 본 발명은, 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하여 수신 회로에 송신하는 디지털 데이터 송신 회로이며, 상기 제 2의 디지털 데이터를 항상 상위비트의 값이 하위 비트의 값 이상인 디지털 데이터에 인코드하여 상기 1심볼에 라이즈 엣지를 하나만 생성하는 인코더와, 상기 제 1의 디지털 데이터 또는 상기 인코드 된 상기 제 2의 디지털 데이터를 선택신호에 근거하여 선택하는 스위치 회로와, 상기 스위치 회로의 출력 신호 및 상기 선택신호를 시리얼로 변환하는 시리얼화 회로를 갖는다.
또한 본 발명의 디지털 데이터 수신 회로는, 제 1의 시리얼 디지털 데이터를 제 1의 디지털 데이터 및 선택신호에 패러렐로 변환하고, 또한 1심볼에 라이즈 엣지를 하나만 갖는 제 2의 시리얼 디지털 데이터를 제 2의 디지털 데이터 및 상기 선택신호에 패러렐로 변환하는 패러렐화 회로와, 상기 제 2의 디지털 데이터를 디코드 하고, 제 2의 스위치 회로에 출력하는 디코더 회로와, 상기 제 1의 디지털 데이터를 상기 선택신호에 근거하여 선택하고 출력하는 제 1의 스위치 회로와, 상기 디코드 된 상기 제 2의 디지털 데이터를 상기 선택신호에 근거하여 선택하고 출력하는 상기 제 2의 스위치 회로를 갖는다.
또한 본 발명은, 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하여 수신 회로에 송신하는 디지털 데이터 송신 회로이며, 상기 제 1의 디지털 데이터를 DC밸런스 처리하여 1심볼에 2이상의 라이즈 엣지를 생성하는 제 1의 인코더와, 상기 제 2의 디지털 데이터를 항상 상위비트의 값이 하위 비트의 값 이상인 디지털 데이터에 인코드하여 1심볼에 라이즈 엣지를 하나만 생성하는 제 2의 인코더와, 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터 또는 상기 인코드 된 상기 제 2의 디지털 데이터를 선택신호에 근거하여 선택하는 스위치 회로와, 상기 스위치 회로의 출력 신호를 시리얼로 변환하는 시리얼화 회로를 갖는다.
또한 본 발명의 수신 회로는, 1심볼에 라이즈 엣지를 2이상 갖는 제 1의 시리얼 디지털 데이터를 제 1의 디지털 데이터에 패러렐로 변환하고, 또한 1심볼에 라이즈 엣지를 하나만 갖는 제 2의 시리얼 디지털 데이터를 제 2의 디지털 데이터에 패러렐로 변환하는 패러렐화 회로와, 상기 제 1의 디지털 데이터를 디코드 하고, 제 1의 스위치 회로에 출력하는 제 1의 디코더 회로와, 상기 제 2의 디지털 데이터를 디코드 하고, 제 2의 스위치 회로에 출력하는 디코더 회로와, 상기 제 1의 디지털 데이터 및 상기 제 2의 디지털 데이터의 상기 라이즈 엣지의 수를 판정하고, 상기 라이즈 엣지의 수가 1일 경우와 2이상일 경우에서 다른 선택신호를 출력하는 판정 회로와, 상기 디코드 된 상기 제 1의 디지털 데이터를 상기 선택신호에 근거하여 선택하고 출력하는 제 1의 스위치 회로와, 상기 디코드 된 상기 제 2의 디지털 데이터를 상기 선택신호에 근거하여 선택하고 출력하는 상기 제 2의 스위치 회로를 갖는다.
또한 본 발명은, 송신측 유닛에 있어서 패러렐로 입력되는 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하고, 수신측 유닛에 송신하는 디지털 데이터 전송 방법이며, 제 1의 기간에 있어서는, 상기 제 1의 디지털 데이터 및 선택신호를 제 1의 시리얼 디지털 데이터로 변환하여 상기 수신측 유닛에 송신하고, 제 2의 기간에 있어서는, 상기 제 2의 디지털 데이터를 늘 상위비트의 값이 하위 비트의 값 이상이 되도록 인코드하여 1심볼에 라이즈 엣지를 하나만 생성하고, 또한 제 2의 시리얼 디지털 데이터로 변환하여 상기 수신측 유닛에 송신하는 것을 특징으로 한다.
또한 본 발명은, 송신측 유닛에 있어서 패러렐로 입력되는 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하고, 수신측 유닛에 송신하는 디지털 데이터 전송 방법이며, 제 1의 기간에 있어서는, 상기 제 1의 디지털 데이터를 DC밸런스 처리하고, 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터를 제 1의 시리얼 디지털 데이터로 변환하여 상기 수신측 유닛에 송신하며, 제 2의 기간에 있어서는, 상기 제 2의 디지털 데이터를 항상 상위비트의 값이 하위 비트의 값 이상이도록 인코드하여 1심볼에 라이즈 엣지를 하나만 생성하고, 또한 제 2의 시리얼 디지털 데이터로 변환하여 상기 수신측 유닛에 송신하는 것을 특징으로 한다.
또한 본 발명의 데이터 전송 시스템은, 송신측 유닛에 있어서 패러렐로 입력되는 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하여 수신측 유닛에 송신하는 디지털 데이터 전송 시스템이며, 상기 제 2의 디지털 데이터를 항상 상위비트의 값이 하위 비트의 값 이상인 디지털 데이터에 인코드하여 상기 1심볼에 라이즈 엣지를 하나만 생성하는 인코더와, 상기 제 1의 디지털 데이터 또는 상기 인코드 된 상기 제 2의 디지털 데이터를 선택신호에 근거하여 선택하는 제 1의 스위치 회로와, 상기 제 1의 스위치 회로의 출력 신호 중 상기 제 1의 디지털 데이터 및 상기 선택신호를 시리얼로 변환하여 제 1의 시리얼 디지털 데이터를 생성하고, 또한 상기 제 1의 스위치 회로의 출력 신호 중 상기 인코드 된 상기 제 2의 디지털 데이터 및 상기 선택신호를 시리얼로 변환하여 제 2의 시리얼 디지털 데이터를 생성하는 시리얼화 회로를 갖는 상기 송신측 유닛과, 상기 제 1의 시리얼 디지털 데이터를 상기 제 1의 디지털 데이터 및 상기 선택신호에 패러렐로 변환하고, 또한 상기 제 2의 시리얼 디지털 데이터를 상기 인코드 된 상기 제 2의 디지털 데이터 및 상기 선택신호에 패러렐로 변환하는 패러렐화 회로와, 상기 인코드 된 상기 제 2의 디지털 데이터를 디코드 하고, 제 3의 스위치 회로에 출력하는 디코더 회로와, 상기 제 1의 디지털 데이터를 상기 선택 신호에 근거하여 선택하고 출력하는 제 2의 스위치 회로와, 상기 디코드 된 상기 제 2의 디지털 데이터를 상기 선택신호에 근거하여 선택하고 출력하는 상기 제 3의 스위치 회로를 갖는 디지털 데이터 수신 회로를 갖는 수신측 유닛을 갖는다.
또한 본 발명은, 송신측 유닛에 있어서 패러렐로 입력되는 제 1의 디지털 데이터 및 제 2의 디지털 데이터를 1심볼의 시리얼 디지털 데이터로 변환하여 수신측 유닛에 송신하는 디지털 데이터 전송 시스템이며, 상기 제 1의 디지털 데이터를 DC밸런스 처리하여 1심볼에 2이상의 라이즈 엣지를 생성하는 제 1의 인코더와, 상기 제 2의 디지털 데이터를 항상 상위비트의 값이 하위 비트의 값 이상인 디지털 데이터에 인코드하여 1심볼에 라이즈 엣지를 하나만 생성하는 제 2의 인코더와, 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터 또는 상기 인코드 된 상기 제 2의 디지털 데이터를 제 1의 선택신호에 근거하여 선택하는 제 1의 스위치 회로와, 상기 제 1의 스위치 회로의 출력 신호 중 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터를 시리얼로 변환하여 제 1의 시리얼 디지털 데이터를 생성하고, 또한 상기 제 1의 스위치 회로의 출력 신호 중 상기 인코드 된 상기 제 2의 디지털 데이터를 시리얼로 변환하여 제 2의 시리얼 디지털 데이터를 생성하는 시리얼화 회로를 갖는 상기 송신측 유닛과, 상기 제 1의 시리얼 디지털 데이터를 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터에 패러렐로 변환하고, 또한 상기 제 2의 시리얼 디지털 데이터를 상기 인코드 된 상기 제 2의 디지털 데이터에 패러렐로 변환하는 패러렐화 회로와, 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터를 디코드 하고, 제 2의 스위치 회로에 출력하는 제 1의 디코더 회로와, 상기 인코드 된 상기 제 2의 디지털 데이터를 디코드 하고, 제 3의 스위치 회로에 출력하는 디코더 회로와, 상기 DC밸런스 처리된 상기 제 1의 디지털 데이터 및 상기 디코드 된 상기 제 2의 디지털 데이터의 상기 라이즈 엣지의 수를 판정하고, 상기 라이즈 엣지의 수가 1일 경우와 2이상일 경우에서 다른 제 2의 선택신호를 출력하는 판정 회로와, 상기 디코드 된 상기 제 1의 디지털 데이터를 상기 제 2의 선택신호에 근거하여 선택하고 출력하는 제 2의 스위치 회로와, 상기 디코드 된 상기 제 2의 디지털 데이터를 상기 제 2의 선택신호에 근거하여 선택하고 출력하는 상기 제 3의 스위치 회로를 갖는 수신측 유닛을 갖는다.
또한 본 발명은, 전압제어회로, 시리얼 데이터와 전압제어 발진회로의 출력의 위상을 비교하는 위상비교회로, 상기 전압제어회로의 제어 전압을 생성하는 루프 필터로 이루어지는 위상비교루프와, 상기 시리얼 데이터를 상기 전압제어 발진회로로 생성된 다상 클락으로 샘플링하는 샘플링 회로와, 상기 시리얼 데이터의 주파수와 상기 전압제어 발진회로의 발진 주파수를 비교하여, 전압제어 발진회로의 발진 주파수를 시리얼 데이터의 주파수에 맞추는 주파수 제어회로이며, 상기 전압제어 발진회로에서 만들어진 1심볼 분의 기간 동안의 시리얼 신호중의 라이즈 엣지의 수가 0이거나 혹은 1이거나 그 이외인지를 판정하는 엣지수 판정 회로와, 라이즈 엣지의 수가 0이거나, 주파수 제어회로가 디제이블되었을 경우에 리셋되어 소정의 시간간격으로 타이머 신호를 출력하는 타이머를 구비하고, 라이즈 엣지의 수가 0인 경우에 전압제어 발진회로의 발진 주파수를 낮추고, 타이머로부터 타이머 신호가 출력되었을 경우에는, 전압제어 발진회로의 주파수를 높이도록 제어를 행하는 주파수 제어회로와, 상기 주파수 제어회로의 출력을 받아, 상기 루프 필터에 전류 펄스를 출력하는 챠지펌프와, 상기 위상비교회로로부터 주파수 비교모드 요구신호가 입력되었을 경우에는, 주파수 제어회로를 이네이블, 위상비교회로를 디제이블하고, 라이즈 엣지의 수가 1인 경우가 소정 수 이상 계속되었음을 검출하여, 상기 전압제어 발진회로의 출력 주파수가 상기 위상비교루프의 캡쳐 범위내임을 판정하고, 주파수 제어회로를 디제이블, 위상비교회로를 이네이블하는 모드 변환 회로를 구비하는 것을 특징으로 한다.
또한 상기 엣지수 판정 회로는, 엣지수 제로의 판정을, 상기 샘플링된 신호중 라이즈 엣지수의 계수결과가 제로를 나타내는 출력과, 상기 시리얼 데이터로부터 직접 판단한 결과 라이즈 엣지가 존재하지 않음을 나타내는 출력과의 논리곱에 의해 엣지수 제로의 판정을 하도록 해도 좋다.
또한 상기 주파수 제어회로는, 상기 전압제어 발진회로의 발진 주파수를 높이는 것보다도, 낮추는 것을 우선하여 행해도 좋다.
또한 상기 챠지 펌프는, 상기 주파수 제어회로로부터 업 신호를 받았을 경우에 충전할 토탈 전하량이, 상기 주파수 제어회로로부터 다운 신호를 받았을 경우에 방전하는 토탈 전하량보다도 크게 해도 좋다.
또한 상기 챠지 펌프는, 상기 주파수 제어회로로부터 업 신호를 받았을 경우에 충전하는 충전 펄스의 수가, 상기 주파수 제어회로로부터 다운 신호를 받았을 경우에 방전하는 방전 펄스의 수보다도 많은 것이 적합하다.
또한 상기 챠지 펌프는, 상기 주파수 제어회로로부터 업 신호를 받았을 경우에 충전하는 충전 펄스의 전류가, 상기 주파수 제어회로로부터 다운 신호를 받았을 경우에 방전하는 방전 펄스의 전류보다 큰 것이 적합하다.
또한 본 발명은, 제 1의 정보가 인코드 된 1심볼의 시리얼 디지털 데이터와, 제 2의 정보가 상기 1심볼의 시리얼 디지털 데이터와 다르도록 인코드 되고, 상기 1심볼의 시리얼 디지털 데이터를 구성하는 디지털 데이터의 펄스폭의 n배의 주기로 펄스폭 변조된 펄스폭 변조신호이고, 상기 1심볼중에 라이즈 엣지 또는 폴 엣지를 하나만 갖고, 상기 라이즈 엣지 또는 폴 엣지는, 상기 1심볼의 프레임단으로부터 일정 위치에 배치되는 펄스폭 변조신호가 교대로 주기적으로 시리얼 전송된 신호로부터 클락을 추출하는 클락 추출 회로이며, 상기 1심볼중의 상기 라이즈 엣지 또는 폴 엣지의 주기에 의거하여 상기 클락을 추출하는 것을 특징으로 한다.
또한 본 발명의 클락 추출 회로는, 전압제어 발진기와, 입력 데이터 열과 상기 전압제어 발진기로부터의 출력 신호와의 위상차에 따른 위상차 신호를 출력하는 위상비교기와, 상기 입력 데이터 열과 상기 전압제어 발진기로부터의 출력 신호와의 주파수차에 따른 주파수차 신호를 출력하는 주파수 비교기와, 상기 위상차 신호 또는 주파수차 신호를 선택하는 모드변환회로를 구비하고, 상기 전압제어 발진기의 발진 주파수는, 상기 모드변환회로에 의해 선택된 상기 위상차 신호 또는 상기 주파수차 신호에 근거하여 제어된다.
또한 상기 주파수차 비교기는, 상기 전압제어 발진기로부터의 출력 신호의 1심볼 주기중의 입력 데이터 엣지수가 0이거나 1인지를 판정하여, 판정 결과에 따른 엣지수 판정 신호를 출력하는 엣지수 판정 회로와, 상기 엣지수가 0이며 또한 상기 위상차 신호가 선택되고 있을 경우에 리셋되는, 소정의 시간간격으로 타이머 신호를 출력하는 타이머와, 상기 엣지수 판정 신호와, 상기 타이머 신호에 근거하여 상기 전압제어 발진기의 발진 주파수를 제어하는 주파수 제어회로를 구비하고, 상기 타이머의 상기 소정의 시간간격은, 상기 종정보가 전송되는 시간간격보다도 길며, 상기 주파수 제어회로는, 상기 엣지수가 0인 경우에는, 상기 전압제어 발진기의 발진 주파수를 낮추고, 상기 타이머 신호가 출력되었을 경우에는, 상기 전압제어 발진기의 발진 주파수를 높이며, 상기 모드변환회로는, 상기 엣지수가 1인 판정 결과를 소정의 회수만큼 연속하여 얻어진 경우에 상기 위상차 신호를 선택한다.
또한 본 발명의 클락 추출 회로는, 입력 데이터를 샘플링하여, 샘플링 데이터를 출력하는 샘플러 회로를 구비하고, 상기 엣지수 판정 회로는, 상기 입력 데이터에 의거하여 상기 입력 데이터 열의 엣지의 유무를 검출하고, 엣지 유무정보를 출력하는 엣지검출회로를 가지며, 상기 엣지수 판정 회로는, 상기 샘플링 데이터와 상기 엣지 유무정보에 의거하여 엣지수를 판정한다.
또한 본 발명의 클락 추출 회로는, 미세조정 주파수 비교회로를 구비하고, 상기 미세조정 주파수 비교회로는, 1심볼중의 라이즈 엣지 위치의 심볼 마다의 변화량에 따라 상기 발진기의 발진 신호의 주파수와 상기 1프레임중의 상기 라이즈 엣지의 주기에 근거하는 주파수와의 주파수 편차량을 산출하며, 상기 주파수 편차량에 따른 제어신호를 상기 상기 전압제어 발진기에 출력한다.
또한 미세조정 주파수 비교회로는, 상기 1심볼에 있어서의 스타트 비트와 스톱 비트를 추정하는 추정 회로를 구비하고, 상기 스타트 비트 및 상기 스톱 비트의 1심볼 마다의 변화량에 따라 상기 전압제어 발진기의 상기 발진 신호의 주파수와 상기 1심볼중의 상기 라이즈 엣지의 주기에 근거하는 주파수와의 주파수 편차량을 도출하며, 상기 주파수 편차량에 따른 제어신호를 상기 전압제어 발진기에 출력하도록 해도 좋다.
[발명의 효과]
본 발명에 의하면, 블랭킹 기간 동안에 있어서, 시리얼 데이터의 1심볼당 라이즈 엣지의 수가 하나에만 고정되고 있기 때문에, 시리얼 데이터로부터 클락을 추출할 때의 파형의 열화에 의한 에러의 저감을 도모할 수 있고, 안정된 데이터의 전송을 실현 할 수 있다.
또한 본 발명의 디지털 데이터 전송 시스템에 의하면, 송신 유닛으로부터 수신 유닛으로의 시리얼 디지털 데이터를 한 쌍의 배선(광파이버를 포함한다)을 이용한 간단한 구성으로써 고속인 시리얼 디지털 데이터의 전송을 행할 수 있다. 그리고, 종래 송신 유닛과 수신 유닛과의 사이에서 행해지고 있었던 트레이닝 신호 및 애크노렛지 신호를 이용한 쉐이크 핸드 동작을 필요로 하지 않는다는 뛰어난 효과를 나타낸다. 또, 광파이버를 이용할 경우는, 종래부터, 트레이닝 신호, 애크노렛지 신호라는 쉐이크 핸드시에 필요한 쌍방향 통신을 행하는 것이 곤란했기 때문에, 본 발명에 의하면, 쉐이크 핸드 동작이 불필요하고, 배선에 광파이버를 이용하는 경우에는, 현저한 효과를 나타낸다.
또한 본 발명의 디지털 데이터 전송 시스템은, 블랭킹 기간(보통, Hsync, Vsync )에 주파수가 낮은 데이터(음성 데이터 등)를송신할 수 있다.
또한 본 발명의 디지털 데이터 전송 시스템에 의하면, 시리얼 디지털 데이터에 클락이 매립되고 있으므로, 수신 유닛의 클락 추출 회로에 수정발진기나 외부발진기로부터의 클락 입력을 필요로 하지 않고, 시리얼 디지털 데이터에 의한 화상 사이즈가 변화되어도 자동적으로 추종할 수 있으며, 또한 플러그·앤·플레이에도 대응할 수 있다는 효과를 나타낸다.
또한 본 발명에 의하면, 수신 유닛에 레퍼런스 클락을 필요로 하지 않고, 또한 수신측에서 송신측으로 역방향의 전송을 행할 필요가 없기 때문에, 수신측에 커몬모드 드라이버 및 송신측에 커몬모드 전압검출회로를 필요로 하지 않는 것으로, 전송 시스템의 원가상승 요인과 전송로의 품질을 낮추는 요인을 해소한 클락 복원 위상동기회로를 제공하는 것이 가능하게 된다.
도 1은 1심볼중에 라이즈 엣지가 복수 존재할 경우 및 1심볼중에 라이즈 엣 지가 하나만 복수 존재하는 시리얼 데이터의 도면,
도 2는 데이터길이가 다른 디지털 데이터를 도시한 도면,
도 3은 본 발명의 일 실시예의 디지털 데이터 송신 회로 및 수신 회로 및 디지털 데이터 전송 방법 및 디지털 데이터 전송 시스템의 개념을 도시한 도면,
도 4는 본 발명의 일 실시예의 시리얼 데이터의 개요를 도시한 도면,
도 5는 본 발명의 일 실시예에 있어서의 송신 유닛의 회로구성을 도시한 도면,
도 6은 본 발명의 일 실시예에 있어서의 제 1의 인코더 회로(2504a)의 회로 블럭도,
도 7은 본 발명의 일 실시예에 있어서의 조합 논리회로(2504a-1)의 회로구성을 도시한 도면,
도 8은 본 발명의 일 실시예에 있어서의 제 1의 인코더 회로의 회로도 및 동작테이블,
도 9는 본 발명의 일 실시예의 인코드 방법의 플로우 챠트,
도 10은 본 발명의 일 실시예에 있어서의 수신 유닛의 회로구성을 도시한 도면,
도 11은 본 발명의 일 실시예에 있어서의 제 1의 디코더 회로(2524a)의 회로도,
도 12는 본 발명의 일 실시예에 있어서의 제 2의 디코더 회로(2524b)의 회로도,
도 13은 본 발명의 일 실시예에 있어서의 제1/제 2의 디코더 판별 회로(2524c)의 회로도,
도 14는 본 발명의 일 실시예에 있어서의 디코드 방법의 플로우 챠트,
도 15는 본 발명의 일 실시예에 있어서의 DE필터의 회로도 및 동작 설명도,
도 16은 본 발명의 수신 회로인 클락 추출 회로의 회로구성을 도시하는 하드웨어 블럭도,
도 17은 화상표시의 1라인 분의 시리얼 데이터 구성도,
도 18은 블랭킹 기간 동안의 시리얼 데이터의 상승 수와, 전압제어 발진기의 주(周)Tvco와의 관계도,
도 19는 액티브 기간 동안의 시리얼 데이터의 상승 수와, 전압제어 발진기의 주기와의 관계도,
도 20은 클락 추출의 프로세스를 도시하는 플로우 챠트,
도 21은 전압제어 발진회로의 회로구성을 도시하는 하드웨어 블록과 각 클락 간의 타이밍을 도시한 도면,
도 22는 샘플러의 입출력 신호의 시리얼 데이터와 서브 클락과의 타이밍 차트 및 샘플링 결과의 타이밍 차트,
도 23은` 엣지수 판정 회로의 회로구성을 도시하는 하드웨어 블럭도,
도 24는 엣지검출회로의 회로구성을 도시하는 하드웨어 블럭도와 입출력 신호의 타이밍 차트,
도 25는 주파수차 검출회로의 회로구성을 도시하는 하드웨어 블럭도,
도 26은 타이머의 회로구성을 도시하는 하드웨어 블럭도와 각 신호의 타이밍 차트,
도 27은 챠지 펌프의 구성을 도시하는 회로 블럭도,
도 28은 제어회로의 회로구성을 도시하는 하드웨어 블럭도, 그 타이밍 차트 및 제어동작상태 천이도,
도 29는 클락 추출의 프로세스에서의 전압제어 발진기의 주파수의 시간변화,
도 30은 디지털 데이터를 시리얼 전송했을 때 발생하는 데이터 에러를 설명한 도면,
도 31은 데이터 에러가 발생하지 않는 디지털 데이터의 시리얼 전송을 설명한 도면,
도 32는 본 발명의 일 실시예의 인코드 방법의 플로우 챠트,
도 33은 본 발명의 일 실시예에 있어서의 인코더 회로의 회로구성도,
도 34는 본 발명의 일 실시예에 있어서의 평가함수의 회로구성도,
도 35는 본 발명의 일 실시예의 인코드 방법의 플로우 챠트,
도 36은 본 발명의 일 실시예의 클락 복원 위상동기회로(2600)의 회로구성을 도시하는 하드웨어 블럭도,
도 37은 본 발명의 일 실시예에 있어서의 미세조정 주파수 비교회로(80)의 회로 블럭도,
도 38은 본 발명의 일 실시예의 엣지 추출 회로(80a)의 회로구성을 도시한 도면,
도 39는 본 발명의 일 실시예의 Start/Stop추정 회로(80b)의 회로구성을 도시하는 도면,
도 40은 본 발명의 일 실시예의 주파수 검출회로(80c)의 회로구성을 도시한 도면,
도 41은 본 발명의 일 실시예의 송신 유닛(3000)의 개략적인 구성도,
도 42는 본 발명의 일 실시예의 CRD검출 회로(3000)의 회로구성을 도시한 도면,
도 43은 본 발명의 일 실시예의 제 1의 인코더 회로의 회로구성을 도시한 도면,
도 44는 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 45는 본 발명의 일 실시예를 도시한 도면,
도 46은 본 발명의 일 실시예를 도시한 도면,
도 47은 본 발명의 일 실시예에 있어서의 송신 유닛을 도시한 도면,
도 48은 본 발명의 일 실시예에 있어서의 인코더 회로를 도시한 도면,
도 49는 본 발명의 일 실시예에 있어서의 수신 유닛을 도시한 도면,
도 50은 본 발명의 일 실시예에 있어서의 디코더 회로를 도시한 도면,
도 51은 본 발명의 일 실시예에 있어서의 송신 유닛을 도시한 도면,
도 52는 본 발명의 일 실시예를 도시한 도면,
도 53은 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 54는 본 발명의 일 실시예에 있어서의 수신 유닛을 도시한 도면,
도 55는 본 발명의 일 실시예에 있어서의 DE필터를 도시한 도면,
도 56은 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 57은 본 발명의 일 실시예를 도시한 도면,
도 58은 본 발명의 일 실시예에 있어서의 DC밸런스 인코더 회로를 도시한 도면,
도 59는 본 발명의 일 실시예를 도시한 도면,
도 60은 본 발명의 일 실시예를 도시한 도면,
도 61은 본 발명의 일 실시예에 있어서의 송신 유닛을 도시한 도면,
도 62는 본 발명의 일 실시예에 있어서의 수신 유닛을 도시한 도면,
도 63은 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 64는 본 발명의 일 실시예에 있어서의 클락 추출 회로를 도시한 도면,
도 65는 시리얼 데이터 전송 시스템의 시스템 구성예를 도시한 도면,
도 66은 액티브 매트릭스형의 액정 디스플레이에 이용되는 화상 데이터의 구성을 도시하는 도면,
도 67은 종래의 디지털 데이터의 시리얼 전송을 도시한 도면,
도 68은 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 69는 본 발명의 일 실시예의 시리얼 디지털 데이터를 도시한 도면,
도 70은 본 발명의 일 실시예에 있어서의 시리얼 데이터와 샘플링 클락과의 관계를 나타내는 타이밍 챠트이다.
[도면의 주요부분에 대한 부호의 설명]
401 : 송신 유닛 402 : 시리얼화 회로
403 : 위상동기회로 404 : 인코더 회로
405 : 스위치 회로 406 : 출력 버퍼
411 : 입력색 데이터 412 : 입력 동기 데이터
414 : 입력 클락 415 : 시리얼 데이터
421 : 수신 유닛 422 : 패러렐화 회로
423 : 클락 추출 회로 424 : 디코더 회로
425 : 스위치 회로 426 : 스위치 회로
427 : 입력 버퍼 431 : 출력색 데이터
432 : 출력 동기 데이터 434 : 출력 클락
2501 : 송신 유닛 2502 : 시리얼화 회로
2503: 위상동기회로 2504 : 인코더 회로
2505 : 스위치 회로 2506 : 출력 버퍼
2511 : 입력색 데이터 2512 : 입력 동기 데이터
2514 : 입력 클락 2515 : 시리얼 데이터
2521 : 수신 유닛 2522 : 패러렐화 회로
2523 : 클락 추출 회로 2524 : 디코더 회로
2525 : 스위치 회로 2526 : 스위치 회로
2527 : 입력 버퍼 2531 : 출력색 데이터
2532 : 출력 동기 데이터 2534 : 출력 클락
10 : 위상비교회로 20 : 루프 필터
30 : 전압제어 발진기 40 : 샘플러
50 : 주파수 비교회로 51 : 엣지수 판정 회로
52 : 주파수차 검출회로 53 : 타이머
60 : 챠지 펌프 70 : 제어회로
200 : 수신 회로(클락 복원 위상동기회로)
300 : 시리얼 데이터 PLLCLK : PLL클락
SUBCLK : 서브 클락 DetCLK : 엣지검출 클락
NEDGO : 라이즈 엣지수0 NEDG1 : 라이즈 엣지수1
FQDEN : 주파수비교 이네이블 신호 PHDEN : 위상비교 이네이블 신호
FQDRQ : 주파수비교 요구신호
TIM : 1라인 스캔 이상의 시간을 나타내는 신호
CLK : 시스템 락 타이머
이하, 본 발명을 실시하기 위한 최선의 형태(이하, 실시예라 함)에 대해서, 도면에 의거하여 설명한다. 도 3에, 본 실시예에 따른 데이터 송신 회로 및 수신 회로, 및 그것들을 이용한 데이터 전송 방법 및 그 시스템을 도시한다. 이 송신 회로는, 송신용LSI로서 패키지되어, 또 이 수신 회로는, 수신용LSI로서 패키지 될 수 있다.
송신 유닛(송신 회로)(2501)은, 제 1의 입력 정보(2511)(본 실시예에 있어서는, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)) 및 제 2의 입력 정보(2512)(입력 동기 데이터(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 콘트롤)), 제 1의 입력 정보와 제 2의 입력 정보의 변환 신호DEI(입력선택신호(입력 데이터네이블))를 시리얼화한 시리얼 데이터(2515)를 수신 유닛(2521)에 송신한다. 이 시리얼 데이터(2515)에는, 입력 클락(2514)의 정보가 매립되고 있다.
수신 유닛(수신 회로)(2521)은, 송신 유닛(2501)으로부터 송신된 시리얼 데이터(2515)를 수신하고, 패러렐화하여, 제 1의 출력 정보(2531)(출력색 데이터(RO5∼RO0,GO5∼GOO, BO5∼BOO)), 제 2의 출력 정보(2532)(HsyncO(출력 수평 동기 데이터), VsyncO(출력 수직 동기 데이터), CTRL0(출력 컨트롤), DEO(출력 선택신호(출력 데이터네이블))) 및 출력 클락(2534)에 복원하여 출력한다.
송신 유닛(2501)은, 시리얼화 회로(2502)(Serializer), 위상동기회로(2503)(PL L회로:Phase Locked Loop회로), 제 1의 인코더 회로(2504a)(Encoder1) 및 제 2의 인코더 회로(2504b)(Encoder2), 스위치 회로(2505) 및 출력 버퍼(2506)(Output Buffer)를 갖고 있다.
또한 수신 유닛(2521)은, 패러렐화 회로(2522)(De-Serializer), 클락 추출 회로(CDRPLL회로:클락 Data Recovery Phase Locked Loop회로)(2523), 제 1의 디코더 회로(2524a)(Decoder1) 및 제 2의 디코더 회로(2524b)(Decoder2), 제 1의 스위 치 회로(2525) 및 제 2의 스위치 회로(2526) 및 입력 버퍼(2527)(Input Buffer)를 갖고 있다. 또, 출력 버퍼(2506) 및 입력 버퍼(2527)는 필요에 따라 설정하면 된다. 또한 본 실시예에 있어서는, 제 1의 입력 정보(2511)인 입력색 데이터에 대해서는, RGB 각 색의 데이터가, 각각 6비트인 예를 도시하고 있지만, 본 발명은, 8비트의 RGB데이터나 10bit의 RGB데이터 등에도 적용할 수 있고, 본 발명은 특정한 RGB데이터 비트수에 한정되지 않는다. 또한 수신 유닛(2521)에 있어서, 제 1의 디코더 회로(2524a), 제 2의 디코더 회로(2524b), 제 1의 스위치 회로(2525) 및 제 2의 스위치 회로(2526)는, 이들의 회로가 협조하여 제 1의 출력 정보(2531) 및 제 2의 출력 정보(2532)를 분리, 생성하는 기능을 하므로, 이들의 회로를 아울러 정보분리회로로 할 수도 있다. 또, 제 1의 입력 정보(2511)는 제 2의 출력 정보(2531)에 대응하고 있고, 제 2의 입력 정보(2512)는 제 2의 출력 정보(2532)에 대응하고 있다.
송신 유닛(2501)에 있어서는, 제 1의 입력 정보(2511) 및 제 2의 입력 정보(2512)인 입력 동기 데이터가, 각각, 제 1의 인코더 회로(2504a) 및 제 2의 인코더 회로(2504b)에 입력되어, 인코드 된다. 스위치 회로(2505)는, DEI를 입력선택신호로서 이용하고, DEI가 High인 경우에는 제 1의 인코더 회로(2504a)에 의해 인코드 된 제 1의 정보(2511)를 선택하여, DEI가 Low인 경우에는 제 2의 인코더 회로(2504b)에 의해 인코드 된 제 2의 정보(2512)를 선택하여 시리얼화 회로(2502)에 출력한다. 입력 클락(2514)은 위상동기회로(2503)에서 다상 클락으로 변환되고, 시리얼화 회로(2502)는 이 다상 클락을 이용하여 스위치 회로(2505)의 출력을 시리 얼화하여 시리얼 데이터(2515)를 생성하며, 출력 버퍼(2506)를 거쳐 출력한다.
송신 유닛(2501)의 제 2의 인코더 회로(2504b)는, 제 2의 정보(HSYNCI, VSYNCI 및 CTRLI)을 인코드 한다. 그때, 제 2의 인코더 회로(2504b)는, 데이터를 순차적으로 시리얼화(단순 시리얼화)했을 때 1심볼중에서 시간적으로 앞에 오는 신호를 MSB로 하면, MSB의 값이 LSB의 값 이상이 되도록 인코드 하고, 스위치 회로(2505)에 출력한다. 제 2의 정보기간(본 실시예에 있어서는, 블랭킹 기간(DEI= "Low")일 때, 제 2의 인코더 회로(2504b)의 출력 데이터가 스위치 회로(2505)에 의해 선택되고, 시리얼화 회로(2502)에 의해 MSB로부터 LSB로 순차적으로 시리얼화되어 출력된다. 따라서, DEI가 Low인 경우, 시리얼화 회로(2502)에 의해 시리얼화된 데이터는, 1심볼에 있어서 시간적으로 빠른 쪽이 높은 레벨이 되고 있기 때문에, 1심볼의 변환시에만 라이즈 엣지가 생기게 된다.
또한 송신 유닛(2501)의 제 1의 인코더 회로(2504a)는, 제 1의 입력 정보(2511)를 복수의 모드(입력을 출력에 대응시키는 대응 관계) 중 어느 모드에서 인코드하고, 스위치 회로(2505)에 출력한다. 제 1의 정보기간(본 실시예에 있어서는, 액티브 기간(DEI= "High"))일 때, 제 1의 인코더 회로(2504a)의 출력 데이터가 스위치 회로(2505)에 의해 선택되고, 시리얼화 회로(2502)에 의해 MSB로부터 LSB로 순차적으로 시리얼화되어 출력된다. 이 제 1의 인코더(2504a)에 있어서의 인코드 방법에 대해서는 후술한다.
수신 유닛(2521)에 있어서는, 우선, 클락 추출 회로(2523)가 시리얼 데이터(2515)로부터 출력 클락(CLKO)(2534) 및 다상 클락을 복원한다. 다음에 패러렐화 회로(2522)는 다상 클락에 의해 시리얼 데이터(2515)를 패러렐 신호로 변환한다. 이 패러렐 신호는 제 1의 디코더 회로(2524a), 제 2의 디코더 회로(2524b) 및 제1/제 2의 디코더 판별 회로(2524c)에 입력되어, 디코드 된다. 제 1의 스위치 회로(2525)는, DEI가 High일 때에 액티브가 되고, 제 1의 디코더 회로(2524a)의 출력 패러렐 데이터를 제 1의 출력 정보(2531)(출력색 데이터(RO5∼ROO, GO5∼GOO, BO5∼BOO))로서 출력하며, DEI가 Low일 때는 Low레벨을 출력한다. 또한 제 2의 스위치 회로(2526)는, DEI가 Low일 떼는 액티브가 되고, 제 2의 디코더 회로(2524b)의 출력 패러렐 데이터를 제 2의 출력 정보(2532)(출력 동기 데이터)로서 출력한다. 또한 DEI가 High일 때에는 출력을 유지 하는 것이 바람직하다. 이것은, DE가 High인 기간 동안에 동기 데이터는 변화되지 않기 때문이다.
다음에 도 4를 참조하여, 본 실시예의 디지털 데이터 전송 시스템의 패러렐 데이터의 인코드 방법에 관하여 설명한다. 도 4(a) 및 (b)에, 패러렐로 입력된 제 1의 정보인 각 6비트의 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO) 및 제 2의 정보인 입력 동기 데이터(HsyncI, VsyncI, CTRLI가, 송신 유닛(2501)에 있어서 인코드 되고, 시리얼화된 시리얼 데이터(2515)의 신호파형의 예를 도시한다.
도 4(a)에 나타나 있는 바와 같이 DEI= "Low" 즉 블랭킹 기간에 있어서, 시리얼 데이터(2515)의 21비트로 구성되는 1심볼은, MSB인 스타트 비트(Start)와 LSB 인 스톱 비트(Stop)의 사이에 HsyncI, VsyncI 및 CTRLI의 정보가 매립되고 있다. 이 HsyncI, VsyncI 및 CTRLI의 3비트의 정보는, 인코더 회로(2504)에 있어서, 순차적으로 시리얼화된 후에 펄스폭 변조(PWM)데이터가 되도록 인코드 된다. 즉, 스타 트 비트를 "High"로 했을 때에는, HsyncI、 VsyncI 및 CTRLI의 3비트의 정보를 "High"비트 펄스의 시간폭으로 변조한다. 도 4(a)에 도시하는 예에서는, 2비트 폭을 단위로서 0부터 7(0부터 14비트 폭)의 펄스폭 변조를 행하고 있다. 도 4(a)에서는, 이 14비트 폭의 펄스폭 변조신호를, 1심볼의 MSB의 스타트 비트로부터 4비트째부터 매립하고 있는 예를 도시했지만, 스타트 비트의 레벨과 같은 레벨의 비트로부터 시작하여, 1심볼의 종료까지 14비트 폭이 들어가 있으면 어느 비트로부터 매립하는 것으로 해도 좋다. 예를 들면 1심볼의 MSB의 스타트 비트로부터 4비트째부터 PWM데이터를 매립한 경우에는, 1심볼의 종단부에는 스톱 비트를 포함하여 PWM데이터가 아닌 비트가 3비트 존재한다. 이 종단부의 3비트는, 스톱 비트와 같은 "Low"레벨이다. 이와 같이 시리얼화된 시리얼 데이터(2515)는, 도 4(a)에 나타나 있는 바와 같이 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성이 된다. 이상, 스타트 비트가 "High"이고, 스톱 비트가 "Low"이며, PWM변조 데이터가 "High"의 펄스폭인 예를 설명했지만, 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성으로 할 수 있으면, 스타트 비트, 스톱 비트 및 PWM변조 비트의 레벨은 이 예에 한정되지 않는다. 즉, 예를 들면 스타트 비트가 "Low", 스톱 비트가 "High" 및 PWM변조 비트가 "Low"로 된 시리얼 데이터라도, 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터를 구성할 수 있고, 이와 같은 시리얼 데이터도 본 발명의 시스템에 이용할 수 있다. 또한 도 4(a)에 도시하는 예에서는, PWM데이터를 2비트 단위로 구성하는 것으로 했지만, PWM데이터는 2비트 이외의 단위, 예를 들면 1비트폭 단위로 구성해도 좋다. 또, DEI= "Low"인 경우에는, 제 1 의 입력 정보를 구성하는 디지털 데이터의 펄스폭의 21배의 주기에서, 제 2의 입력 정보가 펄스폭 변조 되게 된다.
HsyncI, VsyncI 및 CTRLI의 정보가 매립된 PWM신호 이외의 2패턴에는, 다른 정보를 매립할 수도 있다. 예를들면 이 2패턴에 음성정보를 매립하는 것도 가능하다.
다음에 DEI= "High" 즉 액티브 기간에 있어서는, 도 4(b)에 나타나 있는 바와 같이 시리얼 데이터(2515)의 1심볼은, 스타트 비트(Start), 인코드 된 제 1의 입력 정보(RI5∼RIO, GI5∼GIO, BI5∼BIO)로 이루어지는 시리얼 디지털 데이터D<17:0>, 및 1비트의 인코더 비트En(인코드 모드 식별 정보라고도 함), 및 스톱 비트(Stop)의 순으로 시리얼화 된 데이터에 의해 구성되고 있다. DEI ＝" High"인 경우에, 1심볼중의 라이즈 엣지가 2개 이상 존재하는 시리얼 데이터로 하기 위해서는, 제 1의 인코더 회로(2504a)는, 제 1의 입력 정보를, 도 4(b)에 나타나 있는 바와 같이 액티브 1모드(ACTV 심볼/1) 및 액티브 2모드(ACTV 심볼/2)중 어느 한 모드에서 인코드하고, 시리얼화시킨다. 본 실시예에서는, 1심볼중의 라이즈 엣지의 수, 즉 천이의 수가 2이상이 되도록, 액티브 1모드와 액티브 2모드중 어느 한 인코드 모드가 선택된다.
본 실시예에서는, 도 4(b)에 도시하는 바와 같이, 시리얼 데이터(2515)에 있어서, 2가지 중 어느 한 인코드 모드에 의해 인코드 된 데이터인지를 구별하기 위해, 인코드 비트를 갖는다. 본 실시예에서는, 인코드 비트의 일례로서, 액티브 1모드에서 인코드 된 경우에는, 스톱 비트(stop) 전에 인코드 비트(En)로서 데이터 "1"가 부가되고, 또 액티브 2모드에서 인코드 된 경우에는, 스톱 비트(stop) 앞에 인코드 비트(En)로서 데이터 "0"이 부가되도록 하며, 액티브 1모드에서 인코드 된 데이터와 액티브 2모드에서 인코드 된 데이터를 판별할 수 있도록 하고 있다.
또한 본 발명에 있어서, DEI= "Low"인 경우에는, 1심볼중의 라이즈 엣지의 수가 1이므로, DEI= "High"인 경우에는, 1심볼중의 라이즈 엣지의 수가 1이 되지 않도록 액티브 1모드와 액티브 2모드 중 어느 한 인코드 모드가 선택되어, 시리얼 데이터가 작성된다.
도 4에 도시하는 바와 같이, 본 실시예에 있어서는, 액티브 2모드에 의해 인코드 된 시리얼 데이터는, 액티브 1모드에 의해 인코드 된 시리얼 데이터에 대하여, 2비트 마다 2비트씩 반전시키는 구성을 채용하고 있다. 즉 액티브 1모드에 의해 인코드 된 시리얼 데이터D<17:0>에 대하여, 액티브 2모드에 의해 인코드 된 시리얼 데이터는, D<D17, D16, 반전D15, 반전D14, D13, D12, ‥·D5, D4, 반전D3, 반전D2, D1, DO>이라는 한 구성을 취한다. 또, 액티브 1모드와 액티브 2모드에 의한 인코드의 방법은, 이것에 한정되는 것은 아니고, 1심볼중의 라이즈 엣지 즉 천이의 수가 2이상이 되는 인코드 방법이 적용될 수 있다.
(송신 유닛)
여기에서, 도 5를 이용하여 본 발명의 디지털 데이터 전송 시스템의 송신 유닛(2501)의 구성 및 각 구성요소의 접속 구성에 대하여 설명한다. 도 5에 도시하는 바와 같이, 스위치 회로(2505)에는, 제 1의 인코더 회로(2504a) 및 제 2의 인코더 회로(2504b)로부터의 출력이 입력된다. 스위치 회로(2505)는, 20개의 멀티플랙 서를 갖고 있다. 또, 도 5에 도시하는 바와 같이, 본 실시예에 있어서는, 제 1의 인코더 회로(2404a)로부터의 18비트(ENCD1∼18)의 출력과, 제 2의 인코더 회로(2504b)로부터의 7비트의 출력이 스위치 회로(2505)에 입력된다.
다음에 도 6을 참조한다. 도 6은, 본 실시예에 있어서의 제 1의 인코더 회로(2504a)의 회로 블럭도를 도시한다. 제 1의 인코더 회로(2504a)는, 조합 논리회로(2504a-1) 및 판정 회로(2504a-2)를 갖고 있다. 제 1의 입력 정보(2511)(D<17:0>)는, 조합 논리회로(2504a-1) 및 판정 회로(2504a-2)에 입력된다. 판정 회로(2504a-2)는, 제 1의 입력 정보(2511)에 근거하여, 액티브 1모드 및 액티브 2모드 중 어느 모드에서 제 1의 입력 정보(2511)를 인코드할지를 판정하고, 이 판정에 근거한 판정 신호를 출력한다. 본 실시예에 있어서, 판정 회로(2504a-2)가 출력하는 판정 신호는, 조합 논리회로(2504a-1)에 액티브 1모드의 인코드를 할 경우에는 "High"레벨의 신호이며, 액티브 2모드의 인코드를 할 경우에는 "Low"레벨의 신호로 하고 있다. 이 판정 신호는, 인코드 비트En으로서도 이용된다. 조합 논리회로(2504a-1)는, 제 1의 입력 정보(2511)를, 판정 신호에 따라 액티브 1모드 또는 액티브 2모드에서 인코드하고, 출력한다. 또한 판정 회로(2504a-2)는, 제 1의 입력 정보(2511)로부터 만이 아닌, 제 1의 정보의 전송 주파수, EMI량, 제 1의 정보의 1심볼의 시리얼 디지털 데이터 및 제 2의 정보의 펄스폭 변조신호의 SN비 또는 에러 레이트 중 적어도 하나를 기초로 평가하도록 해도 좋다. 이 경우, 판정 회로(2504a-2)는, 제 1의 입력 정보 이외에, 이들의 정보를 취득한다. 이와 같은 구성을 취함으로써, 제 1의 인코더 회로(2505a)는, 제 1의 정보의 전송 주파수, EMI량, 제 1의 정보의 1심볼의 시리얼 디지털 데이터 및 제 2의 정보의 펄스폭 변조신호의 SN비 또는 에러 레이트가 좋아지는 모드에서 인코드를 행할 수 있어, 종합적으로 전송특성을 향상시킬 수 있다.
또, 본 실시예에 있어서는, 제 1의 인코더 회로(2504a)는, 액티브 1모드 및 액티브 2모드의 2개의 모드 중 어느 한 모드에 의해 데이터를 인코드하도록 하고 있지만, 본 발명에 있어서는, 이에 한정되는 것은 아니고, 조합 논리회로(2504a)는, 2이상의 인코드 모드(예를 들면 n개의 모드)를 갖고, 그 중에 어느 하나의 모드에서 데이터를 인코드 해도 좋다. 이 경우, 판정 회로(2504a-2)는, (1og2n)비트의 판정 신호를 생성하고, 조합 논리회로(25024a-1)에 출력하게 된다. 여기에서, 인코드 모드의 차이는, 입력과 출력과의 대응 관계가 다른 것을 의미한다. 따라서, 인코드 모드가 다르면, 입력과 출력과의 대응 관계가 다르다.
다음에 도 7을 참조하여, 제 1의 인코더 회로(2504a)의 조합 논리회로(2504a-1)의 회로구성에 관하여 설명한다. 조합 논리회로(2504a-1)는, 제 1의 입력 정보(2511)의 비트수에 대응한 수의 배타적 논리합 회로(XOR회로) 및 스위치 회로를 갖고 있다. 각 스위치 회로에는, 액티브 1모드에 대응한 데이터 및 액티브 2모드에 대응한 데이터가 입력된다. 각 스위치 회로는, 판정 회로(2504a-2)로부터의 판정 신호에 의해, 액티브 1모드에 대응한 데이터 또는 액티브 2모드에 대응한 데이터를 선택하고, 각 XOR회로에 출력한다. 각 XOR회로에는, 제 1의 입력 정보(2511) 및 각 스위치 회로로부터의 출력이 입력되고, 각 XOR회로에 의해 논리연산 된다. 각 XOR회로의 출력은 제 1의 스위치 회로(2525)에 입력된다.
다음에 도 8(a) 및 (b)을 참조하여, 제 2의 인코더 회로(2504b)의 동작에 대해서 설명한다. 도 8(a)에, 본 실시예의 제 2의 인코더 회로(2504b)의 회로구성 및 그 7 비트의 출력(SYNC[0]∼SYNC[6])을 도시한다. 또한 도 8(b)에는, 본 실시예의 제 2의 인코더 회로(2504b)에 입력되는 Hsync, Vsync 및 CTRLI와 그 출력 데이터(SYNC[0]∼SYNC[6])의 데이터 테이블이 도시되고 있다.
도 8(b)의 데이터 테이블에 도시하는 바와 같이, 제 2의 인코더 회로(2504b)로부터의 출력 데이터(SYNC[0]∼SYNC[6])는, 입력 데이터Hsync, Vsync 및 CTRLI를 입력했을 때에, 천이의 수가 제한된 형태가 되고 있다. 바꿔 말하면, 최상위 비트(MSB)를 HsyncI, 최하위 비트(LSB)를 CTRLI로 하는 3비트의 데이터(Hsync, Vsync, CTRLI)를 7비트의 데이터{SYNC[0](최상위 비트)∼SYNC[6] (최하위 비트)}로 인코드할 때, 이 3비트의 데이터가 1 늘어날 때마다, 이 7비트의 데이터의 최상위 비트로부터 순차적으로 "High"데이터가 계속해서 출력되도록 인코드한다. 또한 바꿔 말하면, 7비트의 데이터{SYNC[0] (최상위 비트)∼SYNC[6] (최하위 비트)}에 있어서 항상 상위비트의 값이 하위 비트의 값 이상인 데이터가 출력되도록 인코드한다. 이러한 출력 형태는 일반적으로 는 "Thermo-Code(써모 코드)"라 하며, 이러한 인코드는 "Thermo-Code(써모 코드)"형의 인코드, 또한 이러한 인코더는 "Thermo-Code"형의 인코더라 하고 있다.
본 발명의 데이터 전송 방법 및 그 시스템에 있어서의 제 2의 인코더 회로(2504b)는, 써모 코드형의 출력 형태를 취한다. 또, 제 2의 인코더 회로(2504b)의 회로구성에 대해서는, 도 8(a)에 도시하는 것에 한정되는 것은 아니고, 써모 코드 형의 출력 형태를 취하는 회로구성이면 어떠한 회로구성을 취해도 좋다. 이리하여, 1심볼중에 라이즈 엣지가 하나만 생성된다.
여기에서, 재차 도 5를 참조한다. 제 1의 인코더 회로(2404a)로부터의 출력 데이터(ENC D1∼19) 및 제 2의 인코더 회로(2404b)로부터의 출력 데이터(SYNC[0]∼SY NC[6]) 및 DEI(입력데이터이네이블)는, 스위치 회로(2505)에 입력된다. 스위치 회로(2505)는, 입력되는 DEI에 근거하여, DEI = "High"일 때는, 제 1의 인코더 회로(2404a)로부터의 출력 데이터(ENCD1∼19)를 선택하고, 또한 DEI= "Low"일 때는 제 2의 인코더 회로(2404b)로부터의 출력 데이터(SYNC[0]∼SYNC[6])를 선택하여, 시리얼 회로(2502)에 데이터(SRO∼SR19)를 출력한다.
위상동기회로(2503)는, 입력 클락(2514)에 근거하여 위상이 다른 복수의 클락을 형성하고, 시리얼화 회로(2502)에 출력한다.
시리얼화 회로(2502)는, 입력되는 데이터(SRO∼SR19)를 위상동기회로(2503)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 시리얼화하고, 시리얼 데이터(2515)를 형성하며, 출력 버퍼(2506)를 거쳐 수신 유닛(2521)에 출력한다. 이 시리얼 데이터(2515)의 형성에 있어서, 1심볼의 선두에 "High"의 스타트 비트와, 후미에 "Low"의 스톱 비트를 형성하기 위해서, 시리얼화 회로(2502)에는, "High"레벨과 "Low"레벨의 신호가 입력된다.
여기에서, 본 실시예의 데이터전송 시스템에 있어서의 입력 정보에 따른 인코드 모드의 구분에 대해서, 도 9를 참조하면서 상세하게 설명한다. 도 9에, 본 실시예에 따른 인코드 모드의 구분 방법의 플로우 챠트를 도시한다.
우선, 입력 정보(패러렐 데이터)의 DEI가 "High"인지 "Low"인지를 판단한다 (스텝S1). 스텝S1에 있어서, DEI = "Low"인 경우에는, 제 2의 정보(HsyncI, VsyncI 및 CTRLI)를, 순차적으로 시리얼화 했을 때 펄스폭 변조(PWM)신호가 되도록 인코드한다. 이 인코더에 의하면, 시리얼화한 후에, 1심볼중의 라이즈 엣지의 수가 하나밖에 존재하지 않는 데이터 구성을 취할 수 있다(스텝S2). 이상에 의해 제 2의 정보의 데이터의 인코드가 종료한다(스텝S3).
스텝S1에 있어서, DEI= "High"인 경우에는, 입력색 데이터(RI5∼RIO, GI5∼G IO, BI5∼BIO)을 인코드 할 때, 액티브 1모드에서 인코드 하고, 그 전후로 서로 부호가 다른 스타트 비트와 스톱 비트를 부가한 시리얼화를 하면 1심볼중에 라이즈 엣지의 수가 하나가 되는지 여부를 판단하여(스텝S4), 1심볼중에 라이즈 엣지의 수가 하나가 될 경우에는, 제 1의 정보(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 2모드에서 인코드하고 (스텝S5), 데이터의 인코드를 종료한다(스텝S6). 한편, 1심볼중에 라이즈 엣지의 수가 2개 이상이 되는 경우에는, 스텝7의 처리를 행한다. 스텝7에 있어서는, 제 1의 정보(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 인코드할 때, 액티브 2모드에서 인코드하고, 그 전후에 서로 부호가 다른 스타트 비트와 스톱 비트를 부가한 시리얼화를 하면 1심볼중에 라이즈 엣지의 수가 하나가 되는 지 여부를 판단하여(스텝S7), 1심볼중에 라이즈 엣지의 수가 하나가 되는 경우에는, 제 1의 정보(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 1모드에서 인코드 하고(스텝S8), 데이터의 인코드를 종료하여(스텝S9), 1심볼중에 라이즈 엣지의 수가 2개 이상이 될 경우에는, 스텝S1O의 처리를 행한다.
이상, 제 1의 정보인 입력색 데이터를 단순 시리얼 변환하여, 그 전후로 서로 부호가 다른 스타트 비트와 스톱 비트를 부가했을 때, 라이즈 엣지수가 1인 지에 대해 평가를 행하여, 판정하는 것으로 했지만, 스타트 비트와 스톱 비트를 고려하지 않고, 제 1의 정보인 입력색 데이터를 단순 시리얼 변환했을 경우의 시리얼 데이터를 평가해도 좋다. 이 경우, 라이즈 엣지의 수가 0인지 여부를 판정하게 된다.
스텝S1O에 있어서는, 액티브 1모드 또는 액티브 2모드 중 어느 한 모드에서 인코드할지를 소정의 평가함수에 의해 평가하고, 그 평가에 의거하여 액티브 1모드에서 인코드 하는지(스텝S8), 액티브 2모드에서 인코드 하는 지(스텝S5) 판정한다. 이 인코드에 의해 제 1의 정보의 데이터의 인코드가 완료한다(스텝S9또는 스텝S6). 또, 스텝S1O에 있어서는, 액티브 1모드 또는 액티브 2모드 중 어느 한 모드에서 인코드했을 경우라도, DEI= "Low"일 경우의 시리얼 데이터(라이즈 엣지의 수가 하나)와 동일하게 되지 않는다.
이상과 같은 인코드 처리를 행함으로써, DEI= "Low"인 경우와, DEI= "High"인 경우에 있어서의 인코드 된 데이터로 이루어지는 시리얼 데이터는, 1심볼중의 라이즈 엣지의 수가 하나인지(DEI= "Low"인 경우) 또는 1심볼중의 라이즈 엣지의 수가 2개 이상 인지(DEI= "High"인 경우)가 명확하게 구별된다.
이상과 같이, 패러렐로 입력되는 제 1의 정보(2511) 및 제 2의 정보(2512)가 인코드 된 후, 시리얼화되어, 시리얼 데이터(2515)로서 송신 유닛(2501)으로부터 수신 유닛(2521)에 전송된다. 이와 같이 시리얼화된 시리얼 데이터의 전송에 있어 서, 제 1의 정보(2511)의 시리얼 데이터의 1심볼을 전송하는 기간을 제 1의 기간이라 하고, 제 2의 정보(2512)의 시리얼 데이터의 1심볼을 전송하는 기간을 제 2의 기간이라고 한다. 따라서, 제 1의 기간에 있어서의 제 1의 정보의 단위시간당 정보량은, 제 2의 기간에 있어서의 제 2의 정보의 단위시간당 정보량보다도 많아지고 있다.
이상, 도 3에 도시하는 본 실시예에 있어서는, 시리얼화 회로(2502)의 전단에 스위치 회로(2505)를 배치하고, 먼저 스위치 회로(2505)가, 제 1의 인코더 회로(2504a)에 의해 인코드 된 제 1의 정보(2511)와 제 2의 인코더 회로(2504b)에 의해 인코드 된 제 2의 정보(2512)를 DEI에 의거하여 선택한 후, 시리얼화 회로(2502)가 이들 선택된 데이터를 순서대로 시리얼화하는 구성으로 했다. 한편, 시리얼화 회로(2502)를 스위치 회로(2505) 전단에 배치하고, 제 1의 인코더 회로(2504a)에 의해 인코드 된 제 1의 정보(2511)와 제 2의 인코더 회로(2504b)에 의해 인코드 된 제 2의 정보(2512)를 시리얼화 회로(2502)에 있어서 각각 시리얼화한 후, 스위치 회로(2505)가 제 1의 정보의 시리얼 데이터와 제 2의 시리얼 데이터와를 교대로 주기적으로 시리얼화하는 구성으로 할 수도 있다.
(수신 유닛)
도 10에, 본 실시예의 수신 유닛(2521)의, 구성을 도시한다. 송신 유닛(2501)으로부터 출력된 시리얼 데이터(2515)는, 입력 버퍼(2527)를 거쳐 패러렐화 회로(2522) 및 클락 추출 회로(2523)에 입력된다. 클락 추출 회로(2523)는, 시리얼 데이터(2515)로부터 클락을 추출하고, 출력 클락(2534) 및 위상이 다른 복수의 클락을 복원한다. 패러렐화 회로(2522)는, 클락 추출 회로(2523)에 의해 복원된 위상이 다른 복수의 클락에 근거하여, 시리얼 데이터(2515)를 패러렐화하고, 그 출력 데이터(DSRO∼DSR20)를 제 1의 디코더 회로(2524a), 제 2의 디코더 회로(2524b) 및 제1/제 2의 디코더 판별 회로(2524c)에 출력한다. 제 1의 디코더 회로(2524a)에는, 제 1의 입력 정보(2511)에 대응하는 출력 데이터(DSR1∼19)가 입력되고, 제 2의 디코더 회로(2524b)에는, 출력 데이터(본 실시예에 있어서는, DSR4, DSR6, DSR8, DSR1O, DSR12, DSR14, DSR16)가 입력된다. 또한 제1/제 2의 디코더 판별 회로(2524c)에는, 출력 데이터(DSR1∼19)가 입력된다. 각 디코더 회로(2524a, 2524b)는, 입력된 데이터를 디코드하여, 각각, 제 1의 입력 정보(2511) 및 제 2의 입력 정보에 대응하는 데이터를 스위치 회로(2525, 2526)에 출력한다.
또, 수신 유닛(2521)은, 도 10에 나타나 있는 바와 같이 DE필터(2540) 및 플립플롭회로(2541)를 구비하도록 해도 좋다. 이 경우, 제1/제 2의 디코더 판별 회로(2524c)의 출력 데이터는, DE필터(2540)로 처리되고, 그 출력이 제 1의 스위치 회로(2525) 및 제 2의 스위치 회로(2526)에 입력된다. 또, DE필터(2540)의 동작은 뒤에 상세하게 설명한다.
여기에서, 본 실시예의 제 1의 디코더 회로(2524a)에 대해서 도 11을 참조해서 설명한다. 도 11에, 본 실시예에 따른 제 1의 디코더 회로(2524a)의 회로구성도를 도시한다. 인코드 비트(En)에 대응하는 DSR<19>이, "Low"=0인 경우, 액티브 2모드에 의한 인코드 방법에 대응시킨 소정의 데이터(마스크"001100··‥")와 DSR<1:18>의 배타적 논리합(XOR)을 취하여, D<17:0>을 제 1의 스위치 회로(2525)에 출력한다. 또한 DSR<19>이 "High"=1인 경우, 액티브 1모드의 인코드에 대응하여 DSR<1:18>을 그대로 D<17:0>로서 제 1의 스위치 회로(2525)에 출력한다.
다음에 본 실시예의 제 2의 디코더 회로(2524b)의 회로구성에 대해서 도 12를 이용하여 설명한다. 제 2의 디코더 회로(2524b)는, 12개의 NOR회로, 하나의 NAND회로 및 2개의 인버터 회로를 갖고 있다. 또, 제 2의 디코더 회로(2524b)는, "Thermo-code"화된 동기신호를 디코드하는 회로구성이면 되고, 도 12에 도시하는 회로구성에 한정되는 것은 아니다.
다음에 도 13을 참조하여, 제1/제 2의 디코더 판별 회로(2524c)의 회로구성에 관하여 설명한다. 제1/제 2의 디코더 판별 회로(2524c)는, 패러렐화 회로(2522)로부터의 출력 데이터(DSR1∼19)가 입력되는 18개의 AND회로(1st stage)와 그것들의 출력이 입력되는 OR회로(2nd stage)를 갖고 있다. 1st stage에서는, DSR<1>부터 DSR<19>까지의 각 비트 사이에 라이즈 엣지가 있는지 여부를 판정한다. 2nd stage에서는, 1st stage의 출력에 하나라도 High가 있으면 DEI= "High"로 판단하여 High" (= "1")의 DEO를 출력하고, 1st stage의 출력에 High가 하나도 없으면 DEI= "Low"로 판정하여 "Low" (= "0")의 DEO를 출력한다. 동기가 취해지고 있는 상태에서는, DSR<20>과 DSR<0>은, 각각, 스톱 비트(Stop), 스타트 비트(Start)인 것으로부터, 이 사이에 라이즈 엣지가 1개 있는 것은 확정하고 있기 때문에, 결국, 제1/제 2의 디코더 판별 회로(2524c)에 있어서는, 1심볼중에 라이즈 엣지가 1개 있는지, 그 이상 있는지 여부를 판정하게 된다.
여기에서, 도 14를 참조하여, 본 실시예의 수신 유닛(2521)에 있어서의 디코 드 방법을 플로우 챠트를 이용하여 설명한다. 우선, 패러렐화 회로(2522)에 의해 패러렐화된 1심볼의 데이터중에 라이즈 엣지의 수가 1인 지 여부를 판단한다(스텝S1). 라이즈 엣지의 수가 1인 경우에는, 이 1심볼의 데이터는, 제 2의 정보(동기신호(HsyncI, VsyncI, CTRLI))이므로, 제 2의 디코더 회로(2524b)는, 이들 제 2의 정보를 디코드하고(스텝S2), 데이터의 디코드가 종료한다(스텝S3). 한편, 라이즈 엣지의 수가 2이상인 경우에는, 이 1심볼의 데이터는 제 1의 정보(색 데이터 신호(RI5∼RIO, GI5∼GIO, BI5∼BIO))이며, 또한 인코드 비트(En)의 데이터가 "1"일지 "0"일지를 판단한다(스텝S4). 제 1의 디코더 회로(2524a)는, 인코드 비트(En)의 데이터가 "1"일 경우에, 패러렐화된 1심볼의 데이터를 액티브 1모드의 인코드에 대응한 액티브 1모드에서 디코드하고(스텝S5), 인코드 비트(En)의 데이터가 "0"인 경우에는, 패러렐화된 1심볼의 데이터를 액티브 2모드의 인코드에 대응한 액티브 2모드에서 디코드 하여(스텝S7), 디코드가 종료된다(스텝S6, S8).
재차 도 10을 참조한다. 제 1의 스위치 회로(2525)는, 제 1의 디코더 회로(2524a)로부터 입력되는 데이터를, 클락 추출 회로(2523)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 선택하고, 플립플롭회로(2542)에 출력한다. 또한 제 2의 스위치 회로(2526)는, 제 2의 디코더 회로(2524b)로부터 입력되는 데이터를, 클락 추출 회로(2523)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 선택하고, 플립플롭회로(2542)에 출력한다. 플립플롭회로(2542)는, 19개의 플립플롭으로 이루어지고, 제 1의 출력 정보(RO5∼ROO, GO5∼GOO, BO5∼BOO) 및 제 2의 출력 정보(HsyncO, YsyncO, CTRL0)를 출력한다.
이와 같이 하여, 송신 유닛(2501)에 패러렐로 입력되는 제 1의 정보(2511), 제 2의 정보(2512), DEI 및 입력 클락(2514)은, 시리얼화된 후 송신된다. 수신 유닛(2521)에서 수신된 시리얼 데이터는, 패러렐화된 후, 디코드 되어, 제 1의 출력 정보(2531), 제 2의 출력 정보(2532), DEO 및 출력 클락(2534)으로 복원되어서 출력된다.
다음에 도 15를 이용하여 DE필터(2540)의 동작에 관하여 설명한다. 도 15(a)에, DE필터(2540)의 회로구성을 도시하고, 도 15(b)에, DE필터(2540)에 있어서의 데이터(DEO, DE1, DE2, DEO)의 타이밍 차트를 도시한다. 본 실시예에 따른 DE필터(2540)는, 하나의 OR회로 및 3개의 AND회로로 이루어지는 다수결 회로(2540a) 및 3개의 플립플롭을 갖고 있다.
DEI신호는, 1비트 분의 펄스폭의 신호가 아닌, 몇 비트 계속되는 신호이다. 따라서, DEI신호에 1비트 분의 펄스가 있으면 그것은 참된 데이터가 아니고, 에러이다. DE필터(2540)는 이 에러를 제거한다. DE필터(2540)는 DEI를 지연시키기 위한 플립플롭회로와 다수결 회로(2540a)로 구성된다. 다수결 회로(2540a)는 3개의 입력 중에서 1이 많으면 1을, 0이 많으면 0을 출력한다. 도 15(b)에 도시한 파형예에서는, 굵은선으로 나타낸 에러를 다수결 회로(2540)에서 필터 하고 있다. 도 15(a)에 도시하는 회로구성을 취함으로써, DE필터(2540)에 입력되는 DEO에 시리얼 데이터의 1비트의 펄스폭의 에러를 포함하고 있어도, 이 에러를 제거한 DEO를 출력할 수 있다. 이상, 플립플롭을 직렬로 2단 접속하고, 1 비트 주기씩 타이밍을 시프트시킨 3개의 신호(DEO, DE1, DE2)의 다수결을 취하는 것으로 했지만, 신호의 다 수결은 3개에 한정되지 않는다. 예를 들면 플립플롭을 직렬로 4단 접속하고, 1비트 주기씩 타이밍을 시프트시킨 5개의 신호의 다수결을 취하는 것으로 해도 된다.
(클락 추출 회로)
이하 화상 데이터의 전송을 예로, 도면을 이용하여 본 발명의 수신 회로의 실시예를 상세하게 설명한다. 도 16은, 본 발명의 수신 회로인 클락 복원 위상동기회로(클락 추출 회로)의 회로구성을 도시하는 하드웨어 블럭도이다. 이 클락 추출 회로는, 도 3에 있어서의 클락 추출 회로(2523)에 상당한다. 도 17은, 송신측의 송신 유닛에서, 패러렐의 화상 데이터가 시리얼 데이터화되어서 송신되는, 시리얼 데이터 구성을 도시한 도면이다. 최초에, 도 16에 도시되는 클락 복원 위상동기회로로의 입력 신호인 시리얼 데이터의 데이터 구성을 설명한다. 도 17은, 화상표시에 있어서의 1라인을 스캔하는 데 필요한 시리얼 데이터 구성을 나타내고, 임의의 1라인 기간(tLine)은, 블랭킹 기간(tSync) 및 액티브 기간(tActive)으로 되어 있다. 어디에 있어서도, 스타트/스톱의 1/0으로 구분된 21비트가, 1심볼로서 전송된다. 위상동기에 필요한 위상비교는, 이 스타트/스톱을 단서로 행해진다.
입력 데이터의 블랭킹 기간(tSync)에 있어서, 시리얼 데이터(300)의 1심볼은, 스타트 비트(Start), 인코드 된 수평 동기 데이터(HsyncI), 수직 동기 데이터(VsyncI) 및 컨트롤 데이터(CTRLI) 및 스톱 비트(Stop)의 순으로 시리얼화 된 데이터에 의해 구성되어 있다. 구체적으로는, 블랭킹 기간 동안의 시리얼 데이터는, 라이즈 엣지의 주기가 일정하여, 폴 엣지가 Hsync, Vsync 및 CTRLI에 의해 변화되는 펄스폭 변조된 형태가 되고 있다.
한편, 액티브 기간(tActive)에 있어서는, 시리얼 데이터(300)의 1심볼은, 스타트 비트(Start), 컬러 데이터 비트(R, G, B 각 6비트)의 18비트를 인코드한 19비트 및 스톱 비트(Stop)의 순으로, 21비트가 시리얼라이즈된 데이터로서 구성되고 있다. 또 R, G, B데이터의 인코드는, 심볼중의 라이즈 엣지가 2이상이 되도록 행해진 후, 시리얼라이즈 되고 있다. 본 실시예에 있어서 시리얼 데이터를 구성하는 컬러 데이터는, 각각 6비트의 RGB데이터로 했지만, 이에 한정되는 것은 아니다.
송신 유닛측으로부터 보내져 온 이 시리얼 데이터를, 수신 유닛측에서 패러렐 데이터로 변환할 때의 클락 복원에 대해서, 다음에 설명한다. 도 18은, 블랭킹 기간에 있어서의 시리얼 데이터(300)의 1심볼 주기(To)내의 시리얼 데이터의 상승(라이즈 엣지)의 수와, 후술하는 전압제어 발진기의 주기(Tvco)와의 관계를 도시한 도면이다. 시리얼 데이터(300)에 있어서의 1심볼중의 라이즈 엣지는, 하나밖에 존재하지 않도록 데이터 구성이 취해지고 있기 때문에, To에 비해 Tvco가 짧을 경우, 즉 전압제어 발진기의 주파수(fvco)가 To의 주파수(fo)보다 높은 경우에는, Tvco내의 라이즈 엣지의 수(NEDG)는 1 또는 0이 된다. fvco = fo인 경우에는, NEDG=1이 되고, fvco<fo인 경우에는, NEDG=1 또는 2가 된다. 따라서, fvco와 fo와의 대소관계를 NEDG를 평가하는 것으로 나눌 수 있다.
도 19는, 액티브 기간에 있어서의 시리얼 데이터(300)의 1심볼 주기(To)내의 시리얼 데이터의 상승(라이즈 엣지)의 수와, 후술하는 전압제어 발진기의 주기(Tvco)와의 관계를 도시한 도면이다. 시리얼 데이터(300)에 있어서의 1심볼중의 라이즈 엣지는, To>Tvco인 경우, 즉 전압제어 발진기의 주파수(fvco)가 To의 주파 수(fo) 보다 높을 경우에는, 라이즈 엣지의 수(NEDG)는 1이상 또는 0이상이 된다. fvco = fo인 경우에는, NEDG=1이상이 되고, fvco <fo인 경우에는, NEDG= 1 이상 또는 2 이상이 된다. 따라서, 액티브 기간에 있어서는, NEDG만으로 fvco와 fo와의 대소관계를 판단할 수 없다.
이상의 설명을 기초로, 주파수차를 아래와 같이 판별할 수 있다.
(1)NEDG=0이면, fvco>fo
(2)NEDG=1이 어느 정도 연속하면, fvco ≒ fo (연속하는 수를 N으로 하면, fvco와 fo의 차 ≒fo/N이 된다. 실시예에 있어서는, N=30∼50으로 한다)
(3)블랭킹 기간을 경과했음에도 불구하고, (1), (2)가 일어나지 않으면, fvco<fo(이것은, 후술하는 tTME기간 동안에 반드시 블랭킹을 지나도록, tLine보다도 충분히 긴 tTME를 설정하는 것에 의한다)
도 20은, 도 18, 도 19에서 설명한 fvco의 fo와의 대소관계와, NEDG과의 관계를 기초로 클락 복원을 행하는 프로세스를 도시하는 플로우 챠트이다. 수신한 시리얼 데이터를, 후술하는 전압제어 발진회로에서 생성된 샘플링 펄스로 샘플링한다(스텝100). 다음에 샘플링 결과에 근거하여 Tvco내의 시리얼 데이터의 라이즈 엣지의 수를 카운트하여, NEDG = 0인지 여부를 판단한다(스텝110). NEDG = 0이 아니면, NEDG=1의 연속수 (NNEDG1)가 소정 수치(NNEDG1th)이상인지 여부를 판단한다(스텝120). NNEDG1가 소정 수치 이상인 경우에는 위상비교루프의 캡쳐 범위에 들어갔다고 판단하고, 위상비교를 시작한다(스텝130). 스텝110에 있어서 NEDG=0이면, fvco가 높다고 판단하여, 전압제어 발진회로의 주파수를 낮추고, 타이머 및 NNEDG1 을 리셋하여, 다시 샘플링을 계속한다(스텝140, 스텝170 및 스텝100). 스텝120에 있어서 NEDG=1의 연속수가 소정 수치를 넘지 않은 경우에는, 타이머가 소정의 시간(tTIM)을 넘었는 지 여부를 판단한다(스텝150). 소정의 시간을 넘은 경우에는, fvco가 fo보다 낮은 것을 의미하므로, fvco를 높여, 타이머 및 NNEDG1을 리셋하고, 다시 샘플링을 계속한다(스텝140, 스텝170 및 스텝100). 스텝150에 있어서 소정의 시간을 넘지 않은 경우에는, 스텝100으로 돌아간다.
이 클락 복원 프로세스 플로우의 실시예를 도 16으로 되돌아와 설명한다. 도 16의 클락 복원 위상동기회로(200)의 위상비교회로(10), 루프 필터(20) 및 전압제어 발진기(VCO)(30)로 구성되는 위상비교루프에 있어서, 전압제어 발진기(30)에서 생성되는 서브 클락을 분주한 PLL클락(PLLCLK)과, 입력된 시리얼 데이터의 심볼마크(스타트 비트 및 스톱 비트)가 일치하도록 제어를 건다. 이 위상비교루프가 동작하기 위해서는, PLL클락의 주파수fvco가, 심볼의 주파수fo에 충분히 가깝고, 즉, 캡쳐 범위 내에 있을 필요가 있다. 위상비교모드에 들어가는 데 있어, 샘플러(40), 주파수 비교회로(50), 챠지 펌프(60), 루프 필터(20) 및 전압제어 발진회로(30)의 주파수비교 루프에 있어서, 시리얼 데이터의 라이즈 엣지의 수를 카운트하여, NEDG를 구하고, 전압제어 발진기의 기본 클락(fvco)이 위상비교루프의 캡쳐 범위내에 들어가도록 제어를 행한다.
이 주파수비교 루프 제어 모드에 대하여 설명한다. 송신된 시리얼 데이터를 샘플링하기 위해, 전압제어 발진회로(30)는 샘플링을 위한 서브 클락을 생성한다. 도 21은, 록된 상태에 있어서의 전압제어 발진회로(30)의 회로구성 하드웨어 블럭 도와 각 클락간의 타이밍 차트이다. 전압제어 발진회로(30)는 2배의 오버샘플링을 행하기 위해, 1심볼에 대하여 2 ×21=42상의 서브 클락(SUBCLK)을 출력한다. 그러나, 본 실시예에 있어서 전압제어 발진회로(30)의 발진기로 42상의 다상 클락을 만드는 것은 회로면적 등의 문제 때문에, 발진기로 14상의 서브 클락을 만들고, 이것을 1심볼의 3배의 주파수로 발진시키고 있다. 또한 입력된 시리얼 데이터의 심벌 마크(스타트 비트 및 스톱 비트)의 주기와 일치하도록 제어되는 PLL클락(PLLCLK)은, 디바이더·로직 회로에 있어서, 서브 클락의 하나를 3분주항 생성된다. 후술하는 엣지검출회로에서 Tvco내의 엣지의 유무 판정에 이용하는 엣지검출 클락(DetCLK)도 마찬가지로 분주, 논리처리되는 것으로 생성된다. 도 21(b)은, 서브 클락(0)∼서브 클락(13)의 14상의 서브 클락이, 시리얼 데이터에 대하여 위상비교루프가 작용하여 록 되었을 경우의 타이밍 관계를 나타내고 있다. 간단히 하기 위해, 이하, 전압제어 발진회로(30)의 출력을 3분주한 주기를 Tvco로 하고, 그 역수를 fvco로서 설명한다.
도 16의 샘플러(패러렐화 회로)(40)는, 도 21에서 설명한 서브 클락을 이용하여, 입력된 시리얼 데이터를 샘플링한다. 도 22는, 시리얼 데이터와 샘플링의 서브 클락과의 타이밍 관계 및 샘플링 결과의 타이밍 관계를 도시한 도면이다. 14상으로 이루어지는 각 서브 클락이, 1심볼 주기당 3회 샘플링하는 것으로 21비트의 2배인 42상의 샘플링을 실현하고 있음을 알 수 있다.
주파수 비교회로(50)에 있어서, 이 샘플링 결과를 기초로, 전압제어 발진기(30)의 기본주파수(fvco)와 블랭킹 기간의 1심볼 주기(To)의 주파수(fo)와의 관계 를 비교하여, fo≒ fvco가 되도록 챠지 펌프(60)를 통해 루프 필터(20)에 제어 신호를 보내고, 전압제어 발진회로(30)의 fvco를 제어한다.
주파수 비교회로(50)는, 샘플링된 라이즈 엣지수를 카운트하여, 1인지 0인지 그 이외 인지를 경우 나누는 엣지수 판정 회로(51), 1라인 기간(tLine)을 넘는 시간의 타이밍 펄스를 만드는 타이머(53) 및 그 경우 나눔과 타이머 출력을 기초로 fvco와 fo와의 차를 검출하는 주파수차 검출회로(52)로 이루어진다.
도 23은, 엣지수 판정 회로(51)의 회로구성을 도시하는 하드웨어 블럭도이다. 도 22로 나타낸 샘플링 결과의 신호SMPD(0)∼SMPD(42)의 각각이, 정 및 반전 신호로서 인접하는 논리곱 회로에 각각 입력된다. 예를 들면 도 22에 도시하는 파형예에 있어서, SMPD(14), (15), (16)의 샘플 결과의 신호는 각각 0, 0, 1이 된다. 이것을 논리곱 회로에 입력하면, 제 16번째의 논리곱 회로의 입력이 모두 1이기 때문에, EDG(15)의 출력은 1이 된다. 1심볼 주기에 대하여 EDG(0∼20)가 1이 되는 것은 이것뿐이기 때문에, 도 23-b의 라이즈 엣지수가 1의 판정 회로(NEDG1)의 논리합 회로에 의해 하이 레벨이 출력된다.
도 23(a)에 있어서 샘플링 결과가 모두 0이면, EDG(0∼20)는 모두 0이 되고, 부정 논리합 회로에 의해 출력(NEDGOS)은 1이 된다. 이 경우, 샘플링 결과만으로 판단하면, 전압제어 발진회로(30)의 발진기의 기본주파수가 매우 느린 경우에는, 도 70에 나타나 있는 바와 같이 서브 클락의 간격이 시리얼 데이터의 1비트의 펄스폭Tbit 보다 길어지므로, 샘플링 시에 라이즈 엣지를 놓쳐, 라이즈 엣지를 검출할 수 없는 경우가 나온다. 이 오판단을 피하기 위해 엣지검출회로(EDGDET)에 의해, 시리얼 데이터로부터 직접 라이징 엣지의 유무를 판정한 결과(EDGDETX)와의 논리곱을 취하여 라이즈 엣지수0의 판정을 한다.
여기에서, 엣지검출회로(EDGDET)에 대하여 설명한다. 도 24는, 엣지검출회로(EDGDET)의 회로구성을 도시하는 하드웨어 블럭도와 입출력 신호의 타이밍챠트이다. 도 24(a)에 있어서, 엣지검출회로에는 시리얼 데이터와 도 21에 도시한 엣지검출 클락(DetCLK)이 입력되고, Tvco의 기간 동안의 시리얼 데이터의 라이즈 엣지의 유무를 검출한다. 엣지검출 클락은, Tvco의 동기의 신호이다. 도 24(b)에 타임 차트를 도시한다. 플립플롭FF1의 출력EDGDETO은, 시리얼 데이터의 라이즈 엣지를 검출하면 "High"가 된다. FF1은, DetCLK이 "High"가 될 때마다 리셋되므로, EDGDETO는 DetCLK이 "Low"인 기간 동안의 라이즈 엣지의 유무를 나타내고 있다. FF2에서는, EDGDETO를 DetCLK의 라이즈 엣지에서 래치함으로써 판단을 확정시킨다. 이 신호를 반전시켜서 EDGDETX로서 출력한다. 도 24(b)에 도시하는 바와 같이, DetCLK가 "Low"기간 동안에 시리얼 데이터에 라이즈 엣지가 있을 경우에는, 다음 기간의 EDGDETX는 "Low"가 되고, 라이즈 엣지가 없을 경우는 다음 기간의 EDGDETX는 "High"가 된다.
이상에 의해 엣지수 판정 회로(51)로부터, 라이즈 엣지수의 판정 결과인 NEDGO 및 NEDG1이 각각 출력되고, NEDGO은 주파수차 검출회로(52) 및 타이머(53)에, NEDG1은 제어회로(70)에 입력된다. 도 25는, 주파수차 검출회로(52)의 회로구성을 도시하는 회로 블럭도이다. NEDGO이 입력된다는 것은, 전압제어 발진회로(30)의 발진기가 발생하는 기본 클락의 주파수가 높은 것을 의미한다. 따라서, 주 파수차 검출회로(52)는 이것을 받아, 후술하는 제어회로(70)로부터의 주파수 제어모드에 있음을 도시하는 신호(FQDEN)와의 논리곱을 취하고, 도 16의 챠지 펌프(60)에 주파수를 하강시키기 위한 주파수 다운 신호를 출력한다.
또한 NEDGO에도 되지 않고, NEDG1이 소정의 회수이상 연속하지 않으며, 또한 그 상태가 1라인 스캔이상의 시간이 경과 하는 것은, 기본 클락의 주파수가 낮은 것을 의미한다. 따라서 주파수차 검출회로(52)는, NEDGO의 로 레벨의 반전 신호, 제어회로(70)로부터의 위상제어 모드에 넣지 않기 위해 주파수 제어모드를 유지하기 위한 신호(FQDEN)와 다음에 설명하는 타이머(53)로부터의 소정의 시간신호와의 논리곱을 취하고, 주파수를 높이기 위한 주파수 업 신호를 출력한다. 도 25의 회로는, 다운 신호를 우선한 조정 회로로 되어있다. 이것은 다운의 판정 쪽이, 업 보다도 확실도가 높기 때문이다.(NEDG=0이면, 반드시 fvco>fo라고 판정할 수 있기 때문에).
도 26은, 타이머의 회로구성을 도시하는 하드웨어 블럭도와 각 신호의 타이밍챠트이다. 도 26(a)에 있어서, 1라인 이상의 시간이 경과 한 것을 도시하는 신호를 출력하기 위한 타이머(53)는, 발진기의 클락(OSCCLK)을 카운트하여 소정의 시간(TIMO)을 생성하여, 엣지검출하고, 도 17의 1라인 스캔 시간(tLine)이상의 시간을 나타내는 신호(TIM)를 생성한다. 발진기는, 주파수 제어모드에 있음을 도시하는 신호(FQDEN)를 이네이블 신호(Enable)로 하고, 카운터는, FQDEN과 NEDGO의 반전 신호와의 논리곱을 리셋 신호(RSTn)로서 이용하고 있다. TIM신호의 간격은 1라인보다 충분히 길면 좋기 때문에, TIM신호의 주기에는 그다지 높은 시간정밀도가 요 구되지 않는다.
따라서, 발진기는, RC발진기 또는 세라믹 발진기 등 정밀도가 낮은 것을 사용해도 상관없다. 각각의 시간관계를, 도 26(b)의 타이밍 차트에 도시한다.
도 27은, 챠지 펌프(60)의 회로구성을 도시하는 회로 블럭도이다. 챠지 펌프(60)는, 주파수차 검출회로(52)의 출력을 받아, 도 16의 루프 필터(20)에 주파수의 제어를 행하는 충방전 전류 펄스를 출력한다. 이 전류 펄스는, 전압제어 발진회로(30)의 클락(CLK)을 기초로 펄스발생회로에서 생성된다. 주파수를 높이는 업 신호는, 다운 신호보다 빈도가 낮기 때문에, 업 신호가 입력된 경우에는, 다운 신호로 방전하는 것 보다도 많이 충전하도록 한다. 예를 들면 도 27에서는, 펄스 스트레처에 의해 업 신호를 신장하고 있지만, 충전 전류를 방전 전류보다 크게 해도 상관없다. 충전 전류 펄스와 신장된 업 신호의 논리곱에서 충전 전류 펄스가, 또한 다운 신호와의 논리곱에서 방전 전류 펄스가 생성되어, 루프 필터(20)에 출력된다. 전압제어 발진회로(30)는, 루프 필터(20)의 전압에 따른 주파수에서 발진한다. 이와 같이, 업 신호가 입력되었을 경우에, 다운 신호에서 방전하는 것보다도 많이 충전하거나 충전 전류를 방전 전류보다 크게 함으로써, 전압제어 발진회로(30)의 발진 주파수를 신속하게 캡쳐 범위에 넣을 수 있다.
도 28은, 제어회로(70)의 구성을 도시하는 회로 블럭도, 그 타이밍 차트 및 제어동작을 도시하는 상태 천이도이다. 도 28(a)에 있어서, 제어회로(70)는 엣지수 판정 회로(51)의 NEDG1신호를 받아, 그 연속수를 카운터로 카운트하여, 소정 수치를 넘으면 CNEDG1을 출력한다. 카운터의 후단에는 스테이트 머신이 접속되고, 이 CNEDG1과 전원투입시 혹은 위상비교루프가 인입할 수 없게 된 경우에 위상비교회로(10)로부터 출력되는 신호(FQDRQ)를 받아, 위상비교 이네이블 신호(PHDEN) 및 주파수제어 이네이블 신호(FQDEN)를 생성하고, PHDEN을 위상비교회로(10)에, FQDEN을 주파수차 검출회로(52) 및 타이머(53)에 출력하며, 위상비교루프와 주파수 비교회로를 전환한다. 도 28(c)은, 스테이트 머신의 상태 천이도이다.
도 28(b)에 있어서, FQDRQ에 의해 FQDEN이 상승하고, 주파수 제어모드에 클락 복원 위상동기회로(200)를 설정한다. 카운터에 있어서, NEDG1의 수가 소정 수치를 넘으면 CNEDG1의 신호가 상승, FQDEN을 리셋함과 동시에 PHDEN을 상승하고, 위상비교 제어 모드에 클락 복원 위상동기회로(200)를 설정한다. 이 상태천이의 모양을 도 28(c)에 도시한다.
도 29는, 기동부터 록 할 때까지의 전압제어 발진기(30)의 주파수변화를 나타낸 것이다. 처음에 주파수 비교모드가 되고, 전압제어 발진기(30)의 기본주파수(fvco)가 주파수 비교회로(50)에 의해 제어되며, 블랭킹 기간의 1심볼 주기(To)의 주파수(fo)에 점점 다가가, 캡쳐 범위에 들어가고, 록 된다. fvco이 fo에 대하여 현저하게 낮은 경우에는, 타이머(53)가 설정하는 시간간격마다 주파수를 높일 수 있다. fo을 넘으면, NEDG=0의 검출마다 주파수는 낮아진다. 어느 시점에서, NEDG=1이 연속하면, 제어회로(70)에 검출되어, 이 수가 소정 수치를 넘으면 캡쳐 범위에 들어갔다고 판단되어, 위상제어 모드로 이행하고, 위상비교회로(10)에 의해 록 된다.
이상에서 설명한 바와 같이, 본 발명에 의하면 시리얼 데이터만으로부터 기 준 클락을 추출할 수 있다. 종래, 캡쳐 범위까지의 주파수 맞춤에 필요했던 레퍼런스 클락을 필요로 하지 않고, 또한 수신측에서 송신측으로 역방향의 전송을 행할 필요도 없다. 따라서, 간단한 구성으로 전송 시스템을 구성할 수 있고, 저원가로 높은 품질의 데이터 전송을 행할 수 있다. 또 지금까지에 설명한 기능 실현 수단은 본 발명을 한정 하는 것은 아니고, 이 기능을 실현할 수 있는 수단이면, 어떤 회로 또는 장치라도 좋으며, 기능의 일부를 소프트웨어로 실현하는 것도 가능하다.
또한 이상 설명한 바와 같이, 본 실시예에 따른 데이터 전송 시스템은, 색신호와 동기신호를 명확하게 구별하면서, 시리얼 전송 할 수 있고, 수신측에서 클락 추출을 확실하게 행할 수 있다. 그리고, 종래 송신 유닛과 수신 유닛과의 사이에서 행해지고 있던 트레이닝 신호 및 애크노렛지 신호를 이용한 쉐이크 핸드 동작을 필요로 하지 않는다는 뛰어난 효과를 나타낸다.
또한 본 실시예에 따른 본 발명의 디지털 데이터 전송 시스템은, 송신 유닛으로부터 수신 유닛으로의 시리얼 디지털 데이터를 한 쌍의 배선(광파이버를 포함한다)으로 행할 수 있다. 본 발명을 광파이버 전송에 적용시킬 경우, 송신 유닛(2501)에 있어서, 출력 버퍼(2506) 대신해 E/0변환소자를 배치하고, 전기 시리얼 신호를 광 시리얼 신호로 변환하여 광전송로에 광신호를 출력하고, 수신 유닛(2521)에 있어서, 입력 버퍼(2527) 대신해 0/E변환소자를 배치하고, 광 시리얼 신호를 전기 시리얼 신호로 변환하여서 뒤에 계속되는 처리를 행하는 구성으로 한다. 광파이버 전송에 있어서는, 송수신 시스템을 포함하는 전송로 하나당 원가가 높다. 따라서, 본 발명을 광파이버 전송에 이용할 경우에는, 종래 광파이버 전송에 있어 서 필수였던, 트레이닝 신호, 애크노렛지신호라는 쉐이크 핸드를 하기 위한 쌍방향 통신을 행할 필요가 없어지므로, 파이버 개수를 늘릴 필요가 없어, 현저한 저원가화 효과를 나타낸다.
또한 본 실시예에 따른 데이터 전송 시스템에 있어서, 제 2의 정보로서 Hsync, Vsync, CTRL을 제 2의 기간(블랭킹 기간)에 전송시키는 예에 관하여 설명했지만, 제 2의 정보로서 전송할 수 있는 것은 Hsync, Vsync, CTRL에 한정되지 않고, 제 2의 정보로서, 제 1의 정보와 비교하여 단위시간당 정보량dl 적은 정보(예를 들면 음성 데이터, 문자정보 등)를 전송할 수도 있다.
또한 본 실시예에 따른 본 발명의 디지털 데이터 전송 시스템은, 수신 유닛의 클락 추출 회로에 수정발진기나 외부발진기로부터의 클락 입력을 필요로 하지 않기 때문에, 시리얼 디지털 데이터에 의한 화상 사이즈가 변화되어도 자동적으로 추종할 수 있고, 또한 플러그·앤·플레이에도 대응할 수 있다는 효과를 나타낸다.
또한 상기 실시예에 있어서, 시리얼 데이터의 라이즈 엣지에 착안한 실시예에 관하여 설명했지만, 폴 엣지에 착안하여, 상기 실시예에 있어서의 라이즈 엣지와 폴 엣지를 서로 치환해도 본 발명을 실시할 수 있고, 같은 효과를 나타낼 수 있다.
[실시예 1]
본 실시예에서는, 상기의 실시예에서 설명한 본 발명의 디지털 데이터 전송 시스템의 제 1의 인코더 회로(2504a)의 다른 예에 관하여 설명한다. 또, 다른 구성에 대해서는, 상기의 실시예에 기재한 구성과 같으므로, 여기에서는 설명을 생략 한다.
도 30을 참조한다. 도 30은, 디지털 데이터를 시리얼 전송했을 때 발생하는 데이터 에러의 일례를 도시한 도면이다. 본 발명과 같은 데이터 전송 시스템에 있어서는, 한 쌍의 배선 또는 케이블에 의해 고속으로 시리얼 디지털 데이터가 전송되므로, 배선 길이 또는 케이블길이를 길게 하여 장거리전송을 행할 경우나, 배선 또는 케이블의 특성이 좋지 않을 경우에는, 디지털 데이터의 파형이 둔해지고, ISI(Intersysmbol Interference)에 의한 비트 에러가 발생하기 쉬워진다. 이 데이터 에러는, 도 30에 도시하는 바와 같이, 잠시 기간 High레벨 데이터의 전송이 행해진 후, Low레벨 데이터의 전송이 전송될 경우에 현저에 나타난다. 도 30에 도시하는 바와 같은 데이터의 전송을 행할 경우, 수신 유닛측에 있어서, 데이터의 파형이 임계값을 넘을 수 없고, 데이터 에러가 발생된다.
본 발명자들은, 상기의 문제를 검토한 결과, 도 31에 나타나 있는 바와 같이 동부호의 데이터를 일정 수 이상 연속시키지 않도록 함에 따라, 데이터 파형의 둔화를 억제할 수 있고, 데이터 에러를 방지할 수 있음을 알았다.
그래서, 본 발명자들은, 상기의 문제를 해결하기 위해, 디지털 데이터 전송에 있어서, 배선이나 케이블의 특성에 좌우되지 않고, 에러의 발생을 억제한 시리얼 디지털 데이터의 장거리 전송을 제공할 수 있는 인코드 방법을 개발했다.
도 32를 참조한다. 도 32에, 본 실시예의 디지털 데이터 전송 시스템의 송신측 유닛의 제 1의 인코더 회로(2504a)에 있어서의 인코드 방법의 플로우 챠트를 도시한다. 우선, 제 1의 정보D<17:02>가 입력된다(스텝S1). 다음에 특정한 평가함수에 의해, 제 1의 정보D<17:0>를 인코드 후 시리얼화한 시리얼 데이터의 동부호 연속수를 예측 평가한다. 본 실시예에 있어서, 동부호 연속수가 11이상이 되는 지 여부를 평가하는 것으로 하고 있다(스텝S2).
여기에서, 평가를 행하는 판정 회로로서는, 예를 들면 도 34에 도시하는 4개의 AND회로와 하나의 NOR회로를 조합한 회로를 이용할 수 있다. 이 판정 회로에 의거하여 제 1의 정보의 시리얼화 후의 시리얼 데이터의 예측 평가를 행하고, 후술하는 인코드 모드의 변환을 함으로써, 시리얼 데이터의 동부호 연속수를 10이하로 할 수 있다. 이 판정 회로에서는, 제 1의 정보D<17:0>를 D<8:0>, D<10:7> 및 D<17:9>의 3개의 블록으로 나누어 판정을 행하고 있다. 1심볼의 중앙의 D<10:7>의 4비트가 모두 동 부호이면, En가 "High"가 되고, D<8:0> 및 D<17:9>에 있어서 각각 전부 "1"이면, En이 "High"가 된다. 중앙의 D<10:7>4비트에서 모두 동 부호인지 여부의 판정을 행하고 있으므로, 연속수가 11이상으로 평가되었을 경우에, 후술하는 바와 같이 2비트 마다 반전시킴으로써 중앙의 D<10=7>4비트에서 확실하게 천이를 생성할 수 있다. 또, 본 실시예에서는, 이 판정 회로와 조합해 논리회로에 있어서의 인코드 모드의 변환에 의해, 인코드 후 시리얼화한 시리얼 데이터의 동부호 연속성이 11(시리얼 디지털 데이터길이 18(비트)/2+2=11)이상이 되지 않도록 했지만, 판정 회로와 조합 논리회로의 인코드 모드와의 조합은 이에 한정되는 것은 아 니다. 예를 들면 시리얼 디지털 데이터길이가 m비트이면, 동 부호 연속수가 (n/2+2)가 되도록 평가함수 및 논리회로의 인코드 모드를 조합한다.
상기 설명한 평가함수에 의해, 인코드 후 시리얼화한 시리얼 데이터의 동부호 연속수가 11이상이 되지 않았다고(10이하가 된다) 예측 평가된 경우에는, 판정 신호로서 인코드 비트(En)를 "High"로 하여 D<17:0>을 그대로 출력하는 인코드를 행하고(스텝S3), 인코드가 완료된다(스텝S5). 한편, 판정 신호로서의 인코드 비트(En)를 "Low "로 한 경우에는, 패러렐 입력D<17:0> 중 D<15, 14, 11, 10, 7, 6, 3, 2>을 반전시킨 데이터를 출력 데이터로 하여(스텝S4), 인코드가 완료된다(스텝S6). 그 후에 시리얼화 회로(2502)는, 패러렐 데이터D<17:0>+En를 시리얼화하고, 시리얼 디지털 데이터로서 수신 유닛(2521)에 대하여 송신한다. 또, 시리얼화 회로(2502)는, 인코드 후 데이터를 시리얼화할 때, 시리얼 데이터의 1심볼의 선두에 "High"의 스타트 비트와, 후미에 "Low"의 스톱 비트를 부여한다.
도 33에는, 본 실시예에 있어서의 제 1의 인코더 회로(2504a)의 회로구성도가 도시되고 있다. 판정 회로(2504a-2)에는, 패러렐인 18비트의 입력색 데이터D<17:0>가 그대로 입력된다. 또한 입력색 데이터D<17:0> 중 D<17, 16, 13, 12, 9,8 , 5, 4, 1, 0>이 각 XOR회로(1)의 일방의 입력단에 입력되어, 또 입력색 데이터D<17:0> 중 D<15, 14, 11, 10, 7, 6, 3, 2>가 각 XOR회로(2)의 한쪽의 입력단에 입력된다. 각 XOR회로(1)의 다른 쪽의 입력단에는 "Low"가 또 각 XOR회로(2)의 다른 쪽의 입력단에는 판정 회로의 출력인 판정 신호가 입력된다. 각 XOR회로(2)는, 판정 회로(2504a-20의 판정 신호가 "High"인 경우, D<15, 14, 1, 10, 7, 6, 3, 2> 를 그대로 출력하고, 판정 회로(2504a-2)의 판정 신호가 "Low"인 경우, D<15, 14, 1, 10, 7, 6, 3, 2>를 각각 반전하여 출력한다. 이 판정 신호는, 데이터이네이블(En)로서도 이용된다. 그리고, 각 XOR회로(1)의 출력과 각 XOR회로(2)의 출력을 가하여, 18비트의 출력 데이터를 형성한다. 이상과 같이 도 33에 도시하는 제 1의 인코더 회로(2504a)의 회로구성에 의하면, 도 32에 도시하는 플로우 챠트의 인코드를 실현 할 수 있다.
본 실시예의 인코드 방법을 이용함으로써, 동 부호의 데이터가 일정수 이상 연속하지 않는 시리얼 데이터를 형성할 수 있다. 따라서, 이 인코드 방법을 이용하여 시리얼화한 시리얼 데이터를 전송 함으로써, 수신 디지털 신호의 판정에 있어서, 전송로의 특성 등에 기인하는 데이터 파형의 둔화의 영향을 억제할 수 있고, 결과적으로 데이터 에러-레이트를 개선할 수 있다는 효과를 나타낸다.
[실시예 2]
실시예 2는, 상기의 실시예에서 설명한 데이터 전송 시스템의 인코드 방법의 다른 예이다. 또, 다른 구성에 대해서는, 상기의 실시예에 기재한 구성과 동일하므로, 여기에서는 설명을 생략한다.
본 실시예에 있어서, 특징적인 것은 송신 유닛(2501)이 DC밸런스 회로를 구비하고, 시리얼 데이터의 DC밸런스를 취하도록 인코드를 행하는 것이다. 이 DC밸런스 회로는, 인코드 후 데이터의 "High"(= 1)의 누계와 "Low"(= 0)의 누계를 카운트하여, 그 카운트수에 따른 신호를 평가함수에 피드백한다. 이 피드백은, 평가함수에 인코드 후 데이터의 "High"(= 1)의 누계와 "Low"(= 0)의 누계가 동수에 집속 하도록, 인코드 모드의 선택을 하도록 하는 것이다. 이러한 DC밸런스 회로의 기능을 DC밸런스 처리라고 한다.
여기에서, 본 실시예의 데이터 전송 시스템에 있어서의 인코드 방법에 대해서, 도 35를 참조하면서 상세하게 설명한다. 도 35에, 본 실시예에 있어서의 인코드 방법의 플로우 챠트를 도시한다.
우선, 입력된 DEI가 "High"인지 "Low"인지가 판단된다(스텝S1). DEI = "Low"인 경우에는, 제 2의 정보(HsyncI, VsyncI 및 CTRLI)를 펄스폭 변조(PWM)하고, 1심볼중의 라이즈 엣지의 수가 하나밖에 존재하지 않는 데이터 구성을 취하도록 하여(스텝S2), 제 2의 정보의 인코드가 종료한다(스텝S3).
한편, 스텝S1에 있어서, DEI= "High"인 경우에는, 제 1의 정보(입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO))를 액티브 1모드에서 인코드하여 시리얼화하면 라이즈 엣지의 수가 1이 되는지 여부를 판단하고(스텝S4), 라이즈 엣지의 수가 1이 되는 경우에는, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 2모드에서 인코드하여(스텝S5), 제 1의 정보의 인코드를 종료한다(스텝S6).
여기에서, 액티브 2모드에서 인코드 된 데이터가 DC밸런스 회로에 입력되고, 그 데이터중 "High"의 수와 "Low" 수의 누적이 카운트된다(스텝10). 한편, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 1모드에서 인코드하여 시리얼화하면 라이즈 엣지의 수가 1이 되지 않는 경우에는, 스텝7의 처리를 행한다.
스텝7에 있어서는, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 2모드에서 인코드하여 시리얼화하면 라이즈 엣지의 수가 1이 되는지 여부를 판단하 고(스텝S7), 라이즈 엣지의 수가 1이 되는 경우에는, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 1모드에서 인코드하여(스텝S8), 제 1의 정보의 인코드를 종료한다(스텝S9). 여기에서, 액티브 1모드에서 인코드 된 데이터가 DC밸런스 회로에 입력되고, DC밸런스 회로는, 그 데이터중 "High"의 수와 "Low"의 수의 누적을 카운트한다(스텝10). 한편, 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO)를 액티브 2모드에서 인코드 하여 시리얼화하면 라이즈 엣지의 수가 1이 되지 않는 경우에는, 스텝S11의 처리를 행한다.
스텝S11에 있어서는, 액티브 1모드 또는 액티브 2모드 중 어느 한 모드에서 인코드 할지를 소정의 평가함수에 의거하여 평가하고, 액티브 1모드에서 인코드 할지(스텝S8), 액티브 2모드에서 인코드 할지(스텝S5)가 선택된다. 선택된 인코드 모드에 의해, 제 1의 정보의 인코드가 행해지고, 제 1의 정보의 인코드가 완료한다(스텝S9또는 스텝S6). 스텝S11에 있어서, 이 평가함수에는, DC밸런스 회로로부터 인코드 후 데이터중의 "High"의 누적수와 "Low"의 누적수가 입력된다. 평가함수는, 인코드 후 데이터의 "High" 수의 누계와 "Low" 수의 누계가 동수에 집속하도록, 액티브 1모드에서 인코드 할지 또는 액티브 2모드에서 인코드할지를 선택한다. 또, 스텝S11에 있어서는, 액티브 1모드 또는 액티브 2모드 중 어느 한 모드에서 제 1의 정보를 인코드했을 경우라도, DEI= "Low"인 경우의 시리얼 데이터(라이즈 엣지의 수가 하나)와 동일하게는 되지 않는다.
이상, DC밸런스 회로는, 제 1의 정보의 인코드 후 데이터의 "High"의 누적수와 "Low" 수의 누적수를 카운트하는 것으로 했지만, DC밸런스 회로는, 제 1의 정보 의 인코드 후 데이터뿐만 아니라, 적어도 스타트 비트 및 스톱 비트 및 En비트 중 어느 하나를 포함하여 누적수를 카운트하는 것으로 해도 좋다. 이 경우, 시리얼화 회로에 있어서, 스타트 비트 및 스톱 비트 및 En비트를, "High"로 할지 "Low"로 할지 미리 정해져 있으므로, DC밸런스 회로는, 이것들의 정보를 미리 기억해 둠으로써, 스타트 비트 및 스톱 비트 및 En비트를 포함하여 누적수를 카운트할 수 있다. 또한 DC밸런스 회로에 제 2의 정보의 인코드 후의 데이터를 입력시켜서, 제 2의 정보의 인코드 후 데이터 배열에 제 2의 정보의 1심볼의 스타트 비트 및 스톱 비트 등도 포함하여 "High"의 누적수와 "Low" 수의 누적수를 카운트하고, 시리얼 전송되는 시리얼 데이터(2515)전체의 DC밸런스를 취하도록 하는 것도 바람직하다.
이상과 같은 인코드 처리를 행함으로써, DEI= "Low"인 경우와, DEI= "High"인 경우에 있어서의 인코드 된 데이터로 이루어지는 시리얼 데이터는, 라이즈 엣지의 수가 하나일지 (DEI= "Low"인 경우) 또는 라이즈 엣지의 수가 2개 이상일지(DEI= "High"인 경우)가 명확하게 구별된다.
또한 이상과 같은 처리를 함으로써, 패러렐로 입력되는 제 1의 정보인 입력색 데이터(2511) 및 제 2의 정보인 입력 동기 데이터(2512)가 인코드 된 후, 시리얼화되고, 시리얼 데이터(2515)로서 송신 유닛(2501)으로부터 수신 유닛(2521)에 전송된다. 본 실시예에 의하면, 시리얼 데이터(2515)의 "High"의 누적수와 "Low" 의 누적수가 동수로 집속하도록 DC밸런스 처리가 되어 있기 때문에, 시리얼 데이터(2515)의 DC밸런스를 유지할 수 있다.
수신 유닛(2521)에 있어서, 입력된 시리얼 데이터(2515)는, 패러렐화 회로 (2522)에 의해 패러렐화되고, 디코더 회로(2524)에 입력된다. 수신 유닛(2521)의 동작에 대해서는, 상기의 실시예와 동일하므로, 여기에서의 설명은 생략한다.
이상에서 설명한 바와 같이, 본 실시예에 따른 디지털 데이터 전송 시스템에 있어서의 인코더 방법 및 디코드 방법을 이용함으로써, 색신호와 동기신호를 명확하게 구별하면서, 시리얼 전송할 수 있고, 수신측에 있어서의 클락 추출을 확실하게 행할 수 있다.
또한 본 실시예에 따른 데이터전송 시스템은, 송신 유닛으로부터 수신 유닛으로의 시리얼 디지털 데이터를 한 쌍의 배선(광파이버를 포함한다)으로 행할 수 있다. 그리고, 종래 송신 유닛과 수신 유닛과의 사이에서 행해지고 있었던 트레이닝 신호 및 애크노렛지 신호를 이용한 쉐이크 핸드 동작을 필요로 하지 않기 때문에, 간단한 구성으로 데이터 전송 시스템을 구성할 수 있다는 뛰어난 효과를 나타낸다. 특히, 광파이버 전송에 응용할 경우에는, 트레이닝 신호, 애크노렛지 신호라는 쉐이크 핸드 시에 필요한 쌍방향 통신 시스템을 구성할 필요가 없으므로 시스템을 대폭적으로 저원가화 할 수 있다.
또한 본 실시예에 따른 본 발명의 디지털 데이터 전송 시스템은, 블랭킹 기간(통상, Hsync, Vsync)에 주파수가 낮은 데이터(음성 데이터 등)를 송신할 수 있다.
또한 본 실시예에 따른 데이터 전송 시스템은, 수신 유닛의 클락 추출 회로에 수정발진기나 외부발진기로부터의 클락 입력을 필요로 하지 않고, 시리얼 디지털 데이터로부터 클락을 확실하게 추출 할 수 있다. 이 때문에, 데이터가 다른 전 송 레이트, 예를 들면 화상 데이터에 있어서의 다른 화상 사이즈에 대응하여, 데이터가 다른 전송 레이트로부터도 그 데이터로부터 클락을 확실하게 추출할 수 있고, 플러그·앤·플레이 등에도 대응할 수 있다는 효과를 나타낸다.
[실시예 3]
실시예 3은, 상기의 실시예의 데이터 전송 시스템에 있어서의 클락 복원 위상동기회로(클락 추출 회로)의 다른 예이다.
도 36을 참조한다. 도 36은, 본 발명의 수신 회로인 클락 복원 위상동기회로(클락 추출 회로)(2600)의 회로구성을 도시하는 하드웨어 블럭도이다. 본 실시예의 클락 추출 회로(2600)는, 상기의 실시예에 있어서 설명한 클락 추출 회로(2523)에 있어서, 더욱 미세조정 주파수 비교회로(80)를 구비하는 것이다. 또, 상기의 실시예에 있어서 설명한 구성 요소와 같은 구성요소에 대해서는, 여기에서는 설명을 생략한다.
본 실시예의 클락 복원 위상동기회로(2600)는, 주파수 비교회로(50)에 의해 전압제어 발진기(30)의 주파수조정(주파수 간헐 조정)이 행해진 후, 위상비교회로(10)에 의한 전압제어 발진기(30)의 주파수조정(위상조정)이 행해지기 전에, 미세조정 주파수 비교회로(80)에 의해, 전압제어 발진기(30)의 보다 세세한 주파수조정(주파수 미세 조정)을 행하는 이 미세조정 주파수 비교회로(80)를 구비함으로써, 전압제어 발진회로(30)의 발진 주파수의 미세 조정을 행할 수 있고, 주파수 비교회로(50)에 있어서의 발진 주파수의 조정후, 그대로 위상비교회로(10)에 의한 발진 주파수의 조정을 행할 경우와 비교하여, 발진 주파수의 집속시간을 짧게 할 수 있 다.
도 37을 참조한다. 도 37은, 본 실시예에 있어서의 미세조정 주파수 비교회로(80)의 회로 블럭도를 도시한다. 미세조정 주파수 비교회로(80)는, 엣지 추출 회로(80a), Start/Stop추정 회로(80b), 주파수 검출회로(80c)를 갖고 있다.
샘플러(샘플링 회로)(40)는, 전압제어 발진회로(30)에서 생성된 샘플링 펄스를 이용하여, 송신 유닛으로부터 송신되어 오는 시리얼 데이터(300)를 샘플링하고, 패러렐 데이터(301)(Deserialized Data)를 생성한다. 도 37에 도시하는 바와 같이, 패러렐 데이터(301)는, 우선, 미세조정 주파수 비교회로(80)의 엣지 추출 회로(80a)에 입력된다. 엣지 추출 회로(80a)는, 입력된 패러렐 데이터(301)에 근거하여, 엣지·플래그(E dge Flag)(80d)를 생성한다. 여기에서는, 라이즈 엣지가 존재하는 비트간의 엣지·플래그(Edge Flag)(80d)에 플래그가 상승한다(High가 된다). 그리고, 엣지 추출 회로(80)는, 엣지·플래그(Edge Flag)(80d)를 Start/Stop추정 회로(80b)에 출력한다. Start／Stop 추정 회로(80b)는, 입력된 엣지·플래그(Edge Flag)(80d)에 근거하여, 스타트/스톱·플래그(Start/Stop Flag)(80e)를 생성하고, 주파수 검출회로(80c)에 출력한다. 주파수 검출회로(80c)는, 입력된 스타트/스톱·플래그(Start/Stop Flag)(80e)에 근거하여, 전압제어 발진회로(30)의 발진 신호의 주파수와, 1심볼중의 시리얼 데이터의 라이즈 엣지의 주기와의 주파수의 어긋남을 검출하고, 이 주파수의 어긋남에 따른 제어신호를 챠지 펌프(60b) 및 루프 필터(20)를 통해 전압제어 발진회로(30)에 출력한다.
여기에서, 도 38에, 본 실시예의 미세조정 주파수 비교회로(80)의 엣지 추출 회로(80a)가, 엣지·플래그(Edge Flag)(80d)를 생성하는 모양을 엣지 추출 회로(80a)의 회로구성과 함께 도시한다. 도 38은, 시리얼 데이터(300)와 패러렐 데이터(301)(Deserialized Data <0> ∼ <20>)과의 대응 관계를 도시한다. 또, 앞의 1심볼의 시리얼 데이터(300)를 패러렐화한 최종의 데이터(Privious Deserialized Data <20>)도, 현재의 1심볼의 시리얼 데이터(300)를 패러렐화한 패러렐 데이터(301)(Deserialized Data <0>∼ <20>)와 함께 엣지 추출 회로(80a)에 입력된다.
도 38에 도시하는 바와 같이, 샘플러(40)에 의해 샘플링된 패러렐 데이터(301)는, 엣지 추출 회로(80a)를 구성하는 각 AND회로에 입력된다. 엣지 추출 회로(80a)는, 입력된 패러렐 데이터(301)에 근거하여, 엣지·플래그(Edge Flag <0>∼ <20>)(80d)를 생성한다. 이 엣지·플래그(Edge Flag <0>∼ <20>)(80d) 중에는, 스타트 비트(Start) 및 스톱 비트(Stop)의 경계에 대응하는, 데이터 "High"를 갖는 스타트/스톱·플래그(Start/Stop Flag)가 존재한다.
생성된 엣지·플래그(Edge Flag <0>∼ <20>)(80d)는, Start/Stop추정 회로(80b)에 입력된다. 도 39에는, 본 실시예에 있어서의 Start/Stop추정 회로(80b)의 회로구성이 도시되고 있다. Start /Stop추정 회로(80b)는, AND회로(80b-1), 플립플롭회로(80b-2) 및 OR회로(80b-3)를 갖고 있다. Start /Stop추정 회로(80b)는, 엣지·플래그(Edge Flag <0>∼ <20>)(80d) 중에서 스타트/스톱·플래그(Start/Stop Flag)에 상당하는 것을 추정한다.
Start/Stop추정 회로(80b)에 있어서, 전압제어 발진회로(30)의 발진 신호의 주파수와 시리얼 데이터(300)의 주파수가 같으면, 스타트/스톱·플래그(Start/Stop Flag)의 위치에는 항상 엣지·플래그가 상승하게 된다. 또한 양자의 주파수가 다소 어긋나 있으면, 스타트/스톱·플래그(Start/Stop Flag)의 위치는 조금씩 어긋나게 된다. 거기에서, 전회(1심볼 전)의 추정 결과의 전후 수비트를 현재의 1심볼 중 스타트/스톱·플래그(Start/Stop Flag)가 존재하는 위치로서 마스크로 하고, 현재의 엣지·플래그(Edge Flag<0>∼ <20>)와 논리곱(AND)을 취함으로써, 현재의 스타트/스톱·플래그(Start/Stop Flag)의 위치, 즉 스타트/스톱·플래그(Start/Stop Flag <0>∼ <20>)중 어느 한 플래그가 상승하고 있는 지를 추정할 수 있다.
여기에서, 도 40을 참조하여, 주파수 검출회로(80c)의 회로구성 및 그 동작에 관하여 설명한다. Start/Stop추정 회로(80b)에 의해 생성된 스타트/스톱·플래그(S tart/Stop Flag <0>∼ <20>)는, 주파수 검출회로(80c)에 입력된다. 주파수 검출회로(80c)는, 플립플롭회로(80c-1) 및 AND회로 ([0, 0]∼[20, 20])가 매트릭스 모양으로 구성된 회로80c-2, 80c-3 및 80c-4를 갖고 있다.
주파수 검출회로(80c)는, 입력된 스타트/스톱·플래그(Start/Stop Flag <0>∼ <20>)에 근거하여, 전압제어 발진회로(30)의 발진 신호의 주파수와 시리얼 데이터(300)의 주파수와의 차이를 검출한다. 주파수 검출회로(80c)는, 플립플롭회로(80c-1)에 의해 유지된 1심볼 전의 패러렐 데이터(301)에 의해 생성된 스타트/스톱·플래그(Start/Stop Flag <0>∼ <20>)와, 현재의 1심볼의 패러렐 데이터(301)에 의해 생성된 스타트/스톱·플래그(Start/St op 플래그 <0>∼ <20>)를 AND회로80c-2, 80c-3 및 80c-4에 의해 비교하고, 플래그가 상승하고 있는 스타트/스톱·플래그의 위치를 검출하며, 플래그가 서 있는 스타트/스톱·플래그의 이동에 의해 양자의 주파수차를 검출하는 구성이 되고 있다. 구체적으로는, AND회로(80c-2)에 의해 플래그의 위치가 검출되는 경우에는, (a）플래그가 심볼의 뒤쪽으로 이동하게 되므로, 전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수보다도 높게 되고, 전압제어 발진회로(30)에 대하여 발진 주파수를 낮게 하는 제어신호를 송신한다. 또한 AND회로(80c-3)에 의해 플래그의 위치가 검출되는 경우에는, (b)플래그의 위치가 일치하게 되므로, 전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수와 일치하게 되고, 제어회로(70)에 위상비교 요구신호(FFQDEN)를 출력하며, 제어회로(70)는 이 FFQDEN을 받아, 위상비교회로(10)에 위상비교 이네이블 신호(PHDEN)를 출력하고 위상비교루프를 기능시킨다. 또한 AND회로(80c-4)에 의해 플래그의 위치가 검출되는 경우에는, (c)플래그가 심볼의 앞쪽으로 이동하게 되므로, 전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수보다도 낮아지며, 전압제어 발진회로(30)에 대하여 발진 주파수를 높게 하는 제어신호를 송신한다. 여기에서 주파수 검출회로(80c)가 출력하는 제어 신호는, 도 37에 도시하는 바와 같이 주파수 검출회로(80c)의 fast와 slow의 출력으로서, (a)전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수보다도 높은 경우, fast를 "Low"로 하고, Slow를 "High"로 하며, (b)전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수와 일치할 경우, fast를 "Low"로 하고, Slow를 "Low"로 하며, (c)전압제어 발진회로(30)의 발진 신호의 주파수가 시리얼 데이터(300)의 주파수보다도 낮을 경우, fast를 "High"로 하고, Slow를 "Low"로 하는 신호이다.
이 샘플러(40), 미세조정 주파수 비교회로(80), 챠지 펌프(60b), 루프 필터(20), 전압제어 발진회로(30)의 동작 루프를 반복함으로써, 전압제어 발진회로(30)의 출력 신호의 주파수 미세조정을 행할 수 있다. 그리고, 전압제어 발진회로(30)의 발진 주파수가 소정의 캡쳐 범위에 들어간 후, 위상비교회로(10)에 의한 전압제어 발진회로(30)의 발진 주파수의 위상조정이 행해진다.
이상에서 설명한 바와 같이, 본 실시예의 클락 추출 회로에 의하면, 전압제어 발진회로(30)의 출력 신호의 주파수 미세조정을 행할 수 있고, 주파수 비교회로에 의한 전압제어 발진회로(30)의 발진 주파수의 주파수 간헐 조정후, 그대로 위상비교회로(10)에 의한 전압제어 발진회로(30)의 발진 주파수의 위상조정을 행하는 경우와 비교하여, 전압제어 발진회로(30)의 발진 주파수의 집속시간을 짧게 할 수 있다. 또 지금까지 설명한 기능 실현 수단은 본 발명을 한정하는 것이 아닌, 이 기능을 실현할 수 있는 수단이면, 어떤 회로 또는 장치라도 좋으며, 기능의 일부를 소프트웨어로 실현하는 것도 가능하다.
[실시예 4]
실시예 4는, 상기의 실시예 2의 DC밸런스 처리를 받아들인 본 발명의 데이터 전송 시스템의 인코더 방법의 다른 예이다. 또, 다른 구성에 대해서는, 상기의 실시예 및 실시예 2에 기재한 구성과 같기 때문에, 여기에서는 설명을 생략한다.
도 41에 본 실시예의 데이터 전송 시스템의 송신 유닛(3000)을 도시한다. 송신 유닛(3000)은, CRD검출 회로(3001)를 구비하고 있다. 여기에서, CRD(Current Running Disparity)는, 송신 회로가 움직이기 시작하고나서 그 시점까지의 인코드 후 데이터의 1("High")과 0("Low")의 수(누적수)의 차를 도시하는 값이다. CRD 검출 회로(3001)는, 제 1의 입력 정보의 인코드 후 데이터 및 제 2의 입력 정보의 인코드 후 데이터에 의거하여 이 CRD를 연산하고, 연산된 CRD의 값에 따라 CRD의 절대값이 작아지도록 제 1의 인코더 회로(2504a) 및 제 2의 인코더 회로(2504b)의 인코드를 제어하는 CDR신호를 출력한다. 이하, 제 1의 입력 정보(2511)로서 8 ×3=24비트, 제 2의 입력 정보(2512)로서 3비트를 입력하여 시리얼 데이터화할 경우에 대하여 설명한다.
도 42에 CRD검출 회로(3001)의 회로구성을 도시한다. CRD 검출 회로(3001)는, Disparity 검출 회로(3001a), 가산기(3001b) 및 플립플롭(3001c)으로 구성된다. Disparity 검출 회로(3001a)는, 스위치 회로(2505)로부터 출력된 30비트의 데이터중 하나의 데이터 수로부터 0의 데이터 수를 뺀 값을 출력한다. 플립플롭(3001c)으로 유지하고 있는 CRD의 값과 Disparity검출 회로(3001a)의 출력의 값을 가산기(3001b)로 가산한 값을 클락 마다 플립플롭(3001c)으로 래치하는 것으로 CRD는 갱신되어 간다.
다음에 도 43을 참조한다. 도 43에는, 본 실시예에 있어서의 제 1의 인코더 회로(2504a)의 다른 예를 도시한다. 도 43에 도시하는 제 1의 인코더 회로(2504a')는, 제 1 내지 제 3의 8B/10B인코더 회로2504a'－1, 2504a'－2 및 2504a'-3과 제 1 및 제 2의 Disparity검출 회로2504a'－4 및 2504a'－5로 구성된다.
8B/10B인코더 회로2504a'－1, 2504a'－2 및 2504a'－3는, 각각 입력되는 Disparity의 부호가 +인 경우에는 1의 수보다도 0의 수가 많아지도록, Disparity의 부호가 -인 경우에는 0의 데이터의 데이터수 보다도 1의 데이터의 데이터수가 많아지도록 8bit의 입력을 10bit로 변환한다. 또, 출력의 10bit에는 반드시 라이즈 엣지가 있도록 변환한다.
제 1의 8B/10B인코더 회로(2504a'－1)는 D<23:16>을 취득하여, CRD의 부호가 +인 경우에는 출력의 10bit의 1의 데이터의 수가 0의 수보다도 작아지도록, CRD의 부호가 -인 경우에는 0의 데이터의 수보다도 1의 데이터의 수가 많아지도록 D<23:16>를 ENCD<29:20>로 변환하여 출력한다.
제 1의 Disparity검출 회로(2504a'－4)는, ENCD<29:20>의 Disparity를 검출한다. 가산기(2504a'－6)는, CRD와 제 1의 Disparity검출 회로(2504a'－4)의 출력을 가산하여 CRD1로서 출력한다.
제 2의 8B/10B인코더 회로(2504a'－2)는 D<15:8>를 취득하여, CRD1의 부호가 +인 경우에는 출력의 10bit의 1의 데이터의 수가 0의 데이터의 수보다도 작아지도록, CRD의 부호가 1인 경우에는 0의 데이터의 수보다도 1의 데이터의 수가 많아지도록 D<15:8>를 ENCD<19 :10>로 변환하고, 출력한다.
제 2의 Disparity검출 회로(2504a'－5)는 ENCD<19:10>의 Disparity를 검출한다. 가산기(2504a'－7)는 CRD1과 제 2의 Disparity검출 회로(2504a'－5)의 출력을 가산하여 CRD2로서 출력한다.
제 3의 8B/10B인코더 회로(2504a'－3)는 D<7:0>를 취득하여, CRD2의 부호에 따라 상기와 같이 ENCD<9:0>로 변환하여 출력한다.
이상에 의해, CRD의 절대값이 작아지도록 제 1의 인코더 회로(2504a')는 입 력의 24bit를 인코드한다.
제 2의 인코더 회로(2504b)는 한 종류의 입력 데이터에 대하여, 시리얼화했을 때 펄스폭 ("High"=1의 비트의 연속수)이 다른 2종류의 인코드를 행할 수 있는 구성으로 하고 있다. 제 2의 인코더 회로(2504b)는, CRD의 부호가 +인 경우에는 펄스폭이 작아지도록, 즉 1의 데이터의 수가 0의 데이터의 수보다도 적어지도록, CRD가 -인 경우에는 펄스폭이 커지도록 제 2의 입력 정보를 인코드한다. 제 2의 인코더 회로(2504b)의 입출력의 관계는, 예를 들면 이하의 표 1과 같이 한다.
이러한 인코드를 행했을 경우의 시리얼화 후의 시리얼 데이터의 파형예 1부터 3을 도 68 및 도 69에 각각 도시한다.
도 68의 파형예 1은, DEI(변환 신호)=1(High)인 경우에, 제 1의 정보가 8B/10B의 인코드 후의 10bit의 3개의 블록에 스타트/스톱 비트가 그 선두와 후미에 붙은 행태로, 합계 32비트의 심볼이다. DEI(변환 신호)=0(Low)인 경우에는, 제 2의 정보가, 상기 DC밸런스를 취한 인코드에 의해 32비트 주기의 펄스폭 변조신호가 된다.
도 69(a)의 파형예 2는, 파형예 1에 있어서의 DEI(변환 신호)=1인 경우의 스타트/스톱 비트를 생략한 파형이다. 이 경우, 제 1의 정보는 30비트의 심볼이 된다. DEI(변환 신호)=0인 경우에는 제 2의 정보를 30비트 주기의 펄스폭 변조신호가 된다.
도 69(b)의 파형예 3은, 파형예 2의 변형예이고, DEI(변환 신호)=0인 경우에 10비트 주기의 펄스폭 변조를 3개 나열한 파형이다. 이 경우도 DC밸런스가 취해지고 있다.
이상과 같은 시리얼 데이터 파형예는, 실시예에 있어서 설명한 스위치 회로(250)의 입력단자와 인코더의 출력 단자와의 접속 관계를 변경함으로써, 각각 실현할 수 있다.
이상과 같이, 본 실시예의 송신 유닛(3000)에 의하면, 제 1의 입력 정보를 CRD의 절대값이 작아지도록, 즉 DC밸런스를 취하도록 인코드할 수 있다. 또한 제 2의 입력 정보를 DC밸런스를 취하는 펄스폭 변조신호로 하는 인코드를 할 수 있다.
본 실시예의 송신 유닛의 출력을 수신하는 수신 회로에 있어서, 제 1의 디코더 회로는 상기 본 실시예의 제 1의 인코더 회로의 인코드에 대응한 디코드를 행하고, 제 2의 디코더 회로는 상기 본 실시예의 제 2의 인코더 회로의 인코드에 대응한 디코드를 행함으로써, 각각 제 1의 입력 정보 및 제 2의 입력 정보를 복원한다.
[실시예 5]
실시예 5는, 1심볼중에 DEI데이터 그대로 매립하는 데이터 구성으로 한 실시예이다. 본 실시예에 따른 디지털 데이터 송신 회로 및 수신 회로 및 디지털 데이터 전송 방법 및 그 시스템의 개념을 도 44(a) 및 (b)를 이용하여 설명한다.
도 44(a) 및 (b)에는, 본 발명의 디지털 데이터 전송 방법 및 그 시스템에 있어서, 패러렐로 입력된 입력색 디지털 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO:입력색 디지털 데이터군 또는 주정보라고 할 수도 있다.), 입력 동기 데이터(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤):동기 데이터군 또는 종정보라고 할 수도 있다.), DEI(입력선택신호(입력 데이터네이블)가 시리얼화된 시리얼 데이터(300)의 신호파형의 예가 도시되고 있다. 또, 여기에서는, 시리얼 데이터를 구성하는 색 데이터에 대해서는, RGB 각 색의 데이터가 각각 6비트(RI5∼RIO, GI5∼GIO, BI5∼BIO)인 예를 도시하고 있지만, 본 발명이 이것에 한정되는 것은 아닌 것은 말할 것도 없다.
우선, DEI(데이터이네이블)= "High" 즉 액티브 기간에 있어서는, 시리얼 데이터(300)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEI n), 색 데이터(RI5, RI4, …, BI2, BI1, BIO) 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터 로 구성되어 있다.
한편, DEI(데이터이네이블)= "Low" 즉 블랭킹 기간에 있어서는, 시리얼 데이터(300)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 인코드 된 HsyncI, VsyncI 및 CTRLI 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터에 의해 구성되고 있다. DEI = "Low", 즉 블랭킹 기간에 있어서는, HsyncI, VsyncI 및 CTRLI를 인코드 한 후 시리얼화 되도록 하고, 시리얼 데이터(300)에 있어서의 1심볼중 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성을 취하도록 한다. 구체적으로는, HsyncI, VsyncI 및 CTRLI는 인코드 되고, 그리고 인코드 회로에 의해 MSB가 LSB보다도 높은 레벨이 되도록 출력되며, 시리얼화 회로에 의해 MSB로부터 LSB로 순차적으로 시리얼화되어 출력된다. 따라서, 이 데이터는, DEI가 Low인 경우에는, 1심볼에 있어서 시리얼화 회로의 출력은 시간적으로 빠른 쪽이 높은 레벨이 되고 있기 때문에, 심볼의 전환 시에만 라이즈 엣지가 발생하게 된다.
이러한 구성을 취함으로써, 블랭킹 기간에 송신되는 동기 데이터를 포함하는 시리얼 데이터로부터 클락을 복원할 때, 에러가 발생할 가능성을 충분하게 낮게 할 수 있다.
본 발명의 디지털 데이터 송신 회로 및 수신 회로 및 디지털 데이터 전송 방법 및 그 시스템의 일 실시예를 도 45 내지 도 50을 참조하면서 설명한다.
우선, 도 45를 참조한다. 도 45에는, 본 발명의 디지털 데이터 송신 회로 및 수신 회로 및 그것들을 이용한 디지털 데이터 전송 방법 및 그 시스템의 일 실시예가 도시되고 있다.
송신 유닛(송신 회로)(401)은, 입력색 데이터(411)(RI5∼RIO, GI5∼GIO, BI5∼ BIO) 및 입력 동기 데이터(412)(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤), DEI(입력선택신호(입력 데이터네이블)))를 시리얼화한 시리얼 데이터(415)를 수신 유닛(421)에 송신한다.
수신 유닛(수신 회로)(421)은, 송신 유닛(401)으로부터 송신되는 시리얼 데이터(415)를 수신하여, 패러렐화하고, 출력색 데이터(431)(RO5∼ROO, GO5∼GOO, BO5∼BOO), 출력 동기 데이터(432)(HsyncO(출력 수평 동기 데이터), VsyncO(출력 수직 동기 데이터), CTRLO(출력 컨트롤), DEO(출력 선택신호(출력 데이터네이블))) 및 출력 클락(434)으로 복원하여 출력한다.
송신 유닛(401)은, 시리얼화 회로(402)(Serializer), 위상동기회로(403)(PLL회로:Phase Locked Loop회로), 인코더 회로(404)(Encoder), 스위치 회로(405) 및 출력 버퍼(406)(Output Buffer)를 갖고 있다.
또한 수신기 유닛(421)은, 패러렐화 회로(422)(De-Serializer), 클락 추출 회로(CDRPLL회로:클락 Data Recovery Phase Locked Loop회로)(423), 디코더 회로(424)(Decoder), 스위치 회로(425) 및 426 및 입력 버퍼(427)(Input Buffer)를 갖고 있다. 또, 출력 버퍼(406) 및 입력 버퍼(427)는 필요에 따라 설정하면 된다. 또한 본 실시예에서는, 입력색 데이터(411)에 대해서는, RGB 각 색의 데이터가, 각각 6비트인 예를 도시하고 있지만, 본 발명은 이에 한정되는 것은 아닌 것은 말할 필요도 없다. 또한 디코더 회로(424)(Decoder), 스위치 회로(425) 및 426를 아울러 정보분리회로라고 할 수도 있다.
송신 유닛(401)에 있어서, 입력색 데이터(411)는 스위치 회로(405)에 입력된다. 입력 동기 데이터(412) 중 DEI를 제외하는 HSYNCI, VSYNCI, CTRLI가 인코더 회로(404)에 입력되고, 인코더 회로(404)에 의해 인코드 된다. 스위치 회로(405)는, DEI를 입력선택신호로서 사용하여, DEI가 High이면 입력색 데이터(411)를 선택하고, Low인 경우에는 인코더 회로(404)의 출력을 선택하여 시리얼화 회로(402)에 출력한다. 입력 클락(414)은 위상동기회로(403)에서 다상 클락으로 변환되고, 시리얼화 회로(402)는 이 다상 클락을 이용하여 스위치 회로(405)의 출력과 DEI의 반전 신호를 시리얼화하며, 출력 버퍼(406)를 거쳐 출력한다.
송신 유닛(401)에 있어서는, HSYNCI, VSYNCI 및 CTRLI는 인코드 되고, 시리얼화했을 때 1심볼중에서 시간적으로 앞에 오는 신호를 MSB로 하면, 인코드 회로에 의해 MSB가 LSB보다도 높은 레벨이 되도록 출력되고, 시리얼화 회로(402)에 의해 MSB로부터 LSB로 순차적으로 시리얼화되어 출력된다. 따라서, 이 데이터는, DEI가 Low인 경우에는, 1심볼에 있어서 시리얼화 회로의 출력은 시간적으로 빠른 쪽이 높은 레벨이 되고 있기 때문에, 심볼의 변환시에만 라이즈 엣지가 생기게 된다.
수신 유닛(421)에 있어서는, 우선, 클락 추출 회로(423)가, 시리얼 데이터(415)로부터 출력 클락(CLKO)(434) 및 다상 클락을 복원한다. 다음에 다상 클락에 의해 시리얼 데이터(415)가 패러렐화 회로(422)로 패러렐 신호로 변환된다. 패러렐 신호 중에는 DEI신호의 반전 신호가 포함되어 있다. DEI를 제외한 패러렐 신호가 디코더 회로(424)에 입력되어, 디코드 된다. 스위치 회로(425)는 DEI가 High일 때 액티브가 되어, 패러렐 신호를 출력색 데이터(RO5∼ROO, GO5∼GOO, BO5∼BOO)로서 출력하고, DEI가 Low일 때는 Low레벨을 출력색 데이터로서 출력한다. 스위치(426)는 DEI가 Low일 때 액티브가 되어 디코더 회로(424)의 출력을 출력 동기 데이터로서 출력하고, DEI가 High일 때는 출력을 유지한다.
다음에 도 46을 참조한다. 도 46(a) 및 (b)에는, 패러렐로 입력된 각 6비트의 입력색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO), 입력 동기 데이터(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤), DEI(입력선택신호(입력 데이터네이블)))가, 본 실시예의 수신측 유닛에 있어서 시리얼화된 시리얼 데이터(415)의 신호파형의 예가 도시되고 있다.
우선, DEI(데이터이네이블)= "High" 즉 액티브 기간에 있어서는, 시리얼 데이터(415)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 색 데이터(RI5, RI4, ‥·, BI2, BI1, BIO) 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터 에 의해 구성되고 있다. 또, 본 실시예에서는, 1심볼이 21비트이다.
한편, DEI(데이터이네이블)= "Low", 즉 블랭킹 기간에 있어서는, 시리얼 데이터(415)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 데이터이네이블 가드비트(DE grd), 인코드 된 HsyncI, VsyncI 및 CTRLI, 스톱 가드비트(Stop grd) 및 스톱 비트(Stop) 순으로 시리얼화된 데이터에 의해 구성되고 있다. DEI = "Low", 즉 블랭킹 기간에 있어서는, HsyncI, VsyncI 및 CTRLI가 인코드 된 후 시리얼화되도록 하고, 시리얼 데이터(415)에 있어서의 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성을 취하도록 하고 있다. 또, DEI= "Low"일 때는, 입력색 데이터를 구성하는 디지털 데이터의 펄스폭의 n배의 주기에서, 입력 동기 데이터가 펄스폭 변조 되게 된다.
본 실시예와 같이, 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성을 취함으로써, 블랭킹 기간에 송신되는 동기 데이터를 포함하는 시리얼 데이터로부터 클락을 복원할 때, 에러가 발생할 가능성을 충분히 낮출 수 있다.
또한 도 46에 도시하는 본 실시예에서는, 데이터이네이블 반전 신호(DEIn)에 계속하여 데이터이네이블 가드비트(DE grd)를 설정하고 있다. 이 데이터이네이블 가드비트(DE grd)를 설정함으로써, 시리얼 데이터(415)로부터 패러렐 데이터 및 클락을 복원할 때의 복원 포인트가 되는 데이터이네이블 반전 신호(DEIn)가 보다 고정밀도하게 추출되므로, 동기 데이터 및 클락의 샘플링 에러가 발생할 가능성을 낮출 수 있다.
도 47을 참조한다. 도 47에는, 본 실시예에 있어서의 송신 유닛(401)의 구성이 도시되고 있다. 인코더 회로(404)는, 4개의 NAND회로, 4개의 NOR회로 및 3개의 인버터 회로를 갖고 있다. 스위치 회로(405)는, 입력색 데이터(411)(RI5∼RIO, GI5∼GIO, BI5∼BIO)에 대응한 수(18개)의 멀티플랙서(4051) 및 인버터(4052)를 갖고 있다. 또, 본 실시예에 있어서는, 인코더 회로(404)로부터의 출력이 7비트이고, 멀티플랙서(4051) 중 2개에 "High"신호가 입력되며, 또 2개에 " Low"신호가 입력되도록 하고, 스톱 가드비트가 형성되도록 하고 있다. 스톱 가드비트를 설정하지 않도록 하는 예는, 도 51에 도시되고 있다.
인코더 회로(404)에는, Hsync, Vsync 및 CTRLI가 입력된다. 입력된 Hsync, Vsync 및 CTRL1은, 인코더 회로(404)에 의해 인코드 되고, 인코드 된 7비트의 데이터가 스위치 회로(405)에 출력된다.
여기에서, 도 48(a) 및 (b)을 참조하여, 인코더 회로(404)의 동작에 대하여 설명한다. 도 48(a)에는, 본 실시예의 인코더 회로(404)의 회로구성 및 그 7비트의 출력(SYNC[0]∼SYNC[6])이 도시되고 있다. 또한 도 48(b)에는, 본 실시예의 인코더 회로(404)에 입력되는 Hsync, Vsync 및 CTRLI와 그 출력 데이터(SYNC[0]∼SYNC[6])의 데이터 테이블이 도시되고 있다.
도 48(b)의 데이터 테이블에 도시하는 바와 같이, 인코더 회로(404)로부터의 출력 데이터(SYNC[0]∼SYNC[6])는, 입력 데이터Hsync, Vsync 및 CTRLI를 입력했을 때에, 천이의 수가 제한된 형태가 되고 있다. 바꿔 말하면, 최상위 비트(MSB)를 HsyncI, 최하위 비트(LSB)를 CTRLI로 하는 3비트의 데이터{Hsync, Vsync, CTRLI}를 7비트의 데이터(SYNC[0] (최상위 비트)∼SYNC[6] (최하위 비트)}로 인코드할 때, 이 3비트의 데이터가 1 늘어날 때마다, 이 7비트의 데이터의 최상위 비트로부터 순차적으로 "High"데이터가 계속해서 출력되도록 인코드한다. 바꿔 말하면, 7비트의 데이터{SYNC[0] (최상위 비트)∼SYNC[6] (최하위 비트)}에 있어서 항상 상위비트의 값이 하위 비트의 값 이상인 데이터가 출력되도록 인코드한다. 이러한 출력 형태는 일반적으로는 "Thermo-Code(써모 코드)"라 하고, 이러한 인코드는 "Thermo-Code(써모 코드)"형의 인코드, 또 이러한 인코더는 "Thermo-Code"형의 인코더라고 하고 있다.
본 발명의 디지털 데이터 전송 방법 및 그 시스템에 있어서의 인코더 회로(404)은, 써모 코드형의 출력 형태를 취할 필요가 있다. 또, 인코더 회로(404)의 회로구성에 대해서는, 도 48(a)에 도시하는 것에 한정되는 것은 아니고, 써모 코드형의 출력 형태를 취하는 회로구성이면 어떠한 회로 구성을 취해도 좋다. 이렇게 하여 1심볼중에 라이즈 엣지가 하나만 생성된다.
여기에서, 재차 도 47을 참조한다. 인코더 회로(404)로부터의 출력 데이터(SYNC[0］∼ SYNC[6]) 및 DEI(입력 데이터이네이블)는, 스위치 회로(405)에 입력된다. 본 실시예에서는, 스위치 회로(405)를 구성하는, 병렬 접속의 멀티플랙서(4051)에는, 입력색 데이터(411)(RI5∼RIO, GI5∼GIO, BI5∼BIO)이 순서로 입력되도록 되어 있고, 입력색 데이터(411) 중 RI5 및 RI4가 입력되는 스위치(4051)의 다른 쪽의 입력에는 "High"가, BI1 및 BIO가 입력되는 스위치(4051)의 다른 쪽의 입력에는 "Low"가 입력된다. 또한 DEI는, 입력색 데이터(411) 중 RI5가 입력되는 스위치(4051)의 다른 쪽의 입력에 입력된다. 스위치 회로(405)는, 입력되는 DEI, 입력색 데이터(411) 및 인코더 회로(404)로부터의 출력 데이터(SYNC[0]∼SYNC[6])에 근거하여, 시리얼 회로(402)에 데이터(SR1∼SR19)를 출력한다.
위상동기회로(403)는, 입력 클락(414)에 근거하여 위상이 다른 복수의 클락을 형성하고, 시리얼화 회로에 출력한다.
시리얼화 회로(402)는, 입력되는 데이터(SR1∼SR19)를 위상동기회로(403)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 시리얼화하고, 시리얼 데이터(415)를 형성하고, 출력 버퍼(406)를 거쳐 수신 유닛(421)에 출력한다.
도 49에는, 본 실시예의 수신 유닛(421)의 구성이 도시되고 있다. 송신 유닛(401)으로부터 출력된 시리얼 데이터(415)는, 입력 버퍼(427)를 거쳐 패러렐화 회로(422) 및 클락 추출 회로(423)에 입력된다. 클락 추출 회로(423)는, 시리얼 데이터(415)로부터 클락을 추출하고, 출력 클락(434) 및 위상이 다른 복수의 클락을 복원한다. 패러렐화 회로(422)는, 클락 추출 회로(423)에 의해 복원된 위상이 다른 복수의 클락에 근거하여 시리얼 데이터(415)를 패러렐화하고, 출력 데이터(DSRO ∼DSR20)를 디코더 회로(424) 및 스위치 회로425 및 426에 출력한다. 디코더 회로(424)에는, 출력 데이터(DSRO∼DSR20) 중 동기 데이터에 대응하는 데이터(본 실시예에서는, DSR4, DSR6, DSR8, DSR1O, DSR12, DSR14, DSR16)가 입력된다. 디코더 회로(424)는, 입력된 데이터를 디코드 하고, 출력 동기 데이터(432)(HsyncO, VsyncO, CTRL0)에 대응하는 데이터를 스위치 회로(426)에 출력한다.
여기에서, 본 실시예의 데이터 회로(424)의 회로구성을 도 50에 도시한다. 본 실시예의 디코더 회로(424)는, 12개의 NOR회로, 하나의 NAND회로 및 2개의 인버터 회로를 갖고 있다. 또, 디코더 회로는, "Thermo-code"화 된 동기신호를 디코드하는 회로구성이면 되며, 도 50에 도시하는 회로구성에 한정되는 것은 아니다
재차 도 49를 참조한다. 스위치 회로425 및 426는, 패러렐화 회로(422) 및 디코더 회로(424)로부터 입력되는 데이터를, 클락 추출 회로(423)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 선택하고, 플립플롭회로(428)에 출력한다. 플립플롭회로(428)는, 22개의 플립플롭(4271)으로 이루어지며, 출력색 데이터(RO5∼ROO, GO5∼GOO, BO5∼BOO), 출력 동기 데이터(432)(HsyncO, Vsync O, CTRL0) 및 EDO를 출력한다.
이와 같이 하여, 패러렐로 입력되는 입력색 데이터(411), 입력 동기 데이터(412) 및 입력 클락(414)은, 송신 유닛(401)에 의해 시리얼화된 후 송신되고, 수신 유닛에서 패러렐화되어 출력색 데이터(431), 출력 동기 데이터(432) 및 출력 클락(434)에 복원되어서 출력된다.
본 실시예에 의하면, 블랭킹 기간 동안에 있어서, 시리얼 데이터의 1심볼당 라이즈 엣지의 수가 1로 고정되기 위해, 시리얼 데이터로부터 클락을 추출할 때의 파형의 열화에 의한 에러의 저감을 도모할 수 있기 때문에, 안정된 데이터의 전송을 실현할 수 있다.
또, 도 52에 나타나 있는 바와 같이, 송신 유닛(401)이 제 1의 인코더 회로(404a) 및 제 2의 인코더 회로(404b)를 갖도록 하고, 입력 색 데이터(411)를 제 1의 인코더 회로(404a)에, 입력 동기 데이터(412)를 제 2의 인코더 회로(404b)에 입력하도록 해도 좋다. 본 실시예에서는, 입력색 데이터(411)는 제 1의 인코더 회로(404a)에서 인코드 되고, 스위치 회로(405)에 입력되어 있다고 파악해도 좋다.
[실시예 6]
실시예 6은, 입력색 데이터가 6비트였던 실시예 5를 입력색 데이터가 8비트인 경우에 대하여 적용시킨 실시예이다.
도 53(a) 및 (b)에는, 본 실시예에 있어서의, 페러렐로 입력된 각 8비트의 입력색 데이터(RI7∼RIO, GI7∼GIO, BI7∼BIO), 동기 데이터(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤)), DEI(입력 선택신호(입력 데이터네이블)가, 수신측 유닛에 있어서 시리얼화된 시리얼 데이터(1001)의 신호파형의 예가 도시되고 있다.
우선, DEI(데이터이네이블)= "High" 즉 액티브 기간에 있어서는, 시리얼 데이터(1001)의 1심볼은, 스타트 비트(Start)데이터이네이블 반전 신호(DEIn), 색 데이터(RI7, RI6, ‥·, BI2, BI1, BIO), 스톱 가드비트(Stop grd) 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터로 구성되어 있다. 또, 본 실시예에서는, 1심볼이 28비트이다.
한편, DEI(데이터이네이블)= "Low", 즉 블랭킹 기간에 있어서는, 시리얼 데이터(1001)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 데이터이네이블 가드비트(DE grd), 인코드 된 HsyncI, VsyncI 및 CTRLI, 스톱 가드비트(Stop grd) 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터에 의해 구성되고 있다. 여기에서도, DEI= "Low", 즉 블랭킹 기간에 있어서는, HsyncI, VsyncI 및 CTRLI가 인코드 된 후 시리얼화되도록 하고, 시리얼 데이터(1001)에 있어서의 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성을 취하도록 하고 있다.
본 실시예와 같이, 1심볼중의 라이즈 엣지가 하나밖에 존재하지 않는 데이터 구성을 취함으로써, 블랭킹 기간에 송신되는 동기 데이터를 포함하는 시리얼 데이터로부터 클락을 복원할 때, 에러가 발생할 가능성을 충분하게 낮출 수 있다.
[실시예 7]
실시예7은, 상기의 실시예 5에서 설명한 도 45에 도시되는 본 발명의 수신 유닛(421)에 DE필터(1101) 및 플립플롭회로(1102)를 더 설치한 예이다.
도 54에 본 실시예의 수신 유닛의 회로 블럭도를 도시한다. 본 실시예에서는, 패러렐 회로(422)로부터 출력되는 데이터(DSRO∼DSR20) 중, DEI에 대응하는 출력DSR1을 DE필터(1101)에 입력하도록 하고 있다.
도 55를 이용하여 DE필터(1101)의 작용에 관하여 설명한다. 도 55(a)에, DE필터(1101)의 회로구성이 도시되고 있고, 도 55(b)에는, DE필터(1101)에 있어서의 데이터(DE0, DE1, DE2, DEO)의 타이밍 차트가 도시되고 있다. 본 실시예의 DE필터(1101)는, 하나의 OR회로 및 3개의 AND회로로 이루어지는 다수결 회로(1101a) 및 3개의 플립플롭을 갖고 있다.
DEI신호의 성질로서, 1비트분 만큼의 펄스가 출력되지 않고, 수비트 계속되는 신호가 된다. 따라서, 1비트 분만큼의 펄스가 있으면 그것은 에러이며, DE필터(1101)은 이것을 필터 한다. DE필터(1101)는 DEI를 지연시키기 위한 플립플롭회로와 다수결 회로(1101a)로 구성된다. 다수결 회로(1101a)는 3개의 입력 중에서 1이 많으면 1을, 0이 많으면 0을 출력한다. 도 55(b)에 도시한 파형에서는, 굵은선으로 나타낸 에러를 다수결 회로(2540)로 필터하고 있다. 도 55(a)에 도시하는 회로구성을 취함으로써, DE필터(1101)에 입력되는 DEO에 에러가 발생해도, 이 에러가 필터 되어, 출력DEO에서는 에러가 발생할 확률이 매우 낮아진다.
재차 도 54를 참조한다. 디코더 회로(424)에 의해 디코드 된 동기신호Hsync, Vsync 및 CTRL 및 패러렐화 회로(422)로부터 출력되는 색 데이터DSR[20:0]는, 플립플롭회로(1102)에 출력된다. 플립플롭회로(1102)는 42개의 플립플롭(11021)으로 이루어지고, 스위치 회로425 및 426에 데이터를 출력한다.
스위치 회로425 및 426는, 입력되는 데이터를, DE필터(1101)의 DE신호에 근거하여 선택하고, 플립플롭회로(428)에 출력한다. 플립플롭회로(428)는, 출력색 데이터(RO5∼ROO, GO5∼GOO, BO5∼BOO) 및 출력 동기 데이터(432)(HsyncO, VsyncO, CTRL0)를 출력한다.
이렇게 하여, 패러렐로 입력되는 입력색 데이터(411), 입력 동기 데이터(412) 및 입력 클락(414)은, 송신 유닛(401)에 의해 시리얼화된 후 송신되고, 수신 유닛(421)에서 패러렐화되어서 출력색 데이터(431), 출력 동기 데이터(432) 및 출력 클락(433)으로 복원되어서 출력된다.
본 실시예에서는, DI필터(1101)를 설치하고 있기 때문에, 출력DEO에서는 에러가 발생할 확률이 매우 낮아진다. 따라서, 보다 정확하게 DEO를 추출할 수 있다.
[실시예 8]
실시예 8은, 송신 유닛에 있어서, 시리얼 데이터를 형성할 때에, 색 데이터 및 동기 데이터에 「DC밸런스」처리(1의 데이터와 0의 데이터와의 수가 거의 같아지는 처리)를 받아들인 예이다.
도 56에, 본 실시예에 있어서의 시리얼 데이터(1401)의 데이터 구성을 도시한다. 우선, DEI(데이터이네이블)= "High" 즉 액티브 기간에 있어서는, 시리얼 데이터(1401)의 1심볼은, 스타트 비트(Start), RGB 각 색6비트의 색 데이터가 8비트로 인코드 된 색 데이터(R[5:0], G[5:0], B[5:0]) 스톱 가드비트(Stop grd） 및 스톱 비트 순으로 시리얼라이즈된 데이터에 의해 구성되고 있다.
본 실시예에서는, 도 57 및 도 58(a)에 도시하는 바와 같은 DC밸런스 인코더 회로(1505)를 이용하여 RGB 각 색6비트의 색 데이터를 8비트로 인코드할 때, 「DC밸런스」 처리를 실시하고, 연속하는 심볼중의 RGB 각 색8비트의 데이터 각각의 "High" (= 1)의 누계와 "Low" (= 0)의 누계가 동수로 집속하도록 하고 있다. 예를 들면 도 58(b)에 나타나 있는 바와 같이 입력되는 6비트의 색 디지털 데이터가 "000001"일 경우를 생각한다. 디지털 데이터의 누적에 있어서 "1"이 많은 경우에는, 이 6비트의 색 디지털 데이터의 하위 비트에 "01"을 부가함으로써 8비트로 인코드한다. 또한 디지털 데이터의 누적에 있어서 "0"이 많은 경우에는, 이 6비트의 색 디지털 데이터를 반전하고, 또한 하위 비트에 "10"을 부가함으로써 8비트로 인코드한다. 이렇게 하여 8비트로 인코드 된 색 데이터가 스위치 회로에 출력되어 선택되고, 시리얼화 회로에 출력된다. 변환된 8비트 데이터는, 각각, 1과 0을 반드시 포함하고 있고, 이들을 나열하면 반드시 라이즈 엣지를 2이상 포함하는 시리얼 데이터가 된다.
한편, DEI(데이터이네이블)= "Low", 즉 블랭킹 기간에 있어서는, 시리얼 데이터(1401)의 1심볼은, 스타트 비트(Start), 인코드 된 HsyncI, VsyncI 및 CTRLI, 스톱 가드비트(Stop grd) 및 스톱 비트(Stop)의 순으로 시리얼라이즈된 데이터에 의해 구성되고 있다. 즉 블랭킹 기간에 있어서는, HsyncI, VsyncI 및 CTRLI가 Thermo-COde형으로 인코드 된 후 시리얼화되도록 하고, 시리얼 데이터(1401)에 있어서의 1심볼중의 라이즈 엣지가 하나 밖에 존재하지않는 데이터 구성을 취하도록 하고 있다. 또한 DEI= "Low"의 기간에 있어서도, 인코드 된 HsyncI, VsyncI 및 CTRLI가 DC밸런스를 유지하도록 펄스폭 변조를 행한다. 본 실시예에서는, 도 56(b)에 나타나 있는 바와 같이 Thermo-code형으로 인코드 된 HsyncI, VsyncI 및 CTRLI를 펄스폭α에 할당하여, 홀수번째는 펄스폭(0.5+α)으로 변조하여 스위치 회로에 송신하고, 짝수번째는 펄스폭(0.5-α)에 변조하여 스위치 회로에 송신한다. 이와 같이 함으로써, 1심볼중의 평균의 펄스폭은 0.5가 되고, DC밸런스가 유지되게 된다.
도 57을 참조한다. 도 57에는, 본 실시예의 디지털 데이터 송신 회로 및 수신 회로, 및 그것들을 이용한 디지털 데이터 전송 방법 및 그 시스템이 도시되고 ㅇ이있]1ㄷ다.
1501은 송신 유닛(송신 회로)이며, 입력 클락에 동기하여 입력되는 입력색 데이터(1511)(RI5∼RIO, GI5∼GIO, BI5∼BIO) 및 입력 동기 데이터(1512)(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤), DEI(입력선택신호(입력 데이터네이블)))를 시리얼화하여 시리얼 데이터(1515)를 형성하고 수신 유닛(1521)에 송신한다.
수신 유닛(수신 회로)(1521)은, 송신 유닛(1501)으로부터 송신되는 시리얼 데이터(1515)를 수신하여 패러렐화하고, 출력색 데이터(1531)(RO5∼ROO, GO5∼GOO, BO5∼BOO), 출력 동기 데이터(1532)(HsyncO(출력 수평 동기 데이터), VsyncO(출력 수직 동기 데이터), CTRLO(출력 컨트롤), DEO(출력 선택신호(출력 데이터네이블))) 및 출력 클락(1534)에 복원하여 출력한다.
송신 유닛(1501)은, 시리얼화 회로(1502)(Serializer), 위상동기회로(1503)(PL L회로:Phase Locked Loop회로), 인코더 회로(1504)(Encoder), DC밸런스 인코더 회로(1505)(DC Balance Encoder), 스위치 회로(1506) 및 출력 버퍼(1507)(Output Buffer)를 갖고 있다.
또한 수신 유닛(1521)은, 패러렐화 회로(1522)(De-serializer), 클락 추출 회로(CDRPLL회로:Clock Data Recovery Phase Locked Loop회로)(1523), 디코더 회로1524 및 1525(Decoder), 스위치 회로1526 및 1527, 엣지수 판정 회로(1528) 및 입력 버퍼(1529)(Input Buffer)를 갖고 있다. 또, 출력 버퍼(1507) 및 입력 버퍼(1529)는 필요에 따라 설치하면 된다. 또한 본 실시예에서는, 입력색 데이터(1511)에 대해서는, RGB 각 색의 데이터가, 각각 6비트인 예를 도시하고 있지만, 본 발명이 이에 한정되는 것은 물론 아니다.
입력색 데이터(1511)는, 송신 유닛(1501)의 DC밸런스 인코더 회로(1505)에 입력되어, DC밸런스 처리가 실행되고, 스위치 회로(1506)에 출력된다. DEI(입력 데이터네이블)은 스위치 회로(1506)에 입력된다. 또, 그 밖의 구성은, 도 45에 도시하는 예와 같다.
송신 유닛(1501)에 있어서는, 입력색 데이터는 DC밸런스 인코더 회로(1505)에 입력되고, 24비트로 인코드 된다. 이 인코드는 R, G, B의 각각 6비트를 DC밸런스 된 8비트로 변환하도록 행해진다. 각각의 8비트는 "1"과 "0"의 양쪽을 포함하고 있기 때문에, 24bit를 R, G, B의 순으로 시리얼라이즈하면 라이즈 엣지를 2개 이상 포함하게 된다.
입력 동기 데이터(1512) 중 DEI를 제외한 HSYNCI, VSYNCI, CTRLI는 인코더 회로(1504)에 입력되고, Thermo-Code형으로 인코드 된다. 그리고, 시리얼화했을 때 1심볼중에서 시간적으로 앞에 오는 신호를 MSB로 하면, 인코더 회로(1504)에 의해 MSB가 LSB보다도 높은 레벨이 되도록 출력되고, 시리얼화 회로(1502)에 의해 MSB부터 LSB로 순차적으로 시리얼화되어서 출력된다. 따라서, 이 데이터는, DEI가 Low인 경우에는, 1심볼에 있어서 시리얼화 회로의 출력은 시간적으로 빠른 쪽이 높은 레벨이 되기 때문에, 심볼의 전환시에만 라이즈 엣지가 생기게 된다.
스위치 회로(1506)는, DEI를 입력선택신호로서 사용하고, DEI가 High이면 입력색 데이터를 DC밸런스 인코더 회로(1505)에서 인코드한 결과를 선택하고, Low인 경우는 인코더 회로(1504)의 출력을 선택하여 시리얼화 회로(1502)에 출력한다. 입력 클락(1514)은 위상동기회로(1503)에서 다상 클락으로 변환되고, 시리얼화 회로(1502)는 이 다상 클락을 이용하여 스위치 회로(1506)의 출력을 시리얼화하여, 출력 버퍼(1507)를 거쳐 출력한다.
이러한 구성을 취함으로써, DEI가 High일 때는 1심볼중의 라이즈 엣지는 심볼의 전환 타이밍시 이외에 2이상으로 할 수 있게 되고, DEI가 Low일 때는 1심볼중의 라이즈 엣지는 심볼의 전환 타이밍시에만 할 수 있게 된다.
수신 유닛(1521)에 있어서는, 우선, 클락 추출 회로(1523)가, 시리얼 데이터(1515)로부터 출력 클락(CLKO)(1534) 및 다상 클락을 복원한다. 다음에 다상 클락에 의해 시리얼 데이터(1515)가 패러렐화 회로(1522)에서 패러렐 신호로 변환된다. 패러렐 신호는 엣지수 판정 회로(1528)에 입력된다.엣지수 판정 회로(1528)는 라이즈 엣지가 심볼 전환 타이밍 이외에 있으면 High, 그렇지 않으면 Low를 DEO로서 출력한다. 패러렐 신호는 디코더 회로(1524)에 입력되고, 송신 유닛(1501)의 DC밸런스 인코더 회로(1505)의 인코드를 복귀시키도록 디코드 된다. 패러렐 신호는 마찬가지로 디코더 회로(1525)에도 입력되고, 송신 유닛(1501)의 인코더 회로(1504)의 인코드를 복귀시키도록 디코드 된다. 스위치 회로(1526)는 DEO가 High일 때 액티브가 되어, 디코더 회로(1524)의 출력을 출력색 데이터 신호(1531)로서 출력하고, Low일 때는 Low레벨을 출력색 데이터로서 출력한다. 스위치 회로(1527)는 DEO가 Low일 때 액티브가 되어 디코더 회로(1525)의 출력을 출력 동기 데이터(1532)로서 출력하고, High일 때는 출력을 유지한다.
또, 도 58(a)의 점선으로 나타나 있는 바와 같이 입력색 데이터를 DC밸런스 처리하는 DC밸런스 인코더 회로(1505)에 DC밸런스 카운터를 설치하고, DC밸런스 인코더 회로(1505)로부터 출력되는 색 데이터의 DC밸런스를 취하도록 해도 좋다.
[실시예 9]
실시예 9는, 송신측 유닛에 인코더 회로를 이용하지 않고, 또 수신측 유닛에 디코더 회로를 이용하지 않는 실시예이다.
도 59(a) 및 (b)에는, 패러렐로 입력된 각 6비트의 색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO) 및 동기 데이터(HsyncI, VsyncI, CTRLIO∼2, DEI)가, 본 실시예의 수신측 유닛에 있어서 시리얼화된 시리얼 데이터(1715)의 신호파형의 예가 도시되고 있다.
우선, DEI(데이터이네이블)= "High", 즉 액티브 기간에 있어서는, 시리얼 데이터(1715)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 색 데이터(RI5, RI4, ·‥, BI2, BI1, BIO) 및 스톱 비트(Stop)의 순으로 시리얼화 된 데이터 구성을 취하고 있다.
한편, DEI(데이터이네이블)= "Low" 즉 블랭킹 기간에 있어서는, 시리얼 데이터(1715)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 데이터이네이블 가드비트(DE grd), HsyncI, VsyncI 및 CTRLIO∼2, 스톱 가드비트(Stop grd) 및 스톱 비트(Stop)의 순으로 시리얼화 된 데이터 구성을 취하고 있다.
본 실시예에서는, 데이터이네이블 반전 신호(DEIn)에 계속하여 데이터이네이블 가드비트(DE grd)를 설치하고 있다. 이 데이터이네이블 가드비트(DE grd)를 설치함으로써, 시리얼 데이터(1715)를 패러렐 데이터로 복원할 때의 복원 포인트가 되는 데이터이네이블 반전 신호(DEIn)가 보다 고정밀도하게 추출되므로, 동기 데이터의 샘플링 에러가 발생할 가능성을 낮게 할 수 있고, 고정밀도로 클락 복원을 행할 수 있다.
또한 본 실시예에서는, 동기 데이터에 계속되어서 스톱 가드비트(Stop grd)를 설치하고 있다. 이렇게 함으로써, 다음 동기 데이터의 추출을 보다 정확하게 행할 수 있고, 동기 데이터의 전송의 신뢰성이 높아져, 안정된 데이터의 전송을 실현할 수 있다.
여기에서, 본 실시예의 데이터 전송 시스템의 구성을 도 60을 참조하여 설명한다. 1701은 송신 유닛에서, 입력되는 입력색 데이터(1711)(RI5∼RIO, GI5∼GIO, BI5∼BIO), 입력 동기 데이터(1712)(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLIO∼2(입력 컨트롤0∼2), DEI(입력선택신호(입력 데이터네이블))) 및 입력 클락(1714)을 시리얼화하여 시리얼 데이터(1715)를 형성하고 수신 유닛(1721)에 송신한다.
수신 유닛(1721)은, 송신 유닛(1701)으로부터 송신되는 시리얼 데이터(1715)를 수신하여 패러렐화하고, 출력색 데이터(1731)(RO5∼ROO, GO5∼GOO, BO5∼BOO), 출력 동기 데이터(1732)(HsyncO(출력 수평 동기 데이터), VsyncO(출력 수직 동기 데이터), CTRLO0∼2(출력 컨트롤0∼2)), 출력 선택신호(1733)(DEO(출력 데이터네이블) 및 출력 클락(1734)을 복원하여 출력한다.
송신 유닛(1701)은, 시리얼화 회로(1702)(Serializer), 위상동기회로(1703)(PLL 회로), 스위치 회로(1704) 및 출력 버퍼(1705)(Output Buffer)를 갖고 있다.
또한 수신 유닛(1721)은, 패러렐화 회로(1722)(De-serializer), 클락 추출 회로(CDRPLL회로)(1723), 스위치 회로(1724) 및 입력 버퍼(1725)(Input Buffer)를 갖고 있다.
또, 출력 버퍼(1705) 및 입력 버퍼(1725)는 필요에 따라 설치하면 된다. 또한 본 실시예에서는, 입력색 데이터(1711)에 대해서는, RGB 각 색의 데이터가, 각각 6비트인 예를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아닌 것은 물론이다.
입력색 데이터(1711) 및 입력 동기 데이터(1712)는, 송신 유닛(1701)의 스위치 회로(1704)에 입력된다. 입력 클락(1714)은, 위상동기회로(1703)에 입력되고, 위상동기회로(1703)에서 위상차를 갖는 복수의 클락으로 변환되며, 이들의 위상차를 갖는 복수의 클락은 시리얼화 회로(1702)에 입력된다. 스위치 회로(1704)는, DEI= "High"인 경우와, DEI= "Low"인 경우에서, 시리얼화 회로(1702)에 출력하는 데이터를 선택한다. 시리얼화 회로(1702)는, 스위치 회로(1704)로부터 입력되는 입력색 데이터(1711), 입력 동기 데이터(1712) 및 위상동기회로(1703)로부터 입력된 위상차를 갖는 복수의 클락에 근거하여 시리얼 데이터(1715)를 형성한다.
시리얼 데이터(1715)는, 출력 버퍼(1705)를 거쳐 수신 유닛(1721)에 출력된다. 수신 유닛(1721)의 패러렐화 회로(1722)는, 입력 버퍼(1725)를 거쳐 입력된 시리얼 데이터(1715)를 패러렐화하고, 그 출력을 스위치 회로(1724)에 출력한다. 클락 추출 회로(1723)는, 입력된 데이터에 근거하여 출력 클락(1734) 및 위상이 다른 복수의 클락을 복원하고, 이들 위상이 다른 복수의 클락을 패러렐화 회로(1722)에 출력한다. 스위치 회로(1724)는 DE가 High일 때는, 패러렐화된 출력색 데이터 신호(1731)를 출력하고, Low일 때에는 Low레벨을 출력색 데이터로서 출력한다. 또한 스위치 회로(1724)는 DE가 Low일 때에는 패러렐화된 동기 데이터를 출력 동기 데이터(1532)로서 출력하고, High 일 때에는 출력을 유지한다.
도 61을 참조한다. 도 61에는, 본 실시예에 있어서의 송신 유닛(1701)의 구성이 도시되고 있다. 입력색 데이터(1711)(RI5∼RIO, GI5∼GIO, BI5∼BIO) 및 입력 동기 데이터(HsyncI, VsyncI, CTRLIO∼2, DEI)는, 스위치 회로(1704)에 입력된다. 본 실시예에서는, 스위치 회로(1704)를 구성하는 병렬로 접속된 멀티플랙서(17041)의 한쪽의 입력에는, 입력색 데이터(1711)(RI5∼RIO, GI5∼GIO, BI5∼BIO)가 순차적으로 입력되고 있으며, 입력색 데이터(1711) 중 RI5 및 RI4가 입력되는 멀티플랙서(17041)의 다른 쪽의 입력에는 "High"가, BIO가 입력되는 멀티플랙서(17041)의 다른 쪽의 입력에는 "Low"가 입력된다. 또한 HsyncI는 RI3, RI2 및 RI1이 입력되는 멀티플랙서(17041)의 다른 쪽의 입력에 입력되고, VsyncI는, RIO, GI5 및 GI4가 입력되는 멀티플랙서(17041)의 다른 쪽의 입력에 입력되며, 또 CTRLIO∼2는, 각각, GI3, GI2 및 GI1, GIO, BI5 및 BI4, BI3, BI2 및 BI1에 입력되는 멀티플랙서(17041)의 다른 쪽의 입력에 입력된다. 스위치 회로(1704)는, 입력되는 DEI, 입력색 데이터(1711) 및 입력 동기 데이터(1712)에 근거하여, 시리얼 회로(1702)에 데이터(SR1∼SR19)를 출력한다.
위상동기회로(1703)는, 입력 클락(1714)에 근거하여 위상이 다른 복수의 클락을 형성하여, 시리얼화 회로(1702)에 출력한다.
시리얼화 회로(1702)는, 입력되는 데이터(SR1∼SR19)를 위상동기회로(1703)로부터 입력되는 위상이 다른 복수의 클락에 근거하여 시리얼화하고, 시리얼 데이터(1715)를 형성하며, 출력 버퍼(1705)를 거쳐 수신 유닛(1721)에 출력한다.
도 62에는, 본 실시예의 수신 유닛(1721)의 구성이 도시되고 있다. 송신 유닛(1701)으로부터 출력된 시리얼 데이터(1715)는, 입력 버퍼(1725)를 거쳐 패러렐화 회로(1722) 및 클락 추출 회로(1723)에 입력된다. 클락 추출 회로(1723)는, 시리얼 데이터(1715)로부터 클락을 추출하고, 출력 클락(1733) 및 위상이 다른 복수의 클락을 복원한다. 패러렐화 회로(1722)는, 클락 추출 회로(1723)에 의해 복원된 위상이 다른 복수의 클락에 근거하여 시리얼 데이터(1715)를 패러렐화하고, 출력 데이터(DSRO∼DSR20)를 스위치 회로(1724)에 출력한다. 스위치 회로(1724)는, 패러렐화 회로(1722)로부터 입력되는 데이터(DSRO∼DSR20)를 선택하여, 복수의 플립플롭(17261)을 포함하는 플립플롭회로(1726)에 출력한다. 플립플롭회로(1726)는, 출력색 데이터(1731)(RO5∼ROO, GO5∼GOO, BO5∼BOO) 및 출력 동기 데이터(1732)(HsyncO, VsyncO, CTRLO0∼2, DEI)를 출력한다.
이렇게 하여, 패러렐로 입력되는 입력색 데이터(1711), 입력 동기 데이터(1712) 및 입력 클락(1714)은, 송신 유닛(1701)에 의해 시리얼화된 후 수신 유닛으로 송신되고, 수신 유닛에서 패러렐화되어 출력색 데이터(1731), 출력 동기 데이터(1732) 및 출력 클락(1734)으로 복원되어서 출력된다.
본 실시예에서는, 데이터이네이블 반전 신호(DEIn)에 계속하여 데이터이네이블 가드비트(DE grd)를 설치함으로써, 시리얼 데이터(1715)를 패러렐 데이터로 복원할 때의 복원 포인트가 되는 데이터이네이블 반전 신호(DEIn)가 보다 고정밀도로 추출되게 되므로, 동기 데이터의 샘플링 에러가 발생할 가능성을 낮출 수 있고, 고정밀도로 클락 복원을 행할 수 있다. 또한 본 실시예에서는, 동기 데이터에 계속하여 스톱 가드비트(Stop grd)를 설치하고 있다. 이렇게 함으로써, 다음의 동기 데이터의 추출을 보다 정확하게 행할 수 있고, 동기 데이터의 전송의 신뢰성이 높아지며, 안정된 데이터의 전송을 실현 할 수 있다.
[실시예 10]
실시예 10은, 송신측 유닛에 인코더 회로를 이용하지 않고, 또 수신측 유닛에 디코더 회로를 이용하지 않는 데이터 전송 시스템의 다른 실시예이다.
도 63(a) 및 (b)는, 패러렐로 입력된 각 6비트의 색 데이터(RI5∼RIO, GI5∼GIO, BI5∼BIO) 및 동기 데이터(HsyncI(입력 수평 동기 데이터), VsyncI(입력 수직 동기 데이터), CTRLI(입력 컨트롤), DEI(입력 데이터네이블))이, 본 실시예의 수신측 유닛에 있어서 시리얼화된 시리얼 데이터(2000)의 신호파형의 예가 도시되고 있다. 또, 본 실시예에서는, 1심볼은 21비트이다.
우선, DEI(데이터이네이블)= "High", 즉 액티브 기간에 있어서는, 시리얼 데이터(2000)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 색 데이터(RI5, RI4, ‥·, BI2, BI1, BIO) 및 스톱 비트(Stop)의 순서로 시리얼라이즈된 데이터 구성을 취하고 있다.
한편, DEI(데이터이네이블)= "Low", 즉 블랭킹 기간에 있어서는, 시리얼 데이터(2000)의 1심볼은, 스타트 비트(Start), 데이터이네이블 반전 신호(DEIn), 데이터이네이블 가드비트(DE grd), HsyncI, VsyncI 및 CTRLI O∼2, 시스템 리셋 등의 Special Case데이터, 스톱 가드비트(Stop grd) 및 스톱 비트(Stop)) 순으로 시리얼화 된 데이터 구성을 취하고 있다.
본 실시예에서는, 데이터이네이블 반전 신호(DEIn)에 계속하여 데이터이네이블 가드비트(DE grd)를 설치하고 있다. 이 데이터이네이블 가드비트(DE grd)를 설치함으로써, 시리얼 데이터(1715)를 패러렐 데이터로 복원할 때의 복원 포인트가 되는 데이터이네이블 반전 신호(DEIn)가 보다 고정밀도로 추출되게 되므로, 동기 데이터의 샘플링 에러가 발생할 가능성을 낮출 수 있고, 고정밀도로 클락 복원을 행할 수 있다.
또한 본 실시예에서는, 동기 데이터에 계속하여 스톱 가드비트(Stop grd)를 설치하고 있다. 이렇게 함으로써, 다음의 동기 데이터의 추출을 더 정확하게 행할 수 있어, 동기 데이터 전송의 신뢰성이 높아지고, 안정된 데이터의 전송을 실현할 수 있다.
[실시예 11]
실시예 11은, 상기의 실시형태 및 실시예 1 내지 5에서 이용될 수 있는 클락 추출 회로의 일 양태이다.
도 64에는, 클락 추출 회로의 회로 블럭도가 도시되고 있다. 부호 2201은 위상비교회로(PD)이고, 2202는 위상적산회로(LPF)이며, 2203은 발진회로이다. 송신 유닛으로부터 출력되어 수신 유닛에 입력된 시리얼 데이터(2204)는, 위상비교회로(2201), 위상적산 회로(2202) 및 발진회로(2203)를 거쳐, 신호처리되고, 또한 그 출력이 위상비교회로(2201)에 피드백되는 구성이 되고 있다.
본 발명의 디지털 데이터 송신 회로, 수신 회로, 인코더, 클락 추출 회로 및 디지털 데이터 전송 방법 및 그 시스템은, 패러렐로 공급되는 디지털 데이터의 송수신을 장치 사이에서 행할 필요가 있는 모든 장치에 적용가능하다. 특히, PC와 액티브 매트릭스형 액정 디스플레이와의 사이의 디지털 데이터의 송수신이나, 카 네비게이션 본체와 액티브 매트릭스형 액정 디스플레이와의 사이의 디지털 데이터의 송수신에 적용가능하다. 또한 상기의 실시예 및 실시예에서는, 송신측 유닛과 수신측 유닛과의 사이의 데이터의 송수신은, 일방적일 경우에 대해 설명했지만, 쌍방향에서의 데이터의 송수신을 행할 수 있도록 해도 좋다. 또한 상기의 실시형태 및 실시예에 있어서는, 시리얼 데이터는 한개의 배선에 의해 송수신 되는 예를 도시했지만, 시리얼 데이터를 분할하여 복수의 배선에 의해 송수신 되도록 해도 된다.
Claims (30)
- 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 전송하는 디지털 데이터 전송 방법에 있어서,상기 제 1의 기간에 있어서의 상기 제 1의 정보의 단위시간당 정보량은, 상기 제 2의 기간에 있어서의 상기 제 2의 정보의 단위시간당 정보량보다도 많고,상기 제 1의 기간에 있어서의 상기 제 1의 정보는, 최소의 펄스폭의 n배를 1심볼로 하는 시리얼 데이터로서 전송되며, 상기 제 2의 기간에 있어서의 상기 제 2의 정보는, 펄스폭 변조된 시리얼 데이터로서 전송되는 것을 특징으로 하는 전송방법.
- 제 1항에 있어서,상기 펄스폭 변조된 시리얼 데이터는, 항상 상위비트의 값이 하위 비트의 값 이상이며, 1심볼에 라이즈 엣지를 하나만 갖는 것을 특징으로 하는 전송 방법.
- 제 1항에 있어서,상기 시리얼 데이터는, DC밸런스 하도록 인코드 되는 것을 특징으로 하는 전송 방법.
- 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하는 전송 시스템에 있어서,상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와,상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와,상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 데이터로 변환하고,상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하여, 상기 제 1의 정보의 1심볼 시리얼 데이터와 상기 제 2의 정보의 1심볼 시리얼 데이터를 교대로 주기적으로 시리얼화하는 시리얼화 회로와,상기 시리얼화된 데이터를 전송하는 전송로와,상기 전송로를 전송한 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로와,상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 판별하는 정보판별회로와,상기 분리된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 포함하고,상기 제 1의 기간에 전송하는 상기 제 1의 정보의 단위시간당 정보량은, 상기 제 2의 기간에 전송하는 상기 제 2의 정보의 단위시간당 정보량보다도 많은 것을 특징으로 하는 전송 시스템.
- 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하는 전송 시스템에 있어서,상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와,상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와,상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 디지털 데이터로 변환하고, 상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하여, 상기 제 1의 정보의 1심볼 시리얼 데이터와 상기 제 2의 정보의 1심볼 시리얼 데이터를 교대로 주기적으로 시리얼화하는 시리얼화 회로와, 상기 시리얼화된 데이터를 전송하는 전송로와,상기 전송로를 전송한 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로를 구비하고,상기 클락 추출 회로는,전압제어회로, 상기 시리얼 데이터와 전압제어 발진회로의 출력의 위상을 비교하는 위상비교회로, 상기 전압제어회로의 제어 전압을 생성하는 루프 필터로 이루어지는 위상비교루프와,상기 시리얼 데이터를 상기 전압제어 발진회로로 생성된 다상 클락으로 샘플링하는 샘플링 회로와,상기 1심볼의 시리얼 데이터의 주파수와 상기 전압제어 발진회로의 발진 주파수를 비교하여, 전압제어 발진회로의 발진 주파수를 상기 1심볼의 시리얼 데이터의 주파수에 맞추는 주파수 제어회로이며, 상기 전압제어 발진회로로 만들어진 상기 1심볼의 기간 동안의 시리얼 신호중의 라이즈 엣지의 수가 0이거나 1 혹은 그 이외인지 판정하는 엣지수 판정 회로와, 라이즈 엣지의 수가 0이거나, 주파수 제어회로가 디제이블된 경우에 리셋되어 소정의 시간간격으로 타이머 신호를 출력하는 타이머를 갖고, 라이즈 엣지의 수가 0인 경우에 전압제어 발진회로의 발진 주파수를 낮추고, 타이머로부터 타이머 신호가 출력되었을 경우에는, 전압제어 발진회로의 주파수를 높이도록 제어를 행하는 주파수 제어회로와,상기 주파수 제어회로의 출력을 받아, 상기 루프 필터에 전류 펄스를 출력하는 챠지 펌프와,상기 위상비교회로로부터 주파수 비교모드 요구신호가 입력되었을 경우에는, 주파수 제어회로를 이네이블, 위상비교회로를 디제이블하여, 라이즈 엣지 혹은 폴 엣지의 수가 1인 경우가 소정 수 이상 계속되었음을 검출하고, 상기 전압제어 발진회로의 출력 주파수가 상기 위상비교루프의 캡쳐 범위내인 것을 판정하여, 주파수 제어회로를 디제이블, 위상비교회로를 이네이블하는 모드 변환 회로를 갖는 클락 추출 회로와,상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 식별하는 정보판별회로와,상기 분리된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 포함하는 것을 특징으로 하는 전송 시스템.
- 제 1의 정보와 제 2의 정보를 각각 제 1의 기간과 제 2의 기간에 있어서 교대로 주기적으로 시리얼 전송하기 위한 송신 회로에 있어서,상기 제 2의 정보를, 순서대로 시리얼화하여 1심볼의 시리얼 데이터로 했을 때에 상기 제 1의 정보를 시리얼화했을 때의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호가 되도록 인코드하는 제 2의 인코더와,상기 제 1의 정보를, 순서대로 시리얼화했을 때의 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 인코드하는 제 1의 인코더와,상기 인코드 된 상기 제 1의 정보를 상기 1심볼의 시리얼 데이터로 변환하고,상기 인코드 된 상기 제 2의 정보를 상기 1심볼의 상기 펄스폭 변조신호인 시리얼 데이터로 변환하는 시리얼화 회로를 구비하는 것을 특징으로 하는 송신 회로.
- 제 6항에 있어서,상기 제 1의 인코더는, 상기 1심볼의 시리얼 데이터중에 2개 이상의 라이즈 엣지를 갖도록 인코드하고,상기 제 2의 인코더는, 상기 1심볼의 시리얼 데이터중에 하나의 라이즈 엣지 만을 상기 1심볼의 시점으로부터 일정 위치에 배치되도록 인코드하는 것을 특징으로 하는 송신 회로.
- 제 7항에 있어서,상기 라이즈 엣지를 폴 엣지로 한 것을 특징으로 하는 송신 회로.
- 제 6항에 있어서,상기 제 1의 인코더는,입력과 출력과의 대응 관계를 복수개 갖는 조합 논리회로와,적어도 상기 입력되는 제 1의 정보를 평가하여, 이 평가에 근거한 판정 신호를 출력하는 판정 회로를 구비하고,상기 조합 논리회로는, 상기 판정 신호에 따라 선택된 상기 대응 관계의 인코드를 행함과 동시에, 이 선택된 상기 대응 관계를 식별하기 위한 인코드 비트를 상기 출력에 부여하는 것을 특징으로 하는 송신 회로.
- 제 9항에 있어서,상기 대응 관계는, 제 1의 대응 관계와 제 2의 대응 관계를 포함하고,상기 제 1의 대응 관계는, 상기 입력과 출력이 같은 관계이며,상기 제 2의 대응 관계는, 상기 입력에 대하여 출력을 2비트 마다 부호반전하는 관계인 것을 특징으로 하는 송신 회로.
- 제 10항에 있어서,상기 판정 회로는, 상기 제 1의 정보를 단순 시리얼 변환했을 때, 라이즈 엣지수가 0일 경우에는, 상기 조합 논리회로에 상기 제 2의 대응 관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 제 11항에 있어서,상기 라이즈 엣지를 폴 엣지로 한 것을 특징으로 하는 송신 회로.
- 제 10항에 있어서,상기 판정 회로는, 상기 제 1의 정보를 단순 시리얼 변환하고, 그 전후에 서로 부호가 다른 스타트 비트와 스톱 비트를 부가했을 때에, 라이즈 엣지수가 1일 경우에는, 상기 조합 논리회로에 상기 제 2의 대응 관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 제 13항에 있어서,상기 라이즈 엣지를 폴 엣지로 한 것을 특징으로 하는 송신 회로.
- 제 9항에 있어서,상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계중 인코드 후의 상기 1심볼의 시리얼 데이터에 있어서의 동부호 연속수가, 더욱 작아지는 상기 대응관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 제 9항에 있어서,상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계중 인코드 후의 상기 1심볼의 시리얼 데이터에 있어서의 동부호 연속수가, 상기 1심볼의 시리얼 데이터의 비트수의 2분의 1에 1을 가한 값보다 작아지는 상기 대응 관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 제 9항에 있어서,상기 판정 회로는, 상기 조합 논리회로에, 상기 복수의 대응 관계 중 인코드 후 데이터의 대칭관계에 있는 데이터 각각의 누적수의 차이를, 더욱 작게 하는 상기 대응 관계를 선택하도록 하는 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 제 9항에 있어서,상기 판정 회로는, 주정보 전송 주파수, EMI량, 상기 1심볼의 시리얼 디지털 데이터 및 상기 펄스폭 변조신호의 SN비 또는 에러 레이트 중 적어도 하나를 포함하는 정보를 평가하여, 그 평가에 따른 판정 신호를 출력하는 것을 특징으로 하는 송신 회로.
- 시리얼 전송된 신호를 수신하기 위한 수신 회로에 있어서,상기 제 1의 정보의 시리얼 데이터 또는 상기 제 2의 정보의 시리얼 데이터로부터 이들 시리얼 데이터에 있어서의 기준 클락을 추출하는 클락 추출 회로와,상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터와의 데이터의 상기 차이에 근거하여, 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 판별하는 정보판별회로와,상기 판별된 상기 제 1의 정보의 시리얼 데이터를 상기 제 1의 인코더에 대응하여 상기 제 1의 정보에 디코드하는 제 1의 디코더와, 상기 분리된 상기 제 2의 정보의 시리얼 데이터를 상기 제 2의 인코더에 대응하여 상기 제 2의 정보에 디코드하는 제 2의 디코더를 구비하고,제 2의 정보의 시리얼 데이터이며, 제 1의 정보의 1심볼의 시리얼 데이터의 최소 펄스폭의 n배의 주기의 펄스폭 변조신호인 1심볼의 시리얼 데이터화된 제 2의 정보의 시리얼 데이터와, 제 1의 정보의 시리얼 데이터이고, 1심볼의 시리얼 데이터가 상기 펄스폭 변조신호와 다르도록 시리얼화 된 제 1의 정보의 시리얼 데이터가 교대로 주기적으로 시리얼 전송된 신호를 수신하는 것을 특징으로 하는 수신 회로.
- 제 19항에 있어서,상기 제 1의 정보의 시리얼 데이터는, 인코드 모드를 식별하는 인코드 비트를 포함하고, 상기 제 1의 디코더는, 상기 인코드 비트에 따른 디코드를 행하는 것을 특징으로 하는 수신 회로.
- 제 19항에 있어서,상기 정보판별회로는, 상기 시리얼 데이터의 1심볼중에 있어서의 라이즈 엣지수에 따라 상기 제 1의 정보의 시리얼 데이터와 상기 제 2의 정보의 시리얼 데이터를 식별하는 것을 특징으로 하는 수신 회로.
- 제 21항에 있어서,상기 라이즈 엣지를 폴 엣지로 한 것을 특징으로 하는 수신 회로.
- 전압제어회로, 시리얼 데이터와 전압제어 발진회로의 출력의 위상을 비교하는 위상비교회로, 상기 전압제어회로의 제어 전압을 생성하는 루프 필터로 이루어지는 위상비교루프와,상기 시리얼 데이터를 상기 전압제어 발진회로로 생성된 다상 클락으로 샘플링하는 샘플링 회로와,상기 시리얼 데이터의 주파수와 상기 전압제어 발진회로의 발진 주파수를 비교하여, 전압제어 발진회로의 발진 주파수를 시리얼 데이터의 주파수에 맞추는 주파수 제어회로이며, 상기 전압제어 발진회로에서 만들어진 1심볼분의 기간 동안의 시리얼 신호중의 라이즈 엣지의 수가 0이거나 혹은 1이거나 그 이외인지를 판정하는 엣지수 판정 회로와, 라이즈 엣지의 수가 0이거나, 주파수 제어회로가 디제이블되었을 경우에 리셋되어 소정의 시간간격으로 타이머 신호를 출력하는 타이머를 구비하고, 라이즈 엣지의 수가 0인 경우에 전압제어 발진회로의 발진 주파수를 낮추고, 타이머로부터 타이머 신호가 출력되었을 경우에는, 전압제어 발진회로의 주파수를 높이도록 제어를 행하는 주파수 제어회로와,상기 주파수 제어회로의 출력을 받아, 상기 루프 필터에 전류 펄스를 출력하는 챠지펌프와,상기 위상비교회로로부터 주파수 비교모드 요구신호가 입력되었을 경우에는, 주파수 제어회로를 이네이블, 위상비교회로를 디제이블하고, 라이즈 엣지의 수가 1인 경우가 소정 수 이상 계속되었음을 검출하여, 상기 전압제어 발진회로의 출력 주파수가 상기 위상비교루프의 캡쳐 범위내임을 판정하고, 주파수 제어회로를 디제이블, 위상비교회로를 이네이블하는 모드 변환 회로를 구비하는 것을 특징으로 하는 수신 회로.
- 제 23항에 있어서,상기 엣지수 판정 회로는, 엣지수 제로의 판정을, 상기 샘플링된 신호중 라이즈 엣지수의 계수결과가 제로를 나타내는 출력과, 상기 시리얼 데이터로부터 직접 판단한 결과 라이즈 엣지가 존재하지 않음을 나타내는 출력과의 논리곱에 의해 엣지수 제로의 판정을 하는 것을 특징으로 하는 수신 회로.
- 제 23항에 있어서,상기 주파수 제어회로는, 상기 전압제어 발진회로의 발진 주파수를 높이는 것보다도, 낮추는 것을 우선하여 행하는 것을 특징으로 하는 수신 회로.
- 제 23항에 있어서,상기 챠지 펌프는, 상기 주파수 제어회로로부터 업 신호를 받았을 경우에 충전할 토탈 전하량이, 상기 주파수 제어회로로부터 다운 신호를 받았을 경우에 방전 하는 토탈 전하량보다도 큰 것을 특징하는 수신 회로.
- 시리얼 전송된 신호로부터 클락을 추출하는 클락 추출 회로에 있어서,상기 시리얼 전송된 신호는, 제 1의 정보가 인코드 된 1심볼의 시리얼 디지털 데이터와,제 2의 정보가 상기 1심볼의 시리얼 디지털 데이터와 다르도록 인코드 되고, 상기 1심볼의 시리얼 디지털 데이터를 구성하는 디지털 데이터의 펄스폭의 n배의 주기로 펄스폭 변조된 펄스폭 변조신호이고, 상기 1심볼중에 라이즈 엣지 또는 폴 엣지를 하나만 갖고, 상기 라이즈 엣지 또는 폴 엣지는, 상기 1심볼의 프레임단으로부터 일정 위치에 배치되는 펄스폭 변조신호가 교대로 주기적으로 시리얼 전송된 신호이며,전압제어 발진기와,입력 데이터 열과 상기 전압제어 발진기로부터의 출력 신호와의 위상차에 따른 위상차 신호를 출력하는 위상비교기와,상기 입력 데이터 열과 상기 전압제어 발진기로부터의 출력 신호와의 주파수차에 따른 주파수차 신호를 출력하는 주파수 비교기와,상기 위상차 신호 또는 주파수차 신호를 선택하는 모드변환회로를 구비하고,상기 주파수차 비교기는, 상기 전압제어 발진기로부터의 출력 신호의 1심볼 주기중의 입력 데이터 엣지수가 0이거나 1인지를 판정하여, 판정 결과에 따른 엣지 수 판정 신호를 출력하는 엣지수 판정 회로와,상기 엣지수가 0이고, 상기 위상차 신호가 선택되고 있을 경우에 리셋되는, 소정의 시간간격으로 타이머 신호를 출력하는 타이머와,상기 엣지수 판정 신호와, 상기 타이머 신호에 근거하여 상기 전압제어 발진기의 발진 주파수를 제어하는 주파수 제어회로를 가지며,상기 타이머의 상기 소정의 시간간격은, 상기 종정보가 전송되는 시간간격보다도 길고,상기 주파수 제어회로는, 상기 엣지수가 0인 경우에는, 상기 전압제어 발진기의 발진 주파수를 낮추고, 상기 타이머 신호가 출력되었을 경우에는, 상기 전압제어 발진기의 발진 주파수를 높이며,상기 모드변환회로는, 상기 엣지수가 1인 판정 결과를 소정의 회수만큼 연속하여 얻어진 경우에 상기 위상차 신호를 선택하고,상기 전압제어 발진기의 발진 주파수는, 상기 모드 변환 회로에 의해 선택된 상기 위상차 신호 또는 상기 주파수차 신호에 근거하여 제어되는 것을 특징으로 하는 클락 추출 회로.
- 제 27항에 있어서,미세조정 주파수 비교회로를 구비하고,상기 미세조정 주파수 비교회로는, 1심볼중의 라이즈 엣지 위치의 심볼 마다 의 변화량에 따라 상기 발진기의 발진 신호의 주파수와 상기 1프레임중의 상기 라이즈 엣지의 주기에 근거하는 주파수와의 주파수 편차량을 산출하며, 상기 주파수 편차량에 따른 제어신호를 상기 전압제어 발진기에 출력하는 것을 특징으로 하는 클락 추출 회로.
- 제 28항에 있어서,상기 미세조정 주파수 비교회로는, 상기 1심볼에 있어서의 스타트 비트와 스톱 비트를 추정하는 추정 회로를 구비하고,상기 스타트 비트 및 상기 스톱 비트의 1심볼 마다의 변화량에 따라 상기 전압제어 발진기의 상기 발진 신호의 주파수와 상기 1심볼중의 상기 라이즈 엣지의 주기에 근거하는 주파수와의 주파수 편차량을 도출하며,상기 주파수 편차량에 따른 제어신호를 상기 전압제어 발진기에 출력하는 것을 특징으로 하는 클락 추출 회로.
- 제 27항에 있어서,입력 데이터를 샘플링하고, 샘플링 데이터를 출력하는 샘플러 회로를 구비하고,상기 엣지수 판정 회로는, 상기 입력 데이터에 근거하여 상기 입력 데이터 열의 엣지의 유무를 검출하고, 엣지 유무정보를 출력하는 엣지검출회로를 가지며,상기 엣지수 판정 회로는, 상기 샘플링 데이터와 상기 엣지 유무정보에 의거하여 엣지수를 판정하는 것을 특징으로 하는 클락 추출 회로.
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