KR102583236B1 - Prbs 패턴을 이용한 클럭 데이터 복원 회로, 그리고 그것의 동작 방법 - Google Patents

Prbs 패턴을 이용한 클럭 데이터 복원 회로, 그리고 그것의 동작 방법 Download PDF

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Abstract

본 발명은 클럭 데이터 복원 회로에 관한 것이다. 본 발명의 실시 예에 따른 클럭 데이터 복원 회로는, 클럭 복원 회로 및 데이터 복원 회로를 포함할 수 있다. 클럭 복원 회로는 외부로부터 PRBS 패턴을 수신하고, 상기 PRBS 패턴 내 엣지들을 카운팅하여 복원 클럭을 생성할 수 있다. 데이터 복원 회로는 상기 복원 클럭을 참조하여, 상기 PRBS 패턴 또는 외부로부터 수신된 직렬 데이터로부터 복원 데이터를 생성할 수 있다. 본 발명의 실시 예에 따른 클럭 데이터 복원 회로는 하나의 PRBS 패턴을 통해 주파수 트래킹, 위상 트래킹, 이퀄라이징, 심볼 정렬, 및 비트 에러율 체크를 수행할 수 있다.

Description

PRBS 패턴을 이용한 클럭 데이터 복원 회로, 그리고 그것의 동작 방법{CLOCK DATA RECOVERY CIRCUIT USING PSEUDO RANDOM BINARY SEQUENCE PATTERN AND OPERATING METHOD THEREOF}
본 발명은 클럭 데이터 복원 회로에 관한 것으로, 좀 더 자세하게는 PRBS 패턴을 이용한 클럭 데이터 복원 회로에 관한 것이다.
전자기기의 급격한 성능 향상과 용도 확장으로 인하여, 직렬 링크(Serial link)와 같은 고속의 입출력 인터페이스(High speed I/O interface) 회로가 요구된다. 고속의 입출력 인터페이스 회로는 하나의 채널(Channel)을 통해 고속으로 데이터를 송수신할 수 있다. 고속의 데이터를 수신하기 위해, 수신 회로(Receiver)는 클럭 데이터 복원 회로(Clock data recovery circuit)가 필요하다.
고속의 데이터를 수신하기 위해, 클럭 데이터 복원 회로는 CR 패턴(Clock recovery pattern) 및 EQ 패턴(Equalization pattern)을 먼저 수신할 수 있다. 클럭 데이터 복원 회로는 CR 패턴 및 EQ 패턴을 통해 고속의 데이터를 수신할 준비를 완료한다. 고속의 데이터를 수신하기 위한 동작은 트레이닝(Training)이라 할 수 있다. CR 패턴 및 EQ 패턴 각각은 트레이닝 패턴이라 할 수 있다. 트레이닝으로 인한 지연시간 때문에 클럭 데이터 복원 회로가 고속의 데이터를 수신하는데 걸리는 시간은 지연될 수 있다.
트레이닝 패턴을 먼저 수신하는 대신에, 클럭 데이터 복원 회로는 곧바로 고속의 데이터를 수신할 수도 있다. 이 경우, 트레이닝으로 인한 지연시간은 제거될 수 있다. 대신 클럭 데이터 복원 회로가 트레이닝 패턴을 수신하는 경우에 비해, 복원된 데이터의 신뢰성이 감소될 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 PRBS 패턴을 이용한 클럭 데이터 복원 회로, 그리고 그것의 동작 방법을 제공할 수 있다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로는, 클럭 복원 회로 및 데이터 복원 회로를 포함할 수 있다. 클럭 복원 회로는 외부로부터 PRBS 패턴을 수신하고, 상기 PRBS 패턴 내 엣지들을 카운팅하여 복원 클럭을 생성할 수 있다. 데이터 복원 회로는 상기 복원 클럭을 참조하여, 상기 PRBS 패턴 또는 외부로부터 수신된 직렬 데이터로부터 복원 데이터를 생성할 수 있다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로의 동작 방법은, 외부로부터 PRBS 패턴을 수신하는 단계, 상기 PRBS 패턴으로부터 카운터 클럭을 생성하는 단계, 상기 카운터 클럭을 참조하여, 디지털 제어 발진기의 클럭을 복원하는 단계, 상기 디지털 제어 발진기의 클럭을 참조하여 상기 PRBS 패턴으로부터 데이터를 복원하는 단계, 및 외부로부터 직렬 데이터를 수신하고, 상기 직렬 데이터를 복원하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로는 하나의 PRBS 패턴을 통해 주파수 트래킹(Frequency tracking), 위상 트래킹(Phase tracking), 이퀄라이징(Equalizing), 심볼 정렬(Symbol alignment), 및 비트 에러율 체크(Bit error rate check, BER check)를 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 클럭 데이터 복원 회로(Clock data recovery circuit)를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 클럭 생성기의 동작을 예시적으로 보여주는 타이밍도이다.
도 4는 도 2에 도시된 클럭 복원 회로의 동작을 예시적으로 보여주는 타이밍도이다.
도 5는 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다.
도 6은 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다.
도 7은 도 1에서 도시된 데이터 복원 회로를 예시적으로 보여주는 블록도이다.
도 8은 도 7에서 도시된 심볼 정렬 회로의 동작을 예시적으로 보여주는 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 클럭 데이터 복원 회로를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 클럭 데이터 복원 회로의 동작 방법을 예시적으로 보여주는 순서도이다.
도 11은 도 10의 S200 단계를 예시적으로 보여주는 순서도이다.
도 12는 도 10의 S300 단계를 예시적으로 보여주는 순서도이다.
도 13은 도 10의 S400 단계를 예시적으로 보여주는 순서도이다.
도 14는 본 발명에 따른 클럭 데이터 복원 회로가 적용된 데이터 전송 시스템을 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 클럭 데이터 복원 회로(Clock data recovery circuit)를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 클럭 데이터 복원 회로(10)는 클럭 복원 회로(11) 및 데이터 복원 회로(13)를 포함할 수 있다. 클럭 데이터 복원 회로(10)는 외부(예를 들면, Transceiver, Tx)로부터 PRBS(Pseudo random binary sequence) 패턴 또는 직렬 데이터(Serial data)를 수신할 수 있다. PRBS 패턴 또는 직렬 데이터는 싱글 엔디드(Single ended) 방식 또는 디퍼런셜 엔디드(Differential ended) 방식에 의해 클럭 데이터 복원 회로(10)로 전송될 수 있다. 클럭 복원 회로(100)는 외부로부터 별도의 클럭을 제공받지 않아도 클럭 및 데이터를 복원할 수 있다.
PRBS 패턴은 랜덤(Random)한 비트열이지만 주기성을 갖고 있어 완벽하게 랜덤한 비트열은 아닐 수 있다. PRBS 패턴은 PRBS 패턴 생성기(미도시)로부터 생성될 수 있다. PRBS 패턴 생성기(미도시)는 복수의 쉬프트 레지스터(Shift Registers) 및 덧셈기(Adder)를 포함할 수 있다. 본 발명의 실시 예에 따른 클럭 데이터 복원 회로(10)는 외부로부터 직렬 데이터를 수신하기 전에 PRBS 패턴을 수신할 수 있다. 클럭 데이터 복원 회로(10)는 PRBS 패턴을 이용하여 트레이닝을 할 수 있다. 트레이닝이란 클럭 데이터 복원 회로(10)가 외부로부터 직렬 데이터를 수신하기 위한 준비를 의미한다.
클럭 복원 회로(11)는 외부로부터 PRBS 패턴을 수신할 수 있다. 클럭 복원 회로(11)는 수신된 PRBS 패턴 내 엣지들(Edges)을 카운팅(Counting)하는 카운터(Counter, 12)를 포함할 수 있다. 카운터(12)가 엣지들을 카운팅한 값을 참조하여, 클럭 복원 회로(11)는 복원 클럭(RCLK)을 생성할 수 있다. 클럭 복원 회로(11)는 외부로부터 레퍼런스 클럭(Reference clock)을 제공받지 않아도 PRBS 패턴을 이용하여 복원 클럭(RCLK)을 생성할 수 있다.
클럭 복원 회로(11)는 복원 클럭(RCLK)을 데이터 복원 회로(13) 또는 링크 레이어(Link layer)로 전달할 수 있다. 여기서, 링크 레이어란 각종 어플리케이션(Application)을 의미할 수 있다. 예를 들어, 링크 레이어는 AP(Application processor), 메모리 장치, LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, 스토리지 모듈(Storage module) 등일 수 있다.
데이터 복원 회로(13)는 외부로부터 PRBS 패턴을 수신할 수 있다. 복원 클럭(RCLK) 및 PRBS 패턴을 참조하여, 데이터 복원 회로(13)는 PRBS 패턴을 병렬화할 수 있다. 이후, 데이터 복원 회로(13)는 심볼 정렬(Symbol alignment) 및 비트 에러율 체크(BER Check, Bit error rate check)를 수행할 수 있다. 여기서, 심볼 정렬이란 병렬화된 데이터를 정렬하는 동작을 의미한다. 비트 에러율이란 링크 레이어로 전송된 비트들 중 에러 비트 비율을 의미한다. 데이터 복원 회로(13)는 비트 에러율 체크를 수행하여 비트 에러율이 기준값 이하인 경우에만 링크 레이어로 데이터를 전송할 수 있다.
심볼 정렬 및 비트 에러율 체크가 종료된 후, 데이터 복원 회로(13)는 외부로부터 직렬 데이터를 수신할 수 있다. 데이터 복원 회로(13)는 수신한 직렬 데이터를 병렬화할 수 있다. 병렬 데이터는 복원 데이터(RDATA)로 볼 수 있다. 데이터 복원 회로(13)는 복원 데이터(RDATA)를 링크 레이어로 전달할 수 있다.
도 2는 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 클럭 복원 회로(100)는 클럭 생성기(Clock generator, 110), 디지털 제어 발진기(Digitally controlled oscillator, DCO), FSM(Finite State Machine, 130), 및 디지털 루프 필터(Digital loop filter, 140)를 포함할 수 있다.
클럭 생성기(110)는 PRBS 패턴을 참조하여 카운터 클럭(CCLK)을 생성할 수 있다. 카운터 클럭(CCLK)은 FSM(130)으로 전달될 수 있다. 클럭 생성기(110)는 PRBS 패턴 내 엣지들(Edges)을 카운팅하여 카운터 클럭(CCLK)을 생성할 수 있다. 이를 위해, 클럭 생성기(110)는 제 1 카운터(111)를 포함할 수 있다.
디지털 제어 발진기(120)는 디지털 코드(DCODE)를 참조하여 복원 클럭(RCLK)을 생성할 수 있다. 클럭 복원 회로(100)가 PRBS 패턴을 최초로 수신하는 경우, 디지털 제어 발진기(120)에서 생성된 클럭은 곧바로 복원 되지 않을 수 있다. PRBS 패턴이 클럭 복원 회로(100)로 전달되고 소정의 시간이 흐른 뒤, 디지털 제어 발진기(120)에서 생성된 클럭은 복원 클럭(RCLK)이 될 수 있다. 디지털 제어 발진기(120)는 복원 클럭(RCLK)을 FSM(130)으로 전달할 수 있다. 디지털 코드(DCODE)는 디지털 루프필터에서 생성될 수 있다.
FSM(130)은 카운터 클럭(CCLK)과 복원 클럭(RCLK)을 비교할 수 있다. FSM(130)은 카운터 클럭(CCLK)의 주파수에 비해 복원 클럭(RCLK)의 주파수가 높은지 또는 낮은지를 비교할 수 있다. 이를 위해, FSM(130)는 제 2 카운터(131)를 포함할 수 있다. FSM(130)은 비교 결과를 디지털 루프 필터(140)로 전달할 수 있다.
카운터 클럭(CCLK)과 복원 클럭(RCLK)간의 주파수 차이가 클 경우, FSM(130)은 복원 클럭(RCLK)의 주파수를 빠르게 보정할 수 있다. 이 경우, 디지털 코드(DCODE)의 변경 폭은 크게 설정될 수 있다. 카운터 클럭(CCLK)과 복원 클럭(RCLK)간의 차이가 작은 경우, FSM(130)은 복원 클럭(RCLK)의 주파수를 정밀하게 보정할 수 있다. 이 경우, 디지털 코드(DCODE)의 변경 폭은 작게 설정될 수 있다. 즉, 본 발명의 실시 예에 따른 클럭 복원 회로(100)는 카운터 클럭(CCLK)과 복원 클럭(RCLK)의 주파수 차이에 따라 디지털 코드(DCODE)의 변경 폭을 가변할 수 있다. 정밀한 보정을 위해 클럭 복원 회로(100)는 디바이더(Divider, 미도시, 도 5에서 후술)를 더 포함할 수 있다.
디지털 루프 필터(140)는 FSM(130)으로부터의 비교 결과를 참조하여 디지털 코드(DCODE)를 생성할 수 있다. 상술한 비교 결과가 곧바로 디지털 제어 발진기(120)로 전달되는 경우, 복원 클럭(RCLK)은 발진할 수 있다.
디지털 루프 필터(140)는 복원 클럭(RCLK)이 발진하는 것을 방지하기 위해 비교 결과를 누적할 수 있다. 도시되진 않았지만, 디지털 루프 필터(140)는 덧셈기(Adder) 또는 곱셈기(Multiplier)를 포함할 수 있다. 복원 클럭(RCLK)이 안정화되는데 걸리는 시간 및 클럭 복원 회로(100)의 안정성을 참조하여 디지털 루프 필터(140)의 누적 비율이 결정될 수 있다. 디지털 루프 필터(140)는 누적 결과를 참조하여 디지털 코드(DCODE)를 생성할 수 있다. 생성된 디지털 코드(DCODE)는 디지털 제어 발진기(120)로 전달될 수 있다.
도 3은 도 2에 도시된 클럭 생성기의 동작을 예시적으로 보여주는 타이밍도이다. 도 3은 도 2를 참조하여 설명될 것이다. 도 3에서는 클럭 복원 회로(100)가 127 UI(Unit interval)을 갖는 PRBS 패턴을 수신한다고 가정한다. 그러나 PRBS 패턴에 포함된 UI의 개수는 이에 한정되지 않는다. 예를 들어, UI의 개수는 63개, 255개, 511개, 1023개 등일 수 있다.
도 3을 참조하면, 클럭 생성기(110)는 PRBS 패턴을 참조하여 내부 클럭(Internal CLK)을 생성할 수 있다. 내부 클럭(Internal CLK)은 증폭된 PRBS 패턴을 의미할 수 있다. 제 1 카운터(111)는 내부 클럭(Internal CLK)의 상승 엣지마다 카운팅 값을 증가시킬 수 있다. 도시되진 않았지만, 제 1 카운터(111)는 내부 클럭(Internal CLK)의 하강 엣지마다 카운팅 값을 증가시킬 수도 있다.
제 1 카운터(111)가 카운팅할 수 있는 최대값은 외부로부터 수신되는 PRBS 패턴에 따라 상이해질 수 있다. 도 3을 참조하면, PRBS 패턴이 127 UI를 갖는 경우, 제 1 카운터(111)가 카운팅할 수 있는 최대값은 31이다. 제 1 카운터(111)가 카운팅할 수 있는 최대값은 PRBS 패턴에 포함된 UI 개수에 의해 설정될 수 있다.
클럭 생성기(110)는 카운팅 값을 참조하여 카운터 클럭(CCLK)을 생성할 수 있다. 카운팅 값이 최대값에서 초기값으로 변경되는 경우, 클럭 생성기(110)는 카운터 클럭(CCLK)의 위상을 반전할 수 있다. 전술한대로 클럭 생성기(110)로 전송되는 PRBS 패턴은 주기성이 있다. 카운터 클럭(CCLK)의 위상은 PRBS 패턴의 주기마다 반전될 수 있다. 카운터 클럭(CCLK)의 주기는 PRBS 패턴의 주기에 두 배를 곱한 값이 될 수 있다.
도 4는 도 2에 도시된 클럭 복원 회로의 동작을 예시적으로 보여주는 타이밍도이다. 도 4를 참조하면, 클럭 복원 회로(100)는 PRBS 패턴을 이용하여 복원 클럭(RCLK)의 주파수를 목표 주파수 범위 내로 조정할 수 있다. 도 4는 도 2를 참조하여 설명될 것이다.
도 4를 참조하면, 클럭 생성기(110)는 PRBS 패턴을 참조하여 일정한 주기의 카운터 클럭(CCLK)을 생성할 수 있다. 카운터 클럭(CCLK)을 참조하여, FSM(130)은 제 2 카운터(131)의 동작 여부를 결정하는 카운터 활성화 신호(Counter Enable)를 생성할 수 있다.
T0~T1 동안, 즉 카운터 활성화 신호(Counter Enable)가 활성화 되어있는 구간 동안, 제 2 카운터(131)는 복원 클럭(RCLK)의 상승 엣지마다 카운팅 값을 증가시킬 수 있다. 도 4를 참조하면, 카운터 활성화 신호(Counter Enable)가 하이(High)일 때, 제 2 카운터(131)가 활성화될 수 있다. 도시되진 않았지만, 카운터 활성화 신호(Counter Enable)가 로우(Low)일 때, 제 2 카운터(131)가 활성화될 수도 있다. 도시되진 않았지만, 제 1 카운터(111)는 복원 클럭(RCLK)의 하강 엣지마다 카운팅 값을 증가시킬 수도 있다. T0~T1 동안, 카운팅 값은 X로 될 수 있다.
만약 카운팅 값 X가 기준 범위에 도달한 경우, 복원 클럭(RCLK)의 주파수가 목표 주파수 범위에 도달하였음을 의미할 수 있다. 여기서, 기준 범위는 클럭 복원 회로(100)가 수신하는 PRBS 패턴 또는 직렬 데이터에 따라 설정될 수 있다. 기준 범위는 PRBS 패턴을 카운팅하여 설정될 수도 있다. 기준 범위를 저장하기 위해, FSM(130)은 레지스터(Register, 미도시)를 포함할 수 있다. 도 4를 참조하면, 복원 클럭(RCLK)의 주파수는 카운터 클럭(CCLK)의 주파수보다 낮다. 카운팅 값 X는 기준 범위 밖에 있다. 따라서, FSM(130)은 복원 클럭(RCLK)의 주파수가 목표 주파수보다 낮음을 확인할 수 있다.
T1~T2 동안, FSM(130)은 카운터 클럭(CCLK)과 복원 클럭(RCLK)을 비교한 결과를 디지털 루프 필터(140)로 전달할 수 있다. 디지털 루프 필터(140)는 상술한 비교 결과를 누적하여 디지털 코드(DCODE)를 업데이트(Update) 할 수 있다. 디지털 코드(DCODE)가 디지털 제어 발진기(120)로 전달되면, 복원 클럭(RCLK)의 주파수는 높아질 수 있다.
T2~T3 동안, 카운터 활성화 신호(Counter Enable)는 다시 활성화 될 수 있다. FSM(130)은 T0~T1 시점에서의 동작을 반복할 수 있다. 업데이트 된 디지털 코드(DCODE)에 의해, 복원 클럭(RCLK)의 주파수는 높아졌다. T2~T3 시점 동안, 카운팅 값은 Y로 될 수 있다. 도 4를 참조하면, 복원 클럭(RCLK)의 주파수는 카운터 클럭(CCLK)의 주파수보다 낮다. 카운팅 값 Y는 기준 범위 밖에 있다. FSM(130)은 복원 클럭(RCLK)의 주파수가 목표 주파수보다 낮음을 확인할 수 있다.
T3 시점 이후, FSM(130)은 카운터 클럭(CCLK) 및 복원 클럭(RCLK)의 비교 결과를 디지털 루프 필터(140)로 전달할 수 있다. 클럭 복원 회로(100)는 T0부터 T2 구간 사이의 동작을 반복해서 수행한다. 이러한 동작을 주파수 트래킹(Tracking) 동작이라 할 수 있다. 클럭 복원 회로(100)는 카운팅 값이 기준 범위에 도달할 때까지 주파수 트래킹 동작을 수행할 수 있다.
다만, 클럭 복원 회로(100)는 디지털 제어 방식으로 동작한다. 따라서 주파수 트래킹 동작이 완료되는 경우, 카운팅 값은 기준 범위 내에서 주기적으로 변경될 수 있다. 이는, 복원 클럭의 주파수가 목표 주파수에 인접한 것을 의미한다. 주파수 트래킹 동작이 완료된 후, 클럭 복원 회로(100)는 위상 트래킹 동작을 수행할 수 있다. 위상 트래킹 동작은 도 6에서 후술한다.
도 5는 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 클럭 복원 회로(200)는 클럭 생성기(210), 디지털 제어 발진기(220), FSM(230), 디지털 루프 필터(240), 제 1 디바이더(250), 및 제 2 디바이더(260)를 포함할 수 있다. 클럭 생성기(210), 디지털 제어 발진기(220), FSM(230), 및 디지털 루프 필터(240)의 동작은 도 2에서 설명된 것과 대체로 동일하다.
제 1 디바이더(250)는 디지털 제어 발진기(220)에 의해 생성된 DCO 클럭(DCLK)의 주파수를 변경할 수 있다. 분주 비율은 FSM(230)에 의해 생성된 제 1 디바이더 제어신호(D_CTRL1)에 의해 설정될 수 있다. 제 1 디바이더 제어신호(D_CTRL1) 및 DCO 클럭(DCLK)를 참조하여, 제 1 디바이더(250)는 복원 클럭(RCLK)을 생성할 수 있다. 예를 들어, 복원 클럭(RCLK)의 주파수는 DCO 클럭(DCLK)의 주파수보다 낮을 수 있다. FSM(230)은 제 1 디바이더(250)에 의해 변경된 복원 클럭(RCLK)을 수신할 수 있다.
클럭 복원 회로(200)가 동작을 시작하는 경우, 카운터 클럭(CCLK)과 복원 클럭(RCLK)간의 주파수 차이는 클 수 있다. 복원 클럭(RCLK)의 주파수를 빠르게 보정하기 위해, FSM(230)은 제 1 디바이더 제어신호(D_CTRL1)를 생성하여 제 1 디바이더(250)의 분주 비율을 조정할 수 있다. 예를 들어, 제 1 디바이더 제어신호(D_CTRL1)를 참조하여, 제 1 디바이더(250)는 DCO 클럭(DCLK)을 그대로 복원 클럭(RCLK)으로 내보낼 수 있다.
클럭 복원 회로(200)가 동작을 시작하고 소정의 시간이 경과된 후, 카운터 클럭(CCLK)과 복원 클럭(RCLK)간의 주파수 차이는 클럭 복원 회로(200)에 의해 초기보다 작아질 수 있다. 복원 클럭(RCLK)의 주파수를 정밀하게 보정하기 위해, FSM(230)은 제 1 디바이더 제어신호(D_CTRL1)를 생성하여 제 1 디바이더(250)의 분주 비율을 조정할 수 있다. 예를 들어, 제 1 디바이더 제어신호(D_CTRL1)를 참조하여, 제 1 디바이더(250)는 주파수를 낮춘 DCO 클럭(DCLK)을 복원 클럭(RCLK)으로 내보낼 수 있다. 복원 클럭(RCLK)의 주파수가 낮아졌으므로, 제 2 카운터(231)는 정밀하게 복원 클럭(RCLK)을 카운팅할 수 있다. 복원 클럭(RCLK)의 주파수가 낮아질수록, 제 2 카운터(231)는 보다 정밀하게 복원 클럭(RCLK)을 카운팅할 수 있다.
FSM(230)은 카운터 클럭(CCLK)과 복원 클럭(RCLK)간의 주파수 차이에 따라 제 1 디바이더(250)의 분주 비율을 가변할 수 있다. 제 1 디바이더(250)의 분주 비율은 제 1 디바이더 제어신호(D_CTRL1)에 의해 설정될 수 있다.
제 2 디바이더(260)는 PRBS 패턴 또는 직렬 데이터의 주파수를 변경할 수 있다. 분주 비율은 FSM(230)에 의해 생성된 제 2 디바이더 제어신호(D_CTRL2)에 의해 설정될 수 있다. PRBS 패턴 또는 직렬 데이터의 주파수가 매우 높은 경우, 제 2 디바이더(260)는 상술한 주파수를 낮출 수 있다. 클럭 생성기(210)는 제 2 디바이더(260)에 의해 주파수가 낮은 PRBS 패턴 또는 직렬 데이터를 수신할 수 있다. 고속의 직렬 데이터 또는 PRBS 패턴을 수신하는 경우에도, 본 발명의 실시 예에 따른 클럭 복원 회로(300)는 제 2 디바이더(260)를 통해 클럭 및 데이터 복원 동작을 수행할 수 있다.
도 6은 도 1에 도시된 클럭 복원 회로를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 클럭 복원 회로(300)는 클럭 생성기(310), 디지털 제어 발진기(320), FSM(330), 디지털 루프 필터(340), 제 1 디바이더(350), 제 2 디바이더(360), 위상 고정 회로(Phase lock circuit, 370), 및 시그마 델타 변조기(Sigma delta modulator, 380)를 포함할 수 있다. 클럭 생성기(310), 디지털 제어 발진기(320), FSM(330), 디지털 루프 필터(340), 제 1 디바이더(350), 및 제 2 디바이더(360)의 동작은 도 5에서 설명된 것과 대체로 동일하다.
위상 고정 회로(370)는 PRBS 패턴과 DCO 클럭(DCLK) 사이의 위상 차이를 보정할 수 있다. 도시되진 않았지만, 위상 고정 회로(370)는 PRBS 패턴과 복원 클럭(RCLK) 사이의 위상 차이를 보정할 수도 있다. 도시되진 않았지만, 클럭 복원 회로(300)가 제 1 디바이더(350)을 포함하지 않은 경우, 위상 고정 회로(370)는 PRBS 패턴과 복원 클럭(RCLK) 사이의 위상 차이를 보정할 수도 있다. 도 6에서는 위상 고정 회로(370)가 PRBS 패턴과 DCO 클럭(DCLK) 사이의 위상 차이를 보정하는 경우에 대해 설명한다.
위상 고정 회로(370)는 FSM(330)에 의해 생성된 주파수 락(Lock) 신호(F_LOCK)를 수신할 수 있다. 전술한 주파수 트래킹 동작이 완료되는 경우, FSM(330)은 주파수 락 신호(F_LOCK)를 생성할 수 있다. 주파수 락 신호(F_LOCK)가 활성화되면, 위상 고정 회로(370)는 위상 고정 동작을 시작할 수 있다.
도시되진 않았지만, 위상 고정 회로(370)는 위상 검출기(Phase detector), TDC(Time to digital converter), 및 루프 필터(Loop filter)를 포함할 수 있다. 위상 검출기는 PRBS 패턴과 DCO 클럭(DCLK) 사이의 위상 차이를 검출할 수 있다. 예를 들어, 위상 검출기는 뱅뱅 위상 검출기(Bang-Bang phase detector)일 수 있다. TDC는 위상 검출기의 결과를 디지털화 할 수 있다. 루프 필터는 TDC의 결과를 누적하고, 누적결과를 디지털 제어 발진기(320)로 전달할 수 있다. 누적결과를 참조하여, 디지털 제어 발진기(320)는 DCO 클럭(DCLK)의 위상을 변경할 수 있다. 그러나 위상을 고정하는 방식은 상술한 바에 한정되지 않는다.
위상 고정 회로(370)에 의해 PRBS 패턴과 DCO 클럭(DCLK) 사이의 위상 차이가 일정해질 수 있다. 예를 들면, DCO 클럭(DCLK)의 엣지들 각각은 PRBS 패턴 내 UI의 중심부로 정렬될 수 있다(즉, Center aligned). 또는 복원 클럭(RCLK)의 엣지들 각각은 PRBS 패턴 내 UI의 중심부로 정렬될 수 있다. 그러나 정렬 시점은 상술한 바에 한정되지 않는다. 이후, 본 발명의 실시 예에 따른 클럭 데이터 복원 회로(도 1 참조, 10)는 직렬 데이터를 병렬화할 수 있다. 병렬 데이터는 복원 데이터(도 1 참조, RDATA)를 의미할 수 있다.
도 6을 참조하면, 주파수 락 신호(F_LOCK)는 디지털 제어 발진기(320)에도 전달될 수 있다. 예를 들어, 주파수 락 신호(F_LOCK)를 참조하여, 디지털 제어 발진기(320)는 주파수 변경 회로(디지털 제어 발진기에 포함, 미도시)만 동작시킬 수 있다. 주파수 트래킹이 완료된 후, 주파수 락 신호(F_LOCK)를 참조하여, 디지털 제어 발진기(320)는 위상 변경 회로(디지털 제어 발진기에 포함, 미도시)만 동작시킬 수 있다.
시그마 델타 변조기(380)는 제 1 디바이더의 분주비가 프랙셔널 엔(Fractional-N)인 경우에 사용될 수 있다. 엔(N)은 정수를 의미할 수 있다. 시그마 델타 변조기(380)는 디지털 코드(DCODE) 및 내부에서 설정되는 소정의 피드백 계수(Bi)를 참조하여 시그마 델타 변조를 수행할 수 있다. 시그마 델타 변조기(380)는 시그마 델타 변조를 통해 캐리(CARRY) 신호를 디지털 제어 발진기(320)로 전달할 수 있다.
도 7은 도 1에서 도시된 데이터 복원 회로를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 데이터 복원 회로(400)는 병렬화기(410), 심볼 정렬 회로(420), 및 비트 에러율 체크 회로(430)를 포함할 수 있다. 도 7은 도 6을 참조하여 설명될 것이다.
병렬화기(410)는 PRBS 패턴 또는 직렬 데이터를 병렬화할 수 있다. 도시되진 않았지만, 병렬화기(410)는 복원 클럭(RCLK) 또는 DCO 클럭(DCLK)을 이용하여 병렬화 동작을 수행할 수 있다. 예를 들어, 병렬화기(410)는 직렬화된 m개의 비트들(Bits)을 병렬화할 수 있다. 여기서 m은 클럭 데이터 복원 회로(도 6 참조, 300)의 면적 또는 성능을 고려하여 결정될 수 있다.
심볼 정렬 회로(420)는 병렬 데이터가 정렬되었는지 여부를 확인할 수 있다. 클럭 데이터 복원 회로(도 1 참조, 10)로 직렬 데이터가 계속해서 들어오면, 병렬화기(410)는 설정된 윈도우 크기만큼 데이터를 계속해서 병렬화할 수 있다. 여기서, 윈도우 크기란 병렬화기(410)가 한번에 병렬화하는 직렬화 데이터의 비트수를 의미할 수 있다. 예를 들면, 윈도우 크기는 m개일 수 있다. 만약 병렬화 시점이 잘못 설정된 경우, 병렬화기(410)는 계속해서 오류 데이터를 병렬화하게 된다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로(도 1 참조, 10)는 직렬 데이터가 입력되기 전에 PRBS 패턴을 수신할 수 있다. 본 발명의 실시 예로써, 심볼 정렬 회로(420)는 클럭 데이터 복원 회로(도 1 참조, 10)가 수신한 PRBS 패턴을 생성한 회로를 그대로 포함할 수 있다. 심볼 정렬 회로(420)는 PRBS 패턴 내 데이터를 미리 알 수 있다. 심볼 정렬 회로(420)는 PRBS 패턴 생성기(미도시) 대신에 PRBS 패턴 내 데이터가 저장된 레지스터(미도시)를 포함할 수도 있다.
심볼 정렬 회로(420)는 PRBS 패턴 내 데이터와 병렬화기(410)로부터 전송된 병렬 데이터를 비교할 수 있다. 일치하지 않는 경우, 심볼 정렬 회로(420)는 병렬화기(410)의 병렬화 시점을 조정할 수 있다. 일치하는 경우, 심볼 정렬 회로(420)는 병렬화기(410)의 병렬화 시점을 계속해서 유지할 수 있다. 심볼 정렬 회로(420)의 상세한 동작은 도 8에서 후술한다.
비트 에러율 체크 회로(430)는 병렬 데이터 중 에러 데이터 비율을 체크할 수 있다. 비트 에러율이란 에러 비트들을 전송된 비트들로 나눈 값이 될 수 있다. 전술한대로 PRBS 패턴 내 데이터는 미리 알 수 있다. 비트 에러율 체크 회로(430)는 병렬 데이터와 PRBS 패턴 내 데이터가 일치하는지 비교할 수 있다.
비트 에러율이 기준 값보다 작은 경우, 비트 에러율 체크 회로(430)는 링크 레이어(도 1 참조)로 복원 데이터(RDATA)를 전송할 수 있다. 여기서, 기준 값은 클럭 복원 회로(300)의 사양(Specification)을 참조하여 설정될 수 있다. 비트 에러율 체크 회로(430)는 기준 값을 저장하는 레지스터(미도시)를 포함할 수 있다. 비트 에러율이 기준 값보다 높은 경우, 비트 에러율 체크 회로(430)는 링크 레이어(도 1 참조)로 병렬 데이터를 전송하지 않을 수 있다. 이 경우, 클럭 데이터 복원 회로(도 1 참조, 10)는 트레이닝 동작을 다시 수행할 수 있다.
도 8은 도 7에서 도시된 심볼 정렬 회로의 동작을 예시적으로 보여주는 타이밍도이다. 도 8은 도 7을 참조하여 설명될 것이다. PRBS 패턴이 병렬화기(410)에 입력된 후, 직렬 데이터가 병렬화기(410)에 순차적으로 입력될 수 있다.
도 8을 참조하면, 각 윈도우에 대응하는 데이터가 병렬화될 수 있다. 심볼 정렬 회로(420)는 병렬 데이터가 PRBS 패턴 내 데이터와 일치하는지 확인할 수 있다. 일치하는 경우, 심볼 정렬 회로(420)는 데이터가 일치하는 윈도우를 기준으로 병렬화기(410)의 병렬화 시점을 설정할 수 있다. 이후, 병렬화기(410)는 상술한 병렬화 시점을 기준으로 직렬 데이터를 병렬화할 수 있다.
도 9는 본 발명의 실시 예에 따른 클럭 데이터 복원 회로를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 클럭 데이터 복원 회로(1000)는 클럭 복원 회로(1100), 데이터 복원 회로(1200), 및 아날로그 프론트 앤드(Analog front end, AFE, 1300)를 포함할 수 있다.
클럭 복원 회로(1100)는 클럭 생성기(1110), 디지털 제어 발진기(1120), FSM(1130), 디지털 루프 필터(1140), 제 1 디바이더(1150), 제 2 디바이더(1160), 위상 고정 회로(1170), 및 시그마 델타 변조기(1180)를 포함할 수 있다. 상술한 구성들에 대해서는 도 6에서 설명되었으므로, 중복되는 설명은 생략하기로 한다.
데이터 복원 회로(1200)는 병렬화기(1210), 심볼 정렬 회로(1220), 및 비트 에러율 체크 회로(1230)를 포함할 수 있다. 상술한 구성들에 대해서는 도 7에서 설명되었으므로, 중복되는 설명은 생략하기로 한다.
아날로그 프론트 앤드(1300)는 PRBS 패턴 또는 직렬 데이터를 수신할 수 있다. 고속 전송을 위해, PRBS 패턴 또는 직렬 데이터는 디지털 방식 대신에 아날로그 방식으로 전송될 수 있다. 아날로그 프론트 앤드(1300)는 아날로그 방식으로 전송된 데이터를 디지털화 할 수 있다. 아날로그 프론트 앤드(1300)는 수신한 PRBS 패턴 또는 직렬 데이터를 클럭 복원 회로(1100) 및 데이터 복원 회로(1200)로 전달할 수 있다.
아날로그 프론트 앤드(1300)는 이퀄라이져(Equalizer, 1310)를 포함할 수 있다. 아날로그 프론트 앤드(1300)는 PRBS 패턴 또는 직렬 데이터를 고속으로 수신할 수 있다. 전송 채널의 로딩으로 인하여, PRBS 패턴 또는 직렬 데이터에 심볼간 간섭 현상(Intersymbol interference, ISI)이 발생될 수 있다. 이퀄라이져(1310)는 PRBS 패턴 또는 직렬 데이터 내 심볼간 간섭 현상(Intersymbol interference)을 감소시킬 수 있다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로(1000)는 CR 패턴 및 EQ 패턴을 대신하여 PRBS 패턴을 수신할 수 있다. PRBS 패턴은 데이터를 포함하고 있으므로, 이퀄라이져(1310)는 PRBS 패턴을 이용하여 이퀄라이징 동작을 수행할 수 있다.
일반적인 클럭 데이터 복원 회로는 주파수 트래킹 동작 및 위상 트래킹 동작을 위해 CR 패턴을 수신할 수 있다. 이후, 이퀄라이징 동작, 심볼 정렬 동작, 및 비트 에러율 체크 동작을 위해 일반적인 클럭 데이터 복원 회로는 EQ 패턴을 수신할 수 있다.
본 발명의 실시 예에 따른 클럭 데이터 복원 회로(1000)는 PRBS 패턴을 이용하여, 주파수 트래킹 동작, 위상 트래킹 동작, 이퀄라이징 동작, 심볼 정렬 동작, 및 비트 에러율 체크 동작을 한 번에 수행할 수 있다. 클럭 데이터 복원 회로(1000)는 PRBS 패턴을 통해 트레이닝 시간을 감소시킬 수 있다.
도 10은 본 발명의 실시 예에 따른 클럭 데이터 복원 회로의 동작 방법을 예시적으로 보여주는 순서도이다. 도 10은 도 9를 참조하여 설명될 것이다.
S100 단계에서, 클럭 데이터 복원 회로(1000)는 PRBS 패턴을 수신할 수 있다.
S200 단계에서, 클럭 데이터 복원 회로(1000)는 PRBS 패턴으로부터 카운터 클럭(CCLK)을 생성할 수 있다. 클럭 데이터 복원 회로(1000)가 카운터 클럭(CCLK)을 생성하는 상세한 과정은 도 11에서 후술한다.
S300 단계에서, 클럭 데이터 복원 회로(1000)는 DCO 클럭(DCLK)을 복원할 수 있다. 클럭 데이터 복원 회로(1000)는 DCO 클럭(DCLK)의 주파수와 카운터 클럭(CCLK)의 주파수를 비교할 수 있다. 클럭 데이터 복원 회로(1000)는 DCO 클럭(DCLK)의 주파수를 카운터 클럭(CCLK)의 주파수 근처로 설정할 수 있다. PRBS 패턴을 참조하여, 클럭 데이터 복원 회로(1000)는 DCO 클럭(DCLK)의 위상을 설정할 수 있다. DCO 클럭(DCLK)의 엣지들 각각은 PRBS 패턴 내 UI의 중심부로 정렬될 수 있다.
S400 단계에서, 클럭 데이터 복원 회로(1000)는 PRBS 패턴을 이용하여 데이터를 복원할 수 있다. 클럭 데이터 복원 회로(1000)는 S300 단계에서 복원된 클럭을 사용할 수 있다. S400 단계가 완료되면 트레이닝 동작은 종료될 수 있다. 참고로, S100 단계 내지 S400 단계에서 클럭 데이터 복원 회로(1000)의 동작은 트레이닝 동작으로 볼 수 있다.
S500 단계에서, 클럭 데이터 복원 회로(1000)는 직렬 데이터를 수신할 수 있다. 클럭 데이터 복원 회로(1000)는 직렬 데이터를 복원할 수 있다. 이후, 복원된 데이터는 링크 레이어(도 1 참조)로 전송될 수 있다.
도 11은 도 10의 S200 단계를 예시적으로 보여주는 순서도이다. 도 11은 도 9 및 도 10을 참조하여 설명될 것이다.
S210 단계에서, 제 1 카운터(1111)는 PRBS 패턴의 엣지들을 카운팅할 수 있다. 제 1 카운터(1111)는 상승 엣지 또는 하강 엣지 중 어느 하나를 카운팅할 수 있다. 제 1 카운터(1111)의 카운팅 값은 엣지마다 증가될 수 있다.
S220 단계에서, 클럭 생성기(1110)는 카운팅 값이 최대값에 도달하였는지 확인할 수 있다. 도달한 경우(Yes), S230 단계가 수행될 수 있다. 도달하지 못한 경우(No), S210 단계가 다시 수행될 수 있다.
S230 단계에서, 클럭 생성기(1110)는 카운터 클럭(CCLK)의 위상을 반전할 수 있다. 카운팅 값이 최대값에 도달할 때마다 카운터 클럭(CCLK)의 위상은 주기적으로 반전될 수 있다. 카운터 클럭(CCLK)은 FSM(1130)으로 전달될 수 있다. 카운터 클럭(CCLK)의 위상이 반전된 후 제 1 카운터(1111)에 엣지가 입력되는 경우, 카운팅 값은 초기화될 수 있다.
도 12는 도 10의 S300 단계를 예시적으로 보여주는 순서도이다. 도 12는 도 9 및 도 10을 참조하여 설명될 것이다.
S310 단계에서, 카운터 클럭(CCLK)을 참조하여 FSM(1130)은 제 2 카운터(1131)의 동작 여부를 결정하는 카운터 활성화 신호(Counter Enable)를 생성할 수 있다. 카운터 활성화 신호(Counter Enable)에 의해 제 2 카운터(1131)는 활성화될 수 있다.
S320 단계에서, 카운터 활성화 신호(Counter Enable)가 활성화 되어있는 구간 동안, 제 2 카운터(1131)는 복원 클럭(RCLK)의 엣지마다 카운팅 값을 증가시킬 수 있다. 도 9를 참조하면, 클럭 복원 회로(1100)는 제 1 디바이더(1150)를 포함하고 있다. 만약 클럭 복원 회로(1100)가 제 1 디바이더(1150)를 포함하지 않는 경우, 제 2 카운터(1131)는 DCO 클럭(DCLK)의 엣지마다 카운팅 값을 증가시킬 수도 있다. 여기서, 엣지는 상승 엣지 또는 하강 엣지 중 어느 하나가 될 수 있다.
S330 단계에서, FSM(1130)은 복원 클럭(RCLK)의 주파수가 락 되었는지 확인할 수 있다. FSM(1130)의 제 2 카운터(1131)는 복원 클럭(RCLK)을 카운팅할 수 있다. FSM(1130)은 카운팅 값을 통해 복원 클럭(RCLK)의 주파수가 락 되었는지를 확인할 수 있다. 구체적으로, FSM(1130)은 카운팅 값이 기준 범위에 도달하였는지 확인할 수 있다. 기준 범위는 PRBS 패턴에 따라 설정될 수 있다. 카운팅 값이 기준 범위에 도달한 경우(Yes), S340 단계가 수행될 수 있다. 카운팅 값이 기준 범위 밖인 경우(No), S350 단계가 수행될 수 있다.
S340 단계에서, FSM(1130)은 주파수 락 신호(F_LOCK)를 생성할 수 있다. 주파수 락 신호(F_LOCK)가 활성화되면, 위상 고정 회로(1170)는 동작을 시작할 수 있다. 위상 고정 회로(1170)는 PRBS 패턴과 DCO 클럭(DCLK) 사이의 위상 차이를 보정할 수 있다.
S350 단계에서, FSM(1130)은 카운터 클럭(CCLK)의 주파수와 복원 클럭(RCLK)의 주파수를 비교한 결과를 디지털 루프 필터(1140)로 전달할 수 있다. 디지털 루프 필터(1140)는 FSM(1130)으로부터의 비교 결과를 참조하여 디지털 코드(DCODE)를 업데이트할 수 있다.
도 13은 도 10의 S400 단계를 예시적으로 보여주는 순서도이다. 도 13은 도 9 및 도 10을 참조하여 설명될 것이다.
S410 단계에서, 이퀄라이져(1310)는 PRBS 패턴 내 심볼간 간섭 현상을 감소시킬 수 있다. S410 단계 이외에서도 이퀄라이져(1310)는 이퀄라이징 동작을 수행할 수 있다. S410 단계에서는, 클럭 복원 회로(1100)의 복원 클럭(RCLK)을 참조하여, 이퀄라이져(1310)는 이퀄라이징 동작을 수행할 수 있다.
S420 단계에서, 심볼 정렬 회로(1220) 병렬화기(1210)에 의해 병렬 데이터와 사전에 결정된 데이터가 일치하는지 확인할 수 있다. 사전에 결정된 데이터는 PRBS 패턴 내 데이터를 의미할 수 있다. 일치하지 않는 경우, 심볼 정렬 회로(1220)는 병렬화 시점을 조정할 수 있다.
S430 단계에서, 비트 에러율 체크 회로(1230)는 병렬 데이터 중 에러 데이터 비율을 체크할 수 있다. 비트 에러율이 기준 값보다 작은 경우(Yes), S400 단계가 종료된다. 비트 에러율이 기준 값보다 높은 경우(No), S300 단계 또는 S400 단계 중 어느 한 단계가 다시 수행될 수 있다.
도 14는 본 발명에 따른 클럭 데이터 복원 회로가 적용된 데이터 전송 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 데이터 전송 시스템(2000)은 제 1 링크 레이어(2100), 송신 회로(Transmitter, TX, 2200), 수신 회로(Receiver, RX, 2500), 및 제 2 링크 레이어(2400)를 포함할 수 있다.
제 1 링크 레이어(2100)는 데이터를 병렬로 송신 회로(2200)로 전송할 수 있다. 송신 회로(2200)는 병렬 데이터를 직렬화할 수 있다. 송신 회로(2200)는 고속으로 직렬 데이터를 수신 회로(2300)로 전달할 수 있다. 수신 회로(2300)는 직렬 데이터를 수신할 수 있다. 수신 회로(2300)는 본 발명의 실시 예에 따른 클럭 데이터 복원 회로(2310)를 포함할 수 있다. 수신 회로(2300)는 직렬 데이터를 병렬로 제 2 링크 레이어(2400)로 전송할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
10, 1000: 클럭 데이터 복원 회로
100, 200, 300, 1100: 클럭 복원 회로
400, 1200: 데이터 복원 회로
1110: 클럭 생성기
1120: 디지털 제어 발진기
1130: FSM(Finite state machine)
1140: 디지털 루프 필터
1150, 1160: 디바이더
1170: 위상 고정 회로
1180: 시그마 델타 변조기
1210: 병렬화기
1220: 심볼 정렬 회로
1230: BER 체크 회로

Claims (10)

  1. 외부로부터 PRBS(Pseudo Random Binary Sequence) 패턴을 수신하고, 상기 PRBS 패턴의 엣지들(Edges)을 카운팅(Counting)하여 복원 클럭을 생성하는 클럭 복원 회로; 및
    상기 복원 클럭을 참조하여, 상기 PRBS 패턴 또는 외부로부터 수신된 직렬 데이터로부터 복원 데이터를 생성하는 데이터 복원 회로를 포함하고,
    상기 클럭 복원 회로는:
    상기 엣지들을 카운팅하는 제 1 카운터(Counter)를 포함하고, 상기 제 1 카운터의 카운팅 값을 참조하여 카운터 클럭을 생성하는 클럭 생성기;
    상기 카운터 클럭과 상기 복원 클럭을 비교하는 FSM(Finite state machine);
    상기 FSM의 비교 결과를 누적하고, 디지털 코드를 생성하는 디지털 루프 필터(Digital loop filter); 및
    상기 디지털 코드에 응답하여 상기 복원 클럭을 생성하는 디지털 제어 발진기(Digitally controlled oscillator, DCO)를 포함하는 클럭 데이터 복원 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 카운터에 의한 카운팅 값이 최대값에서 초기값으로 변경되는 경우, 상기 클럭 생성기는 상기 카운터 클럭의 위상을 반전하는 클럭 데이터 복원 회로.
  4. 제 1 항에 있어서,
    상기 FSM은 상기 복원 클럭의 엣지들을 카운팅하는 제 2 카운터를 포함하는 클럭 데이터 복원 회로.
  5. 제 1 항에 있어서,
    상기 클럭 복원 회로는:
    상기 복원 클럭의 주파수를 변경하는 제 1 디바이더; 및
    상기 PRBS 패턴의 주파수를 변경하는 제 2 디바이더를 더 포함하되,
    상기 FSM은 상기 제 1 디바이더에 의해 변경된 복원 클럭을 수신하고, 상기 클럭 생성기는 상기 제 2 디바이더에 의해 변경된 PRBS 패턴을 수신하는 클럭 데이터 복원 회로.
  6. 제 5 항에 있어서,
    상기 클럭 복원 회로는:
    상기 PRBS 패턴을 참조하여 상기 복원 클럭의 위상을 고정하는 위상 고정 회로(Phase lock circuit)를 더 포함하는 클럭 데이터 복원 회로.
  7. 제 6 항에 있어서,
    상기 복원 클럭의 주파수가 목표 주파수의 범위 내에 도달한 경우,
    상기 FSM은 주파수 락(Lock) 신호를 상기 위상 고정 회로로 전달하고, 상기 위상 고정 회로는 상기 락 신호에 응답하여 위상 고정 동작을 시작하는 클럭 데이터 복원 회로.
  8. 제 1 항에 있어서,
    상기 데이터 복원 회로는:
    상기 PRBS 패턴 또는 상기 직렬 데이터를 병렬화하여 병렬 데이터를 생성하는 병렬화기;
    상기 병렬화기의 병렬화 시점을 설정하는 심볼 정렬 회로; 및
    상기 병렬 데이터의 에러를 체크하는 비트 에러율 체크 회로를 포함하는 클럭 데이터 복원 회로
  9. 제 8 항에 있어서,
    상기 PRBS 패턴 또는 상기 직렬 데이터의 심볼간 간섭 현상을 감소시키는 이퀄라이져(Equalizer)를 더 포함하는 클럭 데이터 복원 회로.
  10. 디지털 제어 발진기(Digitally controlled oscillator)를 포함하는 클럭 데이터 복원 회로의 동작 방법에 있어서:
    외부로부터 PRBS(Pseudo Random Binary Sequence) 패턴을 수신하는 단계;
    상기 PRBS 패턴으로부터 카운터 클럭을 생성하는 단계;
    상기 카운터 클럭을 참조하여, 상기 디지털 제어 발진기의 클럭(Clock)을 복원하는 단계;
    상기 디지털 제어 발진기의 클럭을 참조하여 상기 PRBS 패턴으로부터 데이터를 복원하는 단계; 및
    외부로부터 직렬 데이터를 수신하고, 상기 직렬 데이터를 복원하는 단계를 포함하고,
    상기 카운터 클럭을 생성하는 단계는,
    상기 PRBS 패턴의 엣지들을 카운팅하여 카운팅 값을 생성하는 단계;
    상기 카운팅 값이 최대 카운팅 값에 도달했는지 판단하는 단계;
    상기 카운팅 값이 최대 카운팅 값에 도달했다고 판단되는 경우, 상기 카운터 클럭의 위상을 반전시키는 단계를 더 포함하는 클럭 데이터 복원 회로의 동작 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
KR20180034738A (ko) * 2016-09-26 2018-04-05 삼성전자주식회사 메모리 장치 및 그것의 분주 클록 보정 방법
US10649849B2 (en) * 2017-07-14 2020-05-12 Samsung Electronics Co., Ltd. Memory device including detection clock pattern generator for generating detection clock output signal including random data pattern
WO2021219229A1 (en) * 2020-04-30 2021-11-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Apparatus and method for generating or receiving a synchronization header
KR20230087027A (ko) * 2021-12-09 2023-06-16 주식회사 엘엑스세미콘 디스플레이의 클럭 복원 회로
US12021538B2 (en) * 2022-05-20 2024-06-25 Apple Inc. Clock frequency limiter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160915A1 (en) * 2011-10-20 2014-06-12 Megachips Corporation Communication device and communication system
US20140270030A1 (en) * 2013-03-15 2014-09-18 Dima Hammad Eye width measurement and margining in communication systems

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6735710B1 (en) 1999-09-09 2004-05-11 Matsushita Electric Industrial Co., Ltd. Clock extraction device
US7408996B2 (en) * 2003-05-29 2008-08-05 Teridian Semiconductor Corporation Method and apparatus for synchronization of data in a transformer circuit
ES2545905T3 (es) * 2004-04-16 2015-09-16 Thine Electronics, Inc. Circuito de transmisión, circuito de recepción, método y sistema de transmisión de datos
KR100742268B1 (ko) 2005-10-05 2007-07-26 인하대학교 산학협력단 기준 클럭이 없는 4배속 오버샘플링 클럭/데이터 복원회로
KR100819097B1 (ko) 2006-12-05 2008-04-02 삼성전자주식회사 랜덤 에지 샘플링을 이용한 클럭 및 데이터 복원회로 및그 복원방법
JP5658601B2 (ja) 2010-06-04 2015-01-28 ルネサスエレクトロニクス株式会社 通信試験回路及び半導体集積回路、電子機器
KR101252191B1 (ko) 2011-05-26 2013-04-05 (주)에이디테크놀로지 클럭 데이터 복원 회로
JP5926125B2 (ja) 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US20140153656A1 (en) * 2012-11-30 2014-06-05 Hao-Han Hsu Interference mitigation for clock signal transmissions
JP2014174131A (ja) 2013-03-13 2014-09-22 Fujitsu Semiconductor Ltd 受信回路、半導体集積回路及び試験方法
US9413518B2 (en) 2013-08-12 2016-08-09 Nvidia Corporation Clock data recovery circuit
US9490968B2 (en) 2014-02-27 2016-11-08 Cavium, Inc. CDR voter with improved frequency offset tolerance
US9525544B2 (en) 2014-05-19 2016-12-20 The Regents Of The University Of California Referenceless clock recovery circuit with wide frequency acquisition range

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140160915A1 (en) * 2011-10-20 2014-06-12 Megachips Corporation Communication device and communication system
US20140270030A1 (en) * 2013-03-15 2014-09-18 Dima Hammad Eye width measurement and margining in communication systems

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