JP2017157968A - シリアル通信システム、シリアル通信方法、およびプログラム - Google Patents

Abstract

【課題】シリアル通信システムにおいて、通信開始時に受信したデータの周波数および位相に同期した正常なクロックおよびデータを復元するまでの時間を短縮する。
【解決手段】受信機３のＣＤＲ回路３２はＶＣＯを備えている。ＶＣＯ電圧保持手段３８は、ＣＤＲ回路３２がクロックおよびデータを復元し、１０Ｂ８Ｂ回路３４がシンボルロックを検知したとき、ＶＣＯの制御電圧を保持する。レシーバ回路３１が有効なシリアルデータを受信しなくなったとき、ＶＣＯ電圧保持手段３８により保持されている制御電圧をＶＣＯに印加する。その後、有効なシリアルデータの受信を開始したら、制御電圧をＶＣＯの発振クロックとシリアルデータの周波数差および位相差に対応する電圧に切り替える。
【選択図】図１

Description

本発明は、シリアル通信システム、シリアル通信方法、およびプログラムに関する。

近年、データ転送量の増大やデータ転送速度の増加に伴い、パラレルＩＦ（インタフェース）ではバス幅の増加やデータ転送速度の増加で対応してきた。しかし、各信号間のデータスキューずれ、高速化による信号間のクロストーク、同時スイッチングノイズの影響があり、データ転送速度の限界に達してきており、シリアル通信の重要性が高まっている。

シリアル通信のデータ転送方式としてエンベデッドクロック方式がある。エンベデッドクロック方式では、送信側はクロックが埋め込まれた（重畳された）データを送信し、受信側は受信したシリアルデータからクロックおよびデータを復元する。

受信したデータからクロックおよびデータを復元する回路はＣＤＲ（Clock Data Recovery：クロックデータリカバリ）回路と呼ばれている。クロックデータリカバリ回路としては、一般にＰＬＬ（Phase Locked Loop:位相同期ループ）回路が用いられており、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）の発振クロックが受信したデータの周波数および位相に同期するように、ＶＣＯに入力される制御電圧を制御する（特許文献１、２）。

しかしながら、従来のシリアル通信システムでは、再起動時や省エネモードからの復帰時などの通信開始時に、受信したデータの周波数と位相に同期した正常なクロックおよびデータを復元するまでに時間がかかるという問題がある。

本発明は、このような問題を解決するためになされたものであり、その目的は、シリアル通信システムにおいて、通信開始時に受信したデータの周波数および位相に同期した正常なクロックおよびデータを復元するまでの時間を短縮することである。

本発明は、クロックが埋め込まれたシリアルデータを送信する送信機と、前記シリアルデータを受信し、前記クロックおよびシリアルデータを復元するクロックデータリカバリ回路を備えた受信機と、を有するシリアル通信システムであって、前記受信機は、前記クロックデータリカバリ回路により前記クロックおよびシリアルデータが復元されているとき、前記クロックデータリカバリ回路に含まれる電圧制御発振器に供給されている制御電圧を保持する制御電圧保持手段と、前記送信機から有効なシリアルデータが転送されているか否かを判定する判定手段と、前記判定手段の判定結果に基づいて、前記制御電圧保持手段により保持されている制御電圧の前記電圧制御発振器に対する供給の開始および終了のタイミングを制御するタイミング手段と、を有するシリアル通信システムである。

本発明によれば、シリアル通信システムにおいて、通信開始時に受信したデータの周波数および位相に同期した正常なクロックおよびデータを復元するまでの時間を短縮することができる。

本発明の第１の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。 本発明の第１の実施形態に係るシリアル通信システムにおけるクロックデータリカバリ回路の全体構成を示すブロック図である。 電圧制御発振器の制御電圧と発振周波数との対応関係を示す図である。 電圧制御発振器に制御電圧として第１の初期電圧を印加したときに制御電圧が安定電圧に達するまでの制御電圧の時間的変化を示す図である。 電圧制御発振器に制御電圧として第１の初期電圧より高い第２の初期電圧を印加したときに制御電圧が安定電圧に達するまでの制御電圧の時間的変化を示す図である。 本発明の第１の実施形態に係るシリアル通信システムがシリアル通信を確立するときに実行する処理を示すフローチャートである。 本発明の第１の実施形態に係るシリアル通信システムが電圧制御発振器の制御電圧を保持するときに実行する処理を示すフローチャートである。 本発明の第１の実施形態に係るシリアル通信システムがＶＣＯ電圧保持手段により保持されている制御電圧をＶＣＯの制御電圧として固定および解除するときに実行する処理を示すフローチャートである。 本発明の第２の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。 図９におけるパケット生成回路が生成するパケットを示す図である。 本発明の第２の実施形態に係るシリアル通信システムがＶＣＯ電圧保持手段により保持されている制御電圧をＶＣＯの制御電圧として固定および解除するときに実行する処理を示すフローチャートである。 本発明の第３の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。 本発明の第４の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。 本発明の第５の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
〈シリアル通信システムの全体構成〉
図１は、本発明の第１の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。

このシリアル通信システム１は、送信機２と受信機３を備えている。送信機２と受信機３は、ＰＣＩＥｘｐｒｅｓｓ（登録商標）などのシリアルバスにより接続されている。送信機２は、実装された基準クロックを用いて、入力されるパラレルデータをシリアルデータに変換し、シリアルバスを介して受信機３へ送信する。受信機３は、基準クロックが存在しないため、受信したシリアルデータに埋め込まれた（重畳された）クロック（エンベデッドクロック）をクロックデータリカバリ回路で復元する。そして、そのクロックで受信機回路が動作し、シリアルバスから入力されるデータをパラレルデータに変換し、後段へ出力する。

送信機２は、パケット生成回路２１、８Ｂ１０Ｂ回路２２、スクランブル回路２３、シリアライザ回路２４、およびドライバ回路２５を備えている。また、送信機２は、これらの回路にクロックを供給する基準クロック発生回路２６を備えている。

受信機３は、レシーバ回路３１、ＣＤＲ回路３２、デスクランブル回路３３、１０Ｂ８Ｂ回路３４、およびパケット判定回路３５を備えている。また、受信機３は、ＶＣＯ電圧制御手段３６、ＶＣＯ電圧制御タイミング手段３７、およびＶＣＯ電圧保持手段３８を備えている。ＶＣＯ電圧制御タイミング手段３７、ＶＣＯ電圧保持手段３８は、それぞれ本発明に係るタイミング手段、制御電圧保持手段の一例である。

送信機２のパケット生成回路２１は、パラレル入力されたデータからデータフォーマットに合わせたパケットを生成する。８Ｂ１０Ｂ回路２２は、８ビットのデータを一定数の同一データが連続しない１０ビットのシンボルデータに変換する。これにより受信機３では必ずデータのエッジを受信することになり、ＣＤＲ回路３２でのクロックの復元に用いられる。

スクランブル回路２３は、８Ｂ１０Ｂ回路２２で生成された１０ビットのシンボルデータに対して、同じデータ列の繰返しにならないようにスクランブル処理を施す。シリアライザ回路２４は、スクランブル処理された１０ビットのパラレルデータをシリアルデータに変換する。ドライバ回路２５は、シリアライザ回路２４で変換されたシリアルデータを１ビットずつ差動シリアルデータとして伝送させ、受信機３へ送信する。

受信機３のレシーバ回路３１は、送信機２から送信された差動シリアルデータを受信する。また、レシーバ回路３１は、受信したデータの振幅（レベル）に基づいて、送信機２から有効なシリアルデータが転送されているか否かを判定する。ＣＤＲ回路３２は、レシーバ回路３１で受信されたデータから周波数および位相が同期したクロックを出力する。

デスクランブル回路３３は、送信機２でスクランブル処理されたデータの逆処理を行い、１０ビットのデータとして出力する。１０Ｂ８Ｂ回路３４は、デスクランブルされた１０ビットのシンボルデータの受信データエラーを検出するとともに８ビットのパラレルデータに変換し、後段のモジュールへ出力する。パケット判定回路３５は、送信機２から転送されたデータのパケットの種別などを判定し、後段のモジュールの動作を決定する。

ＶＣＯ電圧制御手段３６は、制御電圧情報を保持するレジスタを備えており、この制御電圧情報に基づいて、ＣＤＲ回路３２の内部のＶＣＯに入力される制御電圧をＣＤＲ回路３２の外部から制御する。ＶＣＯ電圧制御タイミング手段３７は、ＶＣＯの制御電圧値を電圧保持手段３８に保持させるタイミング、保持されている制御電圧値に固定するタイミング、固定した制御電圧値を解除するタイミングを制御する。ＶＣＯ電圧保持手段３８は、ＶＣＯ電圧制御タイミング手段３７にて電圧値を保持するタイミングのトリガがアサートされると、ＶＣＯに印加されている制御電圧（後述する図２のループフィルタ３２ｃから出力され、制御電圧選択回路３２ｄを通してＶＣＯ３２ｅに入力されている制御電圧）をＶＣＯ電圧制御手段３６を介して取り込み、ＶＣＯ電圧制御手段３６内のレジスタに設定するための制御電圧設定値として保持する。これらの手段はコンピュータプログラム（ソフトウェア）により実現することができる。

〈クロックデータリカバリ回路の構成〉
図２は、図１におけるＣＤＲ回路３２の全体構成を示すブロック図である。
図示のように、ＣＤＲ回路３２は、位相比較器３２ａ、チャージポンプ３２ｂ、ループフィルタ３２ｃ、制御電圧選択回路３２ｄ、ＶＣＯ３２ｅ、および分周器３２ｆを備えている。

位相比較器３２ａは、レシーバ回路３１で受信されたシリアルデータのエッジと、ＶＣＯ３２ｅの出力クロックを分周器３２ｆで分周した分周クロックの位相差に応じた電圧をチャージポンプ３２ｂへ出力する。また、位相比較器３２ａは、レシーバ回路３１で受信されたシリアルデータをそのまま出力する。

チャージポンプ３２ｂは、位相比較器３２ａで検出された位相差に応じた電圧をループフィルタ３２ｃへ出力する。ループフィルタ３２ｃは、チャージポンプ３２ｂの出力を平均化し、ＶＣＯ制御電圧として制御電圧選択回路３２ｄへ出力する。

制御電圧選択回路３２ｄは、ループフィルタ３２ｃの出力またはＶＣＯ電圧制御手段３６により設定される固定電圧を選択してＶＣＯ３２ｅへ出力（供給）する。ＶＣＯ３２ｅは、入力された制御電圧に比例した可変周波数のクロックを出力する。

分周器３２ｆは、ＣＤＲ回路３２に入力されるクロック（データのエッジ）とこの分周期３２ｆから出力されるクロックの位相を比較するための位相比較器３２ａに入力させるクロックを分周するもので、ＶＣＯ３２ｅから出力されたクロックを所定の周波数に分周して位相比較器３２ａへ出力する。

〈ＶＣＯの制御電圧〉
図３は、ＶＣＯの制御電圧と発振周波数との対応関係を示す図であり、図４は、ＶＣＯに制御電圧として第１の初期電圧を印加したときに制御電圧が安定電圧に達するまでの制御電圧の時間的変化を示す図である。また、図５は、ＶＣＯに制御電圧として第１の初期電圧より高い第２の初期電圧を印加したときに制御電圧が安定電圧に達するまでの制御電圧の時間的変化を示す図である。

図２に記載したＣＤＲ回路３２は入力データの周波数と位相に同期したデータとクロックを出力するが、ＶＣＯ３２ｅの出力クロックの発振周波数は、入力される制御電圧値に比例して周波数が変化する。

図３に示すように、ＶＣＯにある制御電圧を入力すると、ＶＣＯの発振周波数は最小値Minと最大値Maxの間で制御電圧に比例して変化する。また、図４に示すように、ＶＣＯに初期電圧V0を印加した状態から安定電圧に到達するまでは一定の発振安定時間T0を必要とする。それに対し、図５に示すように、ＶＣＯに初期電圧V1（＞V0）を印加した状態から安定電圧に到達するまでは発振安定時間T1（＜T0）を必要とする。

つまり、データ転送再開時や省エネ時などから復帰するタイミングには、シリアルデータが入力されてからＣＤＲ回路３２内のＶＣＯ３２ｅが所望の周波数で発振するためには、初期電圧値V0から安定電圧値に達するまで、ある一定の発振安定時間待つ必要がある。しかし、発振開始のタイミングに初期電圧値V0より高いある一定の初期電圧を与えることで、所望の周波数で発振するまでの発振安定時間を短くすることができる。

そこで、本発明の実施形態に係る受信機３では、事前に正常通信が確立したときのＶＣＯの制御電圧値をＶＣＯ電圧保持手段３８（具体的にはレジスタ）により保持しておき、それを上記一定の初期電圧を表す制御電圧情報としてＶＣＯ電圧制御手段３６内のレジスタに設定する。

正常通信が確立したことの判定は、１０Ｂ８Ｂ回路３４でエラーが検出されていないことに基づいて行う。すなわち、エラーの有無に基づいて、正常通信が確立したか否かを判定する。そして、ある転送レートで通信が確立し、正常通信が行われていると判定されたとき、その判定結果に基づいて、ＣＤＲ回路３２からＶＣＯ電圧制御手段３６に入力される制御電圧の設定レジスタ値情報をＶＣＯ電圧保持手段３８により保持する。

そして、シリアルデータ転送が中断したタイミングで保持したレジスタ設定値をＣＤＲ回路３２への入力を開始し、制御電圧選択回路３２ｄで選択することで、正常通信が確立されていた状態でのＶＣＯ制御電圧をＶＣＯ３２ｅに与えることができる。これにより、ＶＣＯ３２ｅはある一定の周波数で発振し続けることが可能となる。シリアルデータ転送の中断タイミングの検知は、受信機３のレシーバ回路３１が有効なシリアルデータを入力しなくなったことに基づいて行う。このとき、レシーバ回路３１は判定手段として機能し、その出力が判定結果としてＶＣＯ電圧制御タイミング手段３７に供給される。

図７を参照して後述するように、ＶＣＯ電圧制御手段３６において起動時にＶＣＯ制御電圧を一定電圧に固定することで、シリアルデータが入力されていない状態でも、ＶＣＯ３２ｅの発振周波数を一定に保ち、データ転送再開時に発振周波数が安定するまでの時間を短縮することができる。

〈シリアル通信の確立〉
図６は、本発明の実施形態に係るシリアル通信システム１がシリアル通信を確立するときに実行する処理を示すフローチャートである。

受信機３がシリアルデータの受信を開始する（ステップＳ１）。その後、ＶＣＯ３２ｅが所望の周波数に周波数ロックしたか否かを判定する（ステップＳ２）。周波数ロックの完了判定は例えば以下のように行う。すなわち、ＶＣＯ３２ｅの発振クロックと位相比較器３２ａから出力されるデータに埋め込まれたクロックを一定期間カウントすることでそれぞれの周波数を計測し、周波数の差異が一定値以下になったとき、周波数ロックしたと判定する。なお、本実施形態では、周波数ロックの完了判定、および後述するシンボルロックの完了判定は、１０Ｂ８Ｂ回路３４が実施する。

周波数ロックの完了を検知したら（ステップＳ２：Yes）、次にシンボルロックしたか否かを判定する（ステップＳ３）。シンボルロックとは、連続する１０ビットのシンボルデータの境界が確定されたことを意味する。シンボルデータの境界の確定には、ＶＣＯ３２ｅの発振クロックの位相が受信したシリアルデータの位相に同期していること（位相ロック）が必要であるから、シンボルロックが完了していれば位相ロックも完了している。

シンボルロック完了（ステップＳ３：Yes）により、転送されるシリアルデータの境界を把握することができるようになり、送信機２と受信機３との間でシリアル伝送（通常通信）が始まる（ステップＳ４）。

〈ＶＣＯの制御電圧保持〉
図７は、本発明の第１の実施形態に係るシリアル通信システム１がＶＣＯの制御電圧を保持するときに実行する処理を示すフローチャートである。

この図において、ステップＳ１１〜Ｓ１３は図６におけるステップＳ１〜Ｓ３と同じである。次のステップＳ１４では、１０Ｂ８Ｂ回路３４からの通知によりシンボルロックが完了したタイミングをＶＣＯ電圧制御タイミング手段３７が検知し、ＶＣＯ電圧保持手段３８に制御電圧情報を保持させる。

その後、送信機２と受信機３との間でシリアル伝送（通常通信）が始まる（ステップＳ１５）。送信機２からシリアルデータが転送されている期間は、受信したシリアルデータによってＶＣＯ３２ｅの制御電圧が決まるため、ＶＣＯ電圧保持手段３８により保持されている制御電圧情報は反映させない。すなわち、制御電圧選択回路３２ｄは、固定制御設定された電圧（ＶＣＯ電圧保持手段３８により保持されている制御電圧）ではなく、ループフィルタ３２ｃの出力電圧を選択する。

〈ＶＣＯの制御電圧の固定および解除〉
図８は、本発明の第１の実施形態に係るシリアル通信システム１がＶＣＯ電圧保持手段により保持されている制御電圧をＶＣＯの制御電圧として固定および解除するときに実行する処理を示すフローチャートである。

図７を参照して説明したように、送信機２と受信機３との間で通常通信が行われている間（ステップＳ２１）、受信機３では入力データにてＶＣＯ３２ｅの制御電圧が決まる。受信機３では、レシーバ回路３１が受信したシリアルデータの受信判定、すなわち有効なシリアルデータが送信されているか否かの判定を行っている（ステップＳ２２）。そして、送信機２からシリアルデータが送信されなくなると（ステップＳ２２：Yes）、有効なシリアルデータが入力されていない（送信機２が動作を停止している）ことをＶＣＯ電圧制御タイミング手段３７に通知する（ステップＳ２３）。

ＶＣＯ電圧制御タイミング手段３７は、有効なシリアルデータが入力されていないことを通知されると、ＶＣＯ電圧制御手段３６を動作させて（ステップＳ２４）、ＶＣＯ電圧保持手段３８に保持されている制御電圧値を示す設定をＣＤＲ回路３２内の制御電圧選択回路３２ｄに通知させる。このとき、制御電圧選択回路３２ｄは、通常は入力データとの位相比較から設定されている制御電圧（ループフィルタ３２ｃの出力）をＶＣＯ電圧制御手段３６によって設定された値（ＶＣＯ電圧保持手段３８により保持されている値）に切替え、ＶＣＯ３２ｅへの制御電圧として与える。

つまり、ＶＣＯ電圧保持手段３８により保持されている制御電圧のＶＣＯ３２ｅに対する供給が開始される。この制御により、送信機２からシリアルデータが入力されなくても、ＶＣＯ３２ｅ発振周波数を一定に保つことができる（ステップＳ２５）。

その後、送信機２から有効なシリアルデータが入力されると、受信機３のレシーバ回路３１がそれを検知し（ステップＳ２６：Yes）、有効なシリアルデータの入力をＶＣＯ電圧制御タイミング手段３７に通知する。

ＶＣＯ電圧制御タイミング手段３７はＶＣＯ電圧制御手段３６に固定設定解除の通知を行い、ＶＣＯ電圧制御手段３６は、ＣＤＲ回路３２内の制御電圧選択回路３２ｄの設定を入力データとの位相比較による制御電圧に変更する（ステップＳ２７）。つまり、ＶＣＯ電圧保持手段３８により保持されている制御電圧のＶＣＯ３２ｅに対する供給が終了する。

このとき、ＶＣＯ３２ｅはある一定の周波数で発振しているため、入力データとの周波数同期および位相同期を行うまでの時間を短縮することができる。このため、リンクアップが完了し（ステップＳ２８）、通常通信（ステップＳ２９）が開始されるまでの時間を短縮し、高速起動を実現することができる。

［第２の実施形態］
〈シリアル通信システムの全体構成〉
図９は、本発明の第２の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。このシリアル通信システム１ａは、送信機２ａと受信機３ａを備えている。送信機２ａと受信機３ａはシリアルバスにより接続されている。

送信機２ａの内部構成は、第１の実施形態に係る通信システム１の送信機２の内部構成と同じである。ただし、パケット生成回路２１が後述するＶＣＯＵＰパケットを生成する機能を備えている点が第１の実施形態に係る通信システム１の送信機２内のパケット生成回路２１と相違する。

また、受信機３ａの内部構成は、第１の実施形態に係る通信システム１の受信機３ではレシーバ回路３１の受信判定出力（有効なシリアルデータを受信しているか否か）をＶＣＯ電圧制御タイミング手段３７に供給するのに対し、本実施形態ではパケット判定回路３５の出力をＶＣＯ電圧制御タイミング手段３７に供給する点で相違する。

図１０は、送信機２ａから転送されるパケットを示す図である。ここで、図１０Ａはデータ通信時に転送するパケット、図１０Ｂはデータ終了時に転送するパケット、図１０ＣはＶＣＯ電圧保持手段３８の保持値の更新を制御するパケットを示す。

ＡＣＳは、シリアルデータの有効データの開始を規定するパケットであり、ＥＮＤは、送信する有効データ期間が終了したことを示すパケットである。データ通信時には、ＤＡＴＡパケットにて有効データを転送する。送信機２ａからデータ転送を行わなくなるデータ終了時に、ＤＥＮＤパケットを転送し、以後データ転送が行われないことを受信機３ａに通知する。なお、ＤＡＴＡパケットおよびＤＥＮＤパケットは、第１の実施形態に係る通信システム１でも転送される。

ＶＣＯＵＰパケット(更新制御パケット)は、ＶＣＯ電圧保持手段３８により保持されている制御電圧の更新を行わせるためのパケットであり、受信機３ａは、このパケットを受信したタイミングのＶＣＯ３２ｅの制御電圧（ループフィルタ３２ｃから出力され、制御電圧選択回路３２ｄを通してＶＣＯ３２ｅに入力されている制御電圧）とＶＣＯ制御電圧保持手段３８により保持されている制御電圧の差異を確認し、例えば３回連続で一定範囲以上の差異があるときには保持されている値を更新する。

送信機２ａはＶＣＯＵＰパケットを任意のタイミングで送信することができる。通常通信時には送信機２ａから常にシリアルデータが送信され、そのデータを受信することで受信機３ａが動作している。そして、例えば画像データを転送するシステムであれば、有効な画像領域を送信機２ａが転送する際には、ＤＡＴＡパケットを送信するが、有効画像領域以外は任意のどのようなデータを送信しても問題ない。したがって、例えば、有効画像領域のＤＡＴＡパケットを送信した後にＶＣＯＵＰパケットを送信することができる。また、有効画像領域外にあるタイマなどの機能によって一定間隔をカウントし、一定のタイミングでＶＣＯＵＰパケットを送信してもよい。

〈シリアル通信の確立および制御電圧の保持〉
本発明の第２の実施形態に係るシリアル通信システム１ａがシリアル通信を確立するときに実行する処理、ＶＣＯの制御電圧を保持するときに実行する処理は、それぞれ図６、図７と同じである。ただし、本実施形態では、図７のステップＳ１４において、ループフィルタ３２ｃの出力電圧値をＶＣＯ電圧保持手段３８およびＶＣＯ電圧制御手段３６内のレジスタの両方で保持する。

〈ＶＣＯの制御電圧の固定および解除〉
図１１は、本発明の第２の実施形態に係るシリアル通信システム１ａがＶＣＯの制御電圧を固定および解除するときに実行する処理を示すフローチャートである。

送信機２ａと受信機３ａとの間で通常通信が行われている間（ステップＳ３１）、受信機３ａでは入力データにてＶＣＯ３２ｅの制御電圧が決まる。また、通常通信の開始時には、ＶＣＯ電圧制御手段３６内のレジスタおよびＶＣＯ電圧保持手段３８には、シンボルロック完了時のループフィルタ３２ｃの出力電圧値が制御電圧情報（以下、ＶＣＯ固定電圧情報１）として書き込まれ、保持されている。
通常通信が行われている間にＶＣＯＵＰパケットを複数回受信し、それぞれの受信時にＶＣＯ固定電圧情報１とループフィルタ３２ｃの出力電圧とを比較し、一定範囲以上の差異がある場合には、その時のループフィルタ３２ｃの出力電圧をＶＣＯ固定電圧情報２としてＶＣＯ電圧保持手段３８により保持する。すなわち、ＶＣＯ電圧保持手段３８により保持されていたＶＣＯ固定電圧情報１をＶＣＯ固定電圧情報２に更新する。ただし、ＶＣＯ電圧制御手段３６内のレジスタにより保持されているＶＣＯ固定電圧情報１は更新しない。
送信機２ａからＤＥＮＤパケットが送信され（ステップＳ３２：Yes）、受信機３ａのパケット判定回路３５がＤＥＮＤパケットを検出すると（ステップＳ３３：Yes）、ＶＣＯ電圧制御タイミング手段３７に通知する。ＶＣＯ電圧制御タイミング手段３７は、この通知に基づいて、ＶＣＯ電圧制御手段３６を動作させ、レジスタで保持しているＶＣＯ固定電圧情報１をＶＣＯ電圧保持手段３８により保持されているＶＣＯ固定電圧情報２に更新させる（ステップＳ３４）。

次にパケット判定回路３５は有効なシリアルデータが入力されていない（送信機２ａが動作を停止している）ことをＶＣＯ電圧制御タイミング手段３７に通知する（ステップＳ３５）。ＶＣＯ電圧制御タイミング手段３７は、有効なシリアルデータが入力されていないことを通知されると、ＣＤＲ回路３２内部の制御電圧選択回路３２ｄにて固定制御電圧設定値をＶＣＯ電圧制御手段３６のレジスタにより保持されているＶＣＯ固定電圧情報２に切り替える制御を行う（ステップＳ３６）。

以後のステップＳ３７〜Ｓ４１は、図８のステップＳ２５〜Ｓ２９と同じである。ただし、図８のステップ２６では、レシーバ回路３１が有効なシリアルデータの受信開始を検知するのに対し、本実施形態では、パケット判定回路３５が有効なシリアルデータの受信開始を検知する。また、ステップＳ４１の実施中に送信機２ａからＶＣＯＵＰパケットが送信された場合、必要に応じてＶＣＯ電圧保持手段３８に保持されている制御電圧情報を更新する。

本発明の第２の実施形態に係る通信システム１ａによれば、ＶＣＯ電圧保持手段３８により保持されているＶＣＯ制御電圧値が送信機２ａから送信されＤＥＮＤパケットにより都度更新される。したがって、シンボルロック時に保持したＶＣＯ電圧値に固定される第１の実施形態と比べると、温度上昇などの外乱要因による変動を反映させることができ、より精度の高い調整が可能となる。さらに、ＶＣＯＵＯパケットを転送することで、一意に決められた有効データ終了時のタイミングだけではなく、任意のタイミングで都度設定値を確認し、その差異を繰り返し確認することでより、精度の高い制御電圧を保持することができる。

［第３の実施形態］
〈シリアル通信システムの全体構成〉
図１２は、本発明の第３の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。このシリアル通信システム１ｂは、送信機２ｂと受信機３ｂを備えている。送信機２ｂと受信機３ｂはシリアルバスにより接続されている。

送信機２ｂの内部構成は、第２の実施形態に係る通信システム１ａの送信機２ａに対して、パケット生成タイミング回路２７と、ホストＣＰＵ２８を付加したものである。また、受信機３ｂの内部構成は、第２の実施形態に係る通信システム１ａの受信機３ａの内部構成と同じである。

ホストＣＰＵ２８は、ＶＣＯＵＰパケットを生成するタイミングを表すデータ（以下、パケット生成タイミングデータ）をパケット生成タイミング回路２７に設定する。パケット生成タイミング回路２７は、ホストＣＰＵ２８により設定されたパケット生成タイミングデータを保持する。

〈シリアル通信の確立および制御電圧の保持〉
本発明の第３の実施形態に係るシリアル通信システム１ｂがシリアル通信を確立するときに実行する処理、ＶＣＯの制御電圧を保持するときに実行する処理は、それぞれ図６、図７と同じである。

〈ＶＣＯの制御電圧の固定および解除〉
本発明の第３の実施形態に係るシリアル通信システム１ｂがＶＣＯの制御電圧を固定および解除するときに実行する処理は、図１１と同じである。

本発明の第３の実施形態に係るシリアル通信システム１ｂによれば、送信機２ｂから転送するＶＣＯＵＰパケットの転送タイミングを外部ＣＰＵにより任意に設定可能とし、定期的にＶＣＯの制御電圧を監視することで、温度上昇などの外乱要因に対して調整を行うことができる。

［第４の実施形態］
〈シリアル通信システムの全体構成〉
図１３は、本発明の第４の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。このシリアル通信システム１ｃは、送信機２ｃと受信機３ｃを備えている。送信機２ｃと受信機３ｃはシリアルバスにより接続されている。

送信機２ｃの内部構成は、第３の実施形態に係る通信システム１ｂの送信機２ｂの内部構成と同じである。また、受信機３ｃの内部構成は、第３の実施形態に係る通信システム１ｂの受信機３ｂのＶＣＯ電圧保持手段３８を制御電圧保持メモリ３９としたものである。

本発明の第４の実施形態に係るシリアル通信システム１ｃによれば、制御電圧を保持する手段がメモリのため、定期的に保持している制御電圧値を以前のデータと比較することができる。このため、ＶＣＯの制御電圧の変動を確認することが可能となる。また、制御電圧保持メモリ３９を不揮発性メモリとすることで、受信機３ｃの電源をオフにしても、制御電圧値は維持されるため、次の電源投入（オン）時に有効となる。

［第５の実施形態］
〈シリアル通信システムの全体構成〉
図１４は、本発明の第５の実施形態に係るシリアル通信システムの全体構成を示すブロック図である。このシリアル通信システム１ｄは、送信機２ｄと受信機３ｄを備えている。送信機２ｄと受信機３ｄはシリアルバスにより接続されている。また、シリアル通信システム１ｄは、ホストＣＰＵ４を備えている。

送信機２ｄの内部構成は、第４の実施形態に係る通信システム１ｃの送信機２ｃからホストＣＰＵ２８を除去した構成を有しており、外部のホストＣＰＵ４よりパケット生成タイミング回路２７が保持するデータが設定される。受信機３ｄの内部構成は、制御電圧保持メモリ３９がホストＣＰＵ４によりアクセス可能なこと以外は第４の実施形態に係る通信システム１ｃの受信機３ｃと同じである。

本発明の第５の実施形態に係るシリアル通信システム１ｄによれば、制御電圧保持メモリ３９に対してホストＣＰＵ４からのアクセスが可能であるため、ＶＣＯ制御電圧の変動を把握し、送信機２ｄのパケット生成タイミングへフィードバックすることができる。また、制御電圧保持メモリ３９により保持されている制御電圧値の変動が大きくなければ、定期的に保持する必要もなくなるため、ＶＣＯＵＰパケットを送信する間隔を長くしデータのオーバーヘッドを減らすことが可能となる。

１，１ａ，１ｂ，１ｃ，１ｄ…シリアル通信システム、２，２ａ，２ｂ，２ｃ，２ｄ…送信機、３，３ａ，３ｂ，３ｃ，３ｄ…受信機、２１…パケット生成回路、２６…基準クロック発生回路、２７…パケット生成タイミング回路、３１…レシーバ回路、３２…ＣＤＲ回路、３２ｄ…制御電圧選択回路、３２ｅ…ＶＣＯ、３４…１０Ｂ８Ｂ回路、３６…ＶＣＯ電圧制御手段、３７…ＶＣＯ電圧制御タイミング手段、３８…ＶＣＯ電圧保持手段。

特開２００２−３５９５５５号公報（図５） 特開２００６−６６９７１号公報（図８）

Claims (10)

1. クロックが埋め込まれたシリアルデータを送信する送信機と、前記シリアルデータを受信し、前記クロックおよびシリアルデータを復元するクロックデータリカバリ回路を備えた受信機と、を有するシリアル通信システムであって、
   前記受信機は、
   前記クロックデータリカバリ回路により前記クロックおよびシリアルデータが復元されているとき、前記クロックデータリカバリ回路に含まれる電圧制御発振器に供給されている制御電圧を保持する制御電圧保持手段と、
   前記送信機から有効なシリアルデータが転送されているか否かを判定する判定手段と、
   前記判定手段の判定結果に基づいて、前記制御電圧保持手段により保持されている制御電圧の前記電圧制御発振器に対する供給の開始および終了のタイミングを制御するタイミング手段と、を有するシリアル通信システム。
2. 請求項１に記載されたシリアル通信システムにおいて、
   前記タイミング手段は、前記送信機から有効なシリアルデータの送信が停止されたときを前記供給の開始のタイミングとし、前記送信機から有効なシリアルデータの送信が再開されたときを前記供給の終了のタイミングとするシリアル通信システム。
3. 請求項１に記載されたシリアル通信システムにおいて、
   前記判定手段は、受信されたシリアルデータのレベルに基づいて、前記送信機から有効なシリアルデータが転送されているか否かを判定するシリアル通信システム。
4. 請求項１に記載されたシリアル通信システムにおいて、
   前記判定手段は、前記送信機から転送されるパケットを判定するパケット判定手段であり、前記送信機から転送されたパケットが有効データの開始を規定するパケットであるか、有効データ期間が終了したことを示すパケットであるかに基づいて、前記送信機から有効なシリアルデータが転送されているか否かを判定するシリアル通信システム。
5. 請求項４に記載されたシリアル通信システムにおいて、
   前記送信機は、前記制御電圧保持手段により保持されている制御電圧を更新するための更新制御パケットを生成するパケット生成手段を有し、
   前記受信機は、前記パケット判定手段が前記更新制御パケットの受信を検知したとき、前記制御電圧保持手段により保持されている制御電圧を更新するシリアル通信システム。
6. 請求項５に記載されたシリアル通信システムにおいて、
   前記送信機は、前記更新制御パケットを生成するタイミングを表すデータを保持するパケット生成タイミング手段を有するシリアル通信システム。
7. 請求項６に記載されたシリアル通信システムにおいて、
   前記パケット生成タイミング手段で保持されるデータを任意に設定可能なＣＰＵを有するシリアル通信システム。
8. 請求項７に記載されたシリアル通信システムにおいて、
   前記ＣＰＵは、前記制御電圧保持手段にアクセスして、制御電圧の変動を把握し、パケット生成タイミングにフィードバックするシリアル通信システム。
9. クロックが埋め込まれたシリアルデータを送信する送信機と、前記シリアルデータを受信し、前記クロックおよびシリアルデータを復元するクロックデータリカバリ回路を備えた受信機と、を有するシリアル通信システムにより実行されるシリアル通信方法であって、
   前記クロックデータリカバリ回路により前記クロックおよびシリアルデータが復元されているとき、前記クロックデータリカバリ回路に含まれる電圧制御発振器に供給されている制御電圧を保持する制御電圧保持工程と、
   前記送信機から有効なシリアルデータが転送されているか否かを判定する判定工程と、
   前記判定工程の判定結果に基づいて、前記制御電圧保持工程により保持されている制御電圧の前記電圧制御発振器に対する供給の開始および終了のタイミングを制御するタイミング工程と、を有するシリアル通信方法。
10. コンピュータを請求項１に記載されたシリアル通信システムにおける各手段として機能させるためのプログラム。
    

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