JP2013090076A - 半導体装置、受信機、送信機、送受信機及び通信システム - Google Patents
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- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
Abstract
【解決手段】半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるSSCG部と、を備えている。
【選択図】図1
Description
本発明の第1の実施形態について、図面を用いてより詳細に説明する。図3は、本実施形態に係る通信システムの一例を示す図である。
続いて、第2の実施形態について図面を参照して詳細に説明する。
続いて、第3の実施形態について図面を参照して詳細に説明する。
続いて、第4の実施形態について図面を参照して詳細に説明する。
2〜4 デバイス
10 受信回路
11 基準信号生成器
12 PLL回路
13 デジタルCDR
14、14a、14b 周波数誤差調整器
15 デシリアライザ
16 シリアライザ
17 送信回路
18 MUX回路
19 SSCG回路
20 不揮発性メモリ
21 位相検出器
22 第1の積分器
23 第2の積分器
24 パターン発生器
25 混合器
26 位相補間器
31 加算器
32 遅延回路
33 乗算器
34 スイッチ
41〜43 フリップフロップ
44 ラッチ
45、46 排他的論理和回路
47、48 デマルチプレクサ
49、50 OR回路
51、52 インバータ
53、54 AND回路
61、62 アップダウンカウンタ
63 カウンタ
64 デコーダ
Claims (14)
- 受信信号を入力し、動作クロック信号に基づいて前記受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、
前記受信信号から取り出したクロック信号と前記動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、
前記周波数誤差信号を記憶する周波数誤差信号記憶部と、
前記周波数誤差信号に基づいて前記動作クロック信号の周波数を制御する動作クロック生成部と、
前記周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散させて変動させるSSCG部と、
を備えることを特徴とする半導体装置。 - 前記周波数誤差信号記憶部が不揮発性メモリを備え、前記不揮発性メモリに前記周波数誤差信号を記憶する請求項1に記載の半導体装置。
- 前記受信信号から前記クロックアンドデータリカバリ部がシリアルに取り出した前記データ信号をパラレルデータ信号に変換するデシリアライザと、
をさらに備える請求項1又は2に記載の半導体装置。 - 一定の期間、前記周波数誤差信号の最大値と最小値とを求め、前記最大値と最小値との差が一定以内になったときに前記周波数誤差信号を前記周波数誤差信号記憶部に記憶する周波数誤差信号更新制御部をさらに備える請求項1乃至3のいずれか一に記載の半導体装置。
- 一定の期間の前記周波数誤差信号の最大値と最小値と平均値とを求め、前記平均値を前記周波数誤差信号記憶部に記憶し、
前記SSCG部は、前記最大値と最小値との差が一定の値以内の場合には、前記周波数誤差信号記憶部が記憶する周波数誤差信号に代えて、前記周波数誤差信号記憶部が記憶する前記平均値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散し、前記最大値と最小値との差が前記一定の値を超える場合には、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散しない請求項1乃至3のいずれか一に記載の半導体装置。 - 周波数誤差信号記憶モードを備え、前記周波数誤差信号記憶モードに設定された場合に、前記周波数誤差信号記憶部を書込み可能に制御する請求項1乃至5のいずれか一に記載の半導体装置。
- 前記クロックアンドデータリカバリ部と、前記周波数誤差調整部と、前記周波数誤差信号記憶部と、前記SSCG部と、前記動作クロック生成部と、が同一半導体基板の上に形成されている請求項1乃至6のいずれか一に記載の半導体装置。
- さらに、前記動作クロック信号に同期してデータをシリアルに出力する送信部を備える請求項1乃至7のいずれか一に記載の半導体装置。
- 出力するデータ信号を前記動作クロック信号に同期してシリアルデータ信号に変換し送信信号を生成するシリアライザをさらに備える請求項8に記載の半導体装置。
- 前記受信信号の送受信は、シリアルATA規格に準拠する請求項1乃至9のいずれか一に記載の半導体装置。
- 請求項1乃至7のいずれか一に記載の半導体装置を含むことを特徴とする受信機。
- 請求項1乃至9に記載の半導体装置を含むことを特徴とする送信機。
- 請求項1乃至9に記載の半導体装置を含むことを特徴とする送受信機。
- 動作クロックを生成し、前記動作クロックに同期してデータを送信すると共に、送信先の動作クロックに同期して送られてきた受信信号からデータを取り出す機能を互いに備えた第1及び第2の送受信機を有し、
前記第1及び第2の送受信機は、前記データを送信する際の動作クロックをスペクトラム拡散させて変動させることのできるSSCG機能を備え、
前記第1の送受信機が、SSCG機能をオフにして前記第2の送受信機に送信した信号を前記第2の送受信機が受信し、前記受信した信号と第2の送受信機の動作クロックから前記第1の送受信機の動作クロックと前記第2の送受信機の動作クロックとの周波数誤差を求め、前記周波数誤差に基づいて前記第2の送受信機の動作クロックの周波数を校正する周波数誤差校正モードを備え、
前記第2の送受信機は、前記第1の送受信機から受信した受信信号から、前記第1の送受信機がSSCG機能をオンしていると判定したときは、前記第2の送受信機のSSCG機能を禁止にして通信を行い、前記第1の送受信機から受信した受信信号から、前記第1の送受信機がSSCG機能をオフしていると判定したときは、前記第2の送受信機のSSCG機能の禁止を解除すると共に、前記周波数誤差校正モードによって校正された動作クロックに基づいて通信を行うことを特徴とする通信システム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011227712A JP5792582B2 (ja) | 2011-10-17 | 2011-10-17 | 半導体装置、受信機、送信機、送受信機及び通信システム |
US13/612,645 US8792535B2 (en) | 2011-10-17 | 2012-09-12 | Semiconductor device, receiver, transmitter, transceiver and communication system |
TW101136350A TWI575923B (zh) | 2011-10-17 | 2012-10-02 | 半導體裝置、信號接收機、信號發送機、信號收發機及通信系統 |
CN201210407016.5A CN103051332B (zh) | 2011-10-17 | 2012-10-16 | 半导体装置、接收器、发送器、收发器和通信系统 |
US14/332,657 US9496916B2 (en) | 2011-10-17 | 2014-07-16 | Semiconductor device, receiver, transmitter, transceiver and communication system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011227712A JP5792582B2 (ja) | 2011-10-17 | 2011-10-17 | 半導体装置、受信機、送信機、送受信機及び通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013090076A true JP2013090076A (ja) | 2013-05-13 |
JP5792582B2 JP5792582B2 (ja) | 2015-10-14 |
Family
ID=48063848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011227712A Expired - Fee Related JP5792582B2 (ja) | 2011-10-17 | 2011-10-17 | 半導体装置、受信機、送信機、送受信機及び通信システム |
Country Status (4)
Country | Link |
---|---|
US (2) | US8792535B2 (ja) |
JP (1) | JP5792582B2 (ja) |
CN (1) | CN103051332B (ja) |
TW (1) | TWI575923B (ja) |
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JP3843831B2 (ja) | 2001-12-25 | 2006-11-08 | 松下電器産業株式会社 | クロック生成方法及びクロック生成器 |
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-
2011
- 2011-10-17 JP JP2011227712A patent/JP5792582B2/ja not_active Expired - Fee Related
-
2012
- 2012-09-12 US US13/612,645 patent/US8792535B2/en active Active
- 2012-10-02 TW TW101136350A patent/TWI575923B/zh not_active IP Right Cessation
- 2012-10-16 CN CN201210407016.5A patent/CN103051332B/zh not_active Expired - Fee Related
-
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- 2014-07-16 US US14/332,657 patent/US9496916B2/en not_active Expired - Fee Related
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---|---|
TWI575923B (zh) | 2017-03-21 |
JP5792582B2 (ja) | 2015-10-14 |
US20140328377A1 (en) | 2014-11-06 |
US8792535B2 (en) | 2014-07-29 |
CN103051332A (zh) | 2013-04-17 |
CN103051332B (zh) | 2017-04-19 |
TW201334490A (zh) | 2013-08-16 |
US9496916B2 (en) | 2016-11-15 |
US20130094539A1 (en) | 2013-04-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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