JP5826246B2

JP5826246B2 - 注入同期を補償する装置および方法

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Publication number: JP5826246B2
Application number: JP2013502580A
Authority: JP
Inventors: ジースティーヴンス，サミュエル; アールバーチ，ケネス
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2010-03-29
Filing date: 2011-02-23
Publication date: 2015-12-02
Anticipated expiration: 2031-02-23
Also published as: WO2011126614A2; JP2013528011A; WO2011126614A3; CN102823137A; US20110234277A1; US8291257B2; CN102823137B

Description

本開示は一般的にはデータ処理システムに関し、より詳細には、注入同期の補償を有するデータ処理システムに関する。

データ処理システムは特定の用途のために複数のクロック信号を必要とする場合がある。一般的に、クロック信号を生成するために多数の位相ロックループ（ＰＬＬ）が使用され得る。ＰＬＬは、出力クロック信号を基準クロック信号と同位相に保持するように設計される。これらのＰＬＬの発振器が同じ周波数または調和関係にある周波数において動作しているとき、発振器は「注入同期」であることができる。注入同期はＰＬＬ出力クロック信号を、それらのそれぞれの基準クロック信号と位相整列して動作しないようにプルし得る。ＰＬＬにもともと備わっている動作と注入同期との間のこの衝突の結果として、ＰＬＬが許容不可能なレベルのジッタを有するクロック信号を生成することになる可能性がある。

一般的に、この衝突は、ＰＬＬ間の結合を重大でないレベルに低減するためにＰＬＬを分離（アイソレート）することによって解決されてきた。しかしながら、２つの要因に起因して、ＰＬＬを分離することはもはや効果的な解決策ではない。第１に、ＰＬＬを利用するシステムはますます高い周波数で動作するようになっており、結果としてジッタに対してより敏感になり得る。第２に、ＰＬＬ間の距離は縮まっており、分離の効果がなくなってきている。

従って、注入同期を補償する装置および方法が必要とされている。

一実施形態において、データ処理システムは、処理装置と、マスタクロックを提供するマスタクロック生成器と、各々がそれぞれのクロック信号を提供する複数の位相ロックループとを有する。複数の動的可変遅延回路が各々、複数の所定の遅延量を有する。クロック制御される回路が、それぞれの位相ロックループによって提供されるそれぞれのクロック信号に結合される。パフォーマンス検出器が、複数の位相ロックループの少なくとも１つについてクワイエットゾーンの中心を求めるために、クロック信号を受け取るように結合される。位相ロックループはオフおよびオンにされ、複数の動的可変遅延回路のそれぞれが、データ処理システムがクワイエットゾーンのほぼ中心の近傍で動作することを可能にする位置にマスタクロックのエッジを調整する新たな所定の遅延値を有するようにセットされる。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
注入同期を補償する装置を有する例示的なデータ処理システムのブロック図である。基準クロック信号の位相／遅延の変動に基づくクロックジッタの振幅の変動を示す概略図である。注入同期を補償する装置を有するデータ処理システムの動作を示す流れ図である。注入同期を補償する装置を有する別の例示的なデータ処理システムのブロック図である。注入同期を補償する装置を有する別の例示的なデータ処理システムのブロック図である。

１つの態様において、各々がそれぞれのクロック信号をそれぞれのクロック制御される回路に提供する、マスタクロックに結合される複数の位相ロックループを有するデータ処理システムにおいて注入同期を補償する方法が提供される。本方法は、複数の位相ロックループのうちの少なくとも２つをオンにすることを含むことができる。本方法は、マスタクロックと複数の位相ロックループのうちの上記少なくとも２つのうちの１つとの間にある動的可変遅延回路を、所定の遅延値を有するようにセットすることをさらに含むことができ、動的可変遅延回路は、複数の遅延値を有する。本方法は、複数のパフォーマンス値を提供するために、複数の位相ロックループのうちの少なくとも１つのパフォーマンスを、複数の遅延値を用いて測定することをさらに含むことができる。本方法は、複数の位相ロックループのうちの上記少なくとも２つのクロック間の、位相差のクワイエットゾーンの中心を求めることをさらに含むことができる。本方法は、必要に応じて、複数の位相ロックループのうちの上記少なくとも２つのうちの１つのために現在選択されている一時的遅延値を調整して、クワイエットゾーンの中心にほぼ対応する、調整された新たな一時的遅延値にすることをさらに含むことができる。本方法は、データ処理システムの動作中に、複数の位相ロックループのうちの上記少なくとも２つをオフにするとともに、（ａ）〜（ｆ）を繰り返すことをさらに含むことができる。

別の態様において、データ処理システムが提供される。データ処理システムは、マスタクロックを提供するためのマスタクロック生成器を含むことができる。データ処理システムは、マスタクロック生成器に結合される複数の位相ロックループをさらに含むことができ、当該複数の位相ロックループの各々はそれぞれのクロック信号を提供する。データ処理システムは、マスタクロック生成器と、複数の位相ロックループのそれぞれとの間に各々結合されるとともに、複数の所定の遅延量を有する、複数の動的可変遅延回路をさらに含むことができる。データ処理システムは、複数の位相ロックループのうちの所定の位相ロックループのそれぞれのクロック信号に結合されるそれぞれのクロック制御される回路を備える、複数のクロック制御される回路部分をさらに含むことができる。データ処理システムは、複数の位相ロックループのうちの少なくとも２つのクロック間の、位相差のクワイエットゾーンの中心を求めるための、複数のクロック制御される回路部分に結合されるパフォーマンス検出器をさらに含むことができる。データ処理システムは、パフォーマンス検出器および複数の動的可変遅延回路に結合される処理装置をさらに含むことができ、当該処理装置は、複数の位相ロックループのうちの上記少なくとも２つを選択的にオフにし、複数の位相ロックループのうちの上記少なくとも２つをオンにし、複数の動的可変遅延回路のそれぞれを、新たな所定の遅延値であって、マスタクロックのエッジをデータ処理システムがクワイエットゾーンのほぼ中心の近傍で動作することを可能にするロケーションに調整する値に遅延を再調整する、新たな所定の遅延値を有するようにセットする。

さらに別の態様において、方法は、マスタクロック信号を少なくとも第１の位相ロックループおよび第２の位相ロックループに提供することを含むことができる。本方法は、マスタクロック信号を第２の位相ロックループに提供することの前に、所定の可変遅延をマスタクロック信号に注入することをさらに含むことができる。本方法は、第１のクロック信号を第１の位相ロックループから第１のクロック制御される回路に、および、第２のクロック信号を、第２の位相ロックループから第２のクロック制御される回路に提供することをさらに含むことができる。本方法は、結果として複数のパフォーマンス値をもたらす複数の異なる遅延値を使用して、マスタクロック信号を第２の位相ロックループに遅延させることに応答して、第１のクロック信号および第２のクロック信号のパフォーマンスを測定することをさらに含むことができる。本方法は、第１のクロック信号と第２のクロック信号との間の、位相差のクワイエットゾーンの中心を求めることをさらに含むことができる。本方法は、必要に応じて、第２の位相ロックループに結合されているマスタクロック信号のために現在選択されている一時的遅延値を調整して、クワイエットゾーンの中心にほぼ対応する、調整された新たな一時的遅延値にすることをさらに含むことができる。本方法は、第１のクロック制御される回路および第２のクロック制御される回路の機能動作中に、上記測定すること、求めること、および調整することを選択的に繰り返すことをさらに含むことができる。

図１は、注入同期を補償する装置を有する例示的なデータ処理システム１０のブロック図である。１つの実施形態において、データ処理システム１０は、マスタクロック生成器１２、ＰＬＬ１１４、ＰＬＬ２１６、およびＰＬＬＮ１８を含むことができる。データ処理システム１０は、クロック制御される回路２０、２２、および２４をさらに含むことができる。データ処理システム１０は、パフォーマンス検出器２６、処理装置２８、動的可変遅延１３０、動的可変遅延２３２、および動的可変遅延Ｎ３４をさらに含むことができる。マスタクロック生成器１２は、さまざまなＰＬＬとともに使用するためのクロック信号を生成することができる発振器であり得る。１つの実施形態では、マスタクロック生成器１２によって生成されるマスタクロック信号は、動的可変遅延１３０、動的可変遅延２３２、および動的可変遅延Ｎ３４にそれぞれ入力として結合されることができる。例として、動的可変遅延の各々は、複数のタップを有する遅延線として実装されることができる。動的可変遅延の各々の出力は、それぞれのＰＬＬに結合されることができる。ＰＬＬ１１４は、クロック信号をクロック制御される回路２０に提供するために使用されることができる。ＰＬＬ２１６は、クロック信号をクロック制御される回路２２に提供するために使用されることができる。ＰＬＬＮ１８は、クロック信号をクロック制御される回路２４に提供するために使用されることができる。この実施形態において、ＰＬＬによるクロック信号出力は、入力としてパフォーマンス検出器２６に提供されることができる。パフォーマンス検出器２６は、クロック信号に対してジッタ測定を実行して、それぞれのクロック信号におけるジッタの量を求めることができる。このようにして、ジッタ測定値はパフォーマンス検出器２６によって、さまざまなクロック制御信号のパフォーマンスを測定するのに使用されることができる。パフォーマンス検出器２６は処理装置２８に結合されることができ、それによって、処理装置は、パフォーマンス検出器２６と情報を交換することができる。例として、処理装置２８はパフォーマンス検出器２６から受け取られたジッタ測定値を記憶することができる。図１は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム１０は異なって配列される追加のまたはより少ない要素を含むことができる。１つの実施形態において、データ処理システム１０は、単一の集積回路上に実装され、それによって、マスタクロック１２を除く、図１に示されるデータ処理システム１０のすべての構成要素が同じ集積回路上にある。

図２および３に関連して後に説明されるように、処理装置２８は必要に応じて、動的可変遅延値を調整するためのアルゴリズムを実行することができる。動的可変遅延値は一時的な値であり、データ処理システム１０の動作中に処理装置２８によって変更されることができる。本明細書において使用される場合、「データ処理システムの動作」という用語は、エンドユーザ製品における検査および展開中のデータ処理システム１０の動作を含む。固定された永久的な遅延値はＰＬＬにもともと備わっている性質と注入同期との間の衝突によってもたらされる問題を解決しないため、動的可変遅延値に関連付けられる一時的な値を変更する能力は重要である。これは、プロセス、電圧、または温度の変化が、ＰＬＬにもともと備わっている性質と注入同期との間の衝突がクロック信号を高いジッタ値を伴って動作するようにさせてしまうのに十分な位相シフトをクロック信号内に生成する可能性があるためである。これは図２を参照してさらに説明される。図２のグラフ３６に示されるように、ジッタ振幅（Ｙ軸に沿って示される）は、ＰＬＬに入力される基準クロック信号の位相／遅延（Ｘ軸に沿って示される）の変化に伴って変化することができる。領域３８および４２は高いジッタ振幅を有するものとして示され、領域４０は低いジッタ振幅を有するものとして示されている。プロセス、電圧、および温度の変化が、それより前は機能していた一時的な遅延値が機能しなくなるのに十分なほどに、高いジッタ振幅領域３８および４２ならびに低い振幅領域４０をシフトさせる可能性がある。ＰＬＬが、クワイエットゾーンとも称される低いジッタ振幅領域４０において動作し続けることを確実にするために、データ処理システム１０の動作中に可変遅延値を変更することが可能であることが重要である。例として、処理装置２８は、可変遅延（例えば、動的可変遅延１、動的可変遅延２、および動的可変遅延Ｎ）を調整するためのアルゴリズムを実行するように構成され、それによって、それぞれのＰＬＬはクワイエットゾーン（例えば、領域４０）の中心４４において動作している。このプロセスは、マスタクロックのエッジをデータ処理システム１０がクワイエットゾーン（例えば、領域４０）のほぼ中心４４の近傍で動作することを可能にするロケーションに調整する値に遅延を調整することを含むことができる。

ここで図３を参照すると、注入同期を補償する方法のための流れ図７０が示される。１つの実施形態において、この方法は、処理装置２８によって実行されることができる。一例として、ステップ７２において、処理装置２８は、少なくともＰＬＬ１１４およびＰＬＬ２１６をオンにすることができる。次に、ステップ７４において、処理装置２８は、動的可変遅延１および動的可変遅延２の各々を最小値にセットすることができる。例として、これは、処理装置２８が遅延線を最小遅延タップにセットすることを含むことができる。次に、ステップ７６において、パフォーマンス検出器２６が単独でまたは処理装置２８と協働して、ＰＬＬ１１４およびＰＬＬ２１６のうちの少なくとも１つのパフォーマンスを測定することができる。１つの実施形態において、パフォーマンス測定は、それぞれ、ＰＬＬ１１４およびＰＬＬ２１６によって出力されるクロック信号に関連付けられるジッタの振幅を測定することに関連し得る。測定されたジッタ振幅値は、処理装置２８によってメモリ内に記憶されることができ、動的可変遅延１３０および動的可変遅延２３２に関連付けられる一時的な値を調整するのに使用されることができる。例として、ステップ７８において、動的可変遅延２３２の値がインクリメントされることができる。これは、遅延線の次の遅延タップを使用することを含むことができ、それによって、遅延の値がインクリメントされる。ステップ８０に関連して示されるように、パフォーマンス検出器２６は、動的可変遅延２３２に関連付けられる可能な遅延値のすべてについてパフォーマンスを測定するのに使用されることができる。１つの実施形態において、可能な遅延値のすべてが遅延線から得られ得る遅延タップのすべてに関連することができる。可能な遅延値のすべてに対するジッタ振幅値が測定され分析されると、ステップ８２において、クワイエットゾーンの中心（例えば、領域４０の中心４４）が求められることができる。このプロセスの一部として、処理装置２８はクワイエットゾーンの中心に対応する一時的な遅延値を求めることができる。例として、このステップは、処理装置２８が遅延値の下限および上限を求めることを含むことができる。下限および上限は、遅延値であって、それに対するジッタ振幅が他の遅延値よりも有意に低い遅延値に対応することができる。クワイエットゾーンの中心４４は、下限遅延値および上限遅延値を平均することによって計算されることができる。

次に、ステップ８４に示されるように、処理装置２８は、動的可変遅延２３２を、クワイエットゾーンのほぼ中心に対応する一時的な遅延値にセットすることができる。デーテ処理ステップの動作中、適切な時点において、ステップ８６に示されるように、ＰＬＬ１１４、ＰＬＬ２１６、およびＰＬＬＮ１８がオフにされることができ、プロセスはステップ７２に戻ることができる。このようにして、プロセス、電圧、および温度の変動によって引き起こされるクロック信号の如何なる変化も補償されることができる。例えば、ステップ７２〜８４が２回目に実行されるとき、クワイエットゾーンの中心はシフトしている場合がある。結果として、データ処理装置１０は、動作上の困難を経験し始めようとしているところである場合がある。しかしながら、動的可変遅延は時機良くリセットされるため、データ処理システム１０は適切に動作し続けることができる。１つの実施形態において、ステップ７２〜８４に関連するステップのタイミングは、温度、電圧、マスタクロック周波数、位相ロックループ周波数の何らかの変化、またはシステム設定の変化を検出することに基づく場合がある。システム設定の変化は、パワーマネジメント（電力管理）設定の変化に関連する場合がある。図３は特定の順序で実行される一連のステップを示しているが、これは、異なる順序で実行されることができる、追加のまたはより少ないステップを含むことができる。例えば、図３は動的可変遅延値を最小値にセットしてその後それらをインクリメントすることを示しているが、それらは最大値にセットされてその後デクリメントされ得る。その上、図４および５に関連して説明されるように、パフォーマンス検出器２６は、アイ・ダイアグラムの中心の偏位およびビット誤り率（ＢＥＲ）のような、クロック信号の安定性に関連付けられる他の特性を検出することができる。

図４は、注入同期を補償する装置を有する別の例示的なデータ処理システム９０のブロック図である。データ処理システム１０のように、データ処理システム９０も、注入同期を補償するための構成要素を含む。ジッタ測定値に依拠する代わりに、パフォーマンス検出器９２は、様々なクロック制御／データ信号のパフォーマンスを評価するためのアイ発見技法（ｅｙｅ−ｆｉｎｄｉｎｇｔｅｃｈｎｉｑｕｅ）に依拠する。データ処理システム９０は、データ処理システム１０と同じ構成要素をいくつか有する。共通の構成要素は、それらの動作がデータ処理システム１０の一部としてのそれらの動作と異なるものでない限り、説明されていない。この実施形態において、パフォーマンス検出器９２はデータ信号をクロック制御される回路２０、２２、および２４それぞれに提供することができる。出力データストリームがパフォーマンス検出器９２に提供し戻されることができる。パフォーマンス検出器９２は、ステップ７４の一部として、単独でまたは処理装置２８と協働して、それぞれクロック制御される回路２０およびクロック制御される回路２２のうちの少なくとも１つによって出力されるデータ信号に関連付けられるアイ・ダイアグラムの偏位を測定することができる。これは、クロック制御される回路２０によって通信される一連のデータビットについて、高振幅と低振幅との間の各遷移の位置を求めることを含むことができる。測定された偏位は、処理装置２８によってメモリ内に記憶されることができ、動的可変遅延１３０および動的可変遅延２３２に関連付けられる値を調整するのに使用されることができる。１つの実施形態において、処理装置２８は測定された偏位をジッタ振幅値に変換することができる。これが為されると、図４に示される実施形態は図２および３に関連して上述したものと同様に動作することができる。図４は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム９０は異なって配列される追加のまたはより少ない要素を含むことができる。１つの実施形態において、データ処理システム９０は、単一の集積回路上に実装され、それによって、マスタクロック１２を除く、図４に示されるデータ処理システム９０のすべての構成要素が同じ集積回路上にある。

図５は、注入同期を補償する装置を有する別の例示的なデータ処理システムのブロック図である。データ処理システム１０のように、データ処理システム１００も、注入同期を補償するための構成要素を含む。ジッタ測定値に依拠する代わりに、パフォーマンス検出器１０２は、ビット誤り率（ＢＥＲ）に依拠して、様々なクロック制御／データ信号のパフォーマンスを評価する。データ処理システム１００は、データ処理システム１０と同じ構成要素をいくつか有する。共通の構成要素は、それらの動作がデータ処理システム１０の一部としてのそれらの動作と異なるものでない限り、説明されていない。この実施形態において、パフォーマンス検出器１０２はデータ信号をクロック制御される回路２０、２２、および２４それぞれに提供することができる。出力データストリームがパフォーマンス検出器１０２に提供し戻されることができる。パフォーマンス検出器１０２は、ステップ７４の一部として、単独でまたは処理装置２８と協働して、クロック制御される回路２０によって送信されクロック制御される回路２２によって受け取られるデータ信号に関連付けられるビット誤り率を測定することができる。測定されたＢＥＲは、処理装置２８によってメモリ内に記憶されることができ、動的可変遅延１３０および動的可変遅延２３２に関連付けられる値を調整するのに使用されることができる。１つの実施形態において、処理装置２８は測定されたＢＥＲをジッタ振幅値に変換することができる。これが為されると、図５に示される実施形態は図２および３に関連して上述したものと同様に動作することができる。図５は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム１００は異なって配列される追加のまたはより少ない要素を含むことができる。１つの実施形態において、データ処理システム１００は、単一の集積回路上に実装され、それによって、マスタクロック１２を除く、図５に示されるデータ処理システム１００のすべての構成要素が同じ集積回路上にある。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本明細書において描写されている回路は例示にすぎないことは理解されたい。概念的な、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。従って、本明細書における、特定の機能を達成するために結合される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合に限定されるようには意図されていない。

さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの（“ａ”ｏｒ“ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims

各々がそれぞれのクロック信号をそれぞれのクロック制御される回路に提供する、マスタクロックに結合される複数の位相ロックループを有するデータ処理システムにおいて、注入同期を補償する方法であって、
（ａ）前記複数の位相ロックループのうちの少なくとも２つをオンにすることと、
（ｂ）前記マスタクロックと前記複数の位相ロックループのうちの前記少なくとも２つのうちの１つとの間にある動的可変遅延回路を、該動的可変遅延回路の複数の遅延値のうちの１つである所定の遅延値を有するようにセットすることと、
（ｃ）複数のパフォーマンス値を提供するために、前記複数の位相ロックループのうちの少なくとも１つのパフォーマンスを、前記複数の遅延値を使用することによって測定することと、
（ｅ）前記複数の位相ロックループのうちの前記少なくとも２つのクロック間の、位相差のクワイエットゾーンの中心を求めることと、
（ｆ）前記動的可変遅延回路を、前記クワイエットゾーンの前記中心にほぼ対応する、調整された新たな一時的遅延値にセットすることと、
（ｇ）前記データ処理システムの動作中に、前記複数の位相ロックループのうちの前記少なくとも２つをオフにするとともに、（ａ）〜（ｆ）を繰り返すこととを含む、方法。
前記複数の位相ロックループのうちの前記少なくとも２つを初めてオンにした後に、前記動的可変遅延回路を、前記複数の遅延値のうちの最小遅延値を前記所定の遅延値として有するようにセットすることと、
前記複数の遅延値を使用してパフォーマンスを測定するために、連続して増大する順序で次の遅延値にインクリメントすることとをさらに含む、請求項１に記載の方法。
前記複数の位相ロックループのうちの前記少なくとも２つを初めてオンにした後に、前記動的可変遅延回路を、前記複数の遅延値のうちの最大遅延値を前記所定の遅延値として有するようにセットすることと、
前記複数の遅延値を使用してパフォーマンスを測定するために、連続して減少する順序で次の遅延値にデクリメントすることとをさらに含む、請求項１に記載の方法。
前記複数の位相ロックループのうちの前記少なくとも２つのうちの第１の位相ロックループによってクロック制御される第１のクロック制御される回路と、前記複数の位相ロックループのうちの前記少なくとも２つのうちの第２の位相ロックループによってクロック制御される第２のクロック制御される回路とによって通信されるデータのビット誤り率（ＢＥＲ）を測定することによって、前記複数の位相ロックループの前記少なくとも１つのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１に記載の方法。
前記複数の位相ロックループのうちの前記少なくとも２つの各々の出力におけるクロックジッタを前記複数の遅延値の各々について測定することによって、前記複数の位相ロックループのうちの前記少なくとも１つのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１に記載の方法。
前記複数の位相ロックループのうちの前記少なくとも２つについてクロックジッタを定めるために、第１のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも１つのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１に記載の方法。
データ処理システムであって、
マスタクロックを提供するためのマスタクロック生成器と、
前記マスタクロック生成器に結合される複数の位相ロックループであって、該複数の位相ロックループの各々はそれぞれのクロック信号を提供する、複数の位相ロックループと、
各々が前記マスタクロック生成器と、前記複数の位相ロックループのそれぞれとの間に結合されるとともに、複数の遅延値を有する、複数の動的可変遅延回路と、
前記複数の位相ロックループのうちの所定の位相ロックループの前記それぞれのクロック信号に結合されるそれぞれのクロック制御される回路を備える、複数のクロック制御される回路部分と、
前記複数の位相ロックループのうちの少なくとも２つのクロック間の位相差のクワイエットゾーンの中心を求めるための、前記複数のクロック制御される回路部分に結合されるパフォーマンス検出器と、
前記パフォーマンス検出器および前記複数の動的可変遅延回路に結合される処理装置であって、該処理装置は、前記複数の位相ロックループのうちの前記少なくとも２つを選択的にオフにし、前記複数の位相ロックループのうちの前記少なくとも２つをオンにし、前記複数の動的可変遅延回路のうちのそれぞれの１つを、新たな所定の遅延値を有するようにセットし、該新たな所定の遅延値は、当該データ処理システムが前記クワイエットゾーンのほぼ前記中心の近傍で動作することを可能にする位置に前記マスタクロックのエッジを調整する値に遅延を再調整する遅延値である、処理装置と
を備えるデータ処理システム。
前記複数の位相ロックループのうちの前記少なくとも２つを初めてオンにした後に、前記処理装置は、前記動的可変遅延回路のうちの前記それぞれの１つを、最小遅延値を所定の遅延値として有するようにセットし、前記複数の遅延値を使用してパフォーマンスを測定するために、連続して増大する順序で次の遅延値にインクリメントする、請求項７に記載のデータ処理システム。
前記複数の位相ロックループのうちの前記少なくとも２つを初めてオンにした後に、前記処理装置は、前記動的可変遅延回路を、最大遅延値を所定の遅延値として有するようにセットし、前記複数の遅延値を使用してパフォーマンスを測定するために、連続して減少する順序で次の遅延値にデクリメントする、請求項７に記載のデータ処理システム。
前記パフォーマンス検出器は、前記複数の位相ロックループのうちの前記少なくとも２つのうちの第１の位相ロックループによってクロック制御される第１のクロック制御される回路と、前記複数の位相ロックループのうちの前記少なくとも２つのうちの第２の位相ロックループによってクロック制御される第２のクロック制御される回路とによって通信されるデータのビット誤り率（ＢＥＲ）を測定することによって前記複数の位相ロックループの前記少なくとも１つのパフォーマンスを測定し、前記パフォーマンス検出器は、位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求め、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項７に記載のデータ処理システム。
前記パフォーマンス検出器は、前記複数の遅延値の各々について、前記複数の位相ロックループのうちの少なくとも１つの出力におけるクロックジッタを測定することによって、前記複数の位相ロックループのうちの前記少なくとも２つのパフォーマンスを測定し、位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求め、前記パフォーマンス検出器は、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項７に記載のデータ処理システム。
前記パフォーマンス検出器は、前記複数の位相ロックループのうちの少なくとも１つについてクロックジッタを定めるために、第１のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも１つのパフォーマンスを測定し、位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求め、前記パフォーマンス検出器は遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項７に記載のデータ処理システム。
マスタクロック信号を少なくとも第１の位相ロックループおよび第２の位相ロックループに提供することと、
前記マスタクロック信号を前記第２の位相ロックループに提供することの前に、所定の可変遅延値だけ前記マスタクロック信号を遅延させることと、
第１のクロック信号を前記第１の位相ロックループから第１のクロック制御される回路に、および、第２のクロック信号を、前記第２の位相ロックループから第２のクロック制御される回路に提供することと、
結果として複数のパフォーマンス値をもたらす複数の遅延値を使用して、前記第２の位相ロックループへの前記マスタクロック信号を遅延させることに応答して、前記第１のクロック信号および前記第２のクロック信号のパフォーマンスを測定することと、
前記第１のクロック信号と前記第２のクロック信号との間の、位相差のクワイエットゾーンの中心を求めることと、
前記第２の位相ロックループに結合される前記マスタクロック信号を、前記クワイエットゾーンの前記中心にほぼ対応する、調整された新たな一時的遅延値だけ遅延させることと、
前記第１のクロック制御される回路および前記第２のクロック制御される回路の機能動作中に、前記測定すること、求めること、および調整することを選択的に繰り返すことと、
を含む方法。
前記第１の位相ロックループおよび前記第２の位相ロックループを初めてオンにした後に、最小遅延値を前記所定の可変遅延値としてセットすることと、
前記複数の遅延値を使用してパフォーマンスを測定するために、連続して増大する順序で次の遅延値にインクリメントすることとをさらに含む、請求項１３に記載の方法。
前記第１の位相ロックループおよび前記第２の位相ロックループを初めてオンにした後に、最大遅延値を前記所定の可変遅延値としてセットすることと、
前記複数の遅延値を使用してパフォーマンスを測定するために、連続して減少する順序で次の遅延値にデクリメントすることとをさらに含む、請求項１３に記載の方法。
前記第１の位相ロックループによってクロック制御される前記第１のクロック制御される回路と、前記第２の位相ロックループによってクロック制御される前記第２のクロック制御される回路とによって通信されるデータのビット誤り率（ＢＥＲ）を測定することによって、前記第１の位相ロックループおよび前記第２の位相ロックループのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１３に記載の方法。
前記第１の位相ロックループおよび前記第２の位相ロックループの各々の出力におけるクロックジッタを前記複数の遅延値の各々について測定することによって、前記第１の位相ロックループおよび前記第２の位相ロックループのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１３に記載の方法。
前記複数の位相ロックループのうちの前記少なくとも２つについてクロックジッタを定めるために、前記第１のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも２つのパフォーマンスを測定することと、
位相差の前記クワイエットゾーンにおけるクロックジッタ振幅が位相差の前記クワイエットゾーンの外側におけるクロックジッタ振幅より低い、位相差の前記クワイエットゾーンを定めるために、遅延値の下限および上限を求めることと、
遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項１３に記載の方法。
更なるクロック制御される回路をクロック制御するために、位相ロックループの更なるペアを同じマスタクロックに結合することと、
複数のパフォーマンス値を提供するために前記複数の遅延値を使用して、前記マスタクロック信号を遅延させることに応答して、前記位相ロックループの更なるペアによって提供されるクロック信号のパフォーマンスを測定することと、
前記位相ロックループの更なるペアによって提供される前記クロック信号間の、位相差のクワイエットゾーンの中心を求めることと、
前記位相ロックループの更なるペアのうちの所定のものに結合される前記マスタクロック信号を、前記クワイエットゾーンの前記中心に対応する、調整された新たな一時的遅延値だけ遅延させることと、
前記更なるクロック制御される回路の機能動作中に、前記測定すること、求めること、および調整することを選択的に繰り返すこととをさらに含む、請求項１３に記載の方法。
前記第１のクロック制御される回路および前記第２のクロック制御される回路の機能動作中に、温度、電圧、マスタクロック周波数、位相ロックループ周波数の変化またはパワーマネジメント設定の変化のうちのいずれか１つを検出することに応答して、前記測定すること、求めること、および調整することを選択的に繰り返すことをさらに含む、請求項１３に記載の方法。