JP7174271B2 - 位相同期回路、送受信回路及び集積回路 - Google Patents

位相同期回路、送受信回路及び集積回路 Download PDF

Info

Publication number
JP7174271B2
JP7174271B2 JP2020529872A JP2020529872A JP7174271B2 JP 7174271 B2 JP7174271 B2 JP 7174271B2 JP 2020529872 A JP2020529872 A JP 2020529872A JP 2020529872 A JP2020529872 A JP 2020529872A JP 7174271 B2 JP7174271 B2 JP 7174271B2
Authority
JP
Japan
Prior art keywords
circuit
clock signal
signal
output clock
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020529872A
Other languages
English (en)
Other versions
JPWO2020012550A1 (ja
Inventor
政利 柘植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2020012550A1 publication Critical patent/JPWO2020012550A1/ja
Application granted granted Critical
Publication of JP7174271B2 publication Critical patent/JP7174271B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/403—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency

Description

本発明は、位相同期回路、送受信回路及び集積回路に関する。
電圧制御発振器の出力クロックを所定の値に分周したフィードバッククロックを分周器により生成するフェーズロックループを用いたクロック発生回路が知られている（特許文献１参照）。位相比較器は、フィードバッククロックと入力基準クロックとの位相差を検出してこの位相差を無くすための位相誤差信号を生成して電圧制御発振器の出力クロックを制御する。調整回路は、入力基準クロックの周波数変動が所定の範囲より大きい場合、周波数変動を所定の範囲内に調整する。
また、位相比較器の第１の入力に与えられる信号と位相比較器の第２の入力に与えられる信号との間の位相差を示す信号を生成するための位相比較器を含む位相ロックループ回路が知られている（特許文献２参照）。第１の遅延素子は、位相比較器の第１の入力に供給される信号に遅延を与える。第２の遅延素子は、位相比較器の第２の入力に供給される信号に遅延を与える。第１の遅延素子及び第２の遅延素子のうちの少なくとも１つによって与えられる遅延は、関連する遅延制御値に従って変化する。マイクロコントローラは、第１の遅延素子及び第２の遅延素子に結合され、関連する遅延制御値を生成する。位相ロックループ回路と第１の遅延素子と第２の遅延素子とマイクロコントローラは、同じ半導体基板上に存在する。
また、入力クロックから位相補間制御信号を生成する位相補間制御部を有する位相ロックループが知られている（特許文献３参照）。位相／周波数検出器は、第２の基準クロックとフィードバッククロックとの位相差を検出し、位相差を表す位相誤差信号を出力する。ループフィルタは、位相誤差信号をフィルタリングして第１の制御信号を生成する。位相補間発振器は、位相補間制御信号によって制御される第１の基準クロックと第１の制御信号によって制御される発振条件とによって位相補間された出力クロックを生成する。Ｎ分周回路（Ｎは整数）は、フィードバッククロックを生成するために出力クロックをＮ分周する。可変遅延モジュールは、位相／周波数検出器に結合され、第２の制御信号によって制御される量だけ入力クロックを遅延させて第２の基準クロックを生成する。
特開２００４－１５３３３２号公報 米国特許第９８５９９０１号明細書 米国特許第８２５３４５４号明細書
位相ロックループ回路は、出力クロック信号を生成する。しかし、出力クロック信号にジッタが発生することがある。ジッタは、出力クロック信号の時間軸方向に発生する高周波数の変動（揺らぎ）である。
１つの側面では、本発明の目的は、出力クロック信号のジッタを低減することができる位相同期回路、送受信回路及び集積回路を提供することである。
位相同期回路は、第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する。
１つの側面では、第１の出力クロック信号のジッタを低減することができる。
図１は、第１の実施形態による集積回路の構成例を示す図である。 図２は、複数の位相ロックループ回路に共通に接続される電源電位ノード及びグランド電位ノードを示す図である。 図３は、位相ロックループ回路の構成例を示す図である。 図４は、集積回路の制御方法を示すフローチャートである。 図５は、第２の実施形態による位相ロックループ回路の構成例を示す図である。 図６は、第３の実施形態による位相ロックループ回路の構成例を示す図である。 図７は、集積回路の制御方法を示すフローチャートである。 図８は、第４の実施形態による送受信回路の構成例を示す図である。 図９は、遅延回路の遅延量調整前のアイパターンを示す図である。 図１０は、遅延回路の遅延量調整後のアイパターンを示す図である。
（第１の実施形態）
図１は、第１の実施形態による集積回路１００の構成例を示す図である。集積回路１００は、中央処理ユニット（ＣＰＵ）１０１と、複数レーンの送受信回路１１１～１１４とを有する。
送受信回路１１１は、送信回路（ＴＸ）１２１と、位相ロックループ（ＰＬＬ）回路１３１と、受信回路（ＲＸ）１４１とを有する。位相ロックループ回路１３１は、位相同期回路であり、出力クロック信号を生成する。送信回路１２１は、位相ロックループ回路１３１が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４１は、位相ロックループ回路１３１が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、内部回路であり、送信回路１２１に送信データを出力し、受信回路１４１から受信データを入力する。送信回路１２１は、位相ロックループ回路１３１が生成する出力クロック信号に同期して、中央処理ユニット１０１から入力した送信データをパラレルからシリアルに変換し、シリアルの送信データを他の集積回路に送信する。受信回路１４１は、クロックデータリカバリ（ＣＤＲ）回路を有し、位相ロックループ回路１３１が生成する出力クロック信号に同期して、他の集積回路から受信したシリアルの受信信号を基に、クロック信号と受信データを再生する。そして、受信回路１４１は、受信データをシリアルからパラレルに変換し、パラレルの受信データを中央処理ユニット１０１に出力する。
送受信回路１１２は、送信回路１２２と、位相ロックループ回路１３２と、受信回路１４２とを有する。位相ロックループ回路１３２は、位相同期回路であり、出力クロック信号を生成する。送信回路１２２は、位相ロックループ回路１３２が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４２は、位相ロックループ回路１３２が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２２に送信データを出力し、受信回路１４２から受信データを入力する。送信回路１２２は、送信回路１２１と同様の処理を行う。受信回路１４２は、受信回路１４１と同様の処理を行う。
送受信回路１１３は、送信回路１２３と、位相ロックループ回路１３３と、受信回路１４３とを有する。位相ロックループ回路１３３は、位相同期回路であり、出力クロック信号を生成する。送信回路１２３は、位相ロックループ回路１３３が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４３は、位相ロックループ回路１３３が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２３に送信データを出力し、受信回路１４３から受信データを入力する。送信回路１２３は、送信回路１２１と同様の処理を行う。受信回路１４３は、受信回路１４１と同様の処理を行う。
送受信回路１１４は、送信回路１２４と、位相ロックループ回路１３４と、受信回路１４４とを有する。位相ロックループ回路１３４は、位相同期回路であり、出力クロック信号を生成する。送信回路１２４は、位相ロックループ回路１３４が生成する出力クロック信号に基づいて、送信データを送信する。受信回路１４４は、位相ロックループ回路１３４が生成する出力クロック信号に基づいて、受信データを受信する。中央処理ユニット１０１は、送信回路１２４に送信データを出力し、受信回路１４４から受信データを入力する。送信回路１２４は、送信回路１２１と同様の処理を行う。受信回路１４４は、受信回路１４１と同様の処理を行う。
送受信回路１１１～１１４は、それぞれ、位相ロックループ回路１３１～１３４を有するので、送受信速度を異ならせることができる。しかし、複数の位相ロックループ回路１３１～１３４は、相互に近くに配置されるため、電源ノイズの干渉が発生し易い。
なお、５個以上の送受信回路１１１～１１４等を設けてもよい。また、送受信回路１１１～１１４毎に中央処理ユニット１０１を設けてもよい。
図２は、複数の位相ロックループ回路１３１～１３４に共通に接続される電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを示す図である。３種類の電源接続方法が存在する。
第１の電源接続方法では、複数の位相ロックループ回路１３１～１３４は、集積回路１００内で、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
第２の電源接続方法では、複数の位相ロックループ回路１３１～１３４の電源電位ノード及びグランド電位ノードは、集積回路１００内では分離されている。その場合、複数の位相ロックループ回路１３１～１３４は、パッケージの電源接続により、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
第３の電源接続方法では、複数の位相ロックループ回路１３１～１３４の電源電位ノード及びグランド電位ノードは、集積回路１００及びパッケージ内では分離されている。その場合、複数の位相ロックループ回路１３１～１３４は、ボードの電源接続により、共通の電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤに接続されている。
集積回路１００が多数の送受信回路１１１～１１４を設ける場合には、パッケージの端子（ボール）を全ての送受信回路１１１～１１４毎に分離することが困難である。その場合、第２の電源接続方法になる場合が多い。
複数の位相ロックループ回路１３１～１３４が同時に動作すると、複数の位相ロックループ回路１３１～１３４間では、電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを介して、電源ノイズが相互干渉する。
図３は、本実施形態による位相ロックループ回路１３１及び１３２の構成例を示す図である。
位相ロックループ回路１３１は、遅延回路３１１と、位相周波数検出器（ＰＦＤ）３１２と、チャージポンプ（ＣＰ）３１３と、ローパスフィルタ（ＬＰＦ）３１４と、電圧制御発振器（ＶＣＯ）３１５と、分周器（ＤＩＶ）３１６と、アナログデジタル変換器（ＡＤＣ）３１７と、遅延制御回路３１８とを有し、出力クロック信号ＣＫ１を生成する。
遅延回路３１１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫａを出力する。参照クロック信号ＲＣＫは、例えば１００ＭＨｚである。分周器３１６は、電圧制御発振器３１５が生成した出力クロック信号ＣＫ１を分周し、その分周したクロック信号ＣＫ１ａを位相周波数検出器３１２に出力する。位相周波数検出器３１２は、遅延参照クロック信号ＲＣＫａとクロック信号ＣＫ１ａとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３１３に出力する。チャージポンプ３１３は、アップ信号ＵＰが入力されると制御信号Ｖ１の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ１の電圧を低くする。ローパスフィルタ３１４は、制御信号Ｖ１をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ１ａを電圧制御発振器３１５に出力する。位相周波数検出器３１２とチャージポンプ３１３とローパスフィルタ３１４と分周器３１６は、クロック制御信号Ｖ１ａを生成するクロック制御回路の一例である。電圧制御発振器３１５は、クロック信号生成回路であり、クロック制御信号Ｖ１ａの電圧に基づいた周波数の出力クロック信号ＣＫ１を生成する。出力クロック信号ＣＫ１は、例えば、数ＧＨｚである。なお、アナログデジタル変換器３１７と遅延制御回路３１８については、後述する。
位相ロックループ回路１３２は、遅延回路３２１と、位相周波数検出器３２２と、チャージポンプ３２３と、ローパスフィルタ３２４と、電圧制御発振器３２５と、分周器３２６とを有し、出力クロック信号ＣＫ２を生成する。
遅延回路３２１は、所定の遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｂを出力する。なお、遅延回路３２１は、削除してもよい。分周器３２６は、電圧制御発振器３２５が生成した出力クロック信号ＣＫ２を分周し、その分周したクロック信号ＣＫ２ｂを位相周波数検出器３２２に出力する。位相周波数検出器３２２は、遅延参照クロック信号ＲＣＫｂとクロック信号ＣＫ２ｂとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３２３に出力する。チャージポンプ３２３は、アップ信号ＵＰが入力されると制御信号Ｖ２の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ２の電圧を低くする。ローパスフィルタ３２４は、制御信号Ｖ２をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ２ｂを電圧制御発振器３２５に出力する。位相周波数検出器３２２とチャージポンプ３２３とローパスフィルタ３２４と分周器３２６は、クロック制御信号Ｖ２ｂを生成するクロック制御回路の一例である。電圧制御発振器３２５は、クロック信号生成回路であり、クロック制御信号Ｖ２ｂの電圧に基づいた周波数の出力クロック信号ＣＫ２を生成する。なお、位相ロックループ回路１３２は、位相ロックループ回路１３１に対して、異なる構成により、出力クロック信号ＣＫ２を生成してもよい。
位相ロックループ回路１３１及び１３２が同時に動作すると、位相ロックループ回路１３１及び１３２間では、電源電位ノードＶＤＤ及びグランド電位ノードＧＮＤを介して、電源ノイズが相互干渉する。その結果、出力クロック信号ＣＫ１及び出力クロック信号ＣＫ２にジッタが生じる。ジッタは、出力クロック信号ＣＫ１及びＣＫ２の時間軸方向に発生する高周波数の変動（揺らぎ）である。
出力クロック信号ＣＫ１のジッタの大きさは、電源ノイズと出力クロック信号ＣＫ１の位相に依存している。したがって、出力クロック信号ＣＫ１の位相を適切な位相に変えることにより、出力クロック信号ＣＫ１のジッタを低減することができる。位相ロックループ回路１３１は、遅延回路３１１が遅延参照クロック信号ＲＣＫａの位相を変えることにより、出力クロック信号ＣＫ１の位相を変え、その結果、出力クロック信号ＣＫ１のジッタを低減することができる。遅延制御回路３１８は、出力クロック信号ＣＫ１のジッタが最小になるように、遅延回路３１１の遅延量を調整する。
出力クロック信号ＣＫ１のジッタの大きさは、クロック制御信号Ｖ１ａの変動量の大きさに依存する。すなわち、クロック制御信号Ｖ１ａの変動量が大きいほど、出力クロック信号ＣＫ１のジッタが大きくなる。そこで、アナログデジタル変換器３１７は、クロック制御信号Ｖ１ａをアナログからデジタルに変換し、デジタルの制御信号Ｄ１を遅延制御回路３１８に出力する。遅延制御回路３１８は、制御信号Ｄ１の変動量が最小になるように、遅延制御信号ＣＴＬ１により、遅延回路３１１の遅延量を調整する。これにより、遅延制御回路３１８は、出力クロック信号ＣＫ１のジッタが最小になるように、遅延制御信号ＣＴＬ１により、遅延回路３１１の遅延量を調整することができる。
具体的には、遅延制御回路３１８は、遅延回路３１１の遅延量を最小値から最大値まで変化させ、遅延量毎に、制御信号Ｄ１の最大値と最小値を検出し、制御信号Ｄ１の最大値と最小値との差分を変動量として検出する。そして、遅延制御回路３１８は、遅延回路３１１の遅延量の最小値から最大値の中で、制御信号Ｄ１の変動量が最小となる遅延量を探索し、遅延回路３１１の遅延量を固定する。これにより、出力クロック信号ＣＫ１のジッタを最小にすることができる。
遅延回路３１１の遅延量を変えることにより、遅延参照クロック信号ＲＣＫａの位相が変わり、位相ロックループ回路１３１による電源ノイズの位相が変わる。これにより、位相ロックループ回路１３２が生成する出力クロック信号ＣＫ２のジッタも低減する。
以上のように、アナログデジタル変換器３１７と遅延制御回路３１８は、監視回路の一例であり、出力クロック信号ＣＫ１のジッタを監視し、出力クロック信号ＣＫ１のジッタの監視結果に基づいて、遅延回路３１１の遅延量を調整する。
図４は、集積回路１００の制御方法を示すフローチャートである。ステップＳ４０１では、中央処理ユニット１０１は、位相ロックループ回路１３１及び位相ロックループ回路１３２を起動する。ステップＳ４０２では、中央処理ユニット１０１は、位相ロックループ回路１３１のアナログデジタル変換器３１７を起動する。
ステップＳ４０３では、遅延制御回路３１８は、遅延回路３１１の遅延量ｄｅｌに０（最小値）を代入する。遅延量ｄｅｌは、遅延コードでもよい。ステップＳ４０４では、遅延制御回路３１８は、変数ｉに０を代入する。
ステップＳ４０５では、遅延制御回路３１８は、遅延量ｄｅｌが最大遅延量ｎより小さいか否かを判定する。遅延制御回路３１８は、遅延量ｄｅｌが最大遅延量ｎより小さい場合には、ステップＳ４０６に進み、遅延量ｄｅｌが最大遅延量ｎより小さくない場合には、ステップＳ４１９に進む。
ステップＳ４０６では、遅延制御回路３１８は、アナログデジタル変換器３１７が出力する制御信号Ｄ１の値を最大値ｍａｘ及び最小値ｍｉｎに代入する。
ステップＳ４０７では、遅延制御回路３１８は、変数ｉが検出回数ｍより小さいか否かを判定する。検出回数ｍは、遅延制御回路３１８が制御信号Ｄ１を検出する回数である。遅延制御回路３１８は、変数ｉが検出回数ｍより小さい場合には、ステップＳ４０８に進み、変数ｉが検出回数ｍより小さくない場合には、ステップＳ４１４に進む。
ステップＳ４０８では、遅延制御回路３１８は、アナログデジタル変換器３１７が出力する制御信号Ｄ１の値を変数ｏｕｔに代入する。ステップＳ４０９では、遅延制御回路３１８は、変数ｏｕｔが最大値ｍａｘより大きいか否かを判定する。遅延制御回路３１８は、変数ｏｕｔが最大値ｍａｘより大きい場合には、ステップＳ４１２に進み、変数ｏｕｔが最大値ｍａｘより大きくない場合には、ステップＳ４１０に進む。
ステップＳ４１２では、遅延制御回路３１８は、最大値ｍａｘに変数ｏｕｔを代入し、ステップＳ４１３に進む。
ステップＳ４１０では、遅延制御回路３１８は、変数ｏｕｔが最小値ｍｉｎより小さいか否かを判定する。遅延制御回路３１８は、変数ｏｕｔが最小値ｍｉｎより小さい場合には、ステップＳ４１１に進み、変数ｏｕｔが最小値ｍｉｎより小さくない場合には、ステップＳ４１３に進む。
ステップＳ４１１では、遅延制御回路３１８は、最小値ｍｉｎに変数ｏｕｔを代入し、ステップＳ４１３に進む。
ステップＳ４１３では、遅延制御回路３１８は、変数ｉをインクリメントし、ステップＳ４０７に戻る。上記の処理をｍ回繰り返すことにより、制御信号Ｄ１の最大値ｍａｘと最小値ｍｉｎを検出することができる。
ステップＳ４１４では、遅延制御回路３１８は、最大値ｍａｘから最小値ｍｉｎを減算した値を、変動量ａｍｐに代入する。
ステップＳ４１５では、遅延制御回路３１８は、遅延量ｄｅｌが０であるか否かを判定する。遅延制御回路３１８は、遅延量ｄｅｌが０である場合には、ステップＳ４１７に進み、遅延量ｄｅｌが０でない場合には、ステップＳ４１６に進む。
ステップＳ４１７では、遅延制御回路３１８は、変動量ａｍｐを最小変動量ａｍｐ＿ｍｉｎに代入し、遅延量ｄｅｌを最小変動遅延量ｄｅｌ＿ｍｉｎに代入し、ステップＳ４１８に進む。
ステップＳ４１６では、遅延制御回路３１８は、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さいか否かを判定する。遅延制御回路３１８は、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さい場合には、ステップＳ４１７に進み、変動量ａｍｐが最小変動量ａｍｐ＿ｍｉｎより小さくない場合には、ステップＳ４１８に進む。
ステップＳ４１８では、遅延制御回路３１８は、遅延量ｄｅｌをインクリメントし、ステップＳ４０４に戻る。遅延量ｄｅｌの最小値０から最大値ｎまで上記の処理を繰り返す。最小変動量ａｍｐ＿ｍｉｎには、遅延量ｄｅｌを最小値０から最大値ｎまで変化させた場合の変動量ａｍｐの中で、最小の変動量ａｍｐが代入される。最小変動遅延量ｄｅｌ＿ｍｉｎには、遅延量ｄｅｌの最小値０から最大値ｎまでの中で、最小の変動量ａｍｐ＿ｍｉｎとなる場合の遅延量ｄｅｌが代入される。
ステップＳ４１９では、遅延制御回路３１８は、遅延量ｄｅｌに最小変動遅延量ｄｅｌ＿ｍｉｎを代入する。ステップＳ４２０では、遅延制御回路３１８は、遅延回路３１１の遅延量ｄｅｌを固定し、遅延量ｄｅｌの調整を完了する。その後、集積回路１００は、通常動作を行う。
（第２の実施形態）
図５は、第２の実施形態による位相ロックループ回路１３１及び１３２の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図５の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１と同じ構成を有する。図５の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２に対して、アナログデジタル変換器３２７を追加したものである。
アナログデジタル変換器３２７は、ローパスフィルタ３２４が出力するクロック制御信号Ｖ２ｂをアナログからデジタルに変換し、デジタルの制御信号Ｄ２を遅延制御回路３１８に出力する。遅延制御回路３１８は、遅延回路３１１の遅延量を最小値から最大値まで変化させ、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延回路３１１の遅延量を探索する。そして、遅延制御回路３１８は、遅延回路３１１の遅延量を、制御信号Ｄ１の変動量と制御信号Ｄ２の変動量の総和が最小となる遅延量に調整する。具体的な調整方法は、図４のフローチャートと同様である。これにより、位相ロックループ回路１３１が生成する出力クロック信号ＣＫ１のジッタと、位相ロックループ回路１３２が生成する出力クロック信号ＣＫ２のジッタを低減することができる。
本実施形態は、３個以上の位相ロックループ回路に適用することもできる。すべての位相ロックループ回路１３１～１３４に、アナログデジタル変換器と可変の遅延回路を設け、すべての位相ロックループ回路１３１～１３４に共通の遅延制御回路３１８を設ける。遅延制御回路３１８は、各位相ロックループ回路１３１～１３４の遅延回路の遅延量を変化させ、すべての位相ロックループ回路１３１～１３４の制御信号Ｄ１，Ｄ２等の変動量の総和が最小となるように、すべての位相ロックループ回路１３１～１３４の遅延回路の遅延量を調整する。
なお、すべての位相ロックループ回路１３１～１３４の制御信号Ｄ１，Ｄ２等の変動量の総和が最小であっても、いずれかの位相ロックループ回路の制御信号の変動量が閾値より大きい場合には、その遅延量の組み合わせは、採用しないようにしてもよい。
（第３の実施形態）
図６は、第３の実施形態による位相ロックループ回路１３１～１３４の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。位相ロックループ回路１３１と位相ロックループ回路１３２と位相ロックループ回路１３３と位相ロックループ回路１３４は、その順番で、相互に隣接して設けられている。位相ロックループ回路１３２は、位相ロックループ回路１３１と位相ロックループ回路１３３との間に設けられている。位相ロックループ回路１３３は、位相ロックループ回路１３２と位相ロックループ回路１３４との間に設けられている。
図６の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１に対して、アナログデジタル変換器３１７及び遅延制御回路３１８を削除したものである。遅延回路３１１は、所定の遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫａを位相周波数検出器３１２に出力する。なお、遅延回路３１１は、削除してもよい。
図６の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２に対して、アナログデジタル変換器３２７及び遅延制御回路３２８を追加したものである。遅延回路３２１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｂを位相周波数検出器３２２に出力する。アナログデジタル変換器３２７は、クロック制御信号Ｖ２ｂをアナログからデジタルに変換し、デジタルの制御信号Ｄ２を遅延制御回路３２８に出力する。遅延制御回路３２８は、制御信号Ｄ２の変動量が最小になるように、遅延制御信号ＣＴＬ２により、遅延回路３２１の遅延量を調整する。これにより、遅延制御回路３２８は、出力クロック信号ＣＫ２のジッタが最小になるように、遅延制御信号ＣＴＬ２により、遅延回路３２１の遅延量を調整することができる。アナログデジタル変換器３２７と遅延制御回路３２８は、監視回路の一例であり、出力クロック信号ＣＫ２のジッタを監視し、出力クロック信号ＣＫ２のジッタの監視結果に基づいて、遅延回路３２１の遅延量を調整する。
位相ロックループ回路１３３は、遅延回路３３１と、位相周波数検出器３３２と、チャージポンプ３３３と、ローパスフィルタ３３４と、電圧制御発振器３３５と、分周器３３６と、アナログデジタル変換器３３７と、遅延制御回路３３８とを有し、出力クロック信号ＣＫ３を生成する。
遅延回路３３１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｃを出力する。分周器３３６は、電圧制御発振器３３５が生成した出力クロック信号ＣＫ３を分周し、その分周したクロック信号ＣＫ３ｃを位相周波数検出器３３２に出力する。位相周波数検出器３３２は、遅延参照クロック信号ＲＣＫｃとクロック信号ＣＫ３ｃとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３３３に出力する。チャージポンプ３３３は、アップ信号ＵＰが入力されると制御信号Ｖ３の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ３の電圧を低くする。ローパスフィルタ３３４は、制御信号Ｖ３をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ３ｃを電圧制御発振器３３５に出力する。位相周波数検出器３３２とチャージポンプ３３３とローパスフィルタ３３４と分周器３３６は、クロック制御信号Ｖ３ｃを生成するクロック制御回路の一例である。電圧制御発振器３３５は、クロック信号生成回路であり、クロック制御信号Ｖ３ｃの電圧に基づいた周波数の出力クロック信号ＣＫ３を生成する。アナログデジタル変換器３３７は、クロック制御信号Ｖ３ｃをアナログからデジタルに変換し、デジタルの制御信号Ｄ３を遅延制御回路３３８に出力する。遅延制御回路３３８は、制御信号Ｄ３の変動量が最小になるように、遅延制御信号ＣＴＬ３により、遅延回路３３１の遅延量を調整する。これにより、遅延制御回路３３８は、出力クロック信号ＣＫ３のジッタが最小になるように、遅延制御信号ＣＴＬ３により、遅延回路３３１の遅延量を調整することができる。アナログデジタル変換器３３７と遅延制御回路３３８は、監視回路の一例であり、出力クロック信号ＣＫ３のジッタを監視し、出力クロック信号ＣＫ３のジッタの監視結果に基づいて、遅延回路３３１の遅延量を調整する。
位相ロックループ回路１３４は、遅延回路３４１と、位相周波数検出器３４２と、チャージポンプ３４３と、ローパスフィルタ３４４と、電圧制御発振器３４５と、分周器３４６と、アナログデジタル変換器３４７と、遅延制御回路３４８とを有し、出力クロック信号ＣＫ４を生成する。
遅延回路３４１は、遅延量が調整可能であり、その遅延量で参照クロック信号ＲＣＫを遅延し、遅延参照クロック信号ＲＣＫｄを出力する。分周器３４６は、電圧制御発振器３４５が生成した出力クロック信号ＣＫ４を分周し、その分周したクロック信号ＣＫ４ｄを位相周波数検出器３４２に出力する。位相周波数検出器３４２は、遅延参照クロック信号ＲＣＫｄとクロック信号ＣＫ４ｄとの位相及び周波数を比較し、その比較の結果に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ３４３に出力する。チャージポンプ３４３は、アップ信号ＵＰが入力されると制御信号Ｖ４の電圧を高くし、ダウン信号ＤＮが入力されると制御信号Ｖ４の電圧を低くする。ローパスフィルタ３４４は、制御信号Ｖ４をローパスフィルタリングし、そのローパスフィルタリングしたクロック制御信号Ｖ４ｄを電圧制御発振器３４５に出力する。位相周波数検出器３４２とチャージポンプ３４３とローパスフィルタ３４４と分周器３４６は、クロック制御信号Ｖ４ｄを生成するクロック制御回路の一例である。電圧制御発振器３４５は、クロック信号生成回路であり、クロック制御信号Ｖ４ｄの電圧に基づいた周波数の出力クロック信号ＣＫ４を生成する。アナログデジタル変換器３４７は、クロック制御信号Ｖ４ｄをアナログからデジタルに変換し、デジタルの制御信号Ｄ４を遅延制御回路３４８に出力する。遅延制御回路３４８は、制御信号Ｄ４の変動量が最小になるように、遅延制御信号ＣＴＬ４により、遅延回路３４１の遅延量を調整する。これにより、遅延制御回路３４８は、出力クロック信号ＣＫ４のジッタが最小になるように、遅延制御信号ＣＴＬ４により、遅延回路３４１の遅延量を調整することができる。アナログデジタル変換器３４７と遅延制御回路３４８は、監視回路の一例であり、出力クロック信号ＣＫ４のジッタを監視し、出力クロック信号ＣＫ４のジッタの監視結果に基づいて、遅延回路３４１の遅延量を調整する。
図７は、本実施形態による集積回路１００の制御方法を示すフローチャートである。位相ロックループ回路１３１～１３４は、距離が近い位相ロックループ回路間の電源ノイズの干渉が大きく、距離が遠い位相ロックループ回路間の電源ノイズの干渉が小さい。そこで、本実施形態では、位相ロックループ回路１３１～１３４のうち、隣接した位相ロックループ回路間でジッタを最小にするための遅延量の調整を順に行うことで、すべての位相ロックループ回路間の電源ノイズの干渉を抑制する。これにより、すべての位相ロックループ回路１３１～１３４の出力クロック信号ＣＫ１～ＣＫ４のジッタを低減することができる。
ステップＳ７０１では、中央処理ユニット１０１は、位相ロックループ回路１３１及び１３２を動作させ、他の位相ロックループ回路１３３及び１３４等を動作させない状態に制御する。
次に、ステップＳ７０２では、遅延制御回路３２８は、図４のフローチャートと同様に、制御信号Ｄ２の変動量を観測し、制御信号Ｄ２の変動量が最小となるように、遅延回路３２１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１及び１３２間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１及びＣＫ２のジッタを低減することができる。
次に、ステップＳ７０３では、中央処理ユニット１０１は、位相ロックループ回路１３１～１３３を動作させ、他の位相ロックループ回路１３４等を動作させない状態に制御する。
次に、ステップＳ７０４では、遅延制御回路３３８は、図４のフローチャートと同様に、制御信号Ｄ３の変動量を観測し、制御信号Ｄ３の変動量が最小となるように、遅延回路３３１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１～１３３間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１～ＣＫ３のジッタを低減することができる。
次に、ステップＳ７０５では、中央処理ユニット１０１は、位相ロックループ回路１３１～１３４を動作させ、他の位相ロックループ回路を動作させない状態に制御する。
次に、ステップＳ７０６では、遅延制御回路３４８は、図４のフローチャートと同様に、制御信号Ｄ４の変動量を観測し、制御信号Ｄ４の変動量が最小となるように、遅延回路３４１の遅延量を調整する。これにより、隣接する位相ロックループ回路１３１～１３４間の電源ノイズの干渉を抑制し、出力クロック信号ＣＫ１～ＣＫ４のジッタを低減することができる。
その後、すべての位相ロックループ回路について同様の処理を行う。これにより、すべての位相ロックループ回路の出力クロック信号のジッタを低減することができる。
（第４の実施形態）
図８は、第４の実施形態による送受信回路１１１及び１１２の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。
送受信回路１１１は、送信回路１２１と、位相ロックループ回路１３１と、受信回路１４１と、アイモニタ１５１とを有する。図８の位相ロックループ回路１３１は、図３の位相ロックループ回路１３１に対して、アナログデジタル変換器３１７を削除したものである。送信回路１２１は、位相ロックループ回路１３１が生成した出力クロック信号ＣＫ１に同期して、パターンジェネレータにより生成されたテストパターンデータを送信する。受信回路１４１の入力端子は、切り替え可能である。図１の通常モードでは、受信回路１４１の入力端子は、他の集積回路に接続され、受信回路１４１は、他の集積回路が送信したデータを受信する。図８の調整モードでは、受信回路１４１の入力端子は、送信回路１２１の出力端子に接続され、受信回路１４１は、送信回路１２１が送信したデータを受信する。アイモニタ１５１は、図９及び図１０に示すように、受信回路１４１が受信したデータのアイパターンの開口９０１及び１００１を検出する。アイパターンは、複数のデータ遷移パターンを時間軸上で重ね合わせることにより形成されるパターンである。遅延制御回路３１８は、アイモニタ１５１が検出したアイパターンの開口９０１及び１００１を基に、出力クロック信号ＣＫ１のジッタが最小になるように、遅延回路３１１の遅延量を調整する。
送受信回路１１２は、送信回路１２２と、位相ロックループ回路１３２と、受信回路１４２と、アイモニタ１５２とを有する。図８の位相ロックループ回路１３２は、図３の位相ロックループ回路１３２と同じ構成を有する。送信回路１２２は、位相ロックループ回路１３２が生成した出力クロック信号ＣＫ２に同期して、パターンジェネレータにより生成されたテストパターンデータを送信する。受信回路１４２の入力端子は、切り替え可能である。図１の通常モードでは、受信回路１４２の入力端子は、他の集積回路に接続され、受信回路１４２は、他の集積回路が送信したデータを受信する。図８の調整モードでは、受信回路１４２の入力端子は、送信回路１２２の出力端子に接続され、受信回路１４２は、送信回路１２２が送信したデータを受信する。アイモニタ１５２は、受信回路１４２が受信したデータのアイパターンの開口を検出する。
なお、遅延回路３２１の遅延量の制御を行わないので、送信回路１２２は、テストパターンデータを送信しなくてもよい。受信回路１４２の入力端子は、送信回路１２２の出力端子に接続しなくてもよい。アイモニタ１５２は、削除してもよい。
図９は、遅延回路３１１の遅延量調整前のアイパターンを示す図である。アイモニタ１５１は、アイパターンの開口９０１を検出する。遅延回路３１１の遅延量が不適切である場合には、出力クロック信号ＣＫ１のジッタが大きくなり、アイパターンの開口９０１が小さくなる。
図１０は、遅延回路３１１の遅延量調整後のアイパターンを示す図である。アイモニタ１５１は、アイパターンの開口１００１を検出する。遅延回路３１１の遅延量が適切である場合には、出力クロック信号ＣＫ１のジッタが小さくなり、アイパターンの開口１００１が大きくなる。
遅延制御回路３１８は、アイパターンの開口面積が最大になるように、遅延回路３１１の遅延量を調整する。すなわち、遅延制御回路３１８は、出力クロック信号ＣＫ１に基づいて生成された送信信号のアイパターンの開口に基づいて、遅延回路３１１の遅延量を調整する。
例えば、アイモニタ１５１は、受信回路１４１の出力信号に対して、メイン用サンプラとモニタ用サンプラにより、サンプリングし、閾値と比較することにより２値判定を行う。この際、アイモニタ１５１は、モニタ用サンプラのサンプリング位相と閾値を変えながら、メイン用サンプラを用いて判定された値とモニタ用サンプラを用いて判定された値とを比較することにより、アイパターンの開口を検出する。遅延制御回路３１８は、アイパターンの開口面積が最大となる遅延回路３１１の遅延量を探索する。そして、遅延制御回路３１８は、アイパターンの開口面積が最大となるように、遅延回路３１１の遅延量を調整する。これにより、出力クロック信号ＣＫ１及びＣＫ２のジッタを低減することができる。
なお、ジッタの観点から、遅延制御回路３１８は、アイパターンの時間軸方向の中央部の開口面積が最大となるように、遅延回路３１１の遅延量を調整してもよい。
また、上記の受信回路１４１及びアイモニタ１５１の代わりに、他の集積回路内の受信回路及びアイモニタを用いてもよい。その場合、送信回路１２１は、出力クロック信号ＣＫ１に同期して、テストパターンデータを他の集積回路に送信する。他の集積回路では、受信回路がそのテストパターンデータを受信し、アイモニタ１５１がそのテストパターンデータのアイパターンの開口を検出する。遅延制御回路３１８は、他の集積回路のアイモニタにより検出されたアイパターンの開口面積が最大になるように、遅延回路３１１の遅延量を調整する。
また、図８に示した、第４の実施形態による位相ロックループ回路１３１、１３２に対しては、以下のような変形が可能である。
例えば、図５に示した、第２の実施形態による位相ロックループ回路１３１、１３２と同様に、遅延制御回路３１８が、アイモニタ１５１が検出したアイパターンの開口に加えて、アイモニタ１５２が検出したアイパターンの開口を基に、アイモニタ１５１及び１５２が検出した２つのアイパターンの開口面積の総和が最大となるように、遅延回路３１１の遅延量を調整するようにしてもよい。
また、図６に示した、第３の実施形態による位相ロックループ回路１３１～１３４と同様に、図８の位相ロックループ回１３１、１３２に加えて、位相ロックループ回路１３１と同様の回路を相互に隣接するように設け、隣接した位相ロックループ回路間でジッタを最小にするための遅延量の調整を順に行うようにしてもよい。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１つの側面では、出力クロック信号のジッタを低減することができる。

Claims (18)

  1. 第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する位相同期回路。
  2. さらに、第２の参照クロック信号と第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１に記載の位相同期回路。
  3. さらに、第２の参照クロック信号と第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路と、
    第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
    前記第２の遅延参照クロック信号と第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
    前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
    前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項１に記載の位相同期回路。
  4. 前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みは、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みと、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みとの間に設けられ、
    前記第１の監視回路は、前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みと、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みとが動作し、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みが動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
    その後、前記第２の監視回路は、前記第１のクロック制御回路と前記第１のクロック信号生成回路の組みと、前記第２のクロック制御回路と前記第２のクロック信号生成回路の組みと、前記第３のクロック制御回路と前記第３のクロック信号生成回路の組みが動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記第２の遅延量を調整する請求項３に記載の位相同期回路。
  5. 第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を受信回路が受信したことによって得られる前記受信回路の受信信号のアイパターンの開口面積に基づいて、前記第１の遅延量を調整する位相同期回路。
  6. 前記第１の監視回路は、前記送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を前記受信回路が受信したことによって得られる前記受信回路の受信信号のアイパターンの開口面積が最大となるように、前記第１の遅延量を調整する請求項５に記載の位相同期回路。
  7. 第１の出力クロック信号を生成する第１の位相同期回路と、
    前記第１の出力クロック信号に基づいて送信を行う第１の送信回路と、
    前記第１の出力クロック信号に基づいて受信を行う第１の受信回路とを有し、
    前記第１の位相同期回路は、
    第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する送受信回路。
  8. さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
    前記第２の出力クロック信号に基づいて送信を行う第２の送信回路と、
    前記第２の出力クロック信号に基づいて受信を行う第２の受信回路とを有し、
    前記第２の位相同期回路は、
    第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項７に記載の送受信回路。
  9. さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
    前記第２の出力クロック信号に基づいて送信を行う第２の送信回路と、
    前記第２の出力クロック信号に基づいて受信を行う第２の受信回路と、
    第３の出力クロック信号を生成する第３の位相同期回路と、
    前記第３の出力クロック信号に基づいて送信を行う第３の送信回路と、
    前記第３の出力クロック信号に基づいて受信を行う第３の受信回路とを有し、
    前記第２の位相同期回路は、
    第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
    前記第３の位相同期回路は、
    第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
    前記第２の遅延参照クロック信号と前記第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
    前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
    前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項７に記載の送受信回路。
  10. 前記第１の位相同期回路は、前記第２の位相同期回路と前記第３の位相同期回路との間に設けられ、
    前記第１の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路が動作し、前記第３の位相同期回路が動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
    その後、前記第２の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路と前記第３の位相同期回路が動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記の第２の遅延量を調整する請求項９に記載の送受信回路。
  11. 第１の出力クロック信号を生成する第１の位相同期回路と、
    前記第１の出力クロック信号に基づいて送信を行う第１の送信回路と、
    前記第１の出力クロック信号に基づいて受信を行う第１の受信回路とを有し、
    前記第１の位相同期回路は、
    第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を前記第１の受信回路が受信したことによって得られる前記第１の受信回路の受信信号のアイパターンの開口面積に基づいて、前記第１の遅延量を調整する送受信回路。
  12. 前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を前記第１の受信回路が受信したことによって得られる前記第１の受信回路の受信信号のアイパターンの開口面積が最大となるように、前記第１の遅延量を調整する請求項１１に記載の送受信回路。
  13. 第１の出力クロック信号を生成する第１の位相同期回路と、
    前記第１の出力クロック信号に基づいて、第１の送信データを送信する第１の送信回路と、
    前記第１の出力クロック信号に基づいて、第１の受信データを受信する第１の受信回路と、
    前記第１の送信データを前記第１の送信回路に出力し、前記第１の受信データを前記第１の受信回路から入力する内部回路とを有し、
    前記第１の位相同期回路は、
    第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する集積回路。
  14. さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
    前記第２の出力クロック信号に基づいて、第２の送信データを送信する第２の送信回路と、
    前記第２の出力クロック信号に基づいて、第２の受信データを受信する第２の受信回路とを有し、
    前記第２の位相同期回路は、
    第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
    前記第１の監視回路は、前記第１のクロック制御信号の変動と前記第２のクロック制御信号の変動に基づいて、前記第１の遅延量を調整する請求項１３に記載の集積回路。
  15. さらに、第２の出力クロック信号を生成する第２の位相同期回路と、
    前記第２の出力クロック信号に基づいて、第２の送信データを送信する第２の送信回路と、
    前記第２の出力クロック信号に基づいて、第２の受信データを受信する第２の受信回路と、
    第３の出力クロック信号を生成する第３の位相同期回路と、
    前記第３の出力クロック信号に基づいて、第３の送信データを送信する第３の送信回路と、
    前記第３の出力クロック信号に基づいて、第３の受信データを受信する第３の受信回路とを有し、
    前記第２の位相同期回路は、
    第２の参照クロック信号と前記第２の出力クロック信号の位相を比較し、前記比較の結果に基づいて第２のクロック制御信号を生成する第２のクロック制御回路と、
    前記第２のクロック制御信号に基づいて前記第２の出力クロック信号を生成する第２のクロック信号生成回路とを有し、
    前記第３の位相同期回路は、
    第２の遅延量が調整可能であり、前記第２の遅延量で第３の参照クロック信号を遅延し、第２の遅延参照クロック信号を出力する第２の遅延回路と、
    前記第２の遅延参照クロック信号と前記第３の出力クロック信号の位相を比較し、前記比較の結果に基づいて第３のクロック制御信号を生成する第３のクロック制御回路と、
    前記第３のクロック制御信号に基づいて前記第３の出力クロック信号を生成する第３のクロック信号生成回路と、
    前記第３の出力クロック信号のジッタを監視し、前記第３の出力クロック信号のジッタの監視結果に基づいて前記第２の遅延量を調整する第２の監視回路とを有する請求項１３に記載の集積回路。
  16. 前記第１の位相同期回路は、前記第２の位相同期回路と前記第３の位相同期回路との間に設けられ、
    前記第１の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路が動作し、前記第３の位相同期回路が動作していない状態で、前記第１のクロック制御信号の変動に基づいて、前記第１の遅延量を調整し、
    その後、前記第２の監視回路は、前記第１の位相同期回路と前記第２の位相同期回路と前記第３の位相同期回路が動作している状態で、前記第３のクロック制御信号の変動に基づいて、前記第２の遅延量を調整する請求項１５に記載の集積回路。
  17. 第１の出力クロック信号を生成する第１の位相同期回路と、
    前記第１の出力クロック信号に基づいて、第１の送信データを送信する第１の送信回路と、
    前記第１の出力クロック信号に基づいて、第１の受信データを受信する第１の受信回路と、
    前記第１の送信データを前記第１の送信回路に出力し、前記第１の受信データを前記第１の受信回路から入力する内部回路とを有し、
    前記第１の位相同期回路は、
    第１の遅延量が調整可能であり、前記第１の遅延量で第１の参照クロック信号を遅延し、第１の遅延参照クロック信号を出力する第１の遅延回路と、
    前記第１の遅延参照クロック信号と前記第１の出力クロック信号の位相を比較し、前記比較の結果に基づいて第１のクロック制御信号を生成する第１のクロック制御回路と、
    前記第１のクロック制御信号に基づいて前記第１の出力クロック信号を生成する第１のクロック信号生成回路と、
    前記第１の出力クロック信号のジッタを監視し、前記第１の出力クロック信号のジッタの監視結果に基づいて前記第１の遅延量を調整する第１の監視回路とを有し、
    前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を前記第１の受信回路が受信したことによって得られる前記第１の受信回路の受信信号のアイパターンの開口面積に基づいて、前記第１の遅延量を調整する集積回路。
  18. 前記第１の監視回路は、前記第１の送信回路により前記第１の出力クロック信号に基づいて生成された送信信号を前記第１の受信回路が受信したことによって得られる前記第１の受信回路の受信信号のアイパターンの開口面積が最大となるように、前記第１の遅延量を調整する請求項１７に記載の集積回路。
JP2020529872A 2018-07-10 2018-07-10 位相同期回路、送受信回路及び集積回路 Active JP7174271B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/025983 WO2020012550A1 (ja) 2018-07-10 2018-07-10 位相同期回路、送受信回路及び集積回路

Publications (2)

Publication Number Publication Date
JPWO2020012550A1 JPWO2020012550A1 (ja) 2021-08-02
JP7174271B2 true JP7174271B2 (ja) 2022-11-17

Family

ID=69141517

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020529872A Active JP7174271B2 (ja) 2018-07-10 2018-07-10 位相同期回路、送受信回路及び集積回路

Country Status (4)

Country Link
US (1) US11777701B2 (ja)
JP (1) JP7174271B2 (ja)
CN (1) CN112400279A (ja)
WO (1) WO2020012550A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020012550A1 (ja) * 2018-07-10 2020-01-16 株式会社ソシオネクスト 位相同期回路、送受信回路及び集積回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229762A (ja) 2002-02-04 2003-08-15 Nec Saitama Ltd シンセサイザ誤動作防止回路および無線送受信機
JP2004153332A (ja) 2002-10-28 2004-05-27 Renesas Technology Corp クロック発生回路
JP2010278720A (ja) 2009-05-28 2010-12-09 Renesas Electronics Corp 信号処理装置、信号処理方法、及び信号処理プログラム
JP2011171895A (ja) 2010-02-17 2011-09-01 Nippon Telegr & Teleph Corp <Ntt> Ｃｄｒ回路
JP2013528011A (ja) 2010-03-29 2013-07-04 フリースケール セミコンダクター インコーポレイテッド 注入同期を補償する装置および方法
JP2015046799A (ja) 2013-08-28 2015-03-12 富士通株式会社 電子回路および制御方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1260523B (de) * 1962-10-29 1968-02-08 Siemens Ag Schaltungsanordnung zur Phasensynchronisation einer Rechteckspannung mit einer steuernden Wechselspannung
US3271688A (en) * 1963-04-17 1966-09-06 Hans W Gschwind Frequency and phase controlled synchronization circuit
US4206414A (en) * 1976-09-01 1980-06-03 Racal Group Services Limited Electrical synchronizing circuits
GB2174565A (en) * 1985-05-01 1986-11-05 Chung Kwan Tsang Decision-feedback QPSK demodulator
JPH0686993B2 (ja) * 1986-06-20 1994-11-02 松下冷機株式会社 フイン付熱交換器
JPH0770163B2 (ja) * 1987-01-27 1995-07-31 株式会社日立製作所 位相同期回路の同期はずれ検出回路
US4912706A (en) * 1988-11-18 1990-03-27 American Telephone And Telegraph Company Frame synchronization in a network of time multiplexed optical space switches
JPH06303182A (ja) * 1993-04-12 1994-10-28 N T T Idou Tsuushinmou Kk 局間位相同期方式およびこれに用いる装置
EP0671829B1 (en) * 1994-03-11 2006-06-28 Fujitsu Limited Clock regeneration circuit
US5742907A (en) * 1995-07-19 1998-04-21 Ericsson Inc. Automatic clear voice and land-line backup alignment for simulcast system
US5734685A (en) * 1996-01-03 1998-03-31 Credence Systems Corporation Clock signal deskewing system
JP3305587B2 (ja) * 1996-07-18 2002-07-22 松下電器産業株式会社 ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JP2993559B2 (ja) * 1997-03-31 1999-12-20 日本電気株式会社 位相同期回路
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
US6300807B1 (en) * 1998-09-04 2001-10-09 Hitachi, Ltd. Timing-control circuit device and clock distribution system
AU4645400A (en) * 1999-04-13 2000-11-14 Broadcom Corporation Gateway with voice
JP3881891B2 (ja) * 1999-12-03 2007-02-14 富士通株式会社 位相同期ループ回路ならびに該回路を備える光中継装置、光端局装置および光通信システム
EP1137186B1 (en) * 2000-03-20 2004-07-21 Motorola, Inc. An adjustable spread spectrum clock generator and a method thereof
WO2001080238A1 (en) * 2000-04-05 2001-10-25 Infineon Technologies North America Corp. Improved read/write channel
JP4562300B2 (ja) * 2000-11-14 2010-10-13 ルネサスエレクトロニクス株式会社 クロック制御方法及び回路
GB0100094D0 (en) * 2001-01-03 2001-02-14 Vtech Communications Ltd System clock synchronisation using phased-lock loop
GB0106553D0 (en) * 2001-03-16 2001-05-02 Univ Southampton Timing jitter tolerant all-optical modulator and demultiplexing systems incorporating pulse-shaping fiber bragg gratings
JP4828730B2 (ja) * 2001-07-05 2011-11-30 富士通株式会社 伝送装置
JP3555608B2 (ja) * 2001-11-30 2004-08-18 日本電気株式会社 フェイズロックドループ回路及びクロック再生回路
US6614314B2 (en) * 2001-12-03 2003-09-02 Gennum Corporation Non-linear phase detector
CA2364506A1 (en) * 2001-12-07 2003-06-07 John W. Bogdan Integrated timing systems and circuits
JP3559781B2 (ja) * 2001-12-27 2004-09-02 エヌティティエレクトロニクス株式会社 位相同期回路
US7092471B2 (en) * 2002-05-22 2006-08-15 Lucent Technologies Inc. Digital phase synchronization circuit
JP4040393B2 (ja) * 2002-08-23 2008-01-30 Ｎｅｃエレクトロニクス株式会社 ジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法
JP4093826B2 (ja) * 2002-08-27 2008-06-04 富士通株式会社 クロック発生装置
JP3883063B2 (ja) * 2002-10-31 2007-02-21 ローム株式会社 クロック生成装置
JP3752540B2 (ja) * 2002-12-06 2006-03-08 独立行政法人情報通信研究機構 光パルス分離方法及び光パルス分離装置
JP3926368B2 (ja) * 2002-12-11 2007-06-06 富士通株式会社 位相誤同期検出回路
TW578384B (en) * 2003-01-15 2004-03-01 Benq Corp Method and system capable of synchronizing the clock signal of each semiconductor device
US7368954B2 (en) * 2003-03-04 2008-05-06 Nippon Telegraph And Telephone Corporation Phase comparison circuit and CDR circuit
CA2454983A1 (en) * 2004-01-07 2005-07-07 Jean Beaucage System for high-speed applications over serial multi-drop communication networks
US7995648B2 (en) * 2004-04-09 2011-08-09 Trident Microsystems (Far East) Ltd. Advanced digital receiver
KR101170483B1 (ko) * 2004-04-09 2012-08-01 마이크로나스 세미컨덕터, 인코포레이티드 이퀄라이저의 피드포워드 필터를 제어하는 장치 및 방법
DE102005018950B4 (de) * 2004-12-01 2011-04-14 Wired Connections LLC, Wilmington Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
CN100407824C (zh) * 2004-12-23 2008-07-30 华为技术有限公司 实现电信设备时间同步的方法及系统
JP4213132B2 (ja) * 2005-03-28 2009-01-21 富士通マイクロエレクトロニクス株式会社 タイミングリカバリ回路及び間引きクロック生成方法
US8253454B2 (en) 2007-12-21 2012-08-28 Realtek Semiconductor Corp. Phase lock loop with phase interpolation by reference clock and method for the same
JP5354293B2 (ja) * 2008-02-04 2013-11-27 日本電気株式会社 位相同期装置および位相同期方法
US8824511B2 (en) * 2008-03-27 2014-09-02 Nec Corporation Clock synchronization system, node, clock synchronization method, and program
GB2472082B (en) * 2009-07-23 2015-05-27 Coreoptics Inc Clock recovery for optical transmission systems
US8681839B2 (en) * 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
KR101217937B1 (ko) * 2010-12-30 2013-01-02 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 ｐｈｙ
US20170041131A1 (en) * 2012-07-10 2017-02-09 Skytraq Technology, Inc. Wireless communication system and time synchronization method of the same
US8817184B1 (en) * 2013-07-12 2014-08-26 Samsung Display Co., Ltd. Point to multi-point clock-forwarded signaling for large displays
JP5621895B1 (ja) * 2013-09-24 2014-11-12 日本電気株式会社 データ伝送システム及びデータ伝送方法
US9473172B2 (en) * 2014-02-04 2016-10-18 GlobalFoundries, Inc. Receiver deserializer latency trim
US9197397B1 (en) * 2014-07-11 2015-11-24 Oracle International Corporation Flip-flop-based clock deskew circuit
JP6435683B2 (ja) * 2014-07-23 2018-12-12 株式会社ソシオネクスト Ｐｌｌ回路および半導体集積回路
US9557766B1 (en) * 2014-08-20 2017-01-31 Xilinx, Inc. High-speed serial data interface for a physical layer interface
US9584305B2 (en) * 2014-12-10 2017-02-28 Oracle International Corporation Deskew FIFO buffer with simplified initialization
CN108292923B (zh) * 2015-11-30 2022-06-17 索尼半导体解决方案公司 相位检测器、相位同步电路以及控制相位同步电路的方法
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
WO2017199603A1 (ja) * 2016-05-17 2017-11-23 ソニー株式会社 通信システムおよび送信装置
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
CN106253902B (zh) * 2016-09-27 2019-01-25 电子科技大学 具有多器件同步复位识别校正功能的多通道并行采集系统
KR102502236B1 (ko) * 2017-11-20 2023-02-21 삼성전자주식회사 클락 데이터 복구 회로, 이를 포함하는 장치 및 클락 데이터 복구 방법
WO2020012550A1 (ja) * 2018-07-10 2020-01-16 株式会社ソシオネクスト 位相同期回路、送受信回路及び集積回路
JPWO2020166645A1 (ja) * 2019-02-15 2021-12-09 株式会社ソシオネクスト デジタル位相同期回路、デジタル制御発振器、デジタル−時間変換器
WO2021166176A1 (ja) * 2020-02-20 2021-08-26 株式会社ソシオネクスト 位相同期回路、送受信回路及び半導体集積回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229762A (ja) 2002-02-04 2003-08-15 Nec Saitama Ltd シンセサイザ誤動作防止回路および無線送受信機
JP2004153332A (ja) 2002-10-28 2004-05-27 Renesas Technology Corp クロック発生回路
JP2010278720A (ja) 2009-05-28 2010-12-09 Renesas Electronics Corp 信号処理装置、信号処理方法、及び信号処理プログラム
JP2011171895A (ja) 2010-02-17 2011-09-01 Nippon Telegr & Teleph Corp <Ntt> Ｃｄｒ回路
JP2013528011A (ja) 2010-03-29 2013-07-04 フリースケール セミコンダクター インコーポレイテッド 注入同期を補償する装置および方法
JP2015046799A (ja) 2013-08-28 2015-03-12 富士通株式会社 電子回路および制御方法

Also Published As

Publication number Publication date
JPWO2020012550A1 (ja) 2021-08-02
CN112400279A (zh) 2021-02-23
WO2020012550A1 (ja) 2020-01-16
US11777701B2 (en) 2023-10-03
US20210126766A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
US9281829B2 (en) Apparatus and methods for fast charge pump holdover on signal interruption
US7986175B2 (en) Spread spectrum control PLL circuit and its start-up method
US7920665B1 (en) Symmetrical range controller circuit and method
US7719329B1 (en) Phase-locked loop fast lock circuit and method
US8049533B1 (en) Receiver and method for dynamically adjusting sensitivity of receiver
US8781054B2 (en) Semiconductor device
US7742553B1 (en) VCO initial frequency calibration circuit and method therefore
US7772930B2 (en) Calibration techniques for phase-locked loop bandwidth
US6674824B1 (en) Method and circuitry for controlling a phase-locked loop by analog and digital signals
US7711340B2 (en) Phase locked loop and method thereof
KR20050103367A (ko) 빠른 주파수 락을 위한 위상 동기 루프
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
CN113014254A (zh) 锁相环电路
CN107911114B (zh) 一种恒定环路带宽的宽带锁相环
TWI638526B (zh) 頻率合成裝置及其方法
US7692462B2 (en) Delay-locked loop and a stabilizing method thereof
US8686768B2 (en) Phase locked loop
CN111416616B (zh) 具有宽频率覆盖的pll
KR100738360B1 (ko) 고속 개루프 자동 주파수 보정 회로를 가지는 위상 고정루프
JP7174271B2 (ja) 位相同期回路、送受信回路及び集積回路
US9467092B1 (en) Phased locked loop with multiple voltage controlled oscillators
KR20180076758A (ko) 클록 데이터 복원 회로 및 이를 포함하는 수신기
CN112994687B (zh) 一种参考时钟信号注入锁相环电路及消除失调方法
TWI416877B (zh) 充電泵及使用此充電泵的相位偵測裝置、鎖相迴路與延遲鎖定迴路
US20050057290A1 (en) Coarse frequency detector system and method thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221017

R150 Certificate of patent or registration of utility model

Ref document number: 7174271

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150