JP2011171895A - Ｃｄｒ回路 - Google Patents

Abstract

【課題】入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａは、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器である。
【選択図】 図１

Description

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば特許文献１に開示されている。

図９は特許文献１に開示された従来のＣＤＲ回路の構成を示すブロック図である。このＣＤＲ回路は、フリップフロップ（以下、ＦＦとする）１と、ゲーティング回路２と、ゲート付き電圧制御発振器（Voltage Controlled Oscillator 、以下、Ｇ−ＶＣＯとする）３と、電圧制御発振器（以下、ＶＣＯとする）４と、遅延回路５と、バッファ増幅器６とから構成される。

ゲーティング回路２に入力データが入力されると、入力データのエッジに同期したパルスが出力される。ゲーティング回路２からのエッジパルスがＧ−ＶＣＯ３に入力されると、Ｇ−ＶＣＯ３は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相（すなわち、入力データの位相）と合うように調整される。そして、Ｇ−ＶＣＯ３から出力されたクロックがバッファ増幅器６を介してＶＣＯ４に入力されるため、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相（すなわち、入力データの位相）と合うように調整される。Ｇ−ＶＣＯ３の周波数制御端子とＶＣＯ４の周波数制御端子には、周波数制御信号が入力される。この周波数制御信号に応じてＧ−ＶＣＯ３とＶＣＯ４とは、入力データと同じ周波数で発振する。

遅延回路５は、ゲーティング回路２の遅延時間とゲーテッドＶＣＯ３の遅延時間とバッファ増幅器６の遅延時間とＶＣＯ４の遅延時間の分だけ入力データを遅延させる。ＦＦ１は、遅延回路５を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する。こうして、入力データからクロックおよびデータを再生することができる。

特許文献１に開示されたＣＤＲ回路によれば、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相と合うように（すなわち、入力データの位相と合うように）調整されるが、Ｇ−ＶＣＯ３の影響が小さいことから、Ｇ−ＶＣＯ３の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。さらに、Ｇ−ＶＣＯ３とＶＣＯ４との間に駆動力の弱いバッファ増幅器６を挿入しているので、再生クロックの位相に与えるＧ−ＶＣＯ３の影響を小さくすることができ、再生クロックのジッタをより一層低減できるようになっている。

特開２００９−２３９５１２号公報

特許文献１に開示されたＣＤＲ回路によれば、入力データにジッタが存在する場合でも、再生クロックのジッタを低減することができる。しかしながら、このＣＤＲ回路では、バッファ増幅器６を設けることでＧ−ＶＣＯ３とＶＣＯ４間の位相同期の能力を落としていることになり、入力データの大きなジッタにも対応できるようにバッファ増幅器６の駆動力を低下させすぎると入力データと再生クロックの同期が外れてしまうという問題点があった。

本発明は、上記課題を解決するためになされたもので、入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させることができるＣＤＲ回路を提供することを目的とする。

本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力する第１の電圧制御発振器と、この第１の電圧制御発振器に縦続接続され、前段の電圧制御発振器から出力されるクロックのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第２の電圧制御発振器と、前記入力データのデータ識別を、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックに基づいて行うデータ識別回路と、前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間、前記第１の電圧制御発振器の出力端子と前記ｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に設けられたバッファ増幅器とを備え、前記バッファ増幅器のうち少なくとも１個は、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器であることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックのジッタ量を検出し、このジッタ量に応じた駆動力制御信号を前記バッファ増幅器に供給するジッタ検出手段を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記ジッタ検出手段は、前記入力データと等しい周波数の参照クロックと前記再生クロックの周波数を比較し、この周波数比較結果に応じた駆動力制御信号を前記バッファ増幅器に供給する周波数比較手段からなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記ジッタ検出手段は、前記データ識別回路から出力される再生データのアイパターンの特性を検出することにより、前記再生クロックのジッタ量を検出し、このジッタ量に応じた駆動力制御信号を前記バッファ増幅器に供給するアイモニタ手段からなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１、第２の電圧制御発振器は、外部から入力される周波数制御信号に応じて前記入力データと等しい周波数で発振することを特徴とするものである。

本発明によれば、ゲーティング回路と、第１の電圧制御発振器と、ｎ個の第２の電圧制御発振器と、データ識別回路とを設けると共に、ゲーティング回路の出力端子と第１の電圧制御発振器の入力端子との間、第１の電圧制御発振器の出力端子とｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所にバッファ増幅器を設け、バッファ増幅器を、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器とすることにより、バッファ増幅器の駆動力を適宜調整することができるので、入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させ、また応答時間も適切な値とすることができる。

また、本発明では、ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックのジッタ量を検出し、ジッタ量に応じた駆動力制御信号をバッファ増幅器に供給するジッタ検出手段を設けることにより、バッファ増幅器の駆動力を適切かつ自動的に調整することができ、入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させ、また応答時間も適切な値とすることができる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるＧ−ＶＣＯとＶＣＯの構成の１例を示す回路図である。 本発明の第１の実施の形態に係るＣＤＲ回路におけるバッファ増幅器の構成の１例を示す回路図である。 バッファ増幅器の駆動力とＣＤＲ回路のバースト応答時間との関係を示す図である。 バッファ増幅器の駆動力と高周波ジッタトランスファとの関係を示す図である。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 従来のＣＤＲ回路の構成を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、ＦＦ１と、ゲーティング回路２と、Ｇ−ＶＣＯ３と、ＶＣＯ４と、遅延回路５と、バッファ増幅器６ａとから構成される。

図２はゲーティング回路２の構成の１例を示す回路図である。ゲーティング回路２は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ２０と、ＮＡＮＤ２０の出力を入力とするインバータ２１と、インバータ２１の出力を入力とするインバータ２２と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ２２の出力が入力されるＮＡＮＤ２３とから構成される。

図３はＧ−ＶＣＯ３とＶＣＯ４の構成の１例を示す回路図である。Ｇ−ＶＣＯ３は、一方の入力端子にゲーティング回路２の出力が入力され、他方の入力端子にＧ−ＶＣＯ３の出力が入力されるＮＡＮＤ３０と、ＮＡＮＤ３０の出力を入力とするインバータ３１と、インバータ３１の出力を入力とするインバータ３２と、一端がインバータ３１の出力端子およびインバータ３２の入力端子に接続された可変容量３３とから構成される。可変容量３３の容量制御端子（Ｇ−ＶＣＯ３の周波数制御端子）には、Ｇ−ＶＣＯ３の発振周波数を制御する周波数制御信号が入力される。

ＶＣＯ４は、一方の入力端子がプルアップされ、他方の入力端子（ＶＣＯ４の入力端子）にバッファ増幅器６ａから出力されるクロックとＶＣＯ４の出力である再生クロックとが入力されるＮＡＮＤ４０と、ＮＡＮＤ４０の出力を入力とするインバータ４１と、インバータ４１の出力を入力とし、再生クロックを出力するインバータ４２と、一端がインバータ４１の出力端子およびインバータ４２の入力端子に接続された可変容量４３とから構成される。可変容量４３の容量制御端子（ＶＣＯ４の周波数制御端子）には、ＶＣＯ４の発振周波数を制御する周波数制御信号が入力される。

図４はバッファ増幅器６ａの構成の１例を示す回路図である。バッファ増幅器６ａは、ベース端子がバッファ増幅器６ａの正相入力端子ＩＮｐに接続され、コレクタ端子がバッファ増幅器６ａの逆相出力端子ＯＵＴｎに接続されたトランジスタＱ１と、ベース端子がバッファ増幅器６ａの逆相入力端子ＩＮｎに接続され、コレクタ端子がバッファ増幅器６ａの正相出力端子ＯＵＴｐに接続されたトランジスタＱ２と、ベース端子がバッファ増幅器６ａの駆動力制御端子ＶＣＳＢＵＦに接続された電流源トランジスタＱ３と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ１のコレクタ端子に接続されたコレクタ抵抗Ｒ１と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ２のコレクタ端子に接続されたコレクタ抵抗Ｒ２と、一端がトランジスタＱ１のエミッタ端子に接続され、他端が電流源トランジスタＱ３のコレクタ端子に接続されたエミッタ抵抗Ｒ３と、一端がトランジスタＱ２のエミッタ端子に接続され、他端が電流源トランジスタＱ３のコレクタ端子に接続されたエミッタ抵抗Ｒ４と、一端が電流源トランジスタＱ３のエミッタ端子に接続され、他端が接地された抵抗Ｒ５とから構成される。

正相入力端子ＩＮｐには、Ｇ−ＶＣＯ３から出力される正相のクロック信号が入力され、逆相入力端子ＩＮｎには、Ｇ−ＶＣＯ３から出力される逆相のクロック信号が入力される。正相出力端子ＯＵＴｐからは正相のクロック信号が出力され、逆相出力端子ＯＵＴｎからは逆相のクロック信号が出力される。駆動力制御端子ＶＣＳＢＵＦには、バッファ増幅器６ａの駆動力を制御する駆動力制御信号が入力される。なお、図４に示したバッファ増幅器６ａは差動型の増幅器であるため、この増幅器を使うためには、図３に示したＧ−ＶＣＯ３とＶＣＯ４も差動型の回路構成にする必要がある。

次に、本実施の形態のＣＤＲ回路の動作を説明する。ゲーティング回路２は、入力データが「０」から「１」に立ち上がったときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。

Ｇ−ＶＣＯ３は、入力データと等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路２の出力パルスにより制御される。すなわち、Ｇ−ＶＣＯ３は、ゲーティング回路２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路２の出力パルスが「１」の間は発振を続ける。こうして、Ｇ−ＶＣＯ３においては、出力クロックの位相が入力データの位相と合うように調整される。

Ｇ−ＶＣＯ３の出力クロックは、バッファ増幅器６ａの入力端子に入力される。そして、このクロックは、バッファ増幅器６ａで減衰され、ＶＣＯ４の入力端子に入力される。
ＶＣＯ４は、Ｇ−ＶＣＯ３と同様に、周波数制御端子に周波数制御信号が供給されることにより、入力データと等しい周波数の再生クロックを出力する。Ｇ−ＶＣＯ３の出力端子から出力されたクロックがバッファ増幅器６ａを介してＶＣＯ４の入力端子に入力されるため、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相と合うように（すなわち、入力データの位相と合うように）調整されるが、Ｇ−ＶＣＯ３の影響が小さいことから、Ｇ−ＶＣＯ３の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。さらに、Ｇ−ＶＣＯ３とＶＣＯ４との間に、バッファ増幅器６ａが挿入されているため、再生クロックの位相に与えるＧ−ＶＣＯ３の影響がより小さくなっている。

遅延回路５は、ゲーティング回路２の遅延時間とＧ−ＶＣＯ３の遅延時間とバッファ増幅器６ａの遅延時間とＶＣＯ４の遅延時間の分だけ入力データを遅延させる。データ識別回路となるＦＦ１は、遅延回路５を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する。こうして、入力データからクロックおよびデータを再生することができる。

本実施の形態では、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間にバッファ増幅器６ａを挿入することにより、従来と同様に再生クロックのジッタを低減することができる。さらに、本実施の形態では、バッファ増幅器６ａを利得調整機能付きバッファ増幅器とし、外部からバッファ増幅器６ａの駆動力制御端子ＶＣＳＢＵＦに駆動力制御信号を供給して、バッファ増幅器６ａの駆動力を適宜調整することにより、ジッタ低減能力と入力データに対する位相同期能力とを両立させることができる。

図５はバッファ増幅器６ａの駆動力とＣＤＲ回路のバースト応答時間との関係を示す図、図６はバッファ増幅器６ａの駆動力と高周波ジッタトランスファとの関係を示す図である。図５に示すように、バッファ増幅器６ａの駆動力が大きくなるほど、Ｇ−ＶＣＯ３の出力クロックの位相にＶＣＯ４の出力クロックの位相が高速で同期するため、バーストデータを受信する場合のＣＤＲ回路の応答時間が減少する。一方、図６に示すように、バッファ増幅器６ａの駆動力が大きくなるほど、入力データのジッタがＶＣＯ４から出力される再生クロックに重畳されることになり、再生クロックへのジッタの伝達度を示す高周波ジッタトランスファが劣化する。したがって、バッファ増幅器６ａの駆動力を低下させると、再生クロックのジッタを低減することができるが、その一方で応答時間が増加してしまう。また、バッファ増幅器６ａの駆動力を低くし過ぎると、入力データと再生クロックの同期が外れてしまう。

本実施の形態では、駆動力制御信号の電圧を上げると、バッファ増幅器６ａの電流源トランジスタＱ３を流れる電流Ｉが増加し、結果としてトランジスタＱ１，Ｑ２を流れる電流も増加し、バッファ増幅器６ａの出力振幅が上昇する。こうして、駆動力制御信号の電圧を上げると、バッファ増幅器６ａの駆動力が上昇する。反対に、駆動力制御信号の電圧を下げると、電流源トランジスタＱ３を流れる電流Ｉが減少し、結果としてトランジスタＱ１，Ｑ２を流れる電流も減少し、バッファ増幅器６ａの出力振幅が低下する。こうして、駆動力制御信号の電圧を下げると、バッファ増幅器６ａの駆動力が低下する。

以上のように、本実施の形態では、駆動力制御信号によってバッファ増幅器６ａの駆動力を適宜調整することができるので、入力データと再生クロックの同期を保ったまま、再生クロックのジッタ量とバースト応答時間とを最適化することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図７は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、ＦＦ１と、ゲーティング回路２と、Ｇ−ＶＣＯ３と、ＶＣＯ４と、遅延回路５と、バッファ増幅器６ａと、ジッタ検出回路７とから構成される。

ジッタ検出回路７は、ＶＣＯ４から出力される再生クロックのジッタ量を検出し、検出したジッタ量が所定の基準値と一致するように駆動力制御信号を生成する。すなわち、ジッタ検出回路７は、検出したジッタ量が基準値よりも大きい場合は、バッファ増幅器６ａの駆動力を低下させる駆動力制御信号を生成する。なお、本実施の形態において、再生クロックのジッタ量を０にしようとすると、ＣＤＲ回路の応答時間が大幅に増加してしまうので、ジッタ量の基準値は０より大きい値に設定される。

こうして、本実施の形態では、再生クロックのジッタ量に応じた駆動力制御信号をジッタ検出回路７によって生成し、この駆動力制御信号をバッファ増幅器６ａの駆動力制御端子に供給するようにしたので、バッファ増幅器６ａの駆動力を適切かつ自動的に調整することができ、入力データと再生クロックの確実な同期を保ったまま、再生クロックの適切なジッタ低減とを両立させ、また応答時間も適切な値とすることができる。

なお、ジッタ検出回路７としては、周波数比較器を用いることができる。この場合、周波数比較器には、入力データと等しい周波数の参照クロックとＶＣＯ４から出力される再生クロックとが入力される。周波数比較器は、再生クロックの周波数と参照クロックの周波数とを比較し、再生クロックの周波数が参照クロックの周波数から高い方に所定の基準範囲以上外れている場合または参照クロックの周波数から低い方に所定の基準範囲以上外れている場合には、バッファ増幅器６ａの駆動力を低下させる駆動力制御信号を生成する。こうして、周波数比較器は、再生クロックの周波数が基準範囲内に収まるようにする。周波数比較器を用いることで、参照クロックに対する再生クロックの周波数のずれ量によって再生クロックのジッタ量を実質的に検出することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、ＦＦ１と、ゲーティング回路２と、Ｇ−ＶＣＯ３と、ＶＣＯ４と、遅延回路５と、バッファ増幅器６ａと、アイモニタ回路８とから構成される。

アイモニタ回路８は、ＦＦ１から出力される再生データを入力とする。再生クロックのジッタが増加すると、再生データのアイパターンの開口面積が低下する。そこで、アイモニタ回路８は、再生データのアイパターンを測定し、アイパターン開口率を演算して、アイパターン開口率が基準値よりも小さい場合は、バッファ増幅器６ａの駆動力を低下させる駆動力制御信号を生成する。こうして、アイモニタ回路８は、アイパターン開口率を演算することで再生クロックのジッタ量を実質的に検出することができる。

本実施の形態では、再生クロックのジッタ量に応じた駆動力制御信号をアイモニタ回路８によって生成し、この駆動力制御信号をバッファ増幅器６ａの駆動力制御端子に供給するようにしたので、バッファ増幅器６ａの駆動力を適切かつ自動的に調整することができ、入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させ、また応答時間も適切な値とすることができる。

なお、アイモニタ回路８は、例えば再生データのアイパターンを測定するデジタルオシロスコープと、アイパターン開口率を演算してアイパターン開口率と基準値とを比較し、駆動力制御信号を生成するコンピュータとから構成することができる。

第１〜第３の実施の形態では、ＶＣＯ４を１個としているが、ＶＣＯ４を２個以上縦続接続してもよい。このとき、１個のＶＣＯ４の出力端子とその直後のＶＣＯ４の入力端子との間にバッファ増幅器６ａを設けてもよい。また、ゲーティング回路２の出力端子とＧ−ＶＣＯ３の入力端子との間にバッファ増幅器６ａを設けるようにしてもよい。またバッファ増幅器６ａは、ゲーティング回路２の出力端子から最後段のＶＣＯ４の入力端子との間の複数個所に設けても良い。そのときに、複数個のバッファ増幅器６ａ全てを駆動力制御信号で調整することでジッタに対して大きくマージンを取る構成としても良いし、複数個のバッファ増幅器６ａの一部を駆動力制御信号で調整し、残りは駆動力を固定する構成とすることでジッタに対して微調整を取る構成としても良い。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

１…フリップフロップ、２…ゲーティング回路、３，４…ＶＣＯ、５…遅延回路、６ａ…バッファ増幅器、７…ジッタ検出回路、８…アイモニタ回路。

Claims (5)

1. 入力データが遷移したときにパルスを出力するゲーティング回路と、
   このゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力する第１の電圧制御発振器と、
   この第１の電圧制御発振器に縦続接続され、前段の電圧制御発振器から出力されるクロックのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第２の電圧制御発振器と、
   前記入力データのデータ識別を、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックに基づいて行うデータ識別回路と、
   前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間、前記第１の電圧制御発振器の出力端子と前記ｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に設けられたバッファ増幅器とを備え、
   前記バッファ増幅器のうち少なくとも１個は、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器であることを特徴とするＣＤＲ回路。
2. 請求項１記載のＣＤＲ回路において、
   さらに、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックのジッタ量を検出し、このジッタ量に応じた駆動力制御信号を前記バッファ増幅器に供給するジッタ検出手段を備えることを特徴とするＣＤＲ回路。
3. 請求項２記載のＣＤＲ回路において、
   前記ジッタ検出手段は、前記入力データと等しい周波数の参照クロックと前記再生クロックの周波数を比較し、この周波数比較結果に応じた駆動力制御信号を前記バッファ増幅器に供給する周波数比較手段からなることを特徴とするＣＤＲ回路。
4. 請求項２記載のＣＤＲ回路において、
   前記ジッタ検出手段は、前記データ識別回路から出力される再生データのアイパターンの特性を検出することにより、前記再生クロックのジッタ量を検出し、このジッタ量に応じた駆動力制御信号を前記バッファ増幅器に供給するアイモニタ手段からなることを特徴とするＣＤＲ回路。
5. 請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
   前記第１、第２の電圧制御発振器は、外部から入力される周波数制御信号に応じて前記入力データと等しい周波数で発振することを特徴とするＣＤＲ回路。

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