JP5113202B2

JP5113202B2 - Ｃｄｒ回路

Info

Publication number: JP5113202B2
Application number: JP2010032250A
Authority: JP
Inventors: 宏明桂井; 祐輔大友; 秀樹上綱
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-02-17
Filing date: 2010-02-17
Publication date: 2013-01-09
Anticipated expiration: 2030-02-17
Also published as: JP2011171899A

Description

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば特許文献１に開示されている。

図９は特許文献１に開示された従来のＣＤＲ回路の構成を示すブロック図である。このＣＤＲ回路は、フリップフロップ（以下、ＦＦとする）１と、ゲーティング回路２と、ゲート付き電圧制御発振器（Voltage Controlled Oscillator 、以下、Ｇ−ＶＣＯとする）３と、電圧制御発振器（以下、ＶＣＯとする）４と、遅延回路５と、バッファ増幅器６とから構成される。

ゲーティング回路２に入力データが入力されると、入力データのエッジに同期したパルスが出力される。ゲーティング回路２からのエッジパルスがＧ−ＶＣＯ３に入力されると、Ｇ−ＶＣＯ３は、当該エッジパルスのタイミング、つまり電圧値偏移点をトリガとしてその発振位相がエッジパルスの位相（すなわち、入力データの位相）と合うように調整される。そして、Ｇ−ＶＣＯ３から出力されたクロックがバッファ増幅器６を介してＶＣＯ４に入力されるため、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相（すなわち、入力データの位相）と合うように調整される。Ｇ−ＶＣＯ３の周波数制御端子とＶＣＯ４の周波数制御端子には、周波数制御信号が入力される。この周波数制御信号に応じてＧ−ＶＣＯ３とＶＣＯ４とは、入力データと同じ周波数で発振する。

遅延回路５は、ゲーティング回路２の遅延時間とゲーテッドＶＣＯ３の遅延時間とバッファ増幅器６の遅延時間とＶＣＯ４の遅延時間の分だけ入力データを遅延させる。ＦＦ１は、遅延回路５を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する。こうして、入力データからクロックおよびデータを再生することができる。

特許文献１に開示されたＣＤＲ回路によれば、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相と合うように（すなわち、入力データの位相と合うように）調整されるが、Ｇ−ＶＣＯ３の影響が小さいことから、Ｇ−ＶＣＯ３の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。さらに、Ｇ−ＶＣＯ３とＶＣＯ４との間に駆動力の弱いバッファ増幅器６を挿入しているので、再生クロックの位相に与えるＧ−ＶＣＯ３の影響を小さくすることができ、再生クロックのジッタをより一層低減できるようになっている。

特開２００９−２３９５１２号公報

特許文献１に開示されたＣＤＲ回路によれば、入力データにジッタが存在する場合でも、再生クロックのジッタを低減することができる。しかしながら、このＣＤＲ回路では、バッファ増幅器６の駆動力を低下させて再生クロックのジッタを低減すると、バーストデータを受信する場合のＣＤＲ回路の応答時間が増加してしまうという問題点があった。

本発明は、上記課題を解決するためになされたもので、入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させることができるＣＤＲ回路を提供することを目的とする。

本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力する第１の電圧制御発振器と、この第１の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器から出力されるクロックのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第２の電圧制御発振器と、前記入力データのデータ識別を、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックに基づいて行うデータ識別回路と、前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間、前記第１の電圧制御発振器の出力端子と前記ｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に設けられたバッファ増幅器とを備え、前記バッファ増幅器の駆動力は、バースト応答時間が仕様の範囲内で最大となるように予め設定されることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例において、前記バッファ増幅器は、前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、前記バースト応答時間が仕様の範囲内で最大となるように前記電流源トランジスタを流れる電流が予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記バッファ増幅器は、前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、前記バースト応答時間が仕様の範囲内で最大となるように前記コレクタ抵抗の値が予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするものである。
また、前記バッファ増幅器は、前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、前記バースト応答時間が仕様の範囲内で最大となるように前記増幅用トランジスタおよび電流源トランジスタのサイズ、例えばＣＭＯＳトランジスタであれば、ゲート長やゲート幅、バイポーラトランジスタであればエミッタ面積が予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例において、前記第１の電圧制御発振器は、ゲート回路と複数のインバータとが縦続接続されたリング発振回路からなり、前記ゲート回路の一方の入力端子に前記ゲーティング回路の出力が入力されると共に、前記ゲート回路の他方の入力端子に最終段の前記インバータの出力が入力され、前記ゲーティング回路と前記第１の電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、前記バッファ増幅器の出力が前記ゲート回路の一方の入力端子に入力されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第２の電圧制御発振器は、複数のインバータが縦続接続されたリング発振回路からなり、初段の前記インバータの入力端子に前段の前記電圧制御発振器の出力と最終段の前記インバータの出力とが入力され、前段の前記電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、初段の前記インバータの入力端子に前記バッファ増幅器の出力と最終段の前記インバータの出力とが入力されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第２の電圧制御発振器は、ゲート回路と複数のインバータとが縦続接続されたリング発振回路からなり、前記ゲート回路の一方の入力端子が一定電圧に設定されると共に、前記ゲート回路の他方の入力端子に前段の前記電圧制御発振器の出力と最終段の前記インバータの出力とが入力され、前段の前記電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、前記ゲート回路の他方の入力端子に前記バッファ増幅器の出力と最終段の前記インバータの出力とが入力されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１、第２の電圧制御発振器は、外部から入力される周波数制御信号に応じて前記入力データと等しい周波数で発振することを特徴とするものである。

本発明によれば、ゲーティング回路と、第１の電圧制御発振器と、ｎ個の第２の電圧制御発振器と、データ識別回路とを設けると共に、ゲーティング回路の出力端子と第１の電圧制御発振器の入力端子との間、第１の電圧制御発振器の出力端子とｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所にバッファ増幅器を設け、バッファ増幅器の駆動力を、バースト応答時間が仕様の範囲内で最大となるように設定しておくことにより、入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させることができる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本発明の第１の実施の形態に係るＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。本発明の第１の実施の形態に係るＣＤＲ回路におけるＧ−ＶＣＯとＶＣＯの構成の１例を示す回路図である。本発明の第１の実施の形態に係るＣＤＲ回路におけるバッファ増幅器の構成の１例を示す回路図である。バッファ増幅器の駆動力とＣＤＲ回路のバースト応答時間との関係を示す図である。バッファ増幅器の駆動力と高周波ジッタトランスファとの関係を示す図である。本発明の第１の実施の形態におけるバッファ増幅器の駆動力設定手法を説明する図である。本発明の第２の実施の形態に係るバッファ増幅器とＶＣＯの接続方法を示す回路図である。従来のＣＤＲ回路の構成を示すブロック図である。

［第１の実施の形態］
図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、ＦＦ１と、ゲーティング回路２と、Ｇ−ＶＣＯ３と、ＶＣＯ４と、遅延回路５と、バッファ増幅器６ａとから構成される。本実施の形態においても、ＣＤＲ回路の構成は図９に示した従来のＣＤＲ回路と同様であるが、バッファ増幅器６ａの駆動力の設定手法が異なる。以下、本実施の形態のＣＤＲ回路について詳細に説明する。

図２はゲーティング回路２の構成の１例を示す回路図である。ゲーティング回路２は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ２０と、ＮＡＮＤ２０の出力を入力とするインバータ２１と、インバータ２１の出力を入力とするインバータ２２と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ２２の出力が入力されるＮＡＮＤ２３とから構成される。

図３はＧ−ＶＣＯ３とＶＣＯ４の構成の１例を示す回路図である。Ｇ−ＶＣＯ３は、一方の入力端子にゲーティング回路２の出力が入力され、他方の入力端子にＧ−ＶＣＯ３の出力が入力されるＮＡＮＤ３０と、ＮＡＮＤ３０の出力を入力とするインバータ３１と、インバータ３１の出力を入力とするインバータ３２と、一端がインバータ３１の出力端子およびインバータ３２の入力端子に接続された可変容量３３とから構成される。可変容量３３の容量制御端子（Ｇ−ＶＣＯ３の周波数制御端子）には、Ｇ−ＶＣＯ３の発振周波数を制御する周波数制御信号が入力される。このＧ−ＶＣＯ３は、ゲート回路であるＮＡＮＤ３０と２個のインバータ３１，３２とが縦続接続されたリング発振回路である。

ＶＣＯ４は、入力端子にバッファ増幅器６ａから出力されるクロックとＶＣＯ４の出力である再生クロックとが入力されるインバータ４０と、インバータ４０の出力を入力とするインバータ４１と、インバータ４１の出力を入力とし、再生クロックを出力するインバータ４２と、一端がインバータ４１の出力端子およびインバータ４２の入力端子に接続された可変容量４３とから構成される。可変容量４３の容量制御端子（ＶＣＯ４の周波数制御端子）には、ＶＣＯ４の発振周波数を制御する周波数制御信号が入力される。このＶＣＯ４は、３個のインバータ４０，４１，４２が縦続接続されたリング発振回路である。

図４はバッファ増幅器６ａの構成の１例を示す回路図である。バッファ増幅器６ａは、ベース端子がバッファ増幅器６ａの正相入力端子ＩＮｐに接続され、コレクタ端子がバッファ増幅器６ａの逆相出力端子ＯＵＴｎに接続された増幅用トランジスタＱ６００と、ベース端子がバッファ増幅器６ａの逆相入力端子ＩＮｎに接続され、コレクタ端子がバッファ増幅器６ａの正相出力端子ＯＵＴｐに接続された増幅用トランジスタＱ６０１と、ベース端子がバッファ増幅器６ａの駆動力制御端子ＶＣＳＢＵＦに接続された電流源トランジスタＱ６０２と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ６００のコレクタ端子に接続されたコレクタ抵抗Ｒ６００と、一端に電源電圧ＶＣＣが供給され、他端が増幅用トランジスタＱ６０１のコレクタ端子に接続されたコレクタ抵抗Ｒ６０１と、一端が増幅用トランジスタＱ６００のエミッタ端子に接続され、他端が電流源トランジスタＱ６０２のコレクタ端子に接続されたエミッタ抵抗Ｒ６０２と、一端が増幅用トランジスタＱ６０１のエミッタ端子に接続され、他端が電流源トランジスタＱ６０２のコレクタ端子に接続されたエミッタ抵抗Ｒ６０３と、一端が電流源トランジスタＱ６０２のエミッタ端子に接続され、他端が接地された抵抗Ｒ６０４とから構成される。

正相入力端子ＩＮｐには、Ｇ−ＶＣＯ３から出力される正相のクロック信号が入力され、逆相入力端子ＩＮｎには、Ｇ−ＶＣＯ３から出力される逆相のクロック信号が入力される。正相出力端子ＯＵＴｐからは正相のクロック信号が出力され、逆相出力端子ＯＵＴｎからは逆相のクロック信号が出力される。駆動力制御端子ＶＣＳＢＵＦには、バッファ増幅器６ａの駆動力を設定する一定の駆動力調整電圧が与えられる。なお、図４に示したバッファ増幅器６ａは差動型の増幅器であるため、この増幅器を使うためには、図３に示したＧ−ＶＣＯ３とＶＣＯ４も差動型の回路構成にする必要がある。

次に、本実施の形態のＣＤＲ回路の動作を説明する。ゲーティング回路２は、入力データが「０」から「１」に立ち上がったときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。

Ｇ−ＶＣＯ３は、入力データと等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路２の出力パルスにより制御される。すなわち、Ｇ−ＶＣＯ３は、ゲーティング回路２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路２の出力パルスが「１」の間は発振を続ける。こうして、Ｇ−ＶＣＯ３においては、出力クロックの位相が入力データの位相と合うように調整される。

Ｇ−ＶＣＯ３の出力クロックは、バッファ増幅器６ａの入力端子に入力される。そして、このクロックは、バッファ増幅器６ａで減衰され、ＶＣＯ４の入力端子に入力される。
ＶＣＯ４は、Ｇ−ＶＣＯ３と同様に、周波数制御端子に周波数制御信号が供給されることにより、入力データと等しい周波数の再生クロックを出力する。Ｇ−ＶＣＯ３の出力端子から出力されたクロックがバッファ増幅器６ａを介してＶＣＯ４の入力端子に入力されるため、ＶＣＯ４から出力される再生クロックの位相は、Ｇ−ＶＣＯ３の出力クロックの位相と合うように（すなわち、入力データの位相と合うように）調整されるが、Ｇ−ＶＣＯ３の影響が小さいことから、Ｇ−ＶＣＯ３の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。さらに、Ｇ−ＶＣＯ３とＶＣＯ４との間に、バッファ増幅器６ａが挿入されているため、再生クロックの位相に与えるＧ−ＶＣＯ３の影響がより小さくなっている。

遅延回路５は、ゲーティング回路２の遅延時間とＧ−ＶＣＯ３の遅延時間とバッファ増幅器６ａの遅延時間とＶＣＯ４の遅延時間の分だけ入力データを遅延させる。データ識別回路となるＦＦ１は、遅延回路５を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する。こうして、入力データからクロックおよびデータを再生することができる。

本実施の形態では、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間にバッファ増幅器６ａを挿入することにより、従来と同様に再生クロックのジッタを低減することができる。さらに、本実施の形態では、バッファ増幅器６ａの駆動力を適切に設定することにより、ジッタ低減能力と入力データに対する位相同期能力とを両立させることができる。

図５はバッファ増幅器６ａの駆動力とＣＤＲ回路のバースト応答時間との関係を示す図、図６はバッファ増幅器６ａの駆動力と高周波ジッタトランスファとの関係を示す図である。図５に示すように、バッファ増幅器６ａの駆動力が大きくなるほど、Ｇ−ＶＣＯ３の出力クロックの位相にＶＣＯ４の出力クロックの位相が高速で同期するため、バーストデータを受信する場合のＣＤＲ回路の応答時間が減少する。一方、図６に示すように、バッファ増幅器６ａの駆動力が大きくなるほど、入力データのジッタがＶＣＯ４から出力される再生クロックに重畳されることになり、再生クロックへのジッタの伝達度を示す高周波ジッタトランスファが劣化する。したがって、バッファ増幅器６ａの駆動力を低下させると、再生クロックのジッタを低減することができるが、その一方で応答時間が増加してしまう。また、バッファ増幅器６ａの駆動力を低くし過ぎると、入力データと再生クロックの同期が外れてしまう。

ＣＤＲ回路に入力データが入力されてからその入力データに応じた再生クロックがＣＤＲ回路から出力されるまでの時間であるバースト応答時間は、ＣＤＲ回路の仕様によって数十ｎｓ〜数百ｎｓ程度以下であることが求められる。そこで、本実施の形態では、バースト応答時間が予め規定された仕様の範囲内で最大となるようにバッファ増幅器６ａの駆動力を設定する。例えばバースト応答時間の仕様が８０ｎｓ以下と規定されている場合には、バースト応答時間が８０ｎｓとなるようにバッファ増幅器６ａの駆動力を設定する。

図７は本実施の形態のバッファ増幅器６ａの駆動力設定手法を説明するために図５と図６を重ね合わせて示した図であり、Ｔは図５のバースト応答時間、Ｊは図６の高周波ジッタトランスファを示している。上記のようにバースト応答時間Ｔが予め規定された仕様の範囲内で最大値Ｔｍａｘとなるようにバッファ増幅器６ａの駆動力ＤＰを設定すると、この駆動力ＤＰに応じて高周波ジッタトランスファＪが決まる。このときの高周波ジッタトランスファＪは、最小値ではないが、十分に小さい適切な値となっている。

バッファ増幅器６ａの駆動力を調整するには、バッファ増幅器６ａの駆動力制御端子ＶＣＳＢＵＦに与える駆動力調整電圧を変更すればよい。駆動力調整電圧を上げると、バッファ増幅器６ａの電流源トランジスタＱ６０２を流れる電流Ｉが増加し、結果として増幅用トランジスタＱ６００，Ｑ６０１を流れる電流も増加し、バッファ増幅器６ａの出力振幅が上昇する。こうして、駆動力調整電圧を上げると、バッファ増幅器６ａの駆動力が上昇する。反対に、駆動力調整電圧を下げると、電流源トランジスタＱ６０２を流れる電流Ｉが減少し、結果として増幅用トランジスタＱ６００，Ｑ６０１を流れる電流も減少し、バッファ増幅器６ａの出力振幅が低下する。こうして、駆動力調整電圧を下げると、バッファ増幅器６ａの駆動力が低下する。したがって、ＣＤＲ回路のバースト応答時間が予め規定された仕様の範囲内で最大となるように駆動力調整電圧を設定してバッファ増幅器６ａに印加すればよい。

以上のように、本実施の形態では、ＣＤＲ回路のバースト応答時間が予め規定された仕様の範囲内で最大となるようにバッファ増幅器６ａの駆動力を設定することにより、入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させることができる。

なお、本実施の形態では、バッファ増幅器６ａに与える駆動力調整電圧によって電流源トランジスタＱ６０２を流れる電流を設定してバッファ増幅器６ａの駆動力を設定していたが、これに限るものではない。バッファ増幅器６ａの駆動力は、コレクタ抵抗Ｒ６００，Ｒ６０１の大きさや、トランジスタＱ６００〜Ｑ６０２のサイズによっても設定することができる。

コレクタ抵抗Ｒ６００，Ｒ６０１の抵抗値を上げると、バッファ増幅器６ａの出力振幅が上昇し、駆動力も上昇する。反対に、コレクタ抵抗Ｒ６００，Ｒ６０１の抵抗値を下げると、バッファ増幅器６ａの出力振幅が低下し、駆動力も低下する。また、トランジスタＱ６００〜Ｑ６０２のサイズを大きくすると、バッファ増幅器６ａの駆動力が上昇し、トランジスタＱ６００〜Ｑ６０２のサイズを小さくすると、バッファ増幅器６ａの駆動力が低下する。したがって、ＣＤＲ回路のバースト応答時間が仕様の範囲内で最大となるようにコレクタ抵抗Ｒ６００，Ｒ６０１の抵抗値を予め設定してもよいし、トランジスタＱ６００〜Ｑ６０２のサイズを予め設定してもよい。なお、一般に、コレクタ抵抗Ｒ６００とＲ６０１の値は同一の値に設定する。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図８は本発明の第２の実施の形態に係るバッファ増幅器６ａとＶＣＯ４の接続方法を示す回路図であり、図３、図４と同一の構成には同一の符号を付してある。本実施の形態は、図３に示したバッファ増幅器６ａとＶＣＯ４の接続をより具体的に説明するものである。

バッファ増幅器６ａの構成は図４に示したとおりである。ＶＣＯ４のインバータ４０は、ベース端子がインバータ４０の正相入力端子ＩＮ１ｐに接続され、コレクタ端子がインバータ４０の逆相出力端子ＯＵＴ１ｎに接続されたトランジスタＱ４００と、ベース端子がインバータ４０の逆相入力端子ＩＮ１ｎに接続され、コレクタ端子がインバータ４０の正相出力端子ＯＵＴ１ｐに接続されたトランジスタＱ４０１と、ベース端子がバイアス端子ＶＣＳに接続された電流源トランジスタＱ４０２と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ４００のコレクタ端子に接続されたコレクタ抵抗Ｒ４００と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ４０１のコレクタ端子に接続されたコレクタ抵抗Ｒ４０１と、一端がトランジスタＱ４００のエミッタ端子に接続され、他端が電流源トランジスタＱ４０２のコレクタ端子に接続されたエミッタ抵抗Ｒ４０２と、一端がトランジスタＱ４０１のエミッタ端子に接続され、他端が電流源トランジスタＱ４０２のコレクタ端子に接続されたエミッタ抵抗Ｒ４０３と、一端が電流源トランジスタＱ４０２のエミッタ端子に接続され、他端が接地された抵抗Ｒ４０４とから構成される。

ＶＣＯ４のインバータ４２は、ベース端子がインバータ４２の正相入力端子ＩＮ２ｐに接続され、コレクタ端子がインバータ４２の逆相出力端子ＯＵＴ２ｎに接続されたトランジスタＱ４２０と、ベース端子がインバータ４２の逆相入力端子ＩＮ２ｎに接続され、コレクタ端子がインバータ４２の正相出力端子ＯＵＴ２ｐに接続されたトランジスタＱ４２１と、ベース端子がバイアス端子ＶＣＳに接続された電流源トランジスタＱ４２２と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ４２０のコレクタ端子に接続されたコレクタ抵抗Ｒ４２０と、一端に電源電圧ＶＣＣが供給され、他端がトランジスタＱ４２１のコレクタ端子に接続されたコレクタ抵抗Ｒ４２１と、一端がトランジスタＱ４２０のエミッタ端子に接続され、他端が電流源トランジスタＱ４２２のコレクタ端子に接続されたエミッタ抵抗Ｒ４２２と、一端がトランジスタＱ４２１のエミッタ端子に接続され、他端が電流源トランジスタＱ４２２のコレクタ端子に接続されたエミッタ抵抗Ｒ４２３と、一端が電流源トランジスタＱ４２２のエミッタ端子に接続され、他端が接地された抵抗Ｒ４２４とから構成される。インバータ４０，４２のバイアス端子ＶＣＳには一定電圧が供給される。

図８では、インバータ４１の構成について記載していないが、インバータ４１もインバータ４０，４２と同様の構成を有する。そして、インバータ４０の正相出力端子ＯＵＴ１ｐをインバータ４１の逆相入力端子と接続し、インバータ４０の逆相出力端子ＯＵＴ１ｎをインバータ４１の正相入力端子と接続し、インバータ４１の正相出力端子をインバータ４２の逆相入力端子ＩＮ２ｎと接続し、インバータ４１の逆相出力端子をインバータ４２の正相入力端子ＩＮ２ｐと接続すればよい。

本実施の形態では、リング発振回路であるＶＣＯ４のインバータとして差動バッファを用いている。そして、バッファ増幅器６ａの正相出力端子ＯＵＴｐと最終段のインバータ４２の逆相出力端子ＯＵＴ２ｎとをワイヤードオア接続して初段のインバータ４０の正相入力端子ＩＮ１ｐに入力し、またバッファ増幅器６ａの逆相出力端子ＯＵＴｎと最終段のインバータ４２の正相出力端子ＯＵＴ２ｐとをワイヤードオア接続して初段のインバータ４０の逆相入力端子ＩＮ１ｎに入力している。これにより、ＶＣＯ４の初段の論理は、最終段のインバータ４２の出力の論理とバッファ増幅器６ａの出力の論理との、駆動力の強弱の傾斜のついた足し合わせで決定される。

なお、第１、第２の実施の形態では、Ｇ−ＶＣＯ３とＶＣＯ４の回路構成が異なるが、Ｇ−ＶＣＯ３とＶＣＯ４を同じ回路構成とするために、ＶＣＯ４の初段のインバータ４０を、図３に示したＧ−ＶＣＯ３と同じようにＮＡＮＤにしてもよい。この場合は、ＮＡＮＤの一方の入力端子をプルアップし、他方の入力端子にバッファ増幅器６ａの出力とインバータ４２の出力とを入力すればよい。

また、第１、第２の実施の形態では、ＶＣＯ４を１個としているが、ＶＣＯ４を２個以上縦続接続してもよい。このとき、１個のＶＣＯ４の出力端子とその直後のＶＣＯ４の入力端子との間にバッファ増幅器６ａを設けてもよい。また、ゲーティング回路２の出力端子とＧ−ＶＣＯ３の入力端子との間にバッファ増幅器６ａを設けるようにしてもよい。またバッファ増幅器６ａは、ゲーティング回路２の出力端子から最後段のＶＣＯ４の入力端子との間の複数個所に設けても良い。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

１…フリップフロップ、２…ゲーティング回路、３，４…ＶＣＯ、５…遅延回路、６ａ…バッファ増幅器。

Claims

入力データが遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスのタイミングに合うように出力クロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを出力する第１の電圧制御発振器と、
この第１の電圧制御発振器の後ろに縦続接続され、前段の電圧制御発振器から出力されるクロックのタイミングに合うように出力クロックの位相を調整するｎ個（ｎは１以上の整数）の第２の電圧制御発振器と、
前記入力データのデータ識別を、前記ｎ個の第２の電圧制御発振器のうち最後尾の電圧制御発振器から出力される再生クロックに基づいて行うデータ識別回路と、
前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間、前記第１の電圧制御発振器の出力端子と前記ｎ個の第２の電圧制御発振器のうち先頭の電圧制御発振器の入力端子との間、前記ｎ個の第２の電圧制御発振器のうち１個の電圧制御発振器の出力端子と直後の電圧制御発振器の入力端子との間のうち、少なくとも１箇所に設けられたバッファ増幅器とを備え、
前記バッファ増幅器の駆動力は、バースト応答時間が仕様の範囲内で最大となるように予め設定されることを特徴とするＣＤＲ回路。
請求項１記載のＣＤＲ回路において、
前記バッファ増幅器は、
前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、
一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、
前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、
前記バースト応答時間が仕様の範囲内で最大となるように前記電流源トランジスタを流れる電流が予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするＣＤＲ回路。
請求項１記載のＣＤＲ回路において、
前記バッファ増幅器は、
前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、
一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、
前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、
前記バースト応答時間が仕様の範囲内で最大となるように前記コレクタ抵抗の値が予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするＣＤＲ回路。
請求項１記載のＣＤＲ回路において、
前記バッファ増幅器は、
前段の前記ゲーティング回路または前段の前記電圧制御発振器からの出力信号が入力される増幅用トランジスタと、
一端に電源電圧が供給され、他端が前記増幅用トランジスタのコレクタ端子に接続されたコレクタ抵抗と、
前記増幅用トランジスタに定電流を供給する電流源トランジスタとを有し、
前記バースト応答時間が仕様の範囲内で最大となるように前記増幅用トランジスタのサイズおよび電流源トランジスタのサイズが予め設定されることにより、前記バッファ増幅器の駆動力が設定されることを特徴とするＣＤＲ回路。
請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
前記第１の電圧制御発振器は、ゲート回路と複数のインバータとが縦続接続されたリング発振回路からなり、
前記ゲート回路の一方の入力端子に前記ゲーティング回路の出力が入力されると共に、前記ゲート回路の他方の入力端子に最終段の前記インバータの出力が入力され、
前記ゲーティング回路と前記第１の電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、前記バッファ増幅器の出力が前記ゲート回路の一方の入力端子に入力されることを特徴とするＣＤＲ回路。
請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
前記第２の電圧制御発振器は、複数のインバータが縦続接続されたリング発振回路からなり、
初段の前記インバータの入力端子に前段の前記電圧制御発振器の出力と最終段の前記インバータの出力とが入力され、
前段の前記電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、初段の前記インバータの入力端子に前記バッファ増幅器の出力と最終段の前記インバータの出力とが入力されることを特徴とするＣＤＲ回路。
請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
前記第２の電圧制御発振器は、ゲート回路と複数のインバータとが縦続接続されたリング発振回路からなり、
前記ゲート回路の一方の入力端子が一定電圧に設定されると共に、前記ゲート回路の他方の入力端子に前段の前記電圧制御発振器の出力と最終段の前記インバータの出力とが入力され、
前段の前記電圧制御発振器との間に前記バッファ増幅器が設けられている場合には、前記ゲート回路の他方の入力端子に前記バッファ増幅器の出力と最終段の前記インバータの出力とが入力されることを特徴とするＣＤＲ回路。
請求項１乃至７のいずれか１項に記載のＣＤＲ回路において、
前記第１、第２の電圧制御発振器は、外部から入力される周波数制御信号に応じて前記入力データと等しい周波数で発振することを特徴とするＣＤＲ回路。