JP3603071B2

JP3603071B2 - クロックリカバリ回路

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Publication number: JP3603071B2
Application number: JP2002001385A
Authority: JP
Inventors: 徹岩田; 寛行山内; 武文吉河
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-01-24
Filing date: 2002-01-08
Publication date: 2004-12-15
Anticipated expiration: 2022-01-08
Also published as: JP2002300143A

Description

【０００１】
【発明の属する技術分野】
本発明は、高速差動インターフェースに好適なクロックリカバリ回路又はクロックリカバリユニットに関するものである。
【０００２】
【従来の技術】
ＩＥＥＥ１３９４．ｂ規格には、小振幅かつ差動のシリアルデータ伝送が規定されている。このようなシリアルデータ伝送のための受信ユニットでは、データ信号に同期したクロックを当該データ信号から再生するためのクロックリカバリ技術が必要である。
【０００３】
クロックリカバリ技術の１つの従来例が、Ｄ．Ｈ．Ｗｏｌａｖｅｒ， ”Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐＣｉｒｃｕｉｔＤｅｓｉｇｎ”，Ｓｅｃｔｉｏｎ１０−２，ｐｐ．２１３−２１６，ＰｒｅｎｔｉｃｅＨａｌｌ（１９９１）に示されている。この例では、データ信号の形式をＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）からＲＺ（ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）へ変換したうえ、ＲＺデータ信号からＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）を用いてクロックを再生するようにしている。
【０００４】
【発明が解決しようとする課題】
元来、ＮＲＺデータ信号のＨレベル持続時間及びＬレベル持続時間は、いずれも１データ間隔の整数倍である。ところが、差動増幅器や差動伝送路のスキューに起因して、あるいはプロセスばらつきに起因して、例えばＨレベル持続時間が１データ間隔より短くなることがある。この場合には、上記従来例によれば再生クロックにタイミングジッタが生じてしまう。
【０００５】
また、上記従来例によれば、ＰＬＬの構成要素である位相比較器及びチャージポンプが１データ間隔毎に各々の出力を更新しなければならず、これらの構成要素の動作速度がデータレートに制約を与えていた。
【０００６】
本発明の第１の目的は、クロックリカバリ回路のタイミングジッタを抑制することにある。
【０００７】
本発明の第２の目的は、高速データ伝送に好適なクロックリカバリユニットを提供することにある。
【０００８】
【課題を解決するための手段】
上記第１の目的を達成するため、本発明は、例えばクロックのような１と０とが交互に繰り返し出現する規則的なビットパターンを用いて、データ信号のデューティファクタ（ＤＦ）が５０％に等しくなるようにドライバ又はレシーバのデータ遷移特性を調整する期間を設け、本来のデータ伝送期間では調整済みの遷移特性に基づくデータ信号からクロックを再生することとしたものである。
【０００９】
具体的に説明すると、本発明のクロックリカバリ回路は、第１の期間には規則的なビットパターンを有するシリアルデータに、第１の期間の後の第２の期間には任意のビットパターンを有するシリアルデータにそれぞれ基づくデータ信号を供給するための送受信手段と、第１の期間において送受信手段から供給されたデータ信号のデューティファクタエラーが低減されるように送受信手段のデータ遷移特性を調整し、これを保持させるためのデューティファクタコントローラと、第２の期間において送受信手段から供給されたデータ信号に同期したクロックを当該データ信号から再生するためのクロックリカバリユニットとを備えた構成を採用し、前記送受信手段は、差動データ信号を供給するためのドライバと、このドライバから差動データ信号を受け取りかつ当該差動データ信号に対応したシングルエンドデータ信号を供給するためのレシーバとを有し、ドライバ又はレシーバのデータ遷移特性がデューティファクタコントローラにより調整されることとしたものである。
【００１０】
また、上記第２の目的を達成するため、本発明は、データ信号の立ち上がりエッジに応答した位相比較及びチャージポンプ動作のための構成部分と、当該データ信号の立ち下がりエッジに応答した位相比較及びチャージポンプ動作のための構成部分とをそれぞれ設け、これらの構成部分をインターリーブ動作させることとしたものである。
【００１１】
具体的に説明すると、本発明のクロックリカバリユニットは、ある制御電圧に応じた周波数を有するクロックを生成するための電圧制御発振器と、各々の出力が共通ノードに結合された第１及び第２のチャージポンプと、データ信号の立ち上がりエッジ又は立ち下がりエッジのいずれか一方に対する前記クロックの位相エラーを検出しかつ当該位相エラーに応じて第１のチャージポンプを制御するための第１の位相比較器と、データ信号の他方のエッジに対する前記クロックの位相エラーを検出しかつ当該位相エラーに応じて第２のチャージポンプを制御するための第２の位相比較器と、第２の位相比較器のデータ入力パスに挿入された第１の遅延回路と、第２の位相比較器のクロック入力パスに挿入された第２の遅延回路と、第１の遅延回路の出力に対する第２の遅延回路の出力の位相エラーを検出しかつ当該位相エラーが低減されるように第１又は第２の遅延回路の遅延量を調整するための第３の位相比較器と、第１の遅延回路の遅延量の半分だけ前記データ信号を遅延させて出力する第３の遅延回路と、第２の遅延回路の遅延量の半分だけ前記クロックを遅延させて出力する第４の遅延回路とを備えた構成を採用し、第１の位相比較器により検出された位相エラーと、第２の位相比較器により検出された位相エラーとの双方が低減されるように、第１及び第２のチャージポンプにより前記共通ノードに生成された電圧が前記制御電圧として電圧制御発振器に与えられるようにしたものである。
【００１２】
【発明の実施の形態】
以下、ＩＥＥＥ１３９４．ｂ規格に従ったシリアルデータ伝送に好適な本発明の実施の形態について、添付図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るクロックリカバリ回路の構成を示している。図１において、送信ユニットはドライバ５を、受信ユニットはレシーバ１０、クロックリカバリユニット（ＣＲＵ）１５及びデューティファクタコントローラ（ＤＦＣ）２０をそれぞれ備えている。ドライバ５は、与えられたシリアルデータ（ＤＡＴＡ）に基づく差動データ（ＤＡＴＡ＋／ＤＡＴＡ−）信号を１対の信号線へ供給する。レシーバ１０は、当該１対の信号線から差動データ信号を受け取り、かつ当該差動データ信号に対応したシングルエンドデータ信号を入力データ（ＩＤＡＴＡ）信号として供給する。これらドライバ５及びレシーバ１０は、調整期間には例えばクロックのような１と０とが交互に繰り返し出現する規則的なビットパターンを有するシリアルデータに、調整期間の後の伝送期間には任意のビットパターンを有するシリアルデータにそれぞれ基づくＩＤＡＴＡ信号を供給するための送受信手段を構成する。ＤＦＣ２０は、調整期間においてＩＤＡＴＡ信号のＤＦエラーが低減されるように、例えば当該ＩＤＡＴＡ信号のＤＦが５０％に等しくなるように、ドライバ５又はレシーバ１０のデータ遷移特性を調整し、これを保持させるためのコントローラである。ＤＣＯＮＴは、ＩＤＡＴＡ信号のＤＦエラー検出結果に応じたＤＦコントロール信号である。ＣＲＵ１５は、伝送期間においてＩＤＡＴＡ信号に同期したクロックＣＫを再生するためのユニットである。
【００１４】
図２は、図１中のＤＦＣ２０の詳細構成例を示している。図２のＤＦＣ２０は、積分回路３０と、Ａ／Ｄコンバータ（ＡＤＣ）４０と、スイッチ４１とを備えている。積分回路３０は、ＩＤＡＴＡ信号のＤＦエラーを表すアナログ電圧を出力するように当該ＩＤＡＴＡ信号を積分するための回路であって、第１及び第２の電流源３１，３４と、ＰＭＯＳスイッチ３２と、ＮＭＯＳスイッチ３５と、キャパシタ３６とで構成されている。ＰＭＯＳスイッチ３２及びＮＭＯＳスイッチ３５の各々のゲートは、ＩＤＡＴＡ信号を受け取る。キャパシタ３６の一端は、積分ノード３３に接続されている。この積分ノード３３は、第１の電流源３１及びＰＭＯＳスイッチ３２を介して電源電圧に、第２の電流源３４及びＮＭＯＳスイッチ３５を介して接地電圧にそれぞれ接続されている。ＡＤＣ４０は、参照電圧ＶＲＥＦを受け取り、かつ積分回路３０のアナログ出力電圧、すなわち積分ノード３３の電圧に応じたディジタル信号をＤＣＯＮＴ信号として出力する。スイッチ４１は、プリチャージ（ＰＲＥ）信号に応答して閉じることで、積分ノード３３の電圧を参照電圧ＶＲＥＦに初期化する。
【００１５】
図２の構成によれば、調整期間においてＩＤＡＴＡ信号のＨレベル持続時間とＬレベル持続時間とがいずれも１データ間隔に等しければ、ＰＭＯＳスイッチ３２を介して積分ノード３３に流れ込む電荷量と、積分ノード３３からＮＭＯＳスイッチ３５を介して流れ出す電荷量とは等しく、当該積分ノード３３の電圧が一定となる。そうでない場合には、この理想状態が達成されるように、ＡＤＣ４０が積分ノード３３の電圧をモニタし、このモニタの結果に応じたＤＣＯＮＴ信号をドライバ５又はレシーバ１０へフィードバックすることで、ＩＤＡＴＡ信号のＤＦを５０％に等しくすることができる。このようにしてドライバ５又はレシーバ１０のデータ遷移特性を調整したうえで本来のデータ伝送期間に入ることで、再生クロックＣＫのタイミングジッタが抑制される。
【００１６】
なお、ＤＦＣ２０において、積分回路３０が動作する期間、ＡＤＣ４０が動作する期間、ドライバ５又はレシーバ１０にフィードバックをかける期間、積分ノード３３をプリチャージする期間を別々に設けることで、回路動作を安定化することが可能になる。
【００１７】
図３は、図１中のＤＦＣ２０の他の詳細構成例を示している。図３のＤＦＣ２０は、遅延回路４５と、論理回路５０とを備えている。遅延回路４５は、ＩＤＡＴＡ信号に対して１データ間隔の遅延を有する遅延データ（ＤＤＡＴＡ）信号を生成するための回路であって、例えばＣＲＵ１５中の電圧制御発振器（ＶＣＯ）に用いられている遅延線のレプリカで構成される。論理回路５０は、ＩＤＡＴＡ信号とＤＤＡＴＡ信号との複数の論理演算結果に応じた信号をＤＣＯＮＴ信号として出力するための回路であって、例えばＯＲ信号を生成するＯＲゲート５１と、ＮＡＮＤ信号を生成するＮＡＮＤゲート５２とで構成される。
【００１８】
図４は、調整期間におけるＩＤＡＴＡ信号のＤＦが５０％より小さい場合の図３のＤＦＣ２０の動作を示している。図４によれば、ＩＤＡＴＡ信号のＨレベル持続時間が１データ間隔Ｔｂより短くなっている。ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂだけ遅延させた信号である。したがって、ＩＤＡＴＡ信号及びＤＤＡＴＡ信号がともにＬレベルを示す期間があり、当該期間にはＯＲ信号がＬレベルとなる。このＯＲ信号は、ドライバ５又はレシーバ１０にＩＤＡＴＡ信号のＨレベル持続時間を延長するよう要求する。
【００１９】
図５は、調整期間におけるＩＤＡＴＡ信号のＤＦが５０％より大きい場合の図３のＤＦＣ２０の動作を示している。図５によれば、ＩＤＡＴＡ信号のＨレベル持続時間が１データ間隔Ｔｂより長くなっている。ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂだけ遅延させた信号である。したがって、ＩＤＡＴＡ信号及びＤＤＡＴＡ信号がともにＨレベルを示す期間があり、当該期間にはＮＡＮＤ信号がＬレベルとなる。このＮＡＮＤ信号は、ドライバ５又はレシーバ１０にＩＤＡＴＡ信号のＨレベル持続時間を短縮するよう要求する。
【００２０】
図１及び図３の構成によれば、以上のようにして調整期間におけるＩＤＡＴＡ信号のＤＦが５０％に等しくなるようにドライバ５又はレシーバ１０のデータ遷移特性を調整したうえで本来のデータ伝送期間に入ることで、再生クロックＣＫのタイミングジッタが抑制される。
【００２１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るクロックリカバリ回路の構成を示している。図６において、送信ユニットはドライバ５を、受信ユニットはレシーバ１０、ＣＲＵ１５及びＤＦＣ２０ａをそれぞれ備えている。図１の構成と異なる点は、調整期間においてＤＦＣ２０ａがＩＤＡＴＡ信号に対する再生クロックＣＫの位相エラーを検出し、かつ当該位相エラーの大きさに応じたＤＣＯＮＴ信号をドライバ５又はレシーバ１０に与えるようになっている点である。
【００２２】
図６の構成によれば、調整期間のＩＤＡＴＡ信号に対する再生クロックＣＫの位相エラーが低減されるようにドライバ５又はレシーバ１０のデータ遷移特性を調整することで、ＩＤＡＴＡ信号のＤＦ調整を達成することができる。このようにしてドライバ５又はレシーバ１０のデータ遷移特性を調整したうえで本来のデータ伝送期間に入ることで、再生クロックＣＫのタイミングジッタが抑制される。なお、ＤＦＣ２０ａの例は後述する。
【００２３】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るクロックリカバリ回路の構成を示している。図７に示した受信ユニットは、レシーバ１０１と、ＣＲＵ１０２とを備えている。レシーバ１０１は、１対の信号線から差動データ（ＤＡＴＡ＋／ＤＡＴＡ−）信号を受け取り、かつ当該差動データ信号に対応したシングルエンドのＩＤＡＴＡ信号を供給する。ＣＲＵ１０２は、ＩＤＡＴＡ信号に同期したクロック再生のためのユニットであって、第１の位相比較器（ＰＤ）１０３と、第１のチャージポンプ（ＣＰ）１０４と、電圧制御発振器（ＶＣＯ）１０５と、第２の位相比較器（ＰＤ）１１３と、第２のチャージポンプ（ＣＰ）１１４とで構成されている。１０６は、第１及び第２のＣＰ１０４，１１４の各々の出力と、ＶＣＯ１０５の入力とに結合された共通ノードである。ＶＣＯ１０５は、第１及び第２のＣＰ１０４，１１４により共通ノード１０６に生成された電圧を制御電圧として受け取り、当該制御電圧に応じた周波数を有するクロックを生成する。このクロックは、非反転クロック（ＣＫ）信号と、反転クロック（ＸＣＫ）信号とからなる２相クロックである。第１のＰＤ１０３は、ＩＤＡＴＡ信号の立ち上がりエッジに対するＣＫ信号の立ち上がりエッジの位相エラーを検出し、かつ当該位相エラーに応じて第１のＣＰ１０４を制御する。第１のＰＤ１０３、第１のＣＰ１０４及びＶＣＯ１０５は、第１のＰＬＬパスを構成する。第２のＰＤ１１３は、ＩＤＡＴＡ信号の立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジの位相エラーを検出し、かつ当該位相エラーに応じて第２のＣＰ１１４を制御する。第２のＰＤ１１３、第２のＣＰ１１４及びＶＣＯ１０５は、第２のＰＬＬパスを構成する。第１のＰＤ１０３により検出された位相エラーと、第２のＰＤ１１３により検出された位相エラーとの双方が低減されるように、第１及び第２のＰＬＬパスが動作する。更に、第２のＰＤ１１３の出力はＤＣＯＮＴ信号としてレシーバ１０１に与えられ、図６において説明したように、当該ＤＣＯＮＴ信号に応じてレシーバ１０１のデータ遷移特性が調整される。
【００２４】
図８は、図７中のＣＲＵ１０２のＰＬＬ動作の例を示している。図８によれば、ビットパターン１００１０１１０を有するＩＤＡＴＡ信号が、データ間隔ＴｂでＣＲＵ１０２に供給される。このＩＤＡＴＡ信号は、ＮＲＺ形式のデータ信号である。第１のＰＬＬパスは、ＩＤＡＴＡ信号の立ち上がりエッジに対するＣＫ信号の立ち上がりエッジの位相エラーを０にする。この際、第１のＰＤ１０３及び第１のＣＰ１０４は、２データ間隔（２Ｔｂ）のうちに各々の出力を更新すればよい。一方、第２のＰＬＬパスは、ＩＤＡＴＡ信号の立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジの位相エラーを０にする。ここでも、第２のＰＤ１１３及び第２のＣＰ１１４は、２データ間隔（２Ｔｂ）のうちに各々の出力を更新すればよい。つまり、２つのＰＬＬパスのインターリーブ動作を採用したことにより、データレートを従来の２倍に高めることが可能になる。
【００２５】
図９は、図７中のＣＲＵ１０２のＤＦ調整動作の例を示している。ここでは、回路の安定動作のため、まず第１のＰＬＬパスによりＣＫ信号の立ち上がりエッジの位相調整が行われた後、第２のＰＤ１１３と、レシーバ１０１とによりＩＤＡＴＡ信号のＤＦ調整が行われ、その後に第２のＰＬＬパスによりＸＣＫ信号の立ち下がりエッジの位相調整が行われるものとする。図９に示したＤＦ調整動作の例では、ＩＤＡＴＡ信号のＨレベル持続時間が１データ間隔Ｔｂより短くなっている。したがって、第２のＰＤ１１３は、ＩＤＡＴＡ信号の立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジの遅れ位相エラーを検出し、当該遅れ位相エラーの大きさに応じたＤＣＯＮＴ信号をレシーバ１０１に与える。これに応答してレシーバ１０１は、ＩＤＡＴＡ信号のＨレベル持続時間を延長するようにデータ遷移特性を変更する。その結果、ＩＤＡＴＡ信号のＨレベル持続時間が１データ間隔Ｔｂと等しくなるように、ＩＤＡＴＡ信号の立ち下がりエッジの位相が調整される。したがって、ＸＣＫ信号の立ち上がりエッジがＩＤＡＴＡパルスの中央に位置する結果となり、ＣＲＵ１０２の次段回路におけるデータラッチにとって好都合である。
【００２６】
以上のとおり、図７の構成によれば、データレートを従来の２倍に高めることができ、かつ再生クロックのタイミングジッタを抑制することができる。なお、第２のＰＤ１１３の出力に代えて第１のＰＤ１０３の出力をレシーバ１０１に与えるべきＤＣＯＮＴ信号として利用することも可能である。
【００２７】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係るクロックリカバリ回路の構成を示している。図１０中のＣＲＵ１０２では、図７の構成に第３の位相比較器（ＰＤ）３０１と、第１及び第２の遅延回路（Ｄ）３０２，３０３と、第３及び第４の遅延回路（Ｄ）３１２，３１３とが付加されている。これらの遅延回路３０２，３０３，３１２，３１３は、各々可変の遅延量を有する。例えば、各遅延量の初期値が０に設定される。ＯＤＡＴＡは出力データ信号を、ＯＣＫは出力クロック信号をそれぞれ表している。
【００２８】
第１の遅延回路３０２は第２のＰＤ１１３のデータ入力パス（ＩＤＡＴＡ信号の入力パス）に、第２の遅延回路３０３は第２のＰＤ１１３のクロック入力パス（ＸＣＫ信号の入力パス）にそれぞれ挿入されている。第３のＰＤ３０１は、第１の遅延回路３０２の出力に対する第２の遅延回路３０３の出力の位相エラーを検出し、当該位相エラーが低減されるように第１の遅延回路３０２の遅延量又は第２の遅延回路３０３の遅延量のいずれか一方を調整する。具体例をもって説明すると、第３のＰＤ３０１は、第１の遅延回路３０２の出力に現れるＤＤＡＴＡ信号の立ち下がりエッジに対して、第２の遅延回路３０３の出力信号の立ち下がりエッジが遅れ位相エラーを有することを検出した場合には、当該遅れ位相エラーが低減されるように第１の遅延回路３０２の遅延量を増大させてこれを保持させる。これとは逆に、第２の遅延回路３０３の出力信号の立ち下がりエッジがＤＤＡＴＡ信号の立ち下がりエッジに対して進み位相エラーを有することを検出した場合には、第３のＰＤ３０１は、当該進み位相エラーが低減されるように第２の遅延回路３０３の遅延量を増大させてこれを保持させる。このような第１の遅延回路３０２の遅延量又は第２の遅延回路３０３の遅延量の調整のために、本来のデータ伝送期間に先立って、１と０とが交互に繰り返し出現する規則的なビットパターンを有するシリアルデータに基づく調整信号を第１の遅延回路３０２が受け取る期間が設けられる。つまり、図７の構成におけるＤＦ調整とは違って図１０の構成では遅延調整が実行されるのである。したがって、図１０の構成ではＩＤＡＴＡ信号のＤＦが５０％に等しくなくてもかまわない。
【００２９】
第３の遅延回路３１２はＩＤＡＴＡ信号とＯＤＡＴＡ信号との間に、第４の遅延回路３１３はＸＣＫ信号とＯＣＫ信号との間にそれぞれ挿入されている。第３の遅延回路３１２は、第３のＰＤ３０１により制御されて、第１の遅延回路３０２の遅延量の半分だけＩＤＡＴＡ信号を遅延させた信号をＯＤＡＴＡ信号として出力する。第４の遅延回路３１３は、第３のＰＤ３０１により制御されて、第２の遅延回路３０３の遅延量の半分だけＸＣＫ信号を遅延させた信号をＯＣＫ信号として出力する。
【００３０】
図１１は、図１０中のＣＲＵ１０２の動作例を示している。ここでは、回路の安定動作のため、まず第１のＰＬＬパスによりＣＫ信号の立ち上がりエッジの位相調整が行われた後、第３のＰＤ３０１と、第１の遅延回路３０２と、第２の遅延回路３０３とにより遅延調整が行われ、その後に第２のＰＬＬパスによりＸＣＫ信号の立ち下がりエッジの位相調整が行われるものとする。図１１に示した遅延調整動作の例では、ＩＤＡＴＡ信号のＨレベル持続時間が１データ間隔Ｔｂより短くなっている。したがって、ＩＤＡＴＡ信号の立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジの遅れ位相エラーが第３のＰＤ３０１により検出され、当該遅れ位相エラーに応じた遅延量Ｔｄが第１の遅延回路３０２によりＩＤＡＴＡ信号とＤＤＡＴＡ信号との間に与えられる。その結果、図１１に示すように、ＤＤＡＴＡ信号の立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジの位相エラーが０となる。これに呼応して、第３の遅延回路３１２は、ＩＤＡＴＡ信号とＯＤＡＴＡ信号との間に遅延量Ｔｄ／２を与える。したがって、ＯＣＫ信号の立ち上がりエッジがＯＤＡＴＡパルスの中央に位置する結果となり、ＣＲＵ１０２の次段回路におけるデータラッチにとって好都合である。
【００３１】
以上のとおり、図１０の構成によれば、データレートを従来の２倍に高めることができ、かつ再生クロックのタイミングジッタを抑制することができる。なお、遅延調整のための第１及び第２の遅延回路３０２，３０３を第２のＰＬＬパスに代えて第１のＰＬＬパスに挿入することも可能である。
【００３２】
なお、図１及び図６中のレシーバ１０はシングルエンド出力を有するものとしたが、本発明は差動出力型のレシーバを備えたクロックリカバリ回路にも適用可能である。図７及び図１０中のレシーバ１０１についても同様である。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明のクロックリカバリ回路によれば、規則的なビットパターンを用いてドライバ又はレシーバのデータ遷移特性を調整する期間を設け、本来のデータ伝送期間では調整済みの遷移特性に基づくデータ信号からクロックを再生することとしたので、再生クロックのタイミングジッタを抑制することができる。
【００３４】
また、本発明のクロックリカバリユニットによれば、データ信号の立ち上がりエッジに応答した位相比較及びＣＰ動作のための構成部分と、当該データ信号の立ち下がりエッジに応答した位相比較及びＣＰ動作のための構成部分とをそれぞれ設け、これらの構成部分をインターリーブ動作させることとしたので、データレートを従来の２倍に高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。
【図２】図１中のデューティファクタコントローラ（ＤＦＣ）の詳細構成例を示す回路図である。
【図３】図１中のＤＦＣの他の詳細構成例を示す回路図である。
【図４】調整期間におけるデータ信号のＤＦが５０％より小さい場合の図３のＤＦＣの動作を説明するためのタイミングチャート図である。
【図５】調整期間におけるデータ信号のＤＦが５０％より大きい場合の図３のＤＦＣの動作を説明するためのタイミングチャート図である。
【図６】本発明の第２の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。
【図７】本発明の第３の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。
【図８】図７中のクロックリカバリユニット（ＣＲＵ）のＰＬＬ動作を説明するためのタイミングチャート図である。
【図９】図７中のＣＲＵのＤＦ調整動作を説明するためのタイミングチャート図である。
【図１０】本発明の第４の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。
【図１１】図１０中のＣＲＵの動作を説明するためのタイミングチャート図である。
【符号の説明】
５ドライバ
１０レシーバ
１５クロックリカバリユニット（ＣＲＵ）
２０，２０ａデューティファクタコントローラ（ＤＦＣ）
３０積分回路
４０Ａ／Ｄコンバータ（ＡＤＣ）
４５遅延回路
５０論理回路
１０１レシーバ
１０２クロックリカバリユニット（ＣＲＵ）
１０３位相比較器（ＰＤ）
１０４チャージポンプ（ＣＰ）
１０５電圧制御発振器（ＶＣＯ）
１０６共通ノード
１１３位相比較器（ＰＤ）
１１４チャージポンプ（ＣＰ）
３０１位相比較器（ＰＤ）
３０２，３０３遅延回路
３１２，３１３遅延回路
ＣＫ非反転クロック信号
ＤＣＯＮＴデューティファクタコントロール信号
ＤＤＡＴＡ遅延データ信号
ＩＤＡＴＡ入力データ信号
ＯＣＫ出力クロック信号
ＯＤＡＴＡ出力データ信号
ＸＣＫ反転クロック信号

Claims

再生クロックのタイミングジッタが抑制されたクロックリカバリ回路であって、
第１の期間には規則的なビットパターンを有するシリアルデータに、前記第１の期間の後の第２の期間には任意のビットパターンを有するシリアルデータにそれぞれ基づくデータ信号を供給するための送受信手段と、
前記第１の期間において、前記送受信手段から供給されたデータ信号のデューティファクタエラーが低減されるように前記送受信手段のデータ遷移特性を調整し、これを保持させるためのデューティファクタコントローラと、
前記第２の期間において、前記送受信手段から供給されたデータ信号に同期したクロックを当該データ信号から再生するためのクロックリカバリユニットとを備え、
前記送受信手段は、
差動データ信号を供給するためのドライバと、
前記ドライバから差動データ信号を受け取り、かつ当該差動データ信号に対応したシングルエンドデータ信号を供給するためのレシーバとを有し、
前記ドライバ又はレシーバのデータ遷移特性が前記デューティファクタコントローラにより調整されることを特徴とするクロックリカバリ回路。
請求項１記載のクロックリカバリ回路において、
前記デューティファクタコントローラは、
前記データ信号に対して１データ間隔の遅延を有する遅延データ信号を生成するための遅延回路と、
前記データ信号と前記遅延データ信号との複数の論理演算結果に応じたデューティファクタコントロール信号を前記送受信手段に与えるための論理回路とを備えたことを特徴とするクロックリカバリ回路。
請求項１記載のクロックリカバリ回路において、
前記デューティファクタコントローラは、前記データ信号に対する前記クロックの位相エラーを検出し、かつ当該位相エラーの大きさに応じたデューティファクタコントロール信号を前記送受信手段に与えるための手段を備えたことを特徴とするクロックリカバリ回路。
請求項１記載のクロックリカバリ回路において、
前記クロックリカバリユニットは、
前記データ信号の立ち上がりエッジ又は立ち下がりエッジのいずれか一方に対する前記クロックの位相エラーを検出するための第１の位相比較器と、
前記データ信号の他方のエッジに対する前記クロックの位相エラーを検出するための第２の位相比較器とを備え、
前記第１又は第２の位相比較器のいずれか一方の出力に応じて前記データ信号の遷移特性を制御するための手段を更に備えたことを特徴とするクロックリカバリ回路。
与えられたデータ信号に同期したクロック再生のためのクロックリカバリユニットであって、
ある制御電圧に応じた周波数を有するクロックを生成するための電圧制御発振器と、
各々の出力が共通ノードに結合された第１及び第２のチャージポンプと、
前記データ信号の立ち上がりエッジ又は立ち下がりエッジのいずれか一方に対する前記クロックの位相エラーを検出し、かつ当該位相エラーに応じて前記第１のチャージポンプを制御するための第１の位相比較器と、
前記データ信号の他方のエッジに対する前記クロックの位相エラーを検出し、かつ当該位相エラーに応じて前記第２のチャージポンプを制御するための第２の位相比較器と、
前記第２の位相比較器のデータ入力パスに挿入された第１の遅延回路と、
前記第２の位相比較器のクロック入力パスに挿入された第２の遅延回路と、
前記第１の遅延回路の出力に対する前記第２の遅延回路の出力の位相エラーを検出し、かつ当該位相エラーが低減されるように前記第１又は第２の遅延回路の遅延量を調整するための第３の位相比較器と、
前記第１の遅延回路の遅延量の半分だけ前記データ信号を遅延させて出力する第３の遅延回路と、
前記第２の遅延回路の遅延量の半分だけ前記クロックを遅延させて出力する第４の遅延回路とを備え、
前記第１の位相比較器により検出された位相エラーと、前記第２の位相比較器により検出された位相エラーとの双方が低減されるように、前記第１及び第２のチャージポンプにより前記共通ノードに生成された電圧が前記制御電圧として前記電圧制御発振器に与えられることを特徴とするクロックリカバリユニット。
請求項５記載のクロックリカバリユニットにおいて、
前記第１の遅延回路が前記データ信号に代えて規則的なビットパターンを有するシリアルデータに基づく調整信号を受け取る期間が設けられ、
前記第３の位相比較器は、前記調整信号に応答した前記第１の遅延回路の出力に対して前記第２の遅延回路の出力の遅れ位相エラーを検出した場合には、当該遅れ位相エラーが低減されるように前記第１の遅延回路の遅延量を増大させてこれを保持させ、前記調整信号に応答した前記第１の遅延回路の出力に対して前記第２の遅延回路の出力の進み位相エラーを検出した場合には、当該進み位相エラーが低減されるように前記第２の遅延回路の遅延量を増大させてこれを保持させることを特徴とするクロックリカバリユニット。