JP3600208B2 - クロック／データ・リカバリ回路 - Google Patents
クロック／データ・リカバリ回路 Download PDFInfo
- Publication number
- JP3600208B2 JP3600208B2 JP2001383886A JP2001383886A JP3600208B2 JP 3600208 B2 JP3600208 B2 JP 3600208B2 JP 2001383886 A JP2001383886 A JP 2001383886A JP 2001383886 A JP2001383886 A JP 2001383886A JP 3600208 B2 JP3600208 B2 JP 3600208B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- transistors
- clock
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、入力データ信号からクロック信号と該クロックに同期したデータ信号を再生するクロック／データ・リカバリ回路に関するものである。
【０００２】
【従来の技術】
クロック／データ・リカバリ回路は、光通信システムのＳＤＨ／ＳＯＮＥＴ（基幹網）、ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ伝送、ＧｂＥ／１０ＧｂＥ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌのルータやクロスコネクト部における光フロントエンド回路レシーバ部等に適用されている。
【０００３】
図７に従来のクロック／データ・リカバリ回路の構成を示す。図７において、５１は入力データ信号ＤＩＮを９０度遅延させる遅延回路、５２は入力データ信号ＤＩＮをクロック信号ＣＬＫにより識別するＤ型フリップフロップ回路、５３は入力データ信号ＤＩＮと遅延回路５１の出力データ信号ＤＹとＤ型フリップフロップ回路５２の出力データ信号ＤＦとを入力して位相比較する位相比較器、５４は位相比較器５３の出力信号ＰＣから直流成分を取り出すローパスフィルタ（ＬＰＦ）、５５はローパスフィルタ５３の出力電圧によりクロック信号ＣＬＫの周波数を制御する電圧制御発振器（ＶＣＯ）である。
【０００４】
ここでは、位相比較器５３において識別データ信号ＤＦ（クロック信号ＣＬＫ）の入力データ信号ＤＩＮに対する位相の進み遅れに応じて、＋１（ハイレベル）、−１（ロウレベル）の信号を出力し、あるいは位相比較情報が無いときは中間値０を出力し、この信号をローパスフィルタ５４に入力して直流成分を抽出し、この直流成分を電圧制御発振器５５に周波数制御信号として帰還する（特開平６−２５２６５４）。同期状態でない場合には位相比較器５３の出力信号ＣＰが＋１あるいは−１に固定されず、中間値０にあるため、同期範囲の広いＰＬＬ動作を実現できる。さらに、入力データ信号ＤＩＮに対する同符号連続耐性も有する。図８にこの図７のクロック／データ・リカバリ回路のタイミングチャートを示した。ここでは、立上り時間、立ち下がり時間が０の理想状態の波形を示した。このとき、クロック信号ＣＬＫの位相余裕は±１８０度である。
【０００５】
【発明が解決しようとする課題】
ところが、実際に位相比較器５３に入力する信号は、立上りや立ち下がりにある時間を有する。完全なデジタルスイッチングを行うには、入力信号振幅はあるレベル以上（ハイレベル）、あるいはあるレベル以下（ロウレベル）である必要があり、ハイレベルとロウレベルの中間値において位相比較動作がなされたとき、その比較動作は不安定となる。
【０００６】
図９に立上り時間、立ち下がり時間が０でない場合の信号波形を示す。図９では、信号振幅をＡ（Ｖ）、立上り時間＝立ち下がり時間＝ｔ（ｓ）、不定領域の割合を１−ｘ（０≦ｘ≦１）としている。ハイレベル領域およびロウレベル領域はＡ・ｘ／２、不定領域はＡ（１−ｘ）、不定領域の時間はｔ（１−ｘ）で表される。
【０００７】
図１０に図７の回路の位相比較器５３への立上り、立ち下がりに時間を有する入力信号のタイミングチャートを示した。入力信号が完全なハイレベルである領域（時間）をＨＴ、ロウレベルである領域（時間）をＬＴで示した。図１０において、３つの信号の立上りエッジ部に注目すると、クロック信号ＣＬＫの進み状態では信号ＤＦのロウレベルのエッジＬＥは図の▲１▼〜▲２▼の範囲内で、遅れ状態では信号ＤＦのポイントは図の▲３▼〜▲４▼の範囲内で変動可能である。すなわち、位相変動余裕は、中間レベルの時間をＴとすると、
位相変動余裕＝±３６０［Ｔ／２−ｔ（１−ｘ）］／Ｔ （１）
と表すことができる。一方、位相比較器としてＥＸＯＲ型回路を使用したときは、データ信号ＤＩＮとＤＦの波形は図１１に示すようになり、
位相変動余裕＝±３６０［Ｔ／２−ｔ（１−ｘ）／２］／Ｔ （２）
と表すことができる。このように、位相比較器としてＥＸＯＲ型回路を用いた場合に対し、従来の３値出力型回路を用いた場合は、位相マージンが小さく、クロック／データ・リカバリ回路の同期動作が不安定になるという問題があった。
【０００８】
本発明の目的は、位相マージンを拡大し、安定した同期動作を実現することができるようにしたクロック／データ・リカバリ回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、入力データ信号を遅延させる第１の遅延回路と、前記入力データ信号をクロック信号で識別する第１のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号を前記第１のＤ型フリップフロップ回路の出力データ信号で識別する第２のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号と前記第１のＤ型フリップフロップ回路の出力信号の位相比較を行うＥＸＯＲ型の位相比較器と、該位相比較器の出力信号を遅延させる第２の遅延回路と、該第２の遅延回路の出力信号と前記２のＤ型フリップフロップ回路の出力信号を入力して両信号の位相の差分に応じたパルス幅で＋１、−１、又は０のいずれかの信号を出力する合成回路と、該合成回路の出力信号から直流成分を取り出すローパスフィルタと、前記ローパスフィルタ７から出力する電圧信号によって前記クロック信号の周波数を制御する電圧制御発振器とを具備することを特徴とするクロック／データ・リカバリ回路とした。
【００１０】
請求項２に係る発明は、請求項１に係る発明において、前記ローパスフィルタと前記電圧制御発振器との間に外部からゲインが調整可能なゲインコントロールアンプを挿入したことを特徴とするクロック／データ・リカバリ回路とした。
【００１１】
請求項３に係る発明は、請求項１又は２に係る発明において、前記合成回路は、第１のＥＣＬ回路を構成する第１、第２のトランジスタと、第２のＥＣＬ回路を構成する第３、第４のトランジスタと、第３のＥＣＬ回路を構成する第５、第６のトランジスタと、前記第１、第２のトランジスタの共通エミッタに接続された第１の電流源と、前記５、第６のトランジスタの共通エミッタに接続された第２の電流源と、前記第１、第３のトランジスタのコレクタに共通接続された第１の負荷抵抗と、前記第２、第４のトランジスタのコレクタに共通接続された第２の負荷抵抗とを具備し、前記第５のトランジスタのコレクタは前記第１、第２のトランジスタの共通エミッタに接続され、前記第６のトランジスタのコレクタは前記第３、第４のトランジスタの共通エミッタに接続され、前記第２のＤ型フリップフロップ回路の出力信号の正相信号は前記第１、第４のトランジスタのベースに接続され、逆相信号は前記第２、第３のトランジスタのベースに接続され、前記第２の遅延回路の出力信号の正相信号は前記第５のトランジスタのベースに接続され、逆相信号は前記６のトランジスタのベースに接続される、ことを特徴とするクロック／データ・リカバリ回路とした。
【００１２】
請求項４に係る発明は、請求項１、２又は３に係る発明において、前記第１のＤ型フリップフロップ回路を、前記入力データ信号を１：Ｎ（Ｎは２以上の整数）多重分離する多重分離回路と、該多重分離回路で多重分離されたＮ個の信号をＮ：１に多重化する多重化回路とで構成される回路に置換し、前記多重分離回路および多重化回路の同期信号として前記クロック信号を入力させるようにしたことを特徴とするクロック／データ・リカバリ回路とした。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のクロック／データ・リカバリ回路の構成を示すブロック図である。１は入力データ信号ＤＩＮを９０度遅延させる第１の遅延回路、２は入力データ信号ＤＩＮをクロック信号ＣＬＫで識別する第１のＤ型フリップフロップ回路、３は遅延回路１の出力データ信号ＤＹ１をＤ型フリップフロップ回路２の出力データ信号ＤＦ１で識別する第２のＤ型フリップフロップ回路、４は遅延回路１の出力データ信号ＤＹ１とＤ型フリップフロップ回路２の出力データ信号ＤＦ１の位相比較を行うＥＸＯＲ型の位相比較器、５はその位相比較器４の出力信号ＰＣ１を遅延させる第２の遅延回路、６はその遅延回路５の出力信号ＤＹ２とＤ型フリップフロップ回路３の出力データ信号ＤＦ２を入力して＋１、−１、又は０のパルス信号ＣＯＭ１（３値）を出力する合成回路、７はその合成回路６の出力信号ＣＯＭ１から直流成分を取り出すローパスフィルタ（ＬＰＦ）、８は発振するクロック信号ＣＬＫの周波数がそのローパスフィルタ７から出力する電圧信号によって制御される電圧制御発振器（ＶＣＯ）である。
【００１４】
本実施形態では、位相比較器４において、Ｄ型フリップフロップ回路２で識別したデータＤＦ１（つまりクロック信号ＣＬＫ）と遅延回路１の出力データＤＹ１の位相差に相当するパルス幅の信号ＰＣ１が出力する。また、Ｄ型フリップフロップ回路３では、遅延回路１の出力信号ＤＹ１に対してＤ型フリップフロップ回路２の出力信号ＤＦ１が進んでいれば０の信号が出力し、遅れていれば１の信号が出力する。すなわち、位相の進み遅れの判定をＤ型フリップフロップ回路３で行い、位相の進み遅れの量の検出を位相比較器４で行っている。
【００１５】
そして、位相比較器４の出力信号ＰＣ１を遅延回路５で遅延した信号ＤＹ２とＤ型フリップフロップ回路３の出力信号ＤＦ２を、合成回路６で合成するが、この合成回路６では、図２に示すような動作を行い、＋１、−１、又は０の３値のパルス信号ＣＯＭ１を出力する。すなわち、合成回路６はクロック信号ＣＬＫが入力データ信号ＤＩＮに対して進んでいるときはその進み量に比例するパルス幅の１の信号を出力し、遅れているときはその遅れ量に比例するパルス幅の−１の信号を出力し、位相比較器４からの出力が０（位相比較情報無し）のときは０の信号を出力する。
【００１６】
以上の動作のタイミングチャートを図３に示した。このように本実施形態では、位相の進み遅れの判定と位相の進み遅れの量の検出を別々の回路で行うので、位相マージンが大きくなる。例えば、１０Ｇｂ／ｓのデータ信号を入力する場合、入力信号の立上り立ち下がりの時間（図９のｔ）が４０ｐｓ、不定領域時間（図９のｔ（１−ｘ））が２０ｐｓのとき、図７に示した従来のクロック／データ・リカバリ回路の場合では、式（１）からその位相マージンが±１０８度であったものが、本実施形態では式（２）から±１４４度に向上し、位相マージンに１．３倍の余裕ができ、同期動作が安定する。
【００１７】
図４は前記した合成回路６の内部構成を示す回路図である。この合成回路６は、第１のＥＣＬ回路を構成するトランジスタＱ１，Ｑ２、第２のＥＣＬ回路を構成するトランジスタＱ３，Ｑ４、第３のＥＣＬ回路を構成するトランジスタＱ５，Ｑ６、トランジスタＱ１，Ｑ３に共通の負荷抵抗Ｒ１、トランジスタＱ２，Ｑ４に共通の負荷抵抗Ｒ２、および第１、第２の電流源Ｉ１，Ｉ２からなる。電流源Ｉ１，Ｉ２の電流値をＩ１，Ｉ２とすると、Ｉ１＝Ｉ２に設定されている。トランジスタＱ１，Ｑ２の共通エミッタはトランジスタＱ５のコレクタおよび電流源Ｉ１に接続され、トランジスタＱ３，Ｑ４の共通エミッタはトランジスタＱ６のコレクタに接続され、トランジスタＱ５，Ｑ６の共通エミッタは電流源Ｉ２に接続されている。Ｄ型フリップフロップ回路３の出力信号ＤＦ２の正相信号はトランジスタＱ１，Ｑ４のベースに、逆相信号はトランジスタＱ２，Ｑ３のベースに入力し、遅延回路５の出力信号ＤＹ２の正相信号はトランジスタＱ５のベースに、逆相信号はトランジスタＱ６のベースに入力する。合成回路６をこのように構成にすることにより、入力信号ＤＦ２とＤＹ２の論理に応じて、図２に示したような＋１、−１、又は０の３値のパルス信号ＣＯＭ１を出力する。
【００１８】
［第２の実施形態］
図５は本発明の第２の実施形態のクロック／データ・リカバリ回路の構成を示すブロック図である。前記した図１の回路と同じものには同じ符号を付けた。ここでは、ローパスフィルタ７と電圧制御発振器８との間に、外部からゲイン調整可能なゲインコントロールアンプ（ＧＣＡ）９を挿入している。
【００１９】
このようにゲインコントロールアンプ９を挿入することにより、ＰＬＬループのループ帯域が調整可能となり、ジッタトランスファ特性や同期引き込み範囲の調整が可能となる。
【００２０】
［第３の実施形態］
図６は本発明の第３の実施形態のクロック／データ・リカバリ回路の構成を示すブロック図である。前記した図５の回路と同じものには同じ符号を付けた。ここでは、図５におけるＤ型フリップフロップ回路２を、１：２多重分離回路２１と２：１多重化回路２２とで構成した回路２’（参考：特願２００１−０６３７７５）としている。１：２多重分離回路２１では入力データ信号ＤＩＮを逆相関係で周期が２倍の２個の多重分離データ信号ＤＸ１，ＤＸ２に分離し、多重化回路２２ではそのデータ信号ＤＸ１，ＤＸ２を元の周期の１個のデータ信号ＤＦ１に多重化する。１：２多重分離回路２１と２：１多重化回路２２はクロック信号ＣＬＫに同期して多重分離や多重化が行われるので、クロック信号ＣＬＫは図５におけるクロックＣＬＫの１／２の周波数（入力データ信号ＤＩＮのビットレートの１／２）となる。すなわち、電圧制御発振器８に要求される動作速度は従来の１／２となり、従来の構成に対し２倍の高速化が可能となる。
【００２１】
よって、このような高速化と前記した従来比１．３倍の位相マージンが得られることにより、同期可能範囲（引き込み可能範囲）は従来の約２．１〜２．６倍まで実現が可能となる。従来の１０Ｇｂ／ｓの多重分離／多重化回路を具備するクロック／データ・リカバリ回路において、同期範囲を２００ＭＨｚとすれば、本実施形態では４２０〜５２０ＭＨｚに拡大可能である。
【００２２】
なお、多重分離回路２１が１：Ｎの多重分離を行い、多重化回路２２がＮ：１の多重化を行うよう構成すれば、クロック信号ＣＬＫに要求される周波数が１／Ｎで済むので、さらなる高速化が可能となり、同期可能な入力データ信号の周波数（ビットレート）をさらに高くすることができる。
【００２３】
【発明の効果】
以上から本発明によれば、位相比較のための位相マージンが拡大しより高い周波数まで同期動作を安定化させることができる。また、多重分離と多重化を適用することにより、さらに高い周波数まで同期動作を安定化させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図２】図１の回路の合成回路の論理動作の説明図である。
【図３】図１の回路のタイミングチャートである。
【図４】図１の回路の合成回路の具体的な回路図である。
【図５】本発明の第２の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図６】本発明の第３の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図７】従来のクロック／データ・リカバリ回路のブロック図である。
【図８】図７の位相比較器の動作のタイミングチャートである。
【図９】立ち上がり立ち下がりに時間を有する波形の説明図である。
【図１０】立ち上がり立ち下がりに時間を有する波形の信号を使用したときの位相比較器の動作のタイミングチャートである。
【図１１】立ち上がり立ち下がりに時間を有する波形の信号を使用したときのＥＸＯＲ回路の動作のタイミングチャートである。
【符号の説明】
１：第１の遅延回路、２：第１のＤ型フリップフロップ回路、２１：多重分離回路、２２：多重化回路、３：第２のＤ型フリップフロップ回路、４：ＥＸＯＲ型の位相比較器、５：第２の遅延回路、６：合成回路、７：ローパスフィルタ、８：電圧制御発振器、９：ゲインコントロールアンプ
５１：遅延回路、５２：Ｄ型フリップフロップ回路、５３：位相比較器、５４：ローパスフィルタ、５５：電圧制御発振器
【発明の属する技術分野】
本発明は、入力データ信号からクロック信号と該クロックに同期したデータ信号を再生するクロック／データ・リカバリ回路に関するものである。
【０００２】
【従来の技術】
クロック／データ・リカバリ回路は、光通信システムのＳＤＨ／ＳＯＮＥＴ（基幹網）、ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ伝送、ＧｂＥ／１０ＧｂＥ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌのルータやクロスコネクト部における光フロントエンド回路レシーバ部等に適用されている。
【０００３】
図７に従来のクロック／データ・リカバリ回路の構成を示す。図７において、５１は入力データ信号ＤＩＮを９０度遅延させる遅延回路、５２は入力データ信号ＤＩＮをクロック信号ＣＬＫにより識別するＤ型フリップフロップ回路、５３は入力データ信号ＤＩＮと遅延回路５１の出力データ信号ＤＹとＤ型フリップフロップ回路５２の出力データ信号ＤＦとを入力して位相比較する位相比較器、５４は位相比較器５３の出力信号ＰＣから直流成分を取り出すローパスフィルタ（ＬＰＦ）、５５はローパスフィルタ５３の出力電圧によりクロック信号ＣＬＫの周波数を制御する電圧制御発振器（ＶＣＯ）である。
【０００４】
ここでは、位相比較器５３において識別データ信号ＤＦ（クロック信号ＣＬＫ）の入力データ信号ＤＩＮに対する位相の進み遅れに応じて、＋１（ハイレベル）、−１（ロウレベル）の信号を出力し、あるいは位相比較情報が無いときは中間値０を出力し、この信号をローパスフィルタ５４に入力して直流成分を抽出し、この直流成分を電圧制御発振器５５に周波数制御信号として帰還する（特開平６−２５２６５４）。同期状態でない場合には位相比較器５３の出力信号ＣＰが＋１あるいは−１に固定されず、中間値０にあるため、同期範囲の広いＰＬＬ動作を実現できる。さらに、入力データ信号ＤＩＮに対する同符号連続耐性も有する。図８にこの図７のクロック／データ・リカバリ回路のタイミングチャートを示した。ここでは、立上り時間、立ち下がり時間が０の理想状態の波形を示した。このとき、クロック信号ＣＬＫの位相余裕は±１８０度である。
【０００５】
【発明が解決しようとする課題】
ところが、実際に位相比較器５３に入力する信号は、立上りや立ち下がりにある時間を有する。完全なデジタルスイッチングを行うには、入力信号振幅はあるレベル以上（ハイレベル）、あるいはあるレベル以下（ロウレベル）である必要があり、ハイレベルとロウレベルの中間値において位相比較動作がなされたとき、その比較動作は不安定となる。
【０００６】
図９に立上り時間、立ち下がり時間が０でない場合の信号波形を示す。図９では、信号振幅をＡ（Ｖ）、立上り時間＝立ち下がり時間＝ｔ（ｓ）、不定領域の割合を１−ｘ（０≦ｘ≦１）としている。ハイレベル領域およびロウレベル領域はＡ・ｘ／２、不定領域はＡ（１−ｘ）、不定領域の時間はｔ（１−ｘ）で表される。
【０００７】
図１０に図７の回路の位相比較器５３への立上り、立ち下がりに時間を有する入力信号のタイミングチャートを示した。入力信号が完全なハイレベルである領域（時間）をＨＴ、ロウレベルである領域（時間）をＬＴで示した。図１０において、３つの信号の立上りエッジ部に注目すると、クロック信号ＣＬＫの進み状態では信号ＤＦのロウレベルのエッジＬＥは図の▲１▼〜▲２▼の範囲内で、遅れ状態では信号ＤＦのポイントは図の▲３▼〜▲４▼の範囲内で変動可能である。すなわち、位相変動余裕は、中間レベルの時間をＴとすると、
位相変動余裕＝±３６０［Ｔ／２−ｔ（１−ｘ）］／Ｔ （１）
と表すことができる。一方、位相比較器としてＥＸＯＲ型回路を使用したときは、データ信号ＤＩＮとＤＦの波形は図１１に示すようになり、
位相変動余裕＝±３６０［Ｔ／２−ｔ（１−ｘ）／２］／Ｔ （２）
と表すことができる。このように、位相比較器としてＥＸＯＲ型回路を用いた場合に対し、従来の３値出力型回路を用いた場合は、位相マージンが小さく、クロック／データ・リカバリ回路の同期動作が不安定になるという問題があった。
【０００８】
本発明の目的は、位相マージンを拡大し、安定した同期動作を実現することができるようにしたクロック／データ・リカバリ回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る発明は、入力データ信号を遅延させる第１の遅延回路と、前記入力データ信号をクロック信号で識別する第１のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号を前記第１のＤ型フリップフロップ回路の出力データ信号で識別する第２のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号と前記第１のＤ型フリップフロップ回路の出力信号の位相比較を行うＥＸＯＲ型の位相比較器と、該位相比較器の出力信号を遅延させる第２の遅延回路と、該第２の遅延回路の出力信号と前記２のＤ型フリップフロップ回路の出力信号を入力して両信号の位相の差分に応じたパルス幅で＋１、−１、又は０のいずれかの信号を出力する合成回路と、該合成回路の出力信号から直流成分を取り出すローパスフィルタと、前記ローパスフィルタ７から出力する電圧信号によって前記クロック信号の周波数を制御する電圧制御発振器とを具備することを特徴とするクロック／データ・リカバリ回路とした。
【００１０】
請求項２に係る発明は、請求項１に係る発明において、前記ローパスフィルタと前記電圧制御発振器との間に外部からゲインが調整可能なゲインコントロールアンプを挿入したことを特徴とするクロック／データ・リカバリ回路とした。
【００１１】
請求項３に係る発明は、請求項１又は２に係る発明において、前記合成回路は、第１のＥＣＬ回路を構成する第１、第２のトランジスタと、第２のＥＣＬ回路を構成する第３、第４のトランジスタと、第３のＥＣＬ回路を構成する第５、第６のトランジスタと、前記第１、第２のトランジスタの共通エミッタに接続された第１の電流源と、前記５、第６のトランジスタの共通エミッタに接続された第２の電流源と、前記第１、第３のトランジスタのコレクタに共通接続された第１の負荷抵抗と、前記第２、第４のトランジスタのコレクタに共通接続された第２の負荷抵抗とを具備し、前記第５のトランジスタのコレクタは前記第１、第２のトランジスタの共通エミッタに接続され、前記第６のトランジスタのコレクタは前記第３、第４のトランジスタの共通エミッタに接続され、前記第２のＤ型フリップフロップ回路の出力信号の正相信号は前記第１、第４のトランジスタのベースに接続され、逆相信号は前記第２、第３のトランジスタのベースに接続され、前記第２の遅延回路の出力信号の正相信号は前記第５のトランジスタのベースに接続され、逆相信号は前記６のトランジスタのベースに接続される、ことを特徴とするクロック／データ・リカバリ回路とした。
【００１２】
請求項４に係る発明は、請求項１、２又は３に係る発明において、前記第１のＤ型フリップフロップ回路を、前記入力データ信号を１：Ｎ（Ｎは２以上の整数）多重分離する多重分離回路と、該多重分離回路で多重分離されたＮ個の信号をＮ：１に多重化する多重化回路とで構成される回路に置換し、前記多重分離回路および多重化回路の同期信号として前記クロック信号を入力させるようにしたことを特徴とするクロック／データ・リカバリ回路とした。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のクロック／データ・リカバリ回路の構成を示すブロック図である。１は入力データ信号ＤＩＮを９０度遅延させる第１の遅延回路、２は入力データ信号ＤＩＮをクロック信号ＣＬＫで識別する第１のＤ型フリップフロップ回路、３は遅延回路１の出力データ信号ＤＹ１をＤ型フリップフロップ回路２の出力データ信号ＤＦ１で識別する第２のＤ型フリップフロップ回路、４は遅延回路１の出力データ信号ＤＹ１とＤ型フリップフロップ回路２の出力データ信号ＤＦ１の位相比較を行うＥＸＯＲ型の位相比較器、５はその位相比較器４の出力信号ＰＣ１を遅延させる第２の遅延回路、６はその遅延回路５の出力信号ＤＹ２とＤ型フリップフロップ回路３の出力データ信号ＤＦ２を入力して＋１、−１、又は０のパルス信号ＣＯＭ１（３値）を出力する合成回路、７はその合成回路６の出力信号ＣＯＭ１から直流成分を取り出すローパスフィルタ（ＬＰＦ）、８は発振するクロック信号ＣＬＫの周波数がそのローパスフィルタ７から出力する電圧信号によって制御される電圧制御発振器（ＶＣＯ）である。
【００１４】
本実施形態では、位相比較器４において、Ｄ型フリップフロップ回路２で識別したデータＤＦ１（つまりクロック信号ＣＬＫ）と遅延回路１の出力データＤＹ１の位相差に相当するパルス幅の信号ＰＣ１が出力する。また、Ｄ型フリップフロップ回路３では、遅延回路１の出力信号ＤＹ１に対してＤ型フリップフロップ回路２の出力信号ＤＦ１が進んでいれば０の信号が出力し、遅れていれば１の信号が出力する。すなわち、位相の進み遅れの判定をＤ型フリップフロップ回路３で行い、位相の進み遅れの量の検出を位相比較器４で行っている。
【００１５】
そして、位相比較器４の出力信号ＰＣ１を遅延回路５で遅延した信号ＤＹ２とＤ型フリップフロップ回路３の出力信号ＤＦ２を、合成回路６で合成するが、この合成回路６では、図２に示すような動作を行い、＋１、−１、又は０の３値のパルス信号ＣＯＭ１を出力する。すなわち、合成回路６はクロック信号ＣＬＫが入力データ信号ＤＩＮに対して進んでいるときはその進み量に比例するパルス幅の１の信号を出力し、遅れているときはその遅れ量に比例するパルス幅の−１の信号を出力し、位相比較器４からの出力が０（位相比較情報無し）のときは０の信号を出力する。
【００１６】
以上の動作のタイミングチャートを図３に示した。このように本実施形態では、位相の進み遅れの判定と位相の進み遅れの量の検出を別々の回路で行うので、位相マージンが大きくなる。例えば、１０Ｇｂ／ｓのデータ信号を入力する場合、入力信号の立上り立ち下がりの時間（図９のｔ）が４０ｐｓ、不定領域時間（図９のｔ（１−ｘ））が２０ｐｓのとき、図７に示した従来のクロック／データ・リカバリ回路の場合では、式（１）からその位相マージンが±１０８度であったものが、本実施形態では式（２）から±１４４度に向上し、位相マージンに１．３倍の余裕ができ、同期動作が安定する。
【００１７】
図４は前記した合成回路６の内部構成を示す回路図である。この合成回路６は、第１のＥＣＬ回路を構成するトランジスタＱ１，Ｑ２、第２のＥＣＬ回路を構成するトランジスタＱ３，Ｑ４、第３のＥＣＬ回路を構成するトランジスタＱ５，Ｑ６、トランジスタＱ１，Ｑ３に共通の負荷抵抗Ｒ１、トランジスタＱ２，Ｑ４に共通の負荷抵抗Ｒ２、および第１、第２の電流源Ｉ１，Ｉ２からなる。電流源Ｉ１，Ｉ２の電流値をＩ１，Ｉ２とすると、Ｉ１＝Ｉ２に設定されている。トランジスタＱ１，Ｑ２の共通エミッタはトランジスタＱ５のコレクタおよび電流源Ｉ１に接続され、トランジスタＱ３，Ｑ４の共通エミッタはトランジスタＱ６のコレクタに接続され、トランジスタＱ５，Ｑ６の共通エミッタは電流源Ｉ２に接続されている。Ｄ型フリップフロップ回路３の出力信号ＤＦ２の正相信号はトランジスタＱ１，Ｑ４のベースに、逆相信号はトランジスタＱ２，Ｑ３のベースに入力し、遅延回路５の出力信号ＤＹ２の正相信号はトランジスタＱ５のベースに、逆相信号はトランジスタＱ６のベースに入力する。合成回路６をこのように構成にすることにより、入力信号ＤＦ２とＤＹ２の論理に応じて、図２に示したような＋１、−１、又は０の３値のパルス信号ＣＯＭ１を出力する。
【００１８】
［第２の実施形態］
図５は本発明の第２の実施形態のクロック／データ・リカバリ回路の構成を示すブロック図である。前記した図１の回路と同じものには同じ符号を付けた。ここでは、ローパスフィルタ７と電圧制御発振器８との間に、外部からゲイン調整可能なゲインコントロールアンプ（ＧＣＡ）９を挿入している。
【００１９】
このようにゲインコントロールアンプ９を挿入することにより、ＰＬＬループのループ帯域が調整可能となり、ジッタトランスファ特性や同期引き込み範囲の調整が可能となる。
【００２０】
［第３の実施形態］
図６は本発明の第３の実施形態のクロック／データ・リカバリ回路の構成を示すブロック図である。前記した図５の回路と同じものには同じ符号を付けた。ここでは、図５におけるＤ型フリップフロップ回路２を、１：２多重分離回路２１と２：１多重化回路２２とで構成した回路２’（参考：特願２００１−０６３７７５）としている。１：２多重分離回路２１では入力データ信号ＤＩＮを逆相関係で周期が２倍の２個の多重分離データ信号ＤＸ１，ＤＸ２に分離し、多重化回路２２ではそのデータ信号ＤＸ１，ＤＸ２を元の周期の１個のデータ信号ＤＦ１に多重化する。１：２多重分離回路２１と２：１多重化回路２２はクロック信号ＣＬＫに同期して多重分離や多重化が行われるので、クロック信号ＣＬＫは図５におけるクロックＣＬＫの１／２の周波数（入力データ信号ＤＩＮのビットレートの１／２）となる。すなわち、電圧制御発振器８に要求される動作速度は従来の１／２となり、従来の構成に対し２倍の高速化が可能となる。
【００２１】
よって、このような高速化と前記した従来比１．３倍の位相マージンが得られることにより、同期可能範囲（引き込み可能範囲）は従来の約２．１〜２．６倍まで実現が可能となる。従来の１０Ｇｂ／ｓの多重分離／多重化回路を具備するクロック／データ・リカバリ回路において、同期範囲を２００ＭＨｚとすれば、本実施形態では４２０〜５２０ＭＨｚに拡大可能である。
【００２２】
なお、多重分離回路２１が１：Ｎの多重分離を行い、多重化回路２２がＮ：１の多重化を行うよう構成すれば、クロック信号ＣＬＫに要求される周波数が１／Ｎで済むので、さらなる高速化が可能となり、同期可能な入力データ信号の周波数（ビットレート）をさらに高くすることができる。
【００２３】
【発明の効果】
以上から本発明によれば、位相比較のための位相マージンが拡大しより高い周波数まで同期動作を安定化させることができる。また、多重分離と多重化を適用することにより、さらに高い周波数まで同期動作を安定化させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図２】図１の回路の合成回路の論理動作の説明図である。
【図３】図１の回路のタイミングチャートである。
【図４】図１の回路の合成回路の具体的な回路図である。
【図５】本発明の第２の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図６】本発明の第３の実施形態のクロック／データ・リカバリ回路のブロック図である。
【図７】従来のクロック／データ・リカバリ回路のブロック図である。
【図８】図７の位相比較器の動作のタイミングチャートである。
【図９】立ち上がり立ち下がりに時間を有する波形の説明図である。
【図１０】立ち上がり立ち下がりに時間を有する波形の信号を使用したときの位相比較器の動作のタイミングチャートである。
【図１１】立ち上がり立ち下がりに時間を有する波形の信号を使用したときのＥＸＯＲ回路の動作のタイミングチャートである。
【符号の説明】
１：第１の遅延回路、２：第１のＤ型フリップフロップ回路、２１：多重分離回路、２２：多重化回路、３：第２のＤ型フリップフロップ回路、４：ＥＸＯＲ型の位相比較器、５：第２の遅延回路、６：合成回路、７：ローパスフィルタ、８：電圧制御発振器、９：ゲインコントロールアンプ
５１：遅延回路、５２：Ｄ型フリップフロップ回路、５３：位相比較器、５４：ローパスフィルタ、５５：電圧制御発振器
Claims (4)
- 入力データ信号を遅延させる第１の遅延回路と、前記入力データ信号をクロック信号で識別する第１のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号を前記第１のＤ型フリップフロップ回路の出力データ信号で識別する第２のＤ型フリップフロップ回路と、前記第１の遅延回路の出力信号と前記第１のＤ型フリップフロップ回路の出力信号の位相比較を行うＥＸＯＲ型の位相比較器と、該位相比較器の出力信号を遅延させる第２の遅延回路と、該第２の遅延回路の出力信号と前記２のＤ型フリップフロップ回路の出力信号を入力して両信号の位相の差分に応じたパルス幅で＋１、−１、又は０のいずれかの信号を出力する合成回路と、該合成回路の出力信号から直流成分を取り出すローパスフィルタと、前記ローパスフィルタ７から出力する電圧信号によって前記クロック信号の周波数を制御する電圧制御発振器とを具備することを特徴とするクロック／データ・リカバリ回路。
- 請求項１において、
前記ローパスフィルタと前記電圧制御発振器との間に外部からゲインが調整可能なゲインコントロールアンプを挿入したことを特徴とするクロック／データ・リカバリ回路。 - 請求項１又は２において、
前記合成回路は、第１のＥＣＬ回路を構成する第１、第２のトランジスタと、第２のＥＣＬ回路を構成する第３、第４のトランジスタと、第３のＥＣＬ回路を構成する第５、第６のトランジスタと、前記第１、第２のトランジスタの共通エミッタに接続された第１の電流源と、前記５、第６のトランジスタの共通エミッタに接続された第２の電流源と、前記第１、第３のトランジスタのコレクタに共通接続された第１の負荷抵抗と、前記第２、第４のトランジスタのコレクタに共通接続された第２の負荷抵抗とを具備し、
前記第５のトランジスタのコレクタは前記第１、第２のトランジスタの共通エミッタに接続され、前記第６のトランジスタのコレクタは前記第３、第４のトランジスタの共通エミッタに接続され、
前記第２のＤ型フリップフロップ回路の出力信号の正相信号は前記第１、第４のトランジスタのベースに接続され、逆相信号は前記第２、第３のトランジスタのベースに接続され、
前記第２の遅延回路の出力信号の正相信号は前記第５のトランジスタのベースに接続され、逆相信号は前記６のトランジスタのベースに接続される、
ことを特徴とするクロック／データ・リカバリ回路。 - 請求項１、２又は３において、
前記第１のＤ型フリップフロップ回路を、前記入力データ信号を１：Ｎ（Ｎは２以上の整数）多重分離する多重分離回路と、該多重分離回路で多重分離されたＮ個の信号をＮ：１に多重化する多重化回路とで構成される回路に置換し、前記多重分離回路および多重化回路の同期信号として前記クロック信号を入力させるようにしたことを特徴とするクロック／データ・リカバリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383886A JP3600208B2 (ja) | 2001-12-18 | 2001-12-18 | クロック／データ・リカバリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383886A JP3600208B2 (ja) | 2001-12-18 | 2001-12-18 | クロック／データ・リカバリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188864A JP2003188864A (ja) | 2003-07-04 |
| JP3600208B2 true JP3600208B2 (ja) | 2004-12-15 |
Family
ID=27593759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383886A Expired - Lifetime JP3600208B2 (ja) | 2001-12-18 | 2001-12-18 | クロック／データ・リカバリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3600208B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100633774B1 (ko) | 2005-08-24 | 2006-10-16 | 삼성전자주식회사 | 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로 |
-
2001
- 2001-12-18 JP JP2001383886A patent/JP3600208B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003188864A (ja) | 2003-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2993559B2 (ja) | 位相同期回路 | |
| US5592125A (en) | Modified bang-bang phase detector with ternary output | |
| JPS63253741A (ja) | 位相同期ル−プ回路 | |
| US20070009072A1 (en) | Apparatus and method for calibrating the frequency of a clock and data recovery circuit | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| US6496555B1 (en) | Phase locked loop | |
| US7095816B2 (en) | Clock/data recovery circuit | |
| JP2014183531A (ja) | 位相同期回路及びクロック・データ・リカバリ回路 | |
| JP2002525954A (ja) | データ信号回復およびクロック信号再生のための回路 | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| US4752942A (en) | Method and circuitry for extracting clock signal from received biphase modulated signal | |
| KR19990023499A (ko) | 클록 복구 회로 | |
| EP0746111A1 (en) | Phase-locked loop for clock recovery | |
| JP3600208B2 (ja) | クロック／データ・リカバリ回路 | |
| JP4393111B2 (ja) | ハーフレートｃｄｒ回路 | |
| US5684805A (en) | Microwave multiphase detector | |
| US6154511A (en) | Clock extraction circuit | |
| JP2000228660A (ja) | クロック再生／識別装置 | |
| JP3237829B2 (ja) | クロック識別再生回路 | |
| JP3521901B2 (ja) | クロック／データ・リカバリ回路 | |
| JP6945198B2 (ja) | クロックリカバリシステム | |
| JP3377057B2 (ja) | 位相同期回路 | |
| JP3603071B2 (ja) | クロックリカバリ回路 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JP3008659B2 (ja) | Ｃｍｉ符号信号のクロック抽出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040902 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3600208 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |