KR19990023499A - 클록 복구 회로 - Google Patents

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Abstract

클록 복구 회로는 한 쌍의 게이트 전압 제어 오실레이터의 동기된 상태를 얻기 위한 시간이 위상 동기 루프(PLL)에서 단축되도록 한다. 상기 클록 복구 회로에서, 데이터가 펄스폭 발생 회로에 입력된 후, 펄스의 H, 펄스의 L 또는 H 및 L의 양 에지로부터 최소 데이터 주기의 1/4 이하의 펄스폭을 발생하고, 상기 펄스는 래치 회로 및 동기 지연 회로 모두에 출력된다. 상기 동기 지연 회로는 지연 시간이 데이터 주기에 비례하여 펄스의 양 에지 또는 두 펄스의 에지에서 발생되도록 하며, 따라서 상기 지연 시간은 유지된다. 지연 회로로부터의 출력 펄스는 상기 펄스 합성 회로로부터 클록으로서 지연 회로 및 래치 회로 모두로 출력된다. 상기 래치 회로는 입력으로서의 상기 데이터가 상기 펄스 합성 회로로부터의 클록에 의해 래치되어 상기 클록과 함께 재생 데이터를 출력하도록 한다.

Description

클록 복구 회로
본 발명은 클록 복구 회로에 관한 것으로, 특히 데이터 및 클록의 동기 주기를 단축할 수 있는 클록 복구 회로에 관한 것이다.
도 1은 버스트 전송을 행하는 클록 복구 회로의 종래의 예를 도시한 회로도이다. 1992년 11월 5일자 ELECTRONICS LETTER 제 28권 23번 2127-2129 페이지에 개시되어 있는 바와 같이, 도 1의 클록 복구 회로는 한 쌍의 루프 필터(LF) 및 전하 펄프(CP)를 포함하는 위상 동기 루프(PLL), 위상 검출기(PD), 멀티플렉서(MUX), 지연 회로(Delay), 래치 회로(D-F/F), 세 세트의 게이트 입력 전압 제어 오실레이터(GVCO)를 구비하는 기본 구성을 가진다.
도 1에 도시된 클록 복구 회로에서, 상기 일반적인 PLL은 상기 루프 필터(LF), 상기 전하 펌프(CP), 상기 위상 검출기(PD) 및 게이트 입력 전압 제어 오실레이터(GVCO) 세트로 구성된다. 도 1의 상기 클록 복구 회로에 의해, 상기 신호는 입력을 거쳐 기준 클록(304)과 동기되고, 이 때 상기 루프 필터로부터 나온 신호는 나머지 두 세트의 게이트 입력 전압 제어 오실레이터(GVCO)로 입력되어, 동기된 상태가 상기 기준 클록에 대하여 항상 유지된다. 또한 도 2에 도시된 바와 같이, 상기 데이터(301)의 리딩 에지 또는 트레일링 에지에 응답하여 전송되는 상기 클록(A 및 B)은 상기 멀티플렉서(MUX)에 의해 각각 멀티플렉스되어 클록(303)을 발생한다. 상기 래치 회로(D-F/F)는 상기 지연 회로(Delay)를 통하여 나온 데이터(301)를 래치시켜 재생 데이터(302)를 발생한다.
한편, 1996년 Symposium on VLSI Circuits Digest of Technical Papers 122-123 페이지에 개시된 방법은 전술한 종래의 방법과 유사한 기준 클록(304) 대신에 데이터(301)를 이용한다.
그러나, 상기 종래의 회로에서는, 한 세트의 게이트 전압 제어 오실레이터(GVCO)를 위상 동기 루프(PLL)에서 동기된 상태로 유지할 필요가 있으며, 따라서 상기 동기 상태가 얻어질 때까지 수십 클록 이상의 시간 동안 대기해야 된다.
이러한 사항을 고려한 본 발명의 목적은 동기 상태에 이르는데 필요한 시간이 단축되도록 하는 클록 복구 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 예를 통하여 하기에 기술되는 한 장치에서, 클록 복구 회로는 입력 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하고 상기 지연 시간을 유지하는 동기 지연 회로, 상기 동기 지연 회로로부터의 펄스를 입력으로 하여 데이터 에지로부터 클록을 발생하는 펄스 합성 회로 및 상기 펄스 합성 회로로부터의 클록을 이용하여 데이터를 래치하여 재생 데이터를 발생하는 래치 회로를 포함한다.
본 발명의 상세한 설명에서 예를 통하여 하기에 기술되는 한 특정 장치에는, 상기 입력 데이터의 양 에지로부터 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하는 동기 지연 회로가 제공된다.
본 발명의 상세한 설명에서 예를 통하여 하기에 기술되는 다른 한 특정 장치에는, 두 개의 연속적인 입력 데이터로부터 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하는 동기 지연 회로가 제공된다.
본 발명의 상세한 설명에서 예를 통하여 하기에 기술되는 또 다른 한 특정 장치에는, 지연 시간이 상기 데이터의 1 비트 폭과 같도록 동기 지연 회로에 의해 설정된 지연 시간이 제공된다.
본 발명의 상세한 설명에서 하기에 기술되는 또 다른 한 장치에서, 동기 지연 회로, 펄스 합성 회로 및 래치 회로를 구비하는 클록 복구 회로의 데이터 처리 방법은 입력 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하는 단계와, 상기 지연 시간을 유지하는 단계와, 상기 동기 지연 회로로부터의 펄스를 입력으로 하여 데이터 에지로부터 클록을 발생하는 단계와, 상기 펄스 합성 회로로부터의 클록을 이용하여 데이터를 래칭시켜 재생 데이터를 발생하는 단계를 포함한다.
상기 및 다른 목적과 본 발명의 신규한 특징들은 수반되는 도면과 관련하여 하기의 상세한 설명으로부터 보다 자세히 설명된다. 그러나, 도면은 단지 예증을 위한 것일 뿐 본 발명의 범주를 한정하는 것은 아님을 주지하라.
도 1은 종래 예를 도시한 회로도.
도 2는 종래 예의 동작을 도시한 타이밍 차트.
도 3은 본 발명의 일실시예의 구성을 도시한 회로도.
도 4는 본 발명의 제 1 실시예를 도시한 회로도.
도 5는 본 발명의 제 1 실시예에 따른 펄스폭 발생 회로를 도시한 회로도.
도 6은 본 발명의 제 1 실시예에 따른 펄스 합성 회로를 도시한 회로도.
도 7은 본 발명의 동작을 도시한 타이밍 차트.
도 8은 본 발명의 제 1 실시예에 따른 동기 지연 회로를 도시한 회로도.
도 9는 본 발명의 제 2 실시예를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 펄스폭 발생 회로 2 : 펄스 합성 회로
3 : 동기 지연 회로 4 : 지연 회로
5 : 래치 회로 6 : 데이터
7 : 클록 8 : 재생 데이터
이하, 본 발명의 양호한 실시예를 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예의 구성에 따른 클록 복구 회로를 도시한 회로도이다. 상기 클록 복구 회로는 펄스폭 발생 회로(01), 펄스 합성 회로(02), 동기 지연 회로(03), 지연 회로(04) 및 래치 회로(05)를 포함한다.
도 3에서, 데이터(06)가 펄스폭 발생 회로(01)에 입력되면, 상기 펄스폭 발생 회로(01)는 상기 펄스의 H 또는 상기 펄스의 L로부터 최소 데이터 주기의 1/4 이하인 펄스폭을 발생하여, 상기 펄스폭을 상기 펄스 합성 회로(02)를 통하여 클록(07)으로서 상기 래치 회로(05) 및 상기 동기 지연 회로(03)로 출력한다.
상기 동기 지연 회로(03)는 상기 펄스의 에지 또는 두 개의 연속적인 펄스인 펄스들의 에지에서 상기 데이터 주기에 비례하여 지연 시간을 발생하고, 일단 상기 지연 회로가 형성되어 상기 지연 시간이 유지되면, 상기 동기 지연 회로(03)는 상기 지연 회로로부터 출력 펄스를 펄스 합성 회로로 피드백하고, 상기 클록(07)으로서 상기 펄스 동기 회로(05)를 통하여 상기 출력 펄스를 출력한다.
상기 래치 회로((05)에서, 상기 데이터(06)는 상기 지연 회로(04)를 통하여 입력되고 상기 펄스 합성 회로(02)로부터 상기 클록(07)에 의해 래치되어 상기 클록에 대한 상기 데이터(06)는 재생 데이터(08)로서 다음 스테이지에 출력된다.
(제 1 실시예)
다음은, 본 발명의 구성 예가 구체화되는 예를 실시예로서 도면과 관련하여 설명한다. 도 4는 본 발명의 제 1 실시예를 도시한 회로도이다.
도 4에 도시된 제 1 실시예의 클록 복구 회로는 위상폭 발생 회로(101), 동기 지연 회로(103), 지연 회로(104), 래치 회로(105) 및 펄스폭 수정 회로를 포함한다. 상기 클록 복구 회로는 데이터(106)를 입력으로 하여 클록(107) 및 재생 데이터(109)를 발생한다.
상기 동기 지연 회로(103)는 측정 지연 회로 스트링(103-1), 가변 지연 회로 스트링(103-2), 래치 회로 스트링(103-3), 스위치 스트링(103-4) 및 조정 지연 회로(103-5, 103-6)를 포함한다.
도 5에 도시된 바와 같이, 상기 펄스폭 발생 회로(101)는 인버터 및 NAND, NOR의 논리 회로를 구비하여 상기 두 리딩 에지로부터 고정된 펄스폭을 가지는 클록 신호를 발생하고 상기 펄스의 에지를 추적한다.
도 6에 도시된 바와 같이, 상기 펄스 합성 회로(102)는 인버터, NAND, NOR의 논리 회로 및 플립플롭 회로를 포함한다. 도 7에 도시된 바와 같이, 상기 펄스 합성 회로(102)는 상기 펄스폭 발생 회로(101)로부터 펄스를 취하여 그 신호를 상기 동기 지연 회로의 스위치 스트링(103-4) 및 상기 펄스 수정 회로(106)로 출력한다. 또한, 상기 펄스 합성 회로(102)는 상기 펄스폭 발생 회로(101)로부터 입력된 클록 펄스를 상기 측정 지연 회로 스트링(103-1)과 상기 래치 회로 스트링(103-3)에 출력한다.
도 8에는 각 회로 장치가 도시되어 있다. 상기 동기 지연 회로(103)는 측정 지연 회로 스트링(103-1), 가변 지연 회로 스트링(103-1), 래치 회로 스트링(103-3), 스위치 스트링(103-4) 및 조정 지연 회로(103-5, 103-6)를 포함한다.
상기 펄스폭 발생 회로(101)로부터 상기 펄스 합성 회로(102)를 통하여 상기 동기 지연 회로(103)로 입력되는 펄스는 상기 조정 지연 회로 스트링(103-5)을 통하여 상기 측정 지연 회로 스트링(103-1)으로 입력되어, 상기 펄스는 상기 측정 지연 회로 스트링(103-1) 내에서 진행된다. 다음 펄스가 상기 래치 회로 스트링(103-3)에 입력되면, 상기 측정 지연 회로 스트링(103-1)을 진행하는 상기 펄스의 위치에 대응하는 상기 래치 회로 스트링(103-3)의 출력은 H로 설정된다.
상기 래치 회로 스트링(103-3)의 출력은 동작 중에 재설정되지 않으며, 일단은 출력이 H가 된다. 상기 래치 회로 스트링의 H 출력은 상기 스위치 스트링(103-4)을 도전 상태로 만들고, 상기 측정 지연 회로 스트링(103-1)의 다을 스테이지를 중지하여 상기 클록 펄스가 다음 위치로 진행하지 않도록 하며, 상기 가변 지연 회로 스트링(103-2)의 앞 스테이지를 중지하여 상기 앞 스테이지로부터 상기 클록 펄스를 중지시킨다.
이러한 동작에 의해, 상기 가변 지연 회로 스트링(103-2)의 지연 시간은 상기 펄스폭 발생 회로(101)로부터 상기 펄스 합성 회로(102)를 통하여 상기 동기 지연 회로(103)로 입력되는 펄스의 최소 피치로 된다. 즉, 상기 가변 회로 스트링(103-2)의 지연 시간은 상기 입력된 데이터(106)의 한 비트의 폭과 동일하게 된다.
따라서, 상기 펄스는 지연 시간이 상기 스위치 스트링(103-4)을 통하여 펄스 합성 회로(102)로부터 결정되는 상기 가변 지연 회로 스트링(103-2)에 입력되고, 따라서 상기 데이터(106)의 1 비트 폭을 가지는 펄스가 상기 펄스폭 발생 회로(101)로 피드백한다.
(제 2 실시예)
도 9는 본 발명의 제 2 실시예를 도시한 회로도이다. 본 실시예의 클록 복구 회로는 펄스폭 발생 회로(201), 펄스 합성 회로(202), 동기 지연 회로(203), 지연 회로(204), 래치 회로(205) 및 펄스폭 수정 회로(206)를 포함한다. 상기 클록 복구 회로는 클록(207) 및 재생 데이터(209)를 발생한다.
상기 동기 지연 회로(203)는 측정 지연 회로 스트링(203-1), 가변 지연 회로 스트링(203-2), 래치 회로 스트링(203-3), 스위치 스트링(203-4) 및 조정 지연 회로(203-5 및 203-6)를 구비한다.
도 7에 도시된 제 2 실시예와 도 4에 도시된 제 1 실시예 사이의 주된 차이점은 펄스폭 발생 회로(201)에서, 상기 펄스가 상기 데이터(206)의 리딩 에지에서만 발생되고, 상기 동기 지연 회로(203)에서 형성된 지연 시간이 상기 펄스폭 발생 회로(201)에서 발생된 두 펄스의 최소 피치의 1/2로 된다는 것이다.
따라서, 상기 펄스폭 발생 회로(201)는 상기 펄스가 단지 상기 데이터(206)의 리딩 에디로부터 재생되도록 하지만, 상기 동기 지연 회로(203)에서 형성된 상기 지연 시간은 상기 데이터의 2비트의 1/2, 즉, 1 비트 폭으로 되어, 상기 제 1 실시예와 동일한 데이터의 1 비트와 같은 주기를 가지는 클록(207)이 발생되고, 상기 재생 데이터(209)가 출력된다.
제 2 실시예에서, 상기 클록은 데이터 시프트의 듀티에도 불구하고 상기 데이터의 단지 리딩 에지로부터 재생되기 때문에, 상기 데이터의 1 비트의 주기를 획득할 수 있다는 이점이 있다.
전술한 바와 같이, 본 발명에 따르면, 상기 동기 지연 회로에서 상기 클록이 상기 데이터의 최소 펄스 또는 최소 펄스 피치로부터 재생되기 때문에, 동기 상태가 상기 최소 1 데이터 펄스로 얻어질 수 있다는 이점이 있다.
특성 용어를 사용하여 본 발명의 양호한 실시예를 설명하였지만, 상기 설명은 단지 예시를 위한 것일 뿐이며, 첨부된 청구범위의 정신과 범주를 벗어나지 않고 변화와 수정이 이루어질 수 있음을 주지한다.

Claims (5)

  1. 클록 복구 회로로서,
    입력 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하고, 상기 지연 시간을 유지하는 동기 지연 회로와,
    상기 동기 지연 회로로부터의 펄스를 입력으로 하여 데이터 에지로부터 클록을 발생하는 펄스 합성 회로와,
    상기 펄스 합성 회로로부터의 클록을 이용하여 데이터를 래치하여 재생 데이터를 발생하는 래치 회로를 구비하는 클록 복구 회로.
  2. 제 1항에 있어서, 상기 동기 지연 회로는 상기 입력 데이터의 양 에지로부터 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하는 클록 복구 회로.
  3. 제 1항에 있어서, 상기 동기 지연 회로는 두 개의 연속하는 입력 데이터로부터 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하는 클록 복구 회로.
  4. 제 1항에 있어서, 상기 동기 지연 회로에 의해 설정된 지연 시간은 상기 데이터의 1 비트의 폭과 같은 클록 복구 회로.
  5. 동기 지연 회로, 펄스 합성 회로 및 래치 회로를 구비하는 클록 복구 회로의 데이터 처리 방법으로서,
    입력 데이터의 최소 데이터 피치와 같은 지연 시간을 설정하고, 상기 지연 시간을 유지하는 단계와,
    상기 동기 지연 회로로부터의 펄스를 입력으로 하여 데이터 에지로부터 클록을 발생하는 단계와,
    상기 펄스 합성 회로로부터의 클록을 이용하여 데이터를 래치하여 재생 데이터를 발생하는 단계를 포함하는 데이터 처리 방법.
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