JP3386031B2 - 同期遅延回路及び半導体集積回路装置 - Google Patents
同期遅延回路及び半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
クロック制御技術に関し、特に、クロック信号を制御す
る同期遅延回路、及び、該同期遅延回路を備えた半導体
集積回路装置に関する。
クロック制御技術に関し、特に、クロック信号を制御す
る同期遅延回路、及び、該同期遅延回路を備えた半導体
集積回路装置に関する。
【０００２】
【従来の技術】短時間の同期時間でクロックスキューを
除去する同期遅延回路が、回路構成の単純さと、消費電
流の少なさから、高速クロック同期回路に用いられるに
至っている。この種の同期遅延回路として例えば下記記
載の文献等が参照される。
除去する同期遅延回路が、回路構成の単純さと、消費電
流の少なさから、高速クロック同期回路に用いられるに
至っている。この種の同期遅延回路として例えば下記記
載の文献等が参照される。
【０００３】［１］特開平８−２３７０９１号公報、
［２］特開平１１−７３２３８号公報、
［３］Ｊｉｎ−Ｍａｎ Ｈａｎ その他、“Ｓｋｅｗ
Ｍｉｎｉｍｉｚａｔｉｏｎ Ｔｅｃｈｉｎｉｑｕｅ ｆ
ｏｒ ２５６Ｍ−ｂｉｔ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄ
ＲＡＭ ａｎｄ ｂｅｙｏｎｄ．” １９９６ Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐｐ．１９２−１９３、
ｐｐ．１９２−１９３． ［４］Ｒｉｃｈａｒｄ Ｂ．Ｗａｔｓｏｎその他，“Ｃ
ｌｏｃｋ Ｂｕｆｆｅｒ Ｃｈｉｐ ｗｉｔｈ Ａｂｓ
ｏｌｕｔｅ Ｄｅｌａｙ Ｒｅｇｕｌａｔｉｏｎ Ｏｖ
ｅｒ Ｐｒｉｃｒｓｓ ａｎｄ Ｅｎｖｉｒｏｎｍｅｎ
ｔ Ｖａｒｉａｔｉｏｎｓ．” Ｐｒｏｃ．ｏｆ ＩＥ
ＥＥ １９９２ ＣＩＣＣ（Ｃｕｓｔｕｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ），２５．２． ［５］Ｙｏｓｈｉｈｉｒｏ ＯＫＡＪＩＭＡその他．、
“Ｄｉｇｉｔａｌ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ ａｎｄ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｙｎｃｈｒｏｎｏｕｓ
Ｉｎｔｅｒｆａｃｅ．” ＩＥＩＣＥ ＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．．，ＶＯＬ． Ｅ７９−Ｃ、Ｎ０．６
ＪＵＮＥ １９９６ ｐｐ．７９８−８０７．
Ｍｉｎｉｍｉｚａｔｉｏｎ Ｔｅｃｈｉｎｉｑｕｅ ｆ
ｏｒ ２５６Ｍ−ｂｉｔ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄ
ＲＡＭ ａｎｄ ｂｅｙｏｎｄ．” １９９６ Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐｐ．１９２−１９３、
ｐｐ．１９２−１９３． ［４］Ｒｉｃｈａｒｄ Ｂ．Ｗａｔｓｏｎその他，“Ｃ
ｌｏｃｋ Ｂｕｆｆｅｒ Ｃｈｉｐ ｗｉｔｈ Ａｂｓ
ｏｌｕｔｅ Ｄｅｌａｙ Ｒｅｇｕｌａｔｉｏｎ Ｏｖ
ｅｒ Ｐｒｉｃｒｓｓ ａｎｄ Ｅｎｖｉｒｏｎｍｅｎ
ｔ Ｖａｒｉａｔｉｏｎｓ．” Ｐｒｏｃ．ｏｆ ＩＥ
ＥＥ １９９２ ＣＩＣＣ（Ｃｕｓｔｕｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ），２５．２． ［５］Ｙｏｓｈｉｈｉｒｏ ＯＫＡＪＩＭＡその他．、
“Ｄｉｇｉｔａｌ Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ ａｎｄ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｙｎｃｈｒｏｎｏｕｓ
Ｉｎｔｅｒｆａｃｅ．” ＩＥＩＣＥ ＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．．，ＶＯＬ． Ｅ７９−Ｃ、Ｎ０．６
ＪＵＮＥ １９９６ ｐｐ．７９８−８０７．
【０００４】図５は、従来の同期遅延回路を備えた半導
体集積回路装置の構成の一例を示す図である。なお、図
５に示した構成は、文献［２］（特開平１１−７３２３
８号公報）に記載された同期遅延回路の構成に基づくも
のである。
体集積回路装置の構成の一例を示す図である。なお、図
５に示した構成は、文献［２］（特開平１１−７３２３
８号公報）に記載された同期遅延回路の構成に基づくも
のである。
【０００５】同期遅延回路１００は、その基本構成とし
て、クロックのパルスまたはパルスエッジを進行させ
る、周期（遅延）測定用の第１の遅延回路列１１と、第
１の遅延回路列中をパルスまたはパルスエッジが進行し
た長さと対応した長さ分パルスまたはパルスエッジを通
過させることが可能な、遅延再現用の第２の遅延回路列
１２とを備えている。
て、クロックのパルスまたはパルスエッジを進行させ
る、周期（遅延）測定用の第１の遅延回路列１１と、第
１の遅延回路列中をパルスまたはパルスエッジが進行し
た長さと対応した長さ分パルスまたはパルスエッジを通
過させることが可能な、遅延再現用の第２の遅延回路列
１２とを備えている。
【０００６】図５に示した構成は、クロックツリー４の
伝搬遅延時間のばらつき等を考慮して、クロックツリー
４の遅延量ｔＣＴＳ（ｔＣＴＳは後述するように遅延検
知回路５で検知される）を、入力クロック３のクロック
周期ｔＣＫから取り除いた時間ｔＣＫ−ｔＣＴＳを同期
遅延回路１００で測定することで、クロックツリー４の
伝搬遅延時間ｔＣＴＳが変化しても、入力クロック３と
実質的にスキューのないクロックを得るようにしたもの
である。
伝搬遅延時間のばらつき等を考慮して、クロックツリー
４の遅延量ｔＣＴＳ（ｔＣＴＳは後述するように遅延検
知回路５で検知される）を、入力クロック３のクロック
周期ｔＣＫから取り除いた時間ｔＣＫ−ｔＣＴＳを同期
遅延回路１００で測定することで、クロックツリー４の
伝搬遅延時間ｔＣＴＳが変化しても、入力クロック３と
実質的にスキューのないクロックを得るようにしたもの
である。
【０００７】半導体集積回路の設計等において、クロッ
ク信号の遅延時間の差を最小化するために、クロック信
号配線網に遅延を均等化するためのバッファを最適に挿
入して、ツリー状にレイアウトして、クロック信号を、
フリップフロップ等各クロック使用回路に分配するとい
うクロックツリーシンセシス（Clock Tree Synthesi
s：ＣＴＳ）法等による設計等が用いられており、クロ
ックツリー４は、ツリー状にレイアウトされたクロック
配線経路よりなる。なお、図５において、クロックツリ
ー４の三角形の記号は、クロックツリーにおいて、遅延
を均等化して負荷を駆動するために挿入されるバッファ
を模式的に表している。なお、図において、クロックツ
リー４は模式的に示したものであり、クロックツリー４
に含まれるバッファ回路の段数は４段に限定されるもの
でないことは勿論である。また図５において、Ａはクロ
ックツリー４の入力ノード、Ｂはクロックツリー４のう
ち制御対象として選択された所定の出力ノード（例えば
クロックツリー４の最大遅延ノード等）を表している。
ただし、クロックツリー４の位置に配置されるクロック
伝搬経路は、ＣＴＳ法配線等によるクロック伝搬用信号
配線経路に限定されるものでなく、半導体集積回路内に
おける任意のクロック信号配線経路であってよい。
ク信号の遅延時間の差を最小化するために、クロック信
号配線網に遅延を均等化するためのバッファを最適に挿
入して、ツリー状にレイアウトして、クロック信号を、
フリップフロップ等各クロック使用回路に分配するとい
うクロックツリーシンセシス（Clock Tree Synthesi
s：ＣＴＳ）法等による設計等が用いられており、クロ
ックツリー４は、ツリー状にレイアウトされたクロック
配線経路よりなる。なお、図５において、クロックツリ
ー４の三角形の記号は、クロックツリーにおいて、遅延
を均等化して負荷を駆動するために挿入されるバッファ
を模式的に表している。なお、図において、クロックツ
リー４は模式的に示したものであり、クロックツリー４
に含まれるバッファ回路の段数は４段に限定されるもの
でないことは勿論である。また図５において、Ａはクロ
ックツリー４の入力ノード、Ｂはクロックツリー４のう
ち制御対象として選択された所定の出力ノード（例えば
クロックツリー４の最大遅延ノード等）を表している。
ただし、クロックツリー４の位置に配置されるクロック
伝搬経路は、ＣＴＳ法配線等によるクロック伝搬用信号
配線経路に限定されるものでなく、半導体集積回路内に
おける任意のクロック信号配線経路であってよい。
【０００８】図５を参照すると、半導体集積回路装置に
おいて、不図示のクロックドライバー等から供給される
入力クロック３（ＩＮ）は、切替器１０を介して、クロ
ックツリー４の入力ノードＡに入力された際に、該クロ
ック信号を第１の入力端に入力する遅延検知回路５はそ
の出力Ｄ（「モニタ信号」ともいう）をリセットし（イ
ンアクティブと）、遅延回路列１１はクロック信号の進
行を停止する。
おいて、不図示のクロックドライバー等から供給される
入力クロック３（ＩＮ）は、切替器１０を介して、クロ
ックツリー４の入力ノードＡに入力された際に、該クロ
ック信号を第１の入力端に入力する遅延検知回路５はそ
の出力Ｄ（「モニタ信号」ともいう）をリセットし（イ
ンアクティブと）、遅延回路列１１はクロック信号の進
行を停止する。
【０００９】クロックツリー４のノードＡに入力された
クロックが、伝搬遅延時間ｔＣＴＳ後にノードＢに達し
た際に、該クロック信号を第２の入力端に入力する遅延
検知回路５はその出力Ｄをセットし（アクティブと
し）、この出力Ｄを受けて、遅延回路列１１はクロック
を進行させる。
クロックが、伝搬遅延時間ｔＣＴＳ後にノードＢに達し
た際に、該クロック信号を第２の入力端に入力する遅延
検知回路５はその出力Ｄをセットし（アクティブと
し）、この出力Ｄを受けて、遅延回路列１１はクロック
を進行させる。
【００１０】図６は、図５に示した同期遅延回路１００
及び遅延検知回路５の構成の一例を示す図である。図６
を参照すると、同期遅延回路１００は、複数の単位遅延
素子よりなり、入力クロック（ＩＮ）のパルス又はパル
スエッジを伝達し伝達経路の任意の位置から出力を取り
出し得る第１の遅延回路列１１と、複数の単位遅延素子
よりなり、クロックのパルス又はパルスエッジを伝達経
路の任意の位置から入力を入れて伝達する第２の遅延回
路列１２と、信号の入力端子と出力端子と入出力制御端
子とを有する複数の制御回路からなる制御回路列１８
と、を有し、第１の遅延回路列１１と第２の遅延回路列
１２は、それぞれ信号伝達経路が逆向きになるように配
置され、制御回路列１８を介して、第１の遅延回路列１
１のクロック（ＩＮ）の入力端に近い側と、第２の遅延
回路列１２のクロック出力端に近い側とが順次接続さ
れ、第１の遅延回路列１１にクロック信号を入力した後
一定時間進行した位置（次のクロック信号が入力された
時点）で、該位置に対応する制御回路１８の入出力制御
端子に信号を入力し、第１の遅延回路列１１内を進行し
たクロック信号を、該進行した位置に対応する位置から
第２の遅延回路列１２内に入力して転送する、構成とさ
れている。
及び遅延検知回路５の構成の一例を示す図である。図６
を参照すると、同期遅延回路１００は、複数の単位遅延
素子よりなり、入力クロック（ＩＮ）のパルス又はパル
スエッジを伝達し伝達経路の任意の位置から出力を取り
出し得る第１の遅延回路列１１と、複数の単位遅延素子
よりなり、クロックのパルス又はパルスエッジを伝達経
路の任意の位置から入力を入れて伝達する第２の遅延回
路列１２と、信号の入力端子と出力端子と入出力制御端
子とを有する複数の制御回路からなる制御回路列１８
と、を有し、第１の遅延回路列１１と第２の遅延回路列
１２は、それぞれ信号伝達経路が逆向きになるように配
置され、制御回路列１８を介して、第１の遅延回路列１
１のクロック（ＩＮ）の入力端に近い側と、第２の遅延
回路列１２のクロック出力端に近い側とが順次接続さ
れ、第１の遅延回路列１１にクロック信号を入力した後
一定時間進行した位置（次のクロック信号が入力された
時点）で、該位置に対応する制御回路１８の入出力制御
端子に信号を入力し、第１の遅延回路列１１内を進行し
たクロック信号を、該進行した位置に対応する位置から
第２の遅延回路列１２内に入力して転送する、構成とさ
れている。
【００１１】なお、図６に示す例では、遅延測定用の遅
延回路列１１、遅延再現用の遅延回路列１２とが逆向き
に配置される構成とされているが、かかる構成に限定さ
れるものではないことは勿論である。よく知られている
ように、同方向に進行する一対の遅延回路列によって
も、同期遅延回路を構成することができる（同期遅延回
路の他の構成の詳細は上記各文献等が参照される）。
延回路列１１、遅延再現用の遅延回路列１２とが逆向き
に配置される構成とされているが、かかる構成に限定さ
れるものではないことは勿論である。よく知られている
ように、同方向に進行する一対の遅延回路列によって
も、同期遅延回路を構成することができる（同期遅延回
路の他の構成の詳細は上記各文献等が参照される）。
【００１２】クロックパルスを入力端Ｃから入力した第
１の遅延回路列１１においては、該クロックパルスが第
１の遅延回路列１１内を進行してゆき、該クロックパル
スの次のクロックパルスが入力されたときに、次のクロ
ックパルスを受けて制御回路１８は活性化され、第１の
遅延回路列１１をクロックパルスが進行した位置から、
該位置に対応する制御回路１８を通して、第２の遅延回
路列１２にクロックパルスを転送し、第２の遅延回路列
１２内に転送されたクロックパルスは、第２の遅延回路
列１２内を、第１の遅延回路列１１のクロックパルスの
進行方向とは、逆向きに進行して、出力される。図７に
示す例では、遅延測定用の遅延回路列１１内をハッチン
グを施した遅延回路分（３個の遅延回路分）、一方向
（→）にクロックが進行し、次のクロック入力（ＩＮ）
を受けて、ハッチングを施した制御回路１８を介して、
遅延の再現用の遅延回路列１２に転送され、遅延回路列
１２のハッチングを施した３個の遅延回路分、逆方向
（←）を進行して出力される。
１の遅延回路列１１においては、該クロックパルスが第
１の遅延回路列１１内を進行してゆき、該クロックパル
スの次のクロックパルスが入力されたときに、次のクロ
ックパルスを受けて制御回路１８は活性化され、第１の
遅延回路列１１をクロックパルスが進行した位置から、
該位置に対応する制御回路１８を通して、第２の遅延回
路列１２にクロックパルスを転送し、第２の遅延回路列
１２内に転送されたクロックパルスは、第２の遅延回路
列１２内を、第１の遅延回路列１１のクロックパルスの
進行方向とは、逆向きに進行して、出力される。図７に
示す例では、遅延測定用の遅延回路列１１内をハッチン
グを施した遅延回路分（３個の遅延回路分）、一方向
（→）にクロックが進行し、次のクロック入力（ＩＮ）
を受けて、ハッチングを施した制御回路１８を介して、
遅延の再現用の遅延回路列１２に転送され、遅延回路列
１２のハッチングを施した３個の遅延回路分、逆方向
（←）を進行して出力される。
【００１３】遅延検知回路５は、クロックツリー４の入
力ノードＡにリセット（Ｒ）端子が接続され、クロック
ツリー４の出力ノードＢにセット（Ｓ）端子が接続され
たＳＲフリップフロップ（ラッチ）回路等から構成され
ており、クロックパルスがクロックツリー４の入力ノー
ドＡに達した時点で、リセットされて、制御信号（モニ
タ信号）ＤはＬｏｗレベルとなり、クロックパルスがク
ロックツリー４のノードＢに達した時点で、セットされ
て、制御信号ＤはＨｉｇｈレベルとなる。
力ノードＡにリセット（Ｒ）端子が接続され、クロック
ツリー４の出力ノードＢにセット（Ｓ）端子が接続され
たＳＲフリップフロップ（ラッチ）回路等から構成され
ており、クロックパルスがクロックツリー４の入力ノー
ドＡに達した時点で、リセットされて、制御信号（モニ
タ信号）ＤはＬｏｗレベルとなり、クロックパルスがク
ロックツリー４のノードＢに達した時点で、セットされ
て、制御信号ＤはＨｉｇｈレベルとなる。
【００１４】図５及び図６を参照して説明した、従来の
同期遅延回路の動作について、図７及び図８のタイミン
グ図を参照して以下に説明する。
同期遅延回路の動作について、図７及び図８のタイミン
グ図を参照して以下に説明する。
【００１５】クロックツリー４の伝搬遅延時間ｔＣＴＳ
が、クロック周期ｔＣＫよりも小さい場合（ｔＣＴＳ＜
ｔＣＫ）には、図７に示すようなタイミング波形とな
る。図７において、ＩＮは入力クロック３、Ａはクロッ
クツリー４の入力ノード、Ｂはクロックツリー４の出力
ノードのクロック信号波形をそれぞれ示している。
が、クロック周期ｔＣＫよりも小さい場合（ｔＣＴＳ＜
ｔＣＫ）には、図７に示すようなタイミング波形とな
る。図７において、ＩＮは入力クロック３、Ａはクロッ
クツリー４の入力ノード、Ｂはクロックツリー４の出力
ノードのクロック信号波形をそれぞれ示している。
【００１６】まず、切替器１０は、クロック３（ＩＮ）
を選択し、クロックツリー４のノードＡに、クロック信
号が入力された時点から、クロックツリー４の遅延時間
ｔＣＴＳ分、遅延検知回路５の出力がリセット状態とさ
れ、第１の遅延回路列１１内の単位遅延素子（クロック
ドインバータ）はオフ状態とされ、ｔＣＴＳ後に、クロ
ック信号がクロックツリー４のノードＢに達した時点
で、遅延検知回路５の出力がセット状態とされ、第１の
遅延回路列１１内の単位遅延素子を構成するクロックド
インバータはオン状態となる。
を選択し、クロックツリー４のノードＡに、クロック信
号が入力された時点から、クロックツリー４の遅延時間
ｔＣＴＳ分、遅延検知回路５の出力がリセット状態とさ
れ、第１の遅延回路列１１内の単位遅延素子（クロック
ドインバータ）はオフ状態とされ、ｔＣＴＳ後に、クロ
ック信号がクロックツリー４のノードＢに達した時点
で、遅延検知回路５の出力がセット状態とされ、第１の
遅延回路列１１内の単位遅延素子を構成するクロックド
インバータはオン状態となる。
【００１７】図７において、入力クロックＩＮの１発目
のクロックは、第１の遅延回路列１１を、時間ｔＣＫ−
ｔＣＴＳ進行した時点で、クロック入力ＩＮの２発目の
クロックを受けて、（ｔＣＫ−ｔＣＴＳ）の位置から、
制御回路１８を介して、第２の遅延回路列１２に転送さ
れ、第２の遅延回路列１２は、再現時間（ｔＣＫ−ｔＣ
ＴＳ）の間、クロックを進行させて出力し、切替器１０
を介して、クロックツリー４のノードＡに入力される。
のクロックは、第１の遅延回路列１１を、時間ｔＣＫ−
ｔＣＴＳ進行した時点で、クロック入力ＩＮの２発目の
クロックを受けて、（ｔＣＫ−ｔＣＴＳ）の位置から、
制御回路１８を介して、第２の遅延回路列１２に転送さ
れ、第２の遅延回路列１２は、再現時間（ｔＣＫ−ｔＣ
ＴＳ）の間、クロックを進行させて出力し、切替器１０
を介して、クロックツリー４のノードＡに入力される。
【００１８】クロックツリー４のノードＡに入力される
クロックの立ち上がりエッジは、入力クロック（ＩＮ）
に対して、再現時間（ｔＣＫ−ｔＣＴＳ）分遅れる。
クロックの立ち上がりエッジは、入力クロック（ＩＮ）
に対して、再現時間（ｔＣＫ−ｔＣＴＳ）分遅れる。
【００１９】図８は、クロックツリー４の伝搬遅延時間
ｔＣＴＳが、クロック周期ｔＣＫよりも大きい場合の動
作を説明するための図である。
ｔＣＴＳが、クロック周期ｔＣＫよりも大きい場合の動
作を説明するための図である。
【００２０】この場合、クロックツリー４のノードＡへ
のクロックの入力時点から、クロックツリー４の伝搬遅
延時間ｔＣＴＳ後に、ノードＢにクロックが到達する。
すなわち、１クロックサイクル（ｔＣＫ）を超え、次の
クロックサイクル内に、時間ｔＣＴＳ−tＣＫ食い込だ
期間まで、第１の遅延回路列１１は、遅延検知回路５の
出力を受けてクロックの伝搬を停止し、該次のクロック
サイクル内のｔＣＴＳ−tＣＫの時点から、第１の遅延
回路列１１は、入力したクロック（図８の入力クロック
ＩＮの２発目のクロック）の伝搬を開始し、次のクロッ
クパルス（図８の入力クロックＩＮの３発目のクロッ
ク）が同期遅延回路１００に入力されるまでの間、同期
遅延回路１００の第１の遅延回路列１１内をクロックを
進行させる。
のクロックの入力時点から、クロックツリー４の伝搬遅
延時間ｔＣＴＳ後に、ノードＢにクロックが到達する。
すなわち、１クロックサイクル（ｔＣＫ）を超え、次の
クロックサイクル内に、時間ｔＣＴＳ−tＣＫ食い込だ
期間まで、第１の遅延回路列１１は、遅延検知回路５の
出力を受けてクロックの伝搬を停止し、該次のクロック
サイクル内のｔＣＴＳ−tＣＫの時点から、第１の遅延
回路列１１は、入力したクロック（図８の入力クロック
ＩＮの２発目のクロック）の伝搬を開始し、次のクロッ
クパルス（図８の入力クロックＩＮの３発目のクロッ
ク）が同期遅延回路１００に入力されるまでの間、同期
遅延回路１００の第１の遅延回路列１１内をクロックを
進行させる。
【００２１】すなわち、第１の遅延回路列１１内を、ク
ロック（図８の入力クロックＩＮの２発目のクロック）
は、時間、 ｔＣＫ−（ｔＣＴＳ−tＣＫ）＝２ｔＣＫ−ｔＣＴＳ 進行した時点で、次のクロックパルス（図８の入力クロ
ックＩＮの３発目のクロック）の入力を受けて、第１の
遅延回路列１１における測定時間２ｔＣＫ−ｔＣＴＳの
位置から、再現用の第２の遅延回路列１２に転送され、
該クロックは、第２の遅延回路列１２を、再現時間２ｔ
ＣＫ−ｔＣＴＳ転送して第２の遅延回路列１２から出力
され、切替器１０を介してクロックツリー４のノードＡ
に入力される（図８のＡの２発目のクロック）。なお、
図８のノードＡにおける３発目のクロックは、図８の入
力クロックＩＮの２発目のクロックパルスが、第１の遅
延回路列１１に入力され測定時間で折り返し、再現時間
を伝搬して第２の遅延回路列１２から出力されクロック
ツリー４のノードＡに達したクロック信号である。
ロック（図８の入力クロックＩＮの２発目のクロック）
は、時間、 ｔＣＫ−（ｔＣＴＳ−tＣＫ）＝２ｔＣＫ−ｔＣＴＳ 進行した時点で、次のクロックパルス（図８の入力クロ
ックＩＮの３発目のクロック）の入力を受けて、第１の
遅延回路列１１における測定時間２ｔＣＫ−ｔＣＴＳの
位置から、再現用の第２の遅延回路列１２に転送され、
該クロックは、第２の遅延回路列１２を、再現時間２ｔ
ＣＫ−ｔＣＴＳ転送して第２の遅延回路列１２から出力
され、切替器１０を介してクロックツリー４のノードＡ
に入力される（図８のＡの２発目のクロック）。なお、
図８のノードＡにおける３発目のクロックは、図８の入
力クロックＩＮの２発目のクロックパルスが、第１の遅
延回路列１１に入力され測定時間で折り返し、再現時間
を伝搬して第２の遅延回路列１２から出力されクロック
ツリー４のノードＡに達したクロック信号である。
【００２２】同期後においては、クロックツリー４のノ
ードＡには、入力クロック（ＩＮ）の立ち上がりエッジ
から、ｔＣＫ−（２ｔＣＫ−ｔＣＴＳ）＝ｔＣＴＳ−ｔ
ＣＫの時間分、進んだタイミング（位相）でクロック信
号が供給される。
ードＡには、入力クロック（ＩＮ）の立ち上がりエッジ
から、ｔＣＫ−（２ｔＣＫ−ｔＣＴＳ）＝ｔＣＴＳ−ｔ
ＣＫの時間分、進んだタイミング（位相）でクロック信
号が供給される。
【００２３】上記したように、同期遅延回路は、基本的
に、一対の遅延回路列よりなる一組で構成されている。
に、一対の遅延回路列よりなる一組で構成されている。
【００２４】また、同期遅延回路を二組備えた構成も知
られているが、二組の同期遅延回路において、周期検知
量は、等しい遅延量が用いられている。同期遅延回路を
二組備えた構成として、例えば図１０に示すような構成
が知られている（例えば特開平１１−７３２３８号公報
参照）。図１０に示した回路は、クロックパルスエッジ
を用いて、クロック周期を測定するものであり、遅延回
路列を２組用意し、クロック３を分周器２４で分周し、
１周期ごと交互に動作させるものである。
られているが、二組の同期遅延回路において、周期検知
量は、等しい遅延量が用いられている。同期遅延回路を
二組備えた構成として、例えば図１０に示すような構成
が知られている（例えば特開平１１−７３２３８号公報
参照）。図１０に示した回路は、クロックパルスエッジ
を用いて、クロック周期を測定するものであり、遅延回
路列を２組用意し、クロック３を分周器２４で分周し、
１周期ごと交互に動作させるものである。
【００２５】
【発明が解決しようとする課題】ところで、上記した従
来の同期遅延回路は、クロックツリー４の遅延時間ｔＣ
ＴＳが、クロック周期ｔＣＫと同じ程度とされ、ジッタ
ー等によりクロックツリーの遅延量よりもクロック周期
が長くなったり、短くなったりする時に、クロックに不
連続点が生じる、という問題点を有している。
来の同期遅延回路は、クロックツリー４の遅延時間ｔＣ
ＴＳが、クロック周期ｔＣＫと同じ程度とされ、ジッタ
ー等によりクロックツリーの遅延量よりもクロック周期
が長くなったり、短くなったりする時に、クロックに不
連続点が生じる、という問題点を有している。
【００２６】半導体集積回路装置の動作周波数の高速化
に伴いクロック周期ｔＣＫは短くなり、一方、クロック
使用回路の増大に伴い、クロックツリー４の遅延時間ｔ
ＣＴＳは増大しており、クロックツリー４の遅延時間ｔ
ＣＴＳがクロック周期ｔＣＫと同程度となる場合が、今
後、ますます多くなる。このため、クロックツリーの遅
延量よりもクロック周期が長くなったり短くなったりす
る時に生じるクロック抜けによる、回路の誤動作等を、
確実に回避する、ことが要請される。以下に、詳説す
る。
に伴いクロック周期ｔＣＫは短くなり、一方、クロック
使用回路の増大に伴い、クロックツリー４の遅延時間ｔ
ＣＴＳは増大しており、クロックツリー４の遅延時間ｔ
ＣＴＳがクロック周期ｔＣＫと同程度となる場合が、今
後、ますます多くなる。このため、クロックツリーの遅
延量よりもクロック周期が長くなったり短くなったりす
る時に生じるクロック抜けによる、回路の誤動作等を、
確実に回避する、ことが要請される。以下に、詳説す
る。
【００２７】図９は、図５等を参照して説明した従来の
同期遅延回路において、クロックツリー４の伝搬遅延時
間ｔＣＴＳと、入力クロック３（ＩＮ）のクロック周期
ｔＣＫがほぼ等しく、ジッター等により、例えば、同期
後等において、ｔＣＴＳ＞ｔＣＫとなったり、ｔＣＴＳ
≦ｔＣＫと変動した場合のタイミング動作を説明するた
めの図である。
同期遅延回路において、クロックツリー４の伝搬遅延時
間ｔＣＴＳと、入力クロック３（ＩＮ）のクロック周期
ｔＣＫがほぼ等しく、ジッター等により、例えば、同期
後等において、ｔＣＴＳ＞ｔＣＫとなったり、ｔＣＴＳ
≦ｔＣＫと変動した場合のタイミング動作を説明するた
めの図である。
【００２８】図９に示すように、ｔＣＴＳ＜ｔＣＫの状
態の場合には、クロックツリー４のノードＡには、クロ
ック入力（ＩＮ）の立ち上がりエッジから、再現時間ｔ
ＣＫ−ｔＣＴＳ遅れて立ち上がるクロックが供給されて
おり、ジッタ等により、ｔＣＴＳ＞ｔＣＫと変化した際
に、第１の遅延回路列１１（図５参照）の測定時間は、
前述した通り、２ｔＣＫ−ｔＣＴＳとなり、第１の遅延
回路列１１に入力されるクロック信号を受けて、この進
行位置から再現用の第２の遅延回路列１２に転送され、
再現時間２ｔＣＫ−ｔＣＴＳの後に、第２の遅延回路列
１２から出力され、切替回路１０を介して、クロックツ
リー４のノードＡに供給される。
態の場合には、クロックツリー４のノードＡには、クロ
ック入力（ＩＮ）の立ち上がりエッジから、再現時間ｔ
ＣＫ−ｔＣＴＳ遅れて立ち上がるクロックが供給されて
おり、ジッタ等により、ｔＣＴＳ＞ｔＣＫと変化した際
に、第１の遅延回路列１１（図５参照）の測定時間は、
前述した通り、２ｔＣＫ−ｔＣＴＳとなり、第１の遅延
回路列１１に入力されるクロック信号を受けて、この進
行位置から再現用の第２の遅延回路列１２に転送され、
再現時間２ｔＣＫ−ｔＣＴＳの後に、第２の遅延回路列
１２から出力され、切替回路１０を介して、クロックツ
リー４のノードＡに供給される。
【００２９】この場合、同期遅延回路１００の出力から
クロックの供給を受ける、クロックツリー４の入力ノー
ドＡにおいて、クロックの抜け（不連続性）が生じる。
クロックの供給を受ける、クロックツリー４の入力ノー
ドＡにおいて、クロックの抜け（不連続性）が生じる。
【００３０】このように、クロックの抜け（不連続性）
が生じた場合、同期回路において、回路の誤動作を引き
起こすことになる。
が生じた場合、同期回路において、回路の誤動作を引き
起こすことになる。
【００３１】したがって本発明は、上記問題点に鑑みて
なされたものであって、その主たる目的は、クロック周
期とクロック伝搬経路の遅延時間が同程度のとき、ジッ
タ、スキューばらつき等の影響で、クロックツリーの遅
延時間がクロック周期と比較し長くなったり短くなった
りするような場合でも、クロックが不連続となることを
確実に回避可能とする同期遅延回路装置を提供すること
にある。これ以外の本発明の目的、特徴、利点等は、以
下の実施の形態に記載等から、当業者には、直ちに明ら
かとされるであろう。
なされたものであって、その主たる目的は、クロック周
期とクロック伝搬経路の遅延時間が同程度のとき、ジッ
タ、スキューばらつき等の影響で、クロックツリーの遅
延時間がクロック周期と比較し長くなったり短くなった
りするような場合でも、クロックが不連続となることを
確実に回避可能とする同期遅延回路装置を提供すること
にある。これ以外の本発明の目的、特徴、利点等は、以
下の実施の形態に記載等から、当業者には、直ちに明ら
かとされるであろう。
【００３２】
【課題を解決するための手段】前記目的を達成する本発
明は、入力クロック信号を進行させる遅延測定用の第１
の遅延回路列で、クロックを伝搬出力する所定の回路又
は経路の遅延時間と、前記入力クロック信号の周期との
差を測定し、前記測定された時間差を第２の遅延回路列
で再現して出力する同期遅延回路が、複数組並置され、
前記複数組の同期遅延回路のうちの少なくとも１組の同
期遅延回路に遅延回路を設け、前記遅延回路が設けられ
た前記少なくとも１組の同期遅延回路では、前記所定の
回路又は経路の出力と入力の一方を前記遅延回路で遅延
させ前記所定の回路又は経路の遅延時間を可変させた遅
延時間と、前記入力クロック信号の周期との時間差を前
記第１の遅延回路列で測定し、前記測定された時間差を
前記第２の遅延回路列で再現して出力する構成とされ、
前記遅延回路が設けられた前記少なくとも１組の同期遅
延回路での前記測定された時間差は、他の組の同期遅延
回路と相違し、前記複数組の同期遅延回路の出力のうち
の１つの出力が切替器を介して前記所定の回路又は経路
に供給され、前記所定の回路又は経路の遅延時間と前記
入力クロック信号の周期との大小関係が変化した場合に
も、前記複数組の同期遅延回路のうちの１組の同期遅延
回路から出力され前記所定の回路又は経路に供給される
クロックに不連続が生じないようにしたものである。
明は、入力クロック信号を進行させる遅延測定用の第１
の遅延回路列で、クロックを伝搬出力する所定の回路又
は経路の遅延時間と、前記入力クロック信号の周期との
差を測定し、前記測定された時間差を第２の遅延回路列
で再現して出力する同期遅延回路が、複数組並置され、
前記複数組の同期遅延回路のうちの少なくとも１組の同
期遅延回路に遅延回路を設け、前記遅延回路が設けられ
た前記少なくとも１組の同期遅延回路では、前記所定の
回路又は経路の出力と入力の一方を前記遅延回路で遅延
させ前記所定の回路又は経路の遅延時間を可変させた遅
延時間と、前記入力クロック信号の周期との時間差を前
記第１の遅延回路列で測定し、前記測定された時間差を
前記第２の遅延回路列で再現して出力する構成とされ、
前記遅延回路が設けられた前記少なくとも１組の同期遅
延回路での前記測定された時間差は、他の組の同期遅延
回路と相違し、前記複数組の同期遅延回路の出力のうち
の１つの出力が切替器を介して前記所定の回路又は経路
に供給され、前記所定の回路又は経路の遅延時間と前記
入力クロック信号の周期との大小関係が変化した場合に
も、前記複数組の同期遅延回路のうちの１組の同期遅延
回路から出力され前記所定の回路又は経路に供給される
クロックに不連続が生じないようにしたものである。
【００３３】本発明は、入力クロック信号を進行させる
周期測定用の第１の遅延回路列と、前記第１の遅延回路
列中をクロック信号が進行した長さに対応した長さ分、
クロック信号を通過させる周期再現用の第２の遅延回路
列と、を含む同期遅延回路を複数組備え、所定のクロッ
ク伝搬経路の入力ノードから所定の出力ノードまでクロ
ックが伝搬するに要する伝搬遅延時間を検知し、前記伝
搬遅延時間に対応させて前記各同期遅延回路に対してそ
れぞれクロック信号の進行を停止させるように制御する
制御信号を出力する遅延検知回路を前記複数組の各同期
遅延回路に対応させて備え、前記複数の遅延検知回路の
うち、少なくとも一つの遅延検知回路の入力に遅延を挿
入することで、前記一つの遅延検知回路で検知する遅延
時間を、他の遅延検知回路で検知する遅延時間と相違さ
せ、前記一つの遅延検知回路に対応する同期遅延回路に
おける周期検知量を、前記他の遅延検知回路の各々に対
応する同期遅延回路における周期検知量と異ならせし
め、前記クロック伝搬経路には、切替器を介して、前記
複数組の同期遅延回路のうちの１組の同期遅延回路の出
力が供給され、前記クロック伝搬経路の伝搬遅延時間が
クロック周期と比較し長くなったり短くなったりするよ
うな場合でも、前記複数組の同期遅延回路のうちの１組
から前記クロック伝搬経路に供給されるクロックに不連
続点が生じないようにしている。
周期測定用の第１の遅延回路列と、前記第１の遅延回路
列中をクロック信号が進行した長さに対応した長さ分、
クロック信号を通過させる周期再現用の第２の遅延回路
列と、を含む同期遅延回路を複数組備え、所定のクロッ
ク伝搬経路の入力ノードから所定の出力ノードまでクロ
ックが伝搬するに要する伝搬遅延時間を検知し、前記伝
搬遅延時間に対応させて前記各同期遅延回路に対してそ
れぞれクロック信号の進行を停止させるように制御する
制御信号を出力する遅延検知回路を前記複数組の各同期
遅延回路に対応させて備え、前記複数の遅延検知回路の
うち、少なくとも一つの遅延検知回路の入力に遅延を挿
入することで、前記一つの遅延検知回路で検知する遅延
時間を、他の遅延検知回路で検知する遅延時間と相違さ
せ、前記一つの遅延検知回路に対応する同期遅延回路に
おける周期検知量を、前記他の遅延検知回路の各々に対
応する同期遅延回路における周期検知量と異ならせし
め、前記クロック伝搬経路には、切替器を介して、前記
複数組の同期遅延回路のうちの１組の同期遅延回路の出
力が供給され、前記クロック伝搬経路の伝搬遅延時間が
クロック周期と比較し長くなったり短くなったりするよ
うな場合でも、前記複数組の同期遅延回路のうちの１組
から前記クロック伝搬経路に供給されるクロックに不連
続点が生じないようにしている。
【００３４】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のクロック制御回路は、その好ましい一実
施の形態において、図１を参照すると、クロックが所定
のクロック伝搬経路（４）の入力ノード（Ａ）へ入力し
た時からクロック伝搬経路（４）のあるノード（Ｂ）か
ら出力される時点まで制御信号（Ｄ）を出力する周期
（遅延）測定用の第１の遅延検知回路（５）と、クロッ
ク信号を進行させる第１の遅延回路列（１１）と、第１
の遅延回路列中を進行したクロック信号を入力し、第１
の遅延回路列を前記クロック信号が進行した長さに対応
した長さ分だけ、前記入力したクロック信号を通過させ
る周期（遅延）再現用の第２の遅延回路列（１２）を備
え、第１の遅延検知回路（５）から出力される制御信号
（Ｄ）により、第１の遅延回路列（１１）中においてク
ロック信号の進行を止める、ように構成されてなる第１
の同期遅延回路（１００）と、クロックがクロック伝搬
経路（４）の入力ノード（Ａ）へ入力した時からクロッ
ク伝搬経路のノード（Ｂ）から出力された時点までの伝
搬遅延時間に、遅延回路（６）の遅延時間加算した期
間、制御信号（Ｄ′）を出力する第２の遅延検知回路
（７）と、クロック信号を進行させる周期測定用第３の
遅延回路列（１３）と、第３の遅延回路列中を進行した
クロック信号を入力し、第３の遅延回路列を前記クロッ
ク信号が進行した長さに対応した長さ分だけ、前記入力
したクロック信号を通過させる周期再現用の第４の遅延
回路列（１４）を備え、第２の遅延検知回路（７）から
出力される制御信号（Ｄ′）により、第３の遅延回路列
（１３）中においてクロック信号の進行を止める、よう
に構成されてなる第２の同期遅延回路（１０１）と、第
２、第４の遅延回路列（１２、１４）の出力と、入力ク
ロック（３）とを切替える切替器（１０）と、を備え、
切替器（１０）の出力が、クロック伝搬経路（４）の入
力ノード（Ａ）に接続されている。第４の遅延回路列
（１４）の出力端と切替器（１０）の間には所定の遅延
時間の遅延回路（８）が挿入されている。
する。本発明のクロック制御回路は、その好ましい一実
施の形態において、図１を参照すると、クロックが所定
のクロック伝搬経路（４）の入力ノード（Ａ）へ入力し
た時からクロック伝搬経路（４）のあるノード（Ｂ）か
ら出力される時点まで制御信号（Ｄ）を出力する周期
（遅延）測定用の第１の遅延検知回路（５）と、クロッ
ク信号を進行させる第１の遅延回路列（１１）と、第１
の遅延回路列中を進行したクロック信号を入力し、第１
の遅延回路列を前記クロック信号が進行した長さに対応
した長さ分だけ、前記入力したクロック信号を通過させ
る周期（遅延）再現用の第２の遅延回路列（１２）を備
え、第１の遅延検知回路（５）から出力される制御信号
（Ｄ）により、第１の遅延回路列（１１）中においてク
ロック信号の進行を止める、ように構成されてなる第１
の同期遅延回路（１００）と、クロックがクロック伝搬
経路（４）の入力ノード（Ａ）へ入力した時からクロッ
ク伝搬経路のノード（Ｂ）から出力された時点までの伝
搬遅延時間に、遅延回路（６）の遅延時間加算した期
間、制御信号（Ｄ′）を出力する第２の遅延検知回路
（７）と、クロック信号を進行させる周期測定用第３の
遅延回路列（１３）と、第３の遅延回路列中を進行した
クロック信号を入力し、第３の遅延回路列を前記クロッ
ク信号が進行した長さに対応した長さ分だけ、前記入力
したクロック信号を通過させる周期再現用の第４の遅延
回路列（１４）を備え、第２の遅延検知回路（７）から
出力される制御信号（Ｄ′）により、第３の遅延回路列
（１３）中においてクロック信号の進行を止める、よう
に構成されてなる第２の同期遅延回路（１０１）と、第
２、第４の遅延回路列（１２、１４）の出力と、入力ク
ロック（３）とを切替える切替器（１０）と、を備え、
切替器（１０）の出力が、クロック伝搬経路（４）の入
力ノード（Ａ）に接続されている。第４の遅延回路列
（１４）の出力端と切替器（１０）の間には所定の遅延
時間の遅延回路（８）が挿入されている。
【００３５】本発明の一実施の形態においては、第１、
第２の遅延検知回路（５、７）は、クロック伝搬経路
（４）への入力クロック及び前記クロック伝搬経路から
の出力クロックでそれぞれ、リセット、及びセットされ
るＳＲフリップフロップで構成してもよい。
第２の遅延検知回路（５、７）は、クロック伝搬経路
（４）への入力クロック及び前記クロック伝搬経路から
の出力クロックでそれぞれ、リセット、及びセットされ
るＳＲフリップフロップで構成してもよい。
【００３６】本発明の一実施の形態においては、第２の
遅延検知回路（７）の遅延検知量を、第１の遅延検知回
路（５）の遅延検知量（＝クロック伝搬経路の伝搬遅延
時間）と異ならせることで、同期遅延回路（１００、１
０１）における周期検知量（測定用遅延回路列における
測定遅延量）を異ならせ、クロック伝搬経路（４）の伝
搬遅延時間（ｔＣＴＳ）が入力クロックのクロック周期
（ｔＣＫ）と比較し、長くなったり短くなったりするよ
うな場合でも、同期遅延回路（１００、１０１）からク
ロック伝搬経路（４）に供給されるクロックに不連続点
が生じないようにしている。
遅延検知回路（７）の遅延検知量を、第１の遅延検知回
路（５）の遅延検知量（＝クロック伝搬経路の伝搬遅延
時間）と異ならせることで、同期遅延回路（１００、１
０１）における周期検知量（測定用遅延回路列における
測定遅延量）を異ならせ、クロック伝搬経路（４）の伝
搬遅延時間（ｔＣＴＳ）が入力クロックのクロック周期
（ｔＣＫ）と比較し、長くなったり短くなったりするよ
うな場合でも、同期遅延回路（１００、１０１）からク
ロック伝搬経路（４）に供給されるクロックに不連続点
が生じないようにしている。
【００３７】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について説明する。
図１は、本発明の一実施例の構成を示す図である。図１
を参照すると、本発明の一実施例は、クロック信号のパ
ルスまたはパルスエッジを進行させる周期測定用の第１
の遅延回路列１１と、第１の遅延回路列１１中をクロッ
ク信号のパルスまたはパルスエッジが進行した長さと対
応した長さ分、クロック信号のパルスまたはパルスエッ
ジを通過させる周期再現用の第２の遅延回路列１２と含
む同期遅延回路１００と、クロック信号のパルスまたは
パルスエッジを進行させる周期測定用の第３の遅延回路
列１３と、第３の遅延回路列１３中をクロック信号のパ
ルスまたはパルスエッジが進行した長さと対応した長さ
分、クロック信号のパルスまたはパルスエッジを通過さ
せる周期再現用の第４の遅延回路列１４と含む同期遅延
回路１０１と、を備え、これら二組の同期遅延回路１０
０、１０１に対応させて、クロックがクロックツリー４
を伝搬する伝搬遅延時間分、第１、第３の遅延回路列１
１、１３中のパルスまたはパルスエッジの進行を停止さ
せる遅延検知回路５、７をそれぞれ備えている。
詳細に説明すべく、本発明の実施例について説明する。
図１は、本発明の一実施例の構成を示す図である。図１
を参照すると、本発明の一実施例は、クロック信号のパ
ルスまたはパルスエッジを進行させる周期測定用の第１
の遅延回路列１１と、第１の遅延回路列１１中をクロッ
ク信号のパルスまたはパルスエッジが進行した長さと対
応した長さ分、クロック信号のパルスまたはパルスエッ
ジを通過させる周期再現用の第２の遅延回路列１２と含
む同期遅延回路１００と、クロック信号のパルスまたは
パルスエッジを進行させる周期測定用の第３の遅延回路
列１３と、第３の遅延回路列１３中をクロック信号のパ
ルスまたはパルスエッジが進行した長さと対応した長さ
分、クロック信号のパルスまたはパルスエッジを通過さ
せる周期再現用の第４の遅延回路列１４と含む同期遅延
回路１０１と、を備え、これら二組の同期遅延回路１０
０、１０１に対応させて、クロックがクロックツリー４
を伝搬する伝搬遅延時間分、第１、第３の遅延回路列１
１、１３中のパルスまたはパルスエッジの進行を停止さ
せる遅延検知回路５、７をそれぞれ備えている。
【００３８】クロックツリー４の出力ノードＢと、遅延
検知回路７と間に、固定遅延時間（ｔｄ）の遅延回路６
を挿入し、遅延検知回路７で検出する遅延時間は、クロ
ックツリー４の伝搬遅延時間（ｔＣＴＳ）に、遅延回路
６の遅延時間（ｔｄ）を加算したものとなり、制御信号
（「モニタ信号」ともいう）（Ｄ′）も、ｔＣＴＳ＋ｔ
ｄの間Ｌｏｗレベルとされる。
検知回路７と間に、固定遅延時間（ｔｄ）の遅延回路６
を挿入し、遅延検知回路７で検出する遅延時間は、クロ
ックツリー４の伝搬遅延時間（ｔＣＴＳ）に、遅延回路
６の遅延時間（ｔｄ）を加算したものとなり、制御信号
（「モニタ信号」ともいう）（Ｄ′）も、ｔＣＴＳ＋ｔ
ｄの間Ｌｏｗレベルとされる。
【００３９】クロックツリー４の伝搬遅延時間ｔＣＴＳ
が、クロック周期ｔＣＫよりも長くなった時点（変化時
点）で、同期遅延回路１００からの出力に、クロックに
抜けが生じる場合（図９参照）でも、同期遅延回路１０
１からはコンスタントにクロックが出力されてクロック
ツリー４の入力ノードＡに供給され、クロックツリー４
の入力ノードＡに供給されるクロックに抜け（不連続
点）が生じないようにしている。
が、クロック周期ｔＣＫよりも長くなった時点（変化時
点）で、同期遅延回路１００からの出力に、クロックに
抜けが生じる場合（図９参照）でも、同期遅延回路１０
１からはコンスタントにクロックが出力されてクロック
ツリー４の入力ノードＡに供給され、クロックツリー４
の入力ノードＡに供給されるクロックに抜け（不連続
点）が生じないようにしている。
【００４０】同期遅延回路１０１の第４の遅延回路列１
４の出力は、固定遅延時間（＝ｔｄ）の遅延回路８を介
して、切替回路１０に入力され、切替回路１０を介し
て、入力クロック３、同期遅延回路１００、１０１から
の出力クロックの一がクロックツリー４の入力ノードＡ
に供給される。
４の出力は、固定遅延時間（＝ｔｄ）の遅延回路８を介
して、切替回路１０に入力され、切替回路１０を介し
て、入力クロック３、同期遅延回路１００、１０１から
の出力クロックの一がクロックツリー４の入力ノードＡ
に供給される。
【００４１】本発明の一実施例において、遅延検知回路
５と、同期遅延回路１００は、図５、図６を参照して説
明した従来の回路構成と同じ構成で実現することができ
る。また遅延検知回路７と同期遅延回路１０１も、遅延
検知回路５と同期遅延回路１００の構成と同じ構成とさ
れている。
５と、同期遅延回路１００は、図５、図６を参照して説
明した従来の回路構成と同じ構成で実現することができ
る。また遅延検知回路７と同期遅延回路１０１も、遅延
検知回路５と同期遅延回路１００の構成と同じ構成とさ
れている。
【００４２】図２は、本発明の一実施例において、クロ
ックツリー４の遅延時間ｔＣＴＳと入力クロックのクロ
ック周期ｔＣＫがほぼ等しく、ジッター等により、同期
後において、ｔＣＴＳ＞ｔＣＫとなったり、ｔＣＴＳ≦
ｔＣＫと変動した場合のタイミング動作を説明するため
の図である。
ックツリー４の遅延時間ｔＣＴＳと入力クロックのクロ
ック周期ｔＣＫがほぼ等しく、ジッター等により、同期
後において、ｔＣＴＳ＞ｔＣＫとなったり、ｔＣＴＳ≦
ｔＣＫと変動した場合のタイミング動作を説明するため
の図である。
【００４３】図２に示すように、ｔＣＴＳ＜ｔＣＫの状
態のときには、同期遅延回路１００からは、入力クロッ
ク（ＩＮ）の立ち上がりエッジから所定の時間ｔＣＫ−
ｔＣＴＳ遅れて、クロックを出力し、同期遅延回路１０
１からは、入力クロック（ＩＮ）の立ち上がりエッジか
ら、２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）＋ｔｄ遅れて、クロ
ックを出力する。
態のときには、同期遅延回路１００からは、入力クロッ
ク（ＩＮ）の立ち上がりエッジから所定の時間ｔＣＫ−
ｔＣＴＳ遅れて、クロックを出力し、同期遅延回路１０
１からは、入力クロック（ＩＮ）の立ち上がりエッジか
ら、２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）＋ｔｄ遅れて、クロ
ックを出力する。
【００４４】ジッタ等により、ｔＣＴＳ＞ｔＣＫとなっ
た場合、前述したように、同期遅延回路１００の第１の
遅延回路列１１における測定時間は、２ｔＣＫ−ｔＣＴ
Ｓとなり、同期遅延回路１００に入力されるクロック信
号を受けて、この進行位置から、制御回路１８を介し
て、遅延再現用の第２の遅延回路列１２に転送され、再
現時間２ｔＣＫ−ｔＣＴＳの時間後に、第２の遅延回路
列１２から出力される。この場合、同期遅延回路１００
の出力には、クロックの抜け（不連続性）が生じる。
た場合、前述したように、同期遅延回路１００の第１の
遅延回路列１１における測定時間は、２ｔＣＫ−ｔＣＴ
Ｓとなり、同期遅延回路１００に入力されるクロック信
号を受けて、この進行位置から、制御回路１８を介し
て、遅延再現用の第２の遅延回路列１２に転送され、再
現時間２ｔＣＫ−ｔＣＴＳの時間後に、第２の遅延回路
列１２から出力される。この場合、同期遅延回路１００
の出力には、クロックの抜け（不連続性）が生じる。
【００４５】この場合にも、同期遅延回路１０１におい
ては、遅延時間ｔｄの遅延回路７により（ここでは、遅
延時間ｔｄは、ｔＣＴＳ＋ｔｄ＞ｔＣＫとする）、図７
を参照して説明した通り、入力クロック３の立ち上がり
エッジから、再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）遅
れて、遅延回路列１３からクロックを出力し、クロック
抜けは生じない。
ては、遅延時間ｔｄの遅延回路７により（ここでは、遅
延時間ｔｄは、ｔＣＴＳ＋ｔｄ＞ｔＣＫとする）、図７
を参照して説明した通り、入力クロック３の立ち上がり
エッジから、再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）遅
れて、遅延回路列１３からクロックを出力し、クロック
抜けは生じない。
【００４６】同期遅延回路１０１の第４の遅延回路列１
４から出力されたクロックＦは遅延回路８（遅延時間ｔ
ｄ）で遅延され、入力クロックＩＮの立ち上がりエッジ
から、再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）に遅延時
間ｔｄを加えた分、すなわち時間２ｔＣＫ−ｔＣＴＳ遅
れ、同期遅延回路１０１からのクロックがクロックツリ
ー４の入力ノードＡに供給されることになる。
４から出力されたクロックＦは遅延回路８（遅延時間ｔ
ｄ）で遅延され、入力クロックＩＮの立ち上がりエッジ
から、再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）に遅延時
間ｔｄを加えた分、すなわち時間２ｔＣＫ−ｔＣＴＳ遅
れ、同期遅延回路１０１からのクロックがクロックツリ
ー４の入力ノードＡに供給されることになる。
【００４７】遅延回路８は、同期遅延回路１０１側にお
ける周期検知量を短縮させて、同期遅延回路１００の周
期検知量と相違させるために、遅延検知回路７の入力に
挿入された遅延回路６の遅延時間（ｔｄ）分、増加した
再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）に対して、遅延
時間（ｔｄ）を相殺したタイミング２ｔＣＫ−ｔＣＴＳ
で立ち上がるクロックを、切替回路１０を介してクロッ
クツリー４の入力ノードＡに供給する。なお、遅延回路
８は、応用回路において、必要なければ省略してもよ
い。
ける周期検知量を短縮させて、同期遅延回路１００の周
期検知量と相違させるために、遅延検知回路７の入力に
挿入された遅延回路６の遅延時間（ｔｄ）分、増加した
再現時間２ｔＣＫ−（ｔＣＴＳ＋ｔｄ）に対して、遅延
時間（ｔｄ）を相殺したタイミング２ｔＣＫ−ｔＣＴＳ
で立ち上がるクロックを、切替回路１０を介してクロッ
クツリー４の入力ノードＡに供給する。なお、遅延回路
８は、応用回路において、必要なければ省略してもよ
い。
【００４８】上記と同様の原理で、ｔＣＴＳ＞ｔＣＫの
場合、ジッタ等によりｔＣＴＳ＜ｔＣＫ、ｔＣＴＳ＞ｔ
ＣＫと変化すると、同期遅延回路１００の出力クロック
には不連続点が生じるが、この場合も、遅延検知回路８
の遅延検知時間がｔＣＴＳ＋ｔｄである同期遅延回路１
０１からは、入力クロック３に同期したクロックが出力
され、切替回路１０を介してクロックツリー４の入力ノ
ードＡに供給される。
場合、ジッタ等によりｔＣＴＳ＜ｔＣＫ、ｔＣＴＳ＞ｔ
ＣＫと変化すると、同期遅延回路１００の出力クロック
には不連続点が生じるが、この場合も、遅延検知回路８
の遅延検知時間がｔＣＴＳ＋ｔｄである同期遅延回路１
０１からは、入力クロック３に同期したクロックが出力
され、切替回路１０を介してクロックツリー４の入力ノ
ードＡに供給される。
【００４９】さらに、ｔＣＴＳ＋ｔｄ＜ｔＣＫであって
もよい。この場合、ジッタ等により、ｔＣＴＳ＋ｔｄ＞
ｔＣＫに変化した時点で、同期遅延回路１０１の出力ク
ロックには不連続点が生じるが、この場合には、同期遅
延回路１００からは、入力クロック３に同期したクロッ
クが出力され切替回路１０を介してクロックツリー４の
入力ノードＡに供給される。
もよい。この場合、ジッタ等により、ｔＣＴＳ＋ｔｄ＞
ｔＣＫに変化した時点で、同期遅延回路１０１の出力ク
ロックには不連続点が生じるが、この場合には、同期遅
延回路１００からは、入力クロック３に同期したクロッ
クが出力され切替回路１０を介してクロックツリー４の
入力ノードＡに供給される。
【００５０】このように、本発明の一実施例において
は、ｔＣＴＳがｔＣＫと同程度のとき、ｔＣＴＳ＞ｔＣ
ＫからｔＣＴＳ＜ｔＣＫに変化した時点で、一方の同期
遅延回路からのクロックが不連続となった場合にも、周
期検出量が異なる他の同期遅延回路からはクロックが出
力されるため、同期遅延回路から供給されるクロックが
途絶えることはない。
は、ｔＣＴＳがｔＣＫと同程度のとき、ｔＣＴＳ＞ｔＣ
ＫからｔＣＴＳ＜ｔＣＫに変化した時点で、一方の同期
遅延回路からのクロックが不連続となった場合にも、周
期検出量が異なる他の同期遅延回路からはクロックが出
力されるため、同期遅延回路から供給されるクロックが
途絶えることはない。
【００５１】図３は、本発明の一実施例において、第１
の遅延回路列１１（第３の遅延回路列１３）、制御回路
１８、及び第２の遅延回路列１２（第４の遅延回路列１
４）の構成の一例を示す図である。遅延回路列の単位遅
延素子としては、クロックドインバータから構成され、
クロックパルスがクロックツリー４を通過する期間は、
クロックツリー４の入力ノードＡに達したクロックを受
けて遅延検知回路５、７で発生される制御信号ＤがＬｏ
ｗレベルとなり、遅延回路列１１（１３）のＭＯＳトラ
ンジスタＭＮｌｌ、ＭＮ１２、ＭＰ１１、ＭＰ１２をＯ
ＦＦさせ、クロックパルスが、遅延回路列１１（１３）
中を進行しないようにする。
の遅延回路列１１（第３の遅延回路列１３）、制御回路
１８、及び第２の遅延回路列１２（第４の遅延回路列１
４）の構成の一例を示す図である。遅延回路列の単位遅
延素子としては、クロックドインバータから構成され、
クロックパルスがクロックツリー４を通過する期間は、
クロックツリー４の入力ノードＡに達したクロックを受
けて遅延検知回路５、７で発生される制御信号ＤがＬｏ
ｗレベルとなり、遅延回路列１１（１３）のＭＯＳトラ
ンジスタＭＮｌｌ、ＭＮ１２、ＭＰ１１、ＭＰ１２をＯ
ＦＦさせ、クロックパルスが、遅延回路列１１（１３）
中を進行しないようにする。
【００５２】すなわち、クロックパルスがクロックツリ
ー４のノードＡに入力する際に、ＳＲフリップフロップ
よりなる遅延検知回路５（７）がリセットされて、信号
Ｄ（Ｄ′）はＬｏｗレベルとされ、クロックパルスのエ
ッジがノードＢに達した時点で、遅延検知回路５のＳＲ
フリップフロップ５はセットされ（遅延検知回路７では
さらに遅延時間ｔｄの後、ＳＲフリップフロップがセッ
トされ）、信号Ｄ（Ｄ′）はＨｉｇｈレベルとなり、遅
延回路列１１（１３）のＭＯＳトランジスタＭＮｌｌ、
ＭＮ１２、ＭＰ１１、ＭＰ１２がＯＮ状態となる。
ー４のノードＡに入力する際に、ＳＲフリップフロップ
よりなる遅延検知回路５（７）がリセットされて、信号
Ｄ（Ｄ′）はＬｏｗレベルとされ、クロックパルスのエ
ッジがノードＢに達した時点で、遅延検知回路５のＳＲ
フリップフロップ５はセットされ（遅延検知回路７では
さらに遅延時間ｔｄの後、ＳＲフリップフロップがセッ
トされ）、信号Ｄ（Ｄ′）はＨｉｇｈレベルとなり、遅
延回路列１１（１３）のＭＯＳトランジスタＭＮｌｌ、
ＭＮ１２、ＭＰ１１、ＭＰ１２がＯＮ状態となる。
【００５３】このように、クロックパルス又はエッジが
クロックツリー４を通過する期間、信号ＤはＬｏｗレベ
ルとされ、遅延回路列１１のクロックドインバータはＯ
ＦＦ状態となり、クロックの進行を停止する。またクロ
ックパルス又はエッジがクロックツリー４を通過する期
間（ｔＣＴＳ）＋遅延回路６の遅延時間（ｔｄ）の間、
信号Ｄ′はＬｏｗレベルとされ、遅延回路列１３のクロ
ックドインバータはＯＦＦ状態となり、クロックの進行
を停止する。
クロックツリー４を通過する期間、信号ＤはＬｏｗレベ
ルとされ、遅延回路列１１のクロックドインバータはＯ
ＦＦ状態となり、クロックの進行を停止する。またクロ
ックパルス又はエッジがクロックツリー４を通過する期
間（ｔＣＴＳ）＋遅延回路６の遅延時間（ｔｄ）の間、
信号Ｄ′はＬｏｗレベルとされ、遅延回路列１３のクロ
ックドインバータはＯＦＦ状態となり、クロックの進行
を停止する。
【００５４】遅延回路列１２（１４）のクロックドイン
バータの構成については、遅延回路列１１（１３）との
遅延時間を等しくするために配置してあり、常に、ＯＮ
状態になっている。すなわちＭＯＳトランジスタＭＮｌ
３、ＭＮ１４、ＭＰ１３、ＭＰ１４はＯＮ状態に設定さ
れている。
バータの構成については、遅延回路列１１（１３）との
遅延時間を等しくするために配置してあり、常に、ＯＮ
状態になっている。すなわちＭＯＳトランジスタＭＮｌ
３、ＭＮ１４、ＭＰ１３、ＭＰ１４はＯＮ状態に設定さ
れている。
【００５５】さらに図３を参照して、ｎ番目の単位遅延
素子について説明しておくと、遅延回路列１１のｎ−１
番目のインバータの出力ＦＩｎは、ＮＡＮＤゲート（Ｎ
ＡＮＤ１１）に入力するとともに、制御回路１８のＮＡ
ＮＤゲートの２つの入力端子のうち、制御端子Ｃ（制御
端子Ｃは入力クロックの入力端ＩＮに接続される）と接
続されていない入力端子と接続され、制御回路１８のＮ
ＡＮＤゲートの出力ＭＮｎは、遅延回路列１１のｎ＋１
番目のＮＡＮＤゲート（不図示）の２つの入力端子の１
つでｎ番目のインバータＩＮＶ１２の出力ＦＩｎ＋１の
出力と接続されていない入力端子と接続されると共に、
遅延回路列１２のＮＡＮＤゲート（ＮＡＮＤ１４）の２
つの入力端子の１つで前段のインバータの出力ＢＩｎ＋
１の出力と接続されていない入力端子と接続されてい
る。遅延回路列１２のＮＡＮＤゲート（ＮＡＮＤ１４）
の出力は、遅延回路列１２のインバータＩＮＶ１３の入
力に接続されている。遅延回路列１２のＮＡＮＤゲート
（ＮＡＮＤ１４）の前段のインバータに出力ＢＩｎ＋１
はＮＡＮＤゲート（ＮＡＮＤ１４）に入力するととも
に、負荷調整素子であるＮＡＮＤゲート（ＮＡＮＤ１
５）の２つの入力端子の１つで接地線と接続されていな
い入力端子と接続されている。なお、負荷調整素子のＮ
ＡＮＤ１５の出力はどこにも接続されていない。第３、
第４の遅延回路列１３、１４の構成も同様とされる。
素子について説明しておくと、遅延回路列１１のｎ−１
番目のインバータの出力ＦＩｎは、ＮＡＮＤゲート（Ｎ
ＡＮＤ１１）に入力するとともに、制御回路１８のＮＡ
ＮＤゲートの２つの入力端子のうち、制御端子Ｃ（制御
端子Ｃは入力クロックの入力端ＩＮに接続される）と接
続されていない入力端子と接続され、制御回路１８のＮ
ＡＮＤゲートの出力ＭＮｎは、遅延回路列１１のｎ＋１
番目のＮＡＮＤゲート（不図示）の２つの入力端子の１
つでｎ番目のインバータＩＮＶ１２の出力ＦＩｎ＋１の
出力と接続されていない入力端子と接続されると共に、
遅延回路列１２のＮＡＮＤゲート（ＮＡＮＤ１４）の２
つの入力端子の１つで前段のインバータの出力ＢＩｎ＋
１の出力と接続されていない入力端子と接続されてい
る。遅延回路列１２のＮＡＮＤゲート（ＮＡＮＤ１４）
の出力は、遅延回路列１２のインバータＩＮＶ１３の入
力に接続されている。遅延回路列１２のＮＡＮＤゲート
（ＮＡＮＤ１４）の前段のインバータに出力ＢＩｎ＋１
はＮＡＮＤゲート（ＮＡＮＤ１４）に入力するととも
に、負荷調整素子であるＮＡＮＤゲート（ＮＡＮＤ１
５）の２つの入力端子の１つで接地線と接続されていな
い入力端子と接続されている。なお、負荷調整素子のＮ
ＡＮＤ１５の出力はどこにも接続されていない。第３、
第４の遅延回路列１３、１４の構成も同様とされる。
【００５６】このように、本発明においては、同期遅延
回路１００、１０１における周期検知量を互いに異なら
せることで、ｔＣＴＳ＜ｔＣＫからｔＣＴＳ＞ｔＣＫへ
の変化により生じるクロック抜けを防ぐものである。遅
延回路６は、例えば図４に示すように、クロックツリー
４のノードＡと遅延検知回路７の入力端（リセット端子
Ｒ）との間に挿入してもよい。
回路１００、１０１における周期検知量を互いに異なら
せることで、ｔＣＴＳ＜ｔＣＫからｔＣＴＳ＞ｔＣＫへ
の変化により生じるクロック抜けを防ぐものである。遅
延回路６は、例えば図４に示すように、クロックツリー
４のノードＡと遅延検知回路７の入力端（リセット端子
Ｒ）との間に挿入してもよい。
【００５７】図４に示す構成において、ｔＣＴＳ＜ｔＣ
Ｋの状態のときには、同期遅延回路１００は、前記実施
例と同様、入力クロック３（ＩＮ）の立ち上がりエッジ
から所定の時間ｔＣＫ−ｔＣＴＳ遅れて、クロックを出
力し、遅延検知回路７は、クロックツリー４のノードＡ
にクロックが入力された時点から遅延時間ｔｄ遅れて、
制御信号（モニタ）Ｄ′をＬｏｗレベルとし、ｔＣＴＳ
−ｔｄの期間、すなわちクロックツリー４のノードＢに
クロックが達する時点まで、制御信号（モニタ）Ｄ′を
Ｌｏｗレベルとして、第３の遅延回路列１３のクロック
の進行を停止させる。このため、第３の遅延回路列１３
の測定遅延量は、ｔＣＫ−（ｔＣＴＳ−ｔｄ）となり、
第４の遅延回路列１４の再現遅延量は、ｔＣＫ−（ｔＣ
ＴＳ−ｔｄ）となり、入力クロック３の立ち上がりエッ
ジから、ｔＣＫ−（ｔＣＴＳ−ｔｄ）＝ｔＣＫ−ｔＣＴ
Ｓ＋ｔｄ遅れて、クロックがクロックツリー４の入力ノ
ードＡに供給される。
Ｋの状態のときには、同期遅延回路１００は、前記実施
例と同様、入力クロック３（ＩＮ）の立ち上がりエッジ
から所定の時間ｔＣＫ−ｔＣＴＳ遅れて、クロックを出
力し、遅延検知回路７は、クロックツリー４のノードＡ
にクロックが入力された時点から遅延時間ｔｄ遅れて、
制御信号（モニタ）Ｄ′をＬｏｗレベルとし、ｔＣＴＳ
−ｔｄの期間、すなわちクロックツリー４のノードＢに
クロックが達する時点まで、制御信号（モニタ）Ｄ′を
Ｌｏｗレベルとして、第３の遅延回路列１３のクロック
の進行を停止させる。このため、第３の遅延回路列１３
の測定遅延量は、ｔＣＫ−（ｔＣＴＳ−ｔｄ）となり、
第４の遅延回路列１４の再現遅延量は、ｔＣＫ−（ｔＣ
ＴＳ−ｔｄ）となり、入力クロック３の立ち上がりエッ
ジから、ｔＣＫ−（ｔＣＴＳ−ｔｄ）＝ｔＣＫ−ｔＣＴ
Ｓ＋ｔｄ遅れて、クロックがクロックツリー４の入力ノ
ードＡに供給される。
【００５８】ｔＣＴＳ＜ｔＣＫの状態から、ジッタ等に
よりｔＣＴＳ＞ｔＣＫに変化したことにより、同期遅延
回路１００から出力されるクロックに抜けが生じても、
ｔＣＴＳ−ｔｄ＜ｔＣＫである場合、同期遅延回路１０
１からは入力クロック３の立ち上がりエッジからｔＣＫ
−ｔＣＴＳ＋ｔｄ遅れてクロックＦが出力され、これに
よりクロックツリー４の入力ノードＡに供給されるクロ
ックに抜け（不連続性）が生じることはない。
よりｔＣＴＳ＞ｔＣＫに変化したことにより、同期遅延
回路１００から出力されるクロックに抜けが生じても、
ｔＣＴＳ−ｔｄ＜ｔＣＫである場合、同期遅延回路１０
１からは入力クロック３の立ち上がりエッジからｔＣＫ
−ｔＣＴＳ＋ｔｄ遅れてクロックＦが出力され、これに
よりクロックツリー４の入力ノードＡに供給されるクロ
ックに抜け（不連続性）が生じることはない。
【００５９】なお、前記実施例では、同期遅延回路を二
組備えた構成を例に説明したが、本発明において、同期
遅延回路は二組に限定されるものでないことは勿論であ
る。例えば同期遅延回路を３組以上備え、それぞれの同
期遅延回路に対応させて遅延検知回路を備え、遅延検知
回路に遅延を挿入することで、同期遅延回路における周
期検知量を相違させる構成としてもよいことは勿論であ
る。
組備えた構成を例に説明したが、本発明において、同期
遅延回路は二組に限定されるものでないことは勿論であ
る。例えば同期遅延回路を３組以上備え、それぞれの同
期遅延回路に対応させて遅延検知回路を備え、遅延検知
回路に遅延を挿入することで、同期遅延回路における周
期検知量を相違させる構成としてもよいことは勿論であ
る。
【００６０】そして本発明において、同期遅延回路は、
クロック進行方向が逆向きの１対の遅延回路列の構成に
限定されるものでなく、クロック進行方向が同一方向の
１対の遅延回路列の構成（特開平１１−７３２３８号公
報参照）にも、そのまま適用可能であることは勿論であ
る。
クロック進行方向が逆向きの１対の遅延回路列の構成に
限定されるものでなく、クロック進行方向が同一方向の
１対の遅延回路列の構成（特開平１１−７３２３８号公
報参照）にも、そのまま適用可能であることは勿論であ
る。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
同期遅延回路を複数組備え、各同期遅延回路における周
期検知量を異ならせるようにしたため、ジッタ、スキュ
ーのばらつき等により、遅延時間の検知を行うクロック
伝搬経路の伝搬遅延時間がクロック周期に比べてその大
小が変化し、一方の同期遅延回路からのクロック出力に
抜けが生じる場合にも、他方の同期遅延回路からは入力
クロックに同期してクロックが出力されるため、同期遅
延回路からクロック伝搬経路に供給されるクロックに不
連続点は生じないようにすることができる、という効果
を奏する。本発明によれば、動作周波数の高速化及び回
路規模の増大の一途をたどる半導体集積回路装置におい
て、確実なクロック制御動作を保証するものであり、そ
の実用的価値は極めて高い。
同期遅延回路を複数組備え、各同期遅延回路における周
期検知量を異ならせるようにしたため、ジッタ、スキュ
ーのばらつき等により、遅延時間の検知を行うクロック
伝搬経路の伝搬遅延時間がクロック周期に比べてその大
小が変化し、一方の同期遅延回路からのクロック出力に
抜けが生じる場合にも、他方の同期遅延回路からは入力
クロックに同期してクロックが出力されるため、同期遅
延回路からクロック伝搬経路に供給されるクロックに不
連続点は生じないようにすることができる、という効果
を奏する。本発明によれば、動作周波数の高速化及び回
路規模の増大の一途をたどる半導体集積回路装置におい
て、確実なクロック制御動作を保証するものであり、そ
の実用的価値は極めて高い。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミング図である。
ミング図である。
【図３】本発明の一実施例の同期遅延回路の構成の一例
を示す図である。
を示す図である。
【図４】本発明の一実施例の変形を示す図である。
【図５】従来の同期遅延回路の構成を示す図である。
【図６】従来の同期遅延回路の構成の一例を示す図であ
る。
る。
【図７】従来の同期遅延回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図８】従来の同期遅延回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図９】従来の同期遅延回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図１０】従来の同期遅延回路の構成の他の例を示す図
である。
である。
３ クロック（入力クロック）
４ クロックツリー
５、７ 遅延検知回路
６、８ 遅延回路（固定遅延回路）
１０ 切替器
１１ 第１の遅延回路列
１２ 第２の遅延回路列
１３ 第３の遅延回路列
１４ 第４の遅延回路列
２４ 分周器
１００、１０１ 同期遅延回路
ＭＰ１１〜ＭＰ１４ ＰチャネルＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１４ ＮチャネルＭＯＳトランジスタ
ＶＣＣ 電源
ＧＮＤ グランド電位
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
G11C 11/407
H03K 5/13
H03L 7/00
H04L 7/00
Claims (12)
- 【請求項１】入力クロック信号を進行させる遅延測定用
の第１の遅延回路列で、クロックを伝搬出力する所定の
回路又は経路の遅延時間と、前記入力クロック信号の周
期との差を測定し、前記測定された時間差を第２の遅延
回路列で再現して出力する同期遅延回路が、複数組並置
され、 前記複数組の同期遅延回路のうちの少なくとも１組の同
期遅延回路に遅延回路を設け、 前記遅延回路が設けられた前記少なくとも１組の同期遅
延回路では、前記所定の回路又は経路の出力と入力の一
方を前記遅延回路で遅延させ前記所定の回路又は経路の
遅延時間を可変させた遅延時間と、前記入力クロック信
号の周期との時間差を前記第１の遅延回路列で測定し、
前記測定された時間差を前記第２の遅延回路列で再現し
て出力する構成とされ、前記遅延回路が設けられた前記
少なくとも１組の同期遅延回路での前記 測定された時間
差は、他の組の同期遅延回路と相違し、前記複数組の同期遅延回路の出力のうちの１つの出力が
切替器を介して前記所定の回路又は経路に供給され、 前
記所定の回路又は経路の遅延時間と前記入力クロック信
号の周期との大小関係が変化した場合にも、前記複数組
の同期遅延回路のうちの１組の同期遅延回路から出力さ
れ前記所定の回路又は経路に供給されるクロックに不連
続が生じないようにしたことを特徴とする同期遅延回路
装置。 - 【請求項２】入力クロック信号を進行させる周期測定用
の第１の遅延回路列と、前記第１の遅延回路列中をクロ
ック信号が進行した長さに対応した長さ分、クロック信
号を通過させる周期再現用の第２の遅延回路列と、を含
む同期遅延回路を複数組備え、 所定のクロック伝搬経路の入力ノードから所定の出力ノ
ードまでクロックが伝搬するに要する伝搬遅延時間を検
知し、前記伝搬遅延時間に対応させて前記各同期遅延回
路に対してそれぞれクロック信号の進行を停止させるよ
うに制御する制御信号を出力する遅延検知回路を前記複
数組の各同期遅延回路に対応させて備え、 前記複数の遅延検知回路のうち、少なくとも一つの遅延
検知回路の入力に遅延を挿入することで、前記一つの遅
延検知回路で検知する遅延時間を、他の遅延検知回路で
検知する遅延時間と相違させ、前記一つの遅延検知回路
に対応する同期遅延回路における周期検知量を、前記他
の遅延検知回路の各々に対応する同期遅延回路における
周期検知量と異ならせしめ、前記クロック伝搬経路には、切替器を介して、前記複数
組の同期遅延回路のうち１組の同期遅延回路の出力が供
給され、 前記クロック伝搬経路の伝搬遅延時間がクロッ
ク周期と比較し長くなったり短くなったりするような場
合でも、前記複数組の同期遅延回路のうちの１組から前
記クロック伝搬経路に供給されるクロックに不連続点が
生じないようにしたことを特徴とする同期遅延回路装
置。 - 【請求項３】入力クロック信号のパルスまたはパルスエ
ッジを進行させる周期測定用の第１の遅延回路列と、前
記第１の遅延回路列中をクロック信号のパルスまたはパ
ルスエッジが進行した長さに対応した長さ分、クロック
信号のパルスまたはパルスエッジを通過させる周期再現
用の第２の遅延回路列とを含む同期遅延回路を二組備
え、 クロックがクロック伝搬経路の入力ノードから所定の出
力ノードまで伝搬する伝搬遅延時間を検知し、前記検知
した伝搬遅延時間に対応させて、前記各同期遅延回路に
対して、それぞれ、入力したクロック信号のパルスまた
はパルスエッジの進行を停止させるように制御する制御
信号を出力する遅延検知回路を前記各同期遅延回路に対
応させて二つ備え、 前記二つの遅延検知回路のうち一方の遅延検知回路の入
力に遅延を挿入することで、前記一方の遅延検知回路で
検知する遅延時間を、他方の前記遅延検知回路で検知す
る遅延時間と相違させ、前記一方の遅延検知回路に対応
する同期遅延回路で測定される周期を、前記他方の前記
遅延検知回路に対応する同期遅延回路で測定される周期
と異ならせしめ、前記クロック伝搬経路には、切替器を介して、前記複数
組の同期遅延回路のうちの１組の同期遅延回路の出力が
供給され、 前記クロック伝搬経路の伝搬遅延時間がクロ
ック周期と比較し長くなったり短くなったりするような
場合でも、前記複数組の同期遅延回路のうちの１組か
ら、前記クロック伝搬経路に供給される前記クロックに
不連続点が生じないようにしたことを特徴とする同期遅
延回路装置。 - 【請求項４】前記第１の遅延回路列を構成する遅延回路
素子が、前記制御信号でそのオン及びオフが制御される
クロックドインバータからなることを特徴とする請求項
２又は３記載の同期遅延回路。 - 【請求項５】前記切替器が、前記複数組の同期遅延回路
の前記各第２の遅延回路列の出力と前記入力クロックと
を入力し、前記切替器の出力が、前記クロック伝搬経路
の入力ノードに接続されてなる、ことを特徴とする請求
項２又は３記載の同期遅延回路装置。 - 【請求項６】前記遅延検知回路が、前記クロック伝搬経
路の入力ノードへのクロックの入力を受けてリセットさ
れ、前記クロック伝搬経路の出力ノードからの前記クロ
ックの出力を受けてセットされるフリップフロップから
なる、ことを特徴とする請求項２又は３記載の同期遅延
回路装置。 - 【請求項７】クロック伝搬経路に供給されるクロック信
号を同期遅延回路を用いて制御する半導体集積回路装置
において、 入力クロック信号を進行させる周期測定用の第１の遅延
回路列と、前記第１の遅延回路列中をクロック信号が進
行した長さに対応した長さ分、クロック信号を通過させ
る周期再現用の第２の遅延回路列とを含む同期遅延回路
を複数組備え、 所定のクロック伝搬経路の入力ノードから所定の出力ノ
ードまでクロックが伝搬するに要する遅延時間を検知
し、検知された遅延時間に対応させて、前記各同期遅延
回路に対してそれぞれクロック信号の進行を停止させる
ように制御する制御信号を出力する複数の遅延検知回路
を前記各同期遅延回路にそれぞれ対応させて備え、 前記複数の遅延検知回路のうち、少なくとも一つの遅延
検知回路の入力に遅延（ｔｄ）を挿入することで、前記
一つの遅延検知回路で検知する遅延時間を、他の遅延検
知回路で検知する遅延時間と相違させ、前記一つの遅延
検知回路に対応する同期遅延回路における周期検知量
を、前記他の遅延検知回路の各々に対応する同期遅延回
路における周期検知量と異ならせしめ、前記クロック伝搬経路の伝搬遅延時間（ｔＣＴＳ）が前
記入力クロック信号の周期（ｔＣＫ）より小の場合、前
記複数組の同期遅延回路のうち前記遅延検知回路の入力
に遅延（ｔｄ）が挿入されない前記同期遅延回路からの
出力が、切替器を介して、前記クロック伝搬経路に供給
され、前記クロック伝搬経路の伝搬遅延時間（ｔＣＴ
Ｓ）が前記入力クロック信号の周期（ｔＣＫ）より大の
場合には、前記複数組の同期遅延回路のうち前記遅延検
知回路の入力に遅延（ｔｄ）が挿入された前記同期遅延
回路からの出力が、前記切替器を介して、前記クロック
伝搬経路に供給され、 前記クロック伝搬経路の伝搬遅延
時間（ｔＣＴＳ）と入力クロック信号の周期（ｔＣＫ）
との大小関係が変化し、前記複数組の同期遅延回路のう
ち、ある前記同期遅延回路からのクロックに不連続点が
生じる場合でも、他の前記同期遅延回路からは前記入力
クロック信号に同期したクロックが出力され、前記切替
器を介して前記クロック伝搬経路に供給される、ことを
特徴とする半導体集積回路装置。 - 【請求項８】クロック伝搬経路に供給されるクロック信
号を同期遅延回路を用いて制御する半導体集積回路装置
において、 入力されたクロック信号を進行させる周期測定用の第１
の遅延回路列と、前記第１の遅延回路列中をクロック信
号が進行した長さに対応した長さ分クロック信号を通過
させる周期再現用の第２の遅延回路列とを含む第１の同
期遅延回路と、 クロックが前記クロック伝搬経路の入力ノードから所定
の出力ノードまで伝搬する伝搬遅延時間（ｔＣＴＳ）を
検知し、前記伝搬遅延時間分、前記第１の同期遅延回路
に対して前記クロック信号の進行を停止させるように制
御する第１の制御信号を出力する第１の遅延検知回路
と、 入力されたクロック信号を進行させる周期測定用の第３
の遅延回路列と、前記第３の遅延回路列中をクロック信
号が進行した長さと対応した長さ分クロック信号を通過
させる周期再現用の第４の遅延回路列とを含む第２の同
期遅延回路と、 前記クロックがクロック伝搬経路の入力ノードから所定
の出力ノードまで伝搬する伝搬遅延時間（ｔＣＴＳ）を
検知し、前記伝搬遅延時間に、所定の遅延時間（ｔｄ）
を加算した期間、前記第２の同期遅延回路に対して前記
クロック信号の進行を停止させるように制御する第２の
制御信号を出力する第２の遅延検知回路を備え、 前記第２及び第４の遅延回路列の出力は、切替回路を介
して、前記クロック伝搬経路の前記入力ノードに入力さ
れる構成とされてなる、ことを特徴とする半導体集積回
路装置。 - 【請求項９】前記クロック伝搬経路に出力ノードと前記
第２の遅延検知回路の入力端の間には固定遅延時間の第
１の遅延回路が挿入されており、前記第４の遅延回路列
の出力と前記切替器の入力端の間には前記固定遅延時間
の第２の遅延回路が挿入されている、ことを特徴とする
請求項８記載の半導体集積回路装置。 - 【請求項１０】前記第１の遅延回路列を構成する遅延回
路素子が、前記制御信号でそのオン及びオフが制御され
るクロックドインバータからなることを特徴とする請求
項７又は８記載の半導体集積回路装置。 - 【請求項１１】前記第１、第２の遅延検知回路が、前記
クロック伝搬経路への入力クロック及び前記クロック伝
搬経路からの出力クロックでそれぞれ、リセット、及び
セットされるフリップフロップからなる、ことを特徴と
する請求項８記載の半導体集積回路装置。 - 【請求項１２】前記クロック伝搬経路の出力ノードと前
記第２の遅延検知回路のセット入力端の間には固定遅延
時間の第１の遅延回路が挿入されており、前記第４の遅
延回路列の出力端と前記切替器の入力端の間には前記固
定遅延時間の第２の遅延回路が挿入されている、ことを
特徴とする請求項１０記載の半導体集積回路装置。
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