KR100913330B1 - 메모리 소자의 테스트 장치 - Google Patents

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Abstract

메모리 소자의 테스트 장치가 개시된다. 메모리 어레이 및 잉여 메모리를 갖는 이 장치는, 선택 신호에 상응하여 구동력을 결정하고, 결정된 구동력을 잉여 메모리의 워드 라인으로 출력하는 프로그래머블 잉여 디코더 및 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 가까이 위치한 지점으로부터 출력되는 제1 워드 라인 신호와 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 멀리 위치한 지점으로부터 출력되는 제2 워드 라인 신호간의 지연 차에 상응하는 지연 차 신호를 발생하는 지연 차 발생부부를 구비하는 것을 특징으로 한다. 그러므로, 고가의 장비를 사용하지 않고서 간단한 회로만을 추가하여 지연 상태를 측정할 수 있으며, 테스트하고자 하는 메모리를 위한 워드 라인 드라이버의 정확한 사이즈(size)에 맞추어 선택 신호의 비트 수를 조정하여 구동력을 조절하면서 메모리 소자를 보다 정확하게 테스트할 수 있기 때문에 여러 번의 테스트 칩을 만들 필요성을 제거하여, 메모리 소자의 개발 기간을 단축시킬 수 있을 뿐만 아니라 개발 비용도 절감시킬 수 있는 효과를 갖는다.
Figure R1020070138318
메모리 소자, 테스트, 지연, 구동력, 워드 라인

Description

메모리 소자의 테스트 장치{Apparatus for testing memory device}
본 발명은 S-RAM(Static Random Access Memory) 등과 같은 메모리 소자에 관한 것으로서, 특히 메모리 소자의 테스트 장치에 관한 것이다.
메모리 예를 들면, SRAM의 워드 라인(wordline) 디코더(decoder)의 구동력을 측정하기 위한 일반적인 방법은 여러 개의 테스트 칩을 사용하여 메모리를 개별적으로 테스트 하였다. 메모리를 개발하는 업체에서는 최단 기간 내에 가장 적은 비용을 들여 제품을 만들어야 경쟁력을 갖출 수 있다. 그러나, 전술한 바와 같은 일반적인 방법에 의해 메모리를 테스트할 경우, 메모리의 개발 기간을 단축시킬 수 없는 문제점이 있다. 또한, 드라이버 단의 구동력을 측정하기 위해서 내부 탐침(Internal Probe)의 연결이 가능한 고가의 장비를 이용해야 하는 문제점도 있다.
본 발명이 이루고자 하는 기술적 과제는, 고가의 장비를 사용하지 않고 간단한 회로만을 추가하여 메모리에서 주요 부분의 지연을 테스트할 수 있어 메모리의 개발 기간을 단축시킬 수 있고 개발 비용을 절감할 수 있도록 하는 메모리 소자의 테스트 장치를 제공하는 데 있다.
상기 과제를 이루기 위해, 메모리 어레이 및 잉여 메모리를 갖는 본 발명에 의한 메모리 소자의 테스트 장치는, 선택 신호에 상응하여 구동력을 결정하고, 결정된 구동력을 잉여 메모리의 워드 라인으로 출력하는 프로그래머블 잉여 디코더 및 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 가까이 위치한 지점으로부터 출력되는 제1 워드 라인 신호와 잉여 메모리의 워드 라인에서 프로그래머블 잉여 디코더로부터 가장 멀리 위치한 지점으로부터 출력되는 제2 워드 라인 신호간의 지연 차에 상응하는 지연 차 신호를 발생하는 지연 차 발생부로 구성되는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 의한 메모리 소자의 테스트 장치는 테스트하고자 하는 메모리의 워드 라인(word line)에 지연 상태를 고가의 장비를 사용하지 않고서 간단한 회로만을 추가하여 측정할 수 있으며, 테스트하고자 하는 메모리를 위한 워드 라인 드라이버의 정확한 사이즈(size)에 맞추어 선택 신호의 비트 수를 조정하여 구동력을 조절하면서 메모리 소자를 보다 정확하게 테스트할 수 있기 때문에 여러 번의 테스트 칩을 만들 필요성을 제거하여, 메모리 소자의 개 발 기간을 단축시킬 수 있을 뿐만 아니라 개발 비용도 절감시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 메모리 소자의 테스트 장치의 실시예를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 메모리 소자의 테스트 장치를 설명하기 위한 블럭도이다.
도 1에 도시된 메모리 어레이(memory array)(10), 잉여 메모리(redundancy memory)(20), 로우 디코더(row decoder)(30), 컬럼(column) 어드레스 발생부(40) 및 프로그래머블 잉여 디코더(PRD:Programmable Redundancy Decoder)(50)는 메모리 소자 예를 들면 SRAM(Static Random Access Memory)의 블럭도가 될 수 있다. 이 경우, 각 부의 동작을 살펴보면, 로우 디코더(30)는 어드레스(ADDR)를 받아서 디코딩하여 로우 어드레스를 생성한다. 컬럼 어드레스 발생부(40)는 어드레스(ADDR)을 받아서 컬럼(column) 어드레스를 생성한다. 메모리 어레이(10)는 다수 개의 셀들(미도시)로 구성되며, 로우 어드레스와 컬럼 어드레스에 해당하는 셀을 선택하게 된다. 잉여 메모리(20)는 메모리 어레이(10)의 워드 라인 방향의 한 행(ROW)의 셀들로 구성될 수 있다.
본 발명에 의한 메모리 소자의 테스트 장치의 PRD(50)는 선택 신호(SEL)에 상응하여 구동력을 결정하고, 결정된 구동력을 잉여 메모리(20)의 워드 라인으로 출력한다. 잉여 메모리(20)의 워드 라인은 구동력에 응답하여 인에이블된다. 이때, PRD(50)는 테스트 신호(TM)에 응답하여 전술한 동작을 수행할 수 있다. 테스트 신호(TM)는 테스트 모드에서 예를 들면 "고" 논리 레벨로 외부로부터 주어지는 신호이다. 예를 들어, 선택 신호(SEL)의 비트 수가 총 n개인 경우, PRD(50)는 2n개의 서로 다른 구동력을 결정할 수 있다. 따라서, 테스트하고자 하는 메모리 소자를 위한 워드 라인 드라이버의 크기에 맞추어 선택 신호(SEL)의 비트 수를 조정할 수 있다. 선택 신호(SEL)의 비트 개수가 커지면 그 많큼 구동력을 선택할 수 있는 폭이 넓어진다.
본 발명에 의한 메모리 소자의 테스트 장치에서, 지연차 발생부(60)는 잉여 메모리(20)로부터 출력되는 제1 워드 라인 신호와 제2 워드 라인 신호 간의 지연 차에 상응하는 지연 차 신호를 발생하고, 발생된 지연 차 신호를 출력단자 OUT1을 통해 출력한다. 제1 및 제2 워드 라인 신호는 잉여 메모리(20)의 워드 라인으로부터 추출된 신호들이다. 예를 들면, PRD(50)에 가장 가까이 위치한 지점으로부터 제1 워드 라인 신호[또는, 최양호(best case) 신호]를 추출하고, PRD(50)에 가장 멀리 위치한 지점으로부터 제2 워드 라인 신호[또는, 최불량(worst case) 신호]를 추출할 수 있다.
지연 차 발생부(60)는 제1 워드 라인 신호와 제2 워드 라인 신호들간의 상승 엣지의 지연 성분인 '상승 지연 차' 및 제1 워드 라인 신호와 제2 워드 라인 신호들간의 하강 엣지의 지연 성분인 '하강 지연 차'를 모두 지연 차 신호로서 출력단자 OUT1을 통해 출력한다. 따라서, 상승 지연 차와 하강 지연 차를 통해 제1 워드 라인 신호와 제2 워드 라인 신호간의 지연 정도를 파악할 수 있도록 한다.
이하, 도 1에 도시된 각 부의 본 발명에 의한 실시예들 각각의 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 2는 도 1에 도시된 각 부의 본 발명에 의한 바람직한 실시예의 개략적인 회로도를 나타낸다.
도 2를 참조하면, 로우 디코더(30A)는 다수개의 버퍼들(32)로 구현될 수 있다. 메모리 어레이(10A)는 다수개의 셀들이 반복되는 패턴으로 구현될 수 있다. 잉여 메모리(20A)는 메모리 어레이(10A)에서 하나의 행의 워드 라인 방향에 셀들과 동일한 셀들로 구현될 수 있다. 먼저, 도 2에 도시된 PRD(50)의 구성 및 동작을 살펴보면 다음과 같다.
도 3은 n=2인 경우에, 도 1 또는 2에 도시된 PRD(50)의 본 발명에 의한 실시예의 회로도이다.
PRD(50)는 제1 내지 제2n 인버터들과 논리 조합부(134)로 구현될 수 있다. 여기서, 각 인버터는 서로 상반되는 타입의 상부 및 하부 트랜지스터들이 직렬로 연결된 형태를 취할 수 있다. 예를 들어, 상부 트랜지스터는 PMOS 트랜지스터에 해당하고 하부 트랜지스터는 NMOS 트랜지스터에 해당할 수 있다. 이 경우에 n=2라면, 제1 인버터는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)로 구성되고, 제2 인버터는 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)로 구성되고, 제3 인버터는 PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM3)로 구성되고, 제4 인버터는 PMOS 트 랜지스터(PM4)와 NMOS 트랜지스터(NM4)로 구성된다. 제1 내지 제4 인버터들은 PMOS 및 NMOS 트랜지스터들이 서로 연결된 접점을 통해 서로 공통으로 연결되어 있으며, 서로 공통으로 연결된 접점인 출력단자 OUT4를 통해 구동력을 잉여 메모리(20)로 출력한다.
논리 조합부(134)는 테스트 신호(TM)가 테스트 모드임을 나타낼 때 선택 신호(SEL)의 비트들을 논리 조합하여 제1 내지 제2n인버터들로 출력한다.
이 경우, 제1 인버터(PM1 및 NM1)는 테스트 신호(TM)에 응답하여 동작한다. 즉, NAND 게이트(100)는 공급 전압(VD)과 테스트 신호를 반전 논리곱하고, 반전 논리곱한 결과를 버퍼(110 및 112)를 통해 제1 인버터(PM1 및 MN1)로 출력한다. 즉, 인버터(110 및 112)는 NAND 게이트(100)로부터 출력되는 신호를 버퍼링한 후, 제1 인버터(PM1 및 NM1)로 출력한다. 만일, n=2인 경우, 반전 논리합부(102)는 선택 신호(SEM)의 하위 비트(S<0>)와 상위 비트(S<1>)를 반전 논리합하고, 논리합한 결과를 버퍼(114 및 116)를 통해 제2 인버터(PM2 및 NM2)로 출력한다. 제1 반전부(104)는 하위 비트(S<0>)를 반전하여 버퍼(118 및 120)를 통해 제3 인버터(PM3 및 NM3)로 출력한다. 제1 반전 논리곱부(106)는 하위 비트(S<0>)와 상위 비트(S<1>)를 반전 논리곱하여 버퍼(122 및 124)를 통해 제4 인버터(PM4 및 NM4)로 출력한다.
이때, 논리곱부(130 및 132)는 테스트 신호(TM)가 NAND 게이트(100) 및 버퍼(110 및 112)를 통해 출력된 결과(SS0), 반전 논리합부(102) 및 버퍼(114 및 116)를 통해 출력되는 결과(SS1), 제1 반전부(104)와 버퍼(118 및 120)를 통해 출 력되는 결과(SS2)와, 제1 반전 논리곱부(106) 및 버퍼들(122 및 124)을 통해 출력되는 결과(SS3)을 논리곱하고, 논리곱한 결과를 제1 내지 제4 인버터들(136)로 각각 출력한다. 즉, 반전 논리곱부(130)는 결과들(SS0, SS1, SS2 및 SS3)을 반전 논리곱하고, 반전 논리곱한 결과를 인버터(132)를 통해 제1 내지 제4 인버터들(136)로 출력한다. 즉, SS0는 제1 인버터(PM1 및 NM1)로 출력되고, SS1는 제2 인버터(PM2 및 NM2)로 출력되고, SS2는 제3 인버터(PM3 및 NM3)로 출력되고, SS3는 제4 인버터(PM4 및 NM4)로 출력된다.
도 4 (a) 내지 (e)들은 도 3에 도시된 각 부의 파형도들이다. 즉, 도 4 (a)는 선택 신호(SEL)의 상위 비트(S<1>)와 하위 비트(S<0>)의 파형도를 각각 나타내고, 도 4 (b), (c), (d) 및 (e)들은 SS0, SS1, SS2 및 SS3을 각각 나타낸다.
도 3 및 도 4 (a) 내지 (e)들은 참조하면, 테스트 신호(TM), 상위 비트(S<1>), 하위 비트(S<0>) 및 인버터들(136)에 입력되는 결과(SS0, SS1, SS2 및 SS3)의 상태는 다음 표 1과 같이 된다.
TM S<0> S<1> 상태
1 0 0 SS0
1 0 1 SS0 SS1
1 1 0 SS0 SS1 SS2
1 1 1 SS0 SS1 SS2 SS3
표 1을 살펴보면, S<0>과 S<1>이 '00'이면 SS0만 '1'(예를 들어, '1'은 "고" 논리 레벨을 의미한다.)이 되고, S<0>과 S<1>이 '01'이면 SS0과 SS1이 모두 '1' 이 되고, S<0>과 S<1>이 '10'이면 SS0, SS1 및 SS2가 '1'이 되고,S<0>과 S<1>이 '11'이면 SS0, SS1, SS2 및 SS3이 모두 '1'이 된다. SS0, SS1, SS2 및 SS3이 모두 '1'이 되면, 구동력은 최대가 된다.
이하, 도 1 및 도 2에 도시된 지연 차 발생부(60 및 60A)의 구성 및 동작에 대해 다음과 같이 살펴본다.
도 2에 도시된 바와 같이, 지연 차 발생부(60A)는 제1 및 제2 위상/주파수 검출부(PFD:Phase Frequency Dectector)들(65 및 67)과 논리 소자들(61, 62, 63, 64, 66 및 68)로 구성된다.
제1 위상/주파수 검출부(65)는 제1 워드 라인 신호(72)와 제2 워드 라인 신호(74)의 위상 및 주파수의 상승 지연 차를 측정하고, 측정된 상승 지연 차를 지연 차 신호로서 버퍼(66)를 통해 출력단자 OUT2를 통해 출력한다. 이를 위해, 버퍼(61 및 62)를 통해 제1 워드 라인 신호(72)가 제1 위상/주파수 검출부(65)로 제공되고, 버퍼(63 및 64)를 통해 제2 워드 라인 신호(74)가 제1 위상/주파수 검출부(65)로 제공된다.
또한, 제2 위상/주파수 검출부(65)는 인버터(61)에서 반전된 제1 워드 라인 신호와 인버터(63)에서 반전된 제2 워드 라인 신호의 위상 및 주파수의 하강 지연 차를 측정하고, 측정된 하강 지연 차를 지연 차 신호로서 버퍼(68)를 통해 출력단자 OUT3을 통해 출력한다.
도 5는 도 2에 도시된 제1 및 제2 위상/주파수 검출부들(65 및 67) 각각의 본 발명에 의한 일 실시예의 회로도로서, 제2 내지 제10 반전 논리곱부들(202, 210, 212, 214, 216, 220, 204, 222 및 224)와 논리 소자들(200, 206, 208, 218, 226 및 228)로 구성된다.
먼저, 도 5에 도시된 회로가 제1 위상/주파수 검출부(65)에 해당할 경우의 동작을 살펴보면 다음과 같다.
제2 반전 논리곱부(202)는 입력단자 IN1을 통해 들어와서 인버터(200)에서 반전된 제1 워드 라인 신호와 제8 반전 논리곱부(204)의 출력인 제1 결과를 반전 논리곱한다. 제3 반전 논리곱부(210)는 제2 반전 논리곱부(202)의 출력과 제4 반전 논리곱부(212)의 출력인 제2 결과를 반전 논리곱한다. 제4 반전 논리곱부(212)는 제3 반전 논리곱부(310)의 출력과 제10 반전 논리곱부(224)의 출력인 제3 결과를 반전 논리곱하고, 반전 논리곱한 결과를 제2 결과로서 출력한다. 제5 반전 논리곱부(214)는 제3 결과와 제6 반전 논리곱부(216)의 출력인 제4 결과를 반전 논리곱한다. 제6 반전 논리곱부(216)는 제5 반전 논리곱부(214)의 출력과 제7 반전 논리곱부(220)의 출력인 제5 결과를 반전 논리곱하여 제4 결과로서 출력한다.
제7 반전 논리곱부(220)는 입력단자 IN2를 통해 들어와서 인버터(218)에서 반전된 제2 워드 라인 신호와 제9 반전 논리곱부(222)의 출력인 상승 지연 차를 반전 논리곱하여 제5 결과로서 출력한다. 제8 반전 논리곱부(204)는 제2 및 제3 반전 논리곱부(202 및 210)의 출력과 제3 결과를 반전 논리곱하고, 논리곱한 결과(UP)를 버퍼(206 및 208)를 통해 출력한다. 제9 반전 논리곱부(222)는 제3, 제4 및 제5 결과들을 반전 논리곱하고, 논리곱한 결과를 상승 지연 차(DN)로서 버퍼(226 및 228)를 통해 도 2에 도시된 버퍼(66)로 출력한다. 제10 반전 논리곱부(224)는 제2 및 제3 반전 논리곱부들(202 및 210)의 출력과 제4 및 제5 결과들을 반전 논리곱하여 제3 결과로서 출력한다.
다음으로, 도 5에 도시된 회로가 제2 위상/주파수 검출부(67)에 해당할 경우의 동작을 살펴보면 다음과 같다.
제2 반전 논리곱부(202)는 입력단자 IN1을 통해 들어온 반전된 제1 워드 라인 신호를 인버터(200)에서 다시 반전한 제1 워드 라인 신호와 하강 지연 차를 반전 논리곱한다. 제3 반전 논리곱부(210)는 제2 반전 논리곱부(202)의 출력과 제4 반전 논리곱부(212)의 출력인 제1 결과를 반전 논리곱한다. 제4 반전 논리곱부(212)는 제3 반전 논리곱부(210)의 출력과 제10 반전 논리곱부(224)의 출력인 제2 결과를 반전 논리곱하여 제1 결과로서 출력한다. 제5 반전 논리곱부(214)는 제2 결과와 제6 반전 논리곱부(216)의 출력인 제3 결과를 반전 논리곱한다. 제6 반전 논리곱부(216)는 제5 반전 논리곱부(214)의 출력과 제4 결과를 반전 논리곱하여 제3 결과로서 출력한다.
제7 반전 논리곱부(220)는 입력단자 IN2를 통해 들어온 반전된 제2 워드 라인 신호를 인버터(218)에서 다시 반전한 제2 워드 라인 신호와 제5 결과를 반전 논리곱하여 제4 결과로서 출력한다. 제8 반전 논리곱부(204)는 제2 및 제3 반전 논리곱부(202 및 210)의 출력과 제2 결과를 반전 논리곱하고, 논리곱한 결과(UP)를 하강 지연 차로서 버퍼(206 및 208)를 통해 도 2에 도시된 버퍼(68)로 출력한다. 제9 반전 논리곱부(222)는 제2, 제3 및 제4 결과들을 반전 논리곱하고, 반전 논리곱한 결과(DN)를 제5 결과로서 출력한다. 제10 반전 논리곱부(224)는 제2 및 제3 반전 논리곱부들(202 및 210)의 출력과 제3 및 제4 결과들을 반전 논리곱하여 제2 결과로서 출력한다.
도 6 (a) 내지 (c)들은 도 2에 도시된 지연 차 발생부(60A)의 입/출력을 나타내는 파형도로서, 도 6 (a)는 제1 워드 라인 신호(72)(300) 및 제2 워드 라인 신호(74)(302)의 파형도를 나타내고, 도 6 (b)는 상승 지연 차를 나타내고, 도 6 (c)는 하강 지연 차를 나타낸다.
도 2에 도시된 제1 및 제2 위상/주파수 검출부들(65 및 67) 각각이 도 5에 도시된 바와 같이 구현될 경우, 도 6 (a)에 도시된 제1 및 제2 워드 라인 신호들(300 및 302)이 지연 차 발생부(60A)에 주어지면, 도 6 (b)에 도시된 상승 지연 차(310)가 버퍼(226 및 228)를 통해 버퍼(66)로 출력되고, 도 6 (c)에 도시된 하강 지연 차(320)가 버퍼(206 및 208)를 통해 버퍼(68)로 출력된다. 즉, 상승 지연 차(310)는 제1 및 제2 워드 라인 신호들(300 및 302)의 상승 엣지의 지연 차를 나타내고, 하강 지연 차(320)는 제1 및 제2 워드 라인 신호들(300 및 302)의 하강 엣지의 지연 차를 나타낸다.
결국, 본 발명에 의한 테스트 장치는 PRD(50)에서 선택된 구동력으로 워드 라인의 지연을 측정하므로, 워드 라인 드라이버의 최적의 구동력을 선택할 수 있도록 한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 본 발명에 의한 메모리 소자의 테스트 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 각 부의 본 발명에 의한 바람직한 실시예의 개략적인 회로도를 나타낸다.
도 3은 n=2인 경우에, 도 1 또는 2에 도시된 PRD의 본 발명에 의한 실시예의 회로도이다.
도 4 (a) 내지 (e)들은 도 3에 도시된 각 부의 파형도들이다.
도 5는 도 2에 도시된 제1 및 제2 위상/주파수 검출부들 각각의 본 발명에 의한 일 실시예의 회로도이다.
도 6 (a) 내지 (c)들은 도 2에 도시된 지연 차 발생부의 입/출력을 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 어레이 20 : 잉여 메모리
30 : 로우 디코더 40 : 컬럼 어드레스 발생부
50 : PRD 60 : 지연차 발생부

Claims (8)

  1. 메모리 어레이 및 잉여 메모리를 갖는 메모리 소자의 테스트 장치에 있어서,
    선택 신호에 상응하여 구동력을 결정하고, 결정된 구동력을 상기 잉여 메모리의 워드 라인으로 출력하는 프로그래머블 잉여 디코더; 및
    상기 잉여 메모리의 워드 라인에서 상기 프로그래머블 잉여 디코더로부터 가장 가까이 위치한 지점으로부터 출력되는 제1 워드 라인 신호와 상기 잉여 메모리의 워드 라인에서 상기 프로그래머블 잉여 디코더로부터 가장 멀리 위치한 지점으로부터 출력되는 제2 워드 라인 신호간의 지연 차에 상응하는 지연 차 신호를 발생하는 지연 차 발생부를 구비하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  2. 제1 항에 있어서, 2n(여기서, n은 상기 선택 신호의 비트 개수)개의 서로 다른 상기 구동력을 결정 가능한 상기 프로그래머블 잉여 디코더는
    각각은 서로 상반되는 타입의 상부 및 하부 트랜지스터들이 직렬로 연결되어 형성되며, 상기 상부 및 하부 트랜지스터들의 접점을 통해 서로 공통으로 연결되어 상기 구동력을 출력하는 제1 내지 제2n 인버터들; 및
    상기 선택 신호의 비트들을 논리 조합하여 상기 제1 내지 제2n인버터들로 출력하는 논리 조합부를 구비하고,
    상기 제1 인버터는 테스트 신호에 응답하여 동작하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  3. 제2 항에 있어서, n=2일 때, 상기 논리 조합부는
    상기 선택 신호의 하위 비트와 상위 비트를 반전 논리합하여 상기 제2 인버터로 출력하는 반전 논리합부;
    상기 하위 비트를 반전하여 상기 제3 인버터로 출력하는 제1 반전부;
    상기 하위 비트와 상기 상위 비트를 반전 논리곱하여 상기 제4 인버터로 출력하는 제1 반전 논리곱부; 및
    상기 테스트 신호, 상기 반전 논리합부의 출력, 상기 제1 반전부의 출력 및 상기 제1 반전 논리곱부의 출력들을 논리곱하고, 논리곱한 결과를 상기 제1 내지 상기 제4 인버터들로 출력하는 논리곱부를 구비하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  4. 삭제
  5. 제1 항에 있어서, 상기 지연 차 발생부는
    상기 제1 워드 라인 신호와 상기 제2 워드 라인 신호의 위상 및 주파수의 상승 지연 차를 측정하고, 상기 측정된 상승 지연 차를 상기 지연 차 신호로서 출력하는 제1 위상/주파수 검출부를 구비하는 것을 특징으로 하는 메모리 소자의 테스 트 장치.
  6. 제5 항에 있어서, 상기 지연 차 발생부는
    반전된 상기 제1 워드 라인 신호와 반전된 상기 제2 워드 라인 신호의 위상 및 주파수의 하강 지연 차를 측정하고, 상기 측정된 하강 지연 차를 상기 지연 차 신호로서 출력하는 제2 위상/주파수 검출부를 더 구비하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  7. 제5 항에 있어서, 상기 제1 위상/주파수 검출부는
    반전된 상기 제1 워드 라인 신호와 제1 결과를 반전 논리곱하는 제2 반전 논리곱부;
    상기 제2 반전 논리곱부의 출력과 제2 결과를 반전 논리곱하는 제3 반전 논리곱부;
    상기 제3 반전 논리곱부의 출력과 제3 결과를 반전 논리곱하여 상기 제2 결과로서 출력하는 제4 반전 논리곱부;
    상기 제3 결과와 제4 결과를 반전 논리곱하는 제5 반전 논리곱부;
    상기 제5 반전 논리곱부의 출력과 제5 결과를 반전 논리곱하여 상기 제4 결과로서 출력하는 제6 반전 논리곱부;
    반전된 상기 제2 워드 라인 신호와 상기 상승 지연 차를 반전 논리곱하여 상기 제5 결과로서 출력하는 제7 반전 논리곱부;
    상기 제2 및 상기 제3 반전 논리곱부의 출력과 상기 제3 결과를 반전 논리곱하여 출력하는 제8 반전 논리곱부;
    상기 제3, 제4 및 제5 결과들을 반전 논리곱하여 상기 상승 지연 차로서 출력하는 제9 반전 논리곱부;
    상기 제2 및 제3 반전 논리곱부들의 출력과 상기 제4 및 상기 제5 결과들을 반전 논리곱하여 상기 제3 결과로서 출력하는 제10 반전 논리곱부를 구비하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  8. 제6 항에 있어서, 상기 제2 위상/주파수 검출부는
    상기 제1 워드 라인 신호와 상기 하강 지연 차를 반전 논리곱하는 제2 반전 논리곱부;
    상기 제2 반전 논리곱부의 출력과 제1 결과를 반전 논리곱하는 제3 반전 논리곱부;
    상기 제3 반전 논리곱부의 출력과 제2 결과를 반전 논리곱하여 상기 제1 결과로서 출력하는 제4 반전 논리곱부;
    상기 제2 결과와 제3 결과를 반전 논리곱하는 제5 반전 논리곱부;
    상기 제5 반전 논리곱부의 출력과 제4 결과를 반전 논리곱하여 상기 제3 결과로서 출력하는 제6 반전 논리곱부;
    상기 제2 워드 라인 신호와 상기 제5 결과를 반전 논리곱하여 상기 제4 결과로서 출력하는 제7 반전 논리곱부;
    상기 제2 및 상기 제3 반전 논리곱부의 출력과 상기 제2 결과를 반전 논리곱하여 상기 하강 지연 차로서 출력하는 제8 반전 논리곱부;
    상기 제2, 제3 및 제4 결과들을 반전 논리곱하여 출력하는 제9 반전 논리곱부;
    상기 제2 및 제3 반전 논리곱부들의 출력과 상기 제3 및 상기 제4 결과들을 반전 논리곱하여 상기 제2 결과로서 출력하는 제10 반전 논리곱부를 구비하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
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