CN109635436B - 一种电路结构 - Google Patents

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Abstract

本发明公开了一种电路结构。上述电路结构包括：冗余存储模块，用以响应于测试字线电压的驱动，模拟存储单元的读操作；判断模块，与冗余存储模块的内部节点相连，用以响应于读操作，判断测试字线电压是否使冗余存储模块的内部节点在读操作时发生偏转，响应于发生偏转，冗余存储模块以调整的测试字线电压模拟读操作，直至判断模块判断内部节点在读操作中不发生偏转；以及统计模块，用以统计并输出偏转次数，偏转次数被用于结合每次的测试字线电压调整量来表征临界字线电压。根据本发明所提供的电路结构，能够有效判断存储单元是否需要降低字线电压驱动，并且获得使存储单元工作在最佳状态的临界字线降低电压。

Description

一种电路结构
技术领域
本发明涉及芯片设计领域，特别是涉及一种应用于可调节下字线驱动(Word-LineUnder-Drive，WLUD)读辅助电路中的字线电压感应模块(SENSOR)的电路结构。
背景技术
现有的应用于静态随机存取存储器(Static Random Access Memory，SRAM)的WLUD读写辅助电路的电路结构如图1所示。上述电路结构中的控制器模块主要通过时序逻辑来为一个接电源电压的PMOS管提供栅极使能信号，并为一个接地的PMOS管提供栅极开关信号。
现有技术的上述控制器模块只能通过上述接地的PMOS管和上述接电源电压的PMOS管上的分压，来降低字线(Word-Line，WL)的电压，却无法通过侦测上述SRAM存储单元的内部节点是否发生读翻转，来判断是否需要进行上述下字线驱动WLUD，并确定上述下字线驱动WLUD的档位。
现有技术的上述做法的缺陷之一在于无法追踪上述SRAM存储单元的内部节点，若产生的WLUD信号偏低，则限制读写速度，牺牲了上述静态随机存取存储器SRAM的性能；若产生的WLUD信号偏高，则无法有效提高上述SRAM存储单元的良率。
现有技术的上述做法的缺陷之二在于WLUD电压只有一种值，若在此值下上述SRAM存储单元内部节点仍旧发生了读翻转，则上述WLUD电路无法调整，可调节性差，而且在上述WLUD失效的情况下对良率的提升能力也会失效。
因此，本领域亟需一种可调节WLUD读写辅助电路中的字线电压感应模块的电路结构，用以有效判断上述SRAM存储单元是否需要降低字线电压驱动，并且获得使上述SRAM工作在最佳状态的临界字线降低电压。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决现有技术存在的上述技术问题，本发明提供了一种可调节WLUD读写辅助电路中的字线电压感应模块的电路结构，用以获得临界字线电压，以使SRAM存储单元的内部节点在读操作时保持稳定。
本发明提供的上述电路结构可以包括：冗余存储模块、判断模块和统计模块，其中：
上述冗余存储模块，用以响应于测试字线电压的驱动，模拟上述SRAM存储单元的读操作；
上述判断模块与上述冗余存储模块的内部节点相连，用以响应于上述读操作，判断上述测试字线电压是否使上述冗余存储模块的内部节点在上述读操作时发生偏转，响应于发生偏转，上述冗余存储模块以调整的测试字线电压模拟上述读操作，直至上述判断模块判断上述内部节点在上述读操作中不发生偏转，以及
上述统计模块，用以统计并输出偏转次数，上述偏转次数被用于结合每次的测试字线电压调整量来表征上述临界字线电压。
优选地，在本发明提供的上述电路结构中，上述冗余存储模块可以包括多个冗余存储单元，每个上述冗余存储单元包含的电气元件复制上述SRAM存储单元包含的电气元件，上述冗余存储单元包含的电气元件的连接关系不同于上述SRAM存储单元包含的电气元件的连接关系，上述冗余存储模块的内部节点反馈上述多个冗余存储单元的内部节点的平均状态。
优选地，在本发明提供的上述电路结构中，每个上述冗余存储单元还可以包含连接在第一位线和第二位线之间的第一门管、第一上拉管、第一下拉管、第二门管、第二上拉管和第二下拉管；
上述第一上拉管和上述第一下拉管的漏极与上述第一门管的源极相连，引出上述冗余存储单元的内部节点；
上述第一门管和上述第二门管的栅极与字线相连，以响应上述预设的测试字线电压的驱动；
上述第一门管的漏极与上述第一位线相连，上述第二门管的漏极与上述第二位线相连，上述第一位线和上述第二位线接高电平；
上述第一上拉管的栅极和源极、上述第一下拉管的栅极、上述第二上拉管的源极和漏极、上述第二下拉管的漏极与电源相连；以及
上述第一下拉管的源极、上述第二上拉管的栅极、上述第二下拉管的栅极和源极接地。
可选地，在本发明提供的上述电路结构中，每个上述冗余存储单元也可以包含连接在第一位线和第二位线之间的第一门管、第一上拉管、第一下拉管、第二门管、第二上拉管和第二下拉管；
上述第一上拉管和上述第一下拉管的漏极、上述第二上拉管和上述第二下拉管的栅极与上述第一门管的源极相连，引出上述冗余存储单元的内部节点；
上述第一门管的栅极与字线相连，以响应上述预设的测试字线电压的驱动；
上述第一上拉管和上述第二上拉管的源极与电源相连，上述第一下拉管和上述第二下拉管的源极接地；
上述第一门管的漏极与上述第一位线相连，上述第二门管的漏极与上述第二位线相连，上述第一位线和上述第二位线接高电平；
上述第一上拉管和第一下拉管的栅极、上述第二上拉管和上述第二下拉管的漏极与上述第二门管的源极相连，并接入恒置高信号；以及
上述第二门管的栅极接入恒置低信号。
可选地，在本发明提供的上述电路结构中，上述判断模块可以包括反相器和与非门，上述反相器的P:N比例小于等于2:1，上述反相器的输入端与上述内部节点相连，上述反相器的输出端与上述与非门的第一输入端相连，响应于上述与非门的第二输入端接收到判断基准信号，上述与非门的输出端输出判断结果至上述统计模块，以使上述统计模块基于上述判断结果统计上述偏转次数。
优选地，在本发明提供的上述电路结构中，上述判断模块还可以包括多个上述反相器和上述与非门的组合，各个上述反相器的P:N比例各不相同，各个上述反相器的输入端均与上述内部节点相连，各个上述反相器的输出端与对应的与非门的第一输入端相连，各个上述与非门的第二输入端用以接收上述判断基准信号，多个上述与非门中的一个响应于接收到上述判断基准信号输出上述判断结果。
可选地，在本发明提供的上述电路结构中，上述电路结构也可以包括多个上述冗余存储模块和多个上述判断模块，每一个上述冗余存储模块对应一个上述判断模块；
多个上述冗余存储模块模拟上述SRAM存储单元的读操作；
多个上述判断模块输出多个是否偏转的判断结果；其中，
上述电路结构还可以包括判断逻辑模块，用以接收多个上述判断结果，响应于多个上述判断结果中的任意一个判断上述内部节点发生偏转，输出偏转的判断信号给上述统计模块，上述偏转次数为上述偏转的判断信号的次数。
可选地，在本发明提供的上述电路结构中，上述统计模块可以为若干D触发器组成的移位寄存器时序电路，上述判断模块每判断一次偏转，上述移位寄存器时序电路从低位到高位依次移位，直到上述判断模块判断为不翻转，并输出上述偏转次数。
可选地，在本发明提供的上述电路结构中，上述电路结构还可以包括防抖动模块，上述防抖动模块可以包括延时单元和逻辑单元，连接在上述判断模块与上述统计模块之间，用以滤除上述判断模块输出的噪声信号。
可选地，在本发明提供的上述电路结构中，上述电路结构还可以包括选择模块，上述选择模块连接在上述判断模块与上述统计模块之间，用以响应于旁通信号，旁路上述判断模块的输出结果，将通过上述选择模块输入的外部信号传送至上述统计模块，上述统计模块根据上述外部信号统计并输出上述偏转次数。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了一种现有的WLUD读写辅助电路的示意图。
图2示出了本发明一实施例提供的一种应用于可调节WLUD读辅助电路中的字线电压感应模块的框架结构示意图。
图3示出了本发明一实施例提供的冗余存储模块内部复制的SRAM存储单元的连接方式示意图。
图4示出了本发明一实施例提供的冗余存储模块内部复制的SRAM存储单元的连接方式示意图。
图5示出了本发明一实施例提供的判断模块的电路连接示意图。
图6示出了本发明一实施例提供的防抖动模块的框架结构示意图。
图7示出了本发明一实施例提供的选择模块的电路连接示意图。
图8示出了本发明一实施例提供的选择模块的电路连接示意图。
图9示出了本发明一实施例提供的统计模块的电路连接示意图。
图10示出了本发明一实施例提供的仿真波形示意图。
附图标记：
10 冗余存储模块；
20 判断模块；
30 防抖动模块；
31 延时单元；
40 选择模块；
50 统计模块；
60 判断逻辑模块；
70 控制器；
WLUD_b 栅极使能信号；
WL_enb 栅极开关信号；
WL 字线；
WLB 反相字线；
BP、BN 位线；
P、N 内部节点；
VDD 电源电压；
VSS 接地；
CLK、CLOCK 时钟信号；
SEL 开关控制信号；
TieH 恒置高信号；
TieL 恒置低信号；
VTH 判断基准信号；
BYPASS 旁通信号；
BYPASSB 旁通反相信号；
RESET 重置信号；
NPG1、NPG2 NMOS门管；
NPD1、NPD2 NMOS下拉管；
PPU1、PPU2 PMOS上拉管；
D 触发器；
WL_replicate 测试字线电压；
Vout_SENSOR 内部节点电压；
DECISION_SIG 判断结果信号；
INNER_DECISION 内部判断信号；
EXT_DECISION 外部判断信号；
DEC_EN 逻辑判断结果信号；
DEC_MUX 选择结果信号。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合优选实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
另外，在以下的说明中所使用的“上”、“下”、“左”、“右”、“顶”、“底”、“水平”、“垂直”应被理解为该段以及相关附图中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作，因此不应理解为对本发明的限制。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第二组件、区域、层和/或部分。
为了解决现有技术存在的上述技术问题，本发明提供了一种可调节WLUD读写辅助电路中的字线电压感应模块的电路结构的实施例，用以获得临界字线电压，以使SRAM存储单元的内部节点在读操作时保持稳定。
如图2所示，本实施例提供的上述电路结构可以包括：多个冗余存储模块10、多个判断模块20、防抖动模块30、选择模块40和统计模块50，其中：
上述多个冗余存储模块10，用以响应于测试字线电压WL_replicate的驱动，模拟上述SRAM存储单元的读操作。
每个上述冗余存储模块10，可以包括如图3或图4所示的多个冗余存储单元。每个上述冗余存储模块10中包括的上述冗余存储单元的个数，可以为上述SRAM存储单元的存储阵列的行数与上述冗余存储模块10个数的比值。
例如：某个上述SRAM存储单元的存储阵列共有512行，则上述冗余存储模块10也应当包括512个上述冗余存储单元。若采用16个上述冗余存储模块10来复制上述存储阵列，则每个上述冗余存储模块10仅需包括32个上述冗余存储单元。
每个上述冗余存储单元包含的电气元件，用于复制上述SRAM存储单元包含的电气元件。上述冗余存储单元的尺寸和版图可以相同于上述SRAM存储单元，但是其包含的电气元件的连接关系应当不同于上述SRAM存储单元包含的电气元件的连接关系，用以模拟上述SRAM存储单元的读操作。
在如图3所示的上述冗余存储模块内部复制的SRAM存储单元的连接方式示意图中，每个上述冗余存储单元还可以包含连接在第一位线BP和第二位线BN之间的第一门管NPG1、第一上拉管PPU1、第一下拉管NPD1、第二门管NPG2、第二上拉管PPU2和第二下拉管NPD2；
上述第一上拉管PPU1和上述第一下拉管NPD1的漏极与上述第一门管NPG1的源极相连，并引出上述冗余存储单元的内部节点P；
上述第一门管NPG1和上述第二门管NPG2的栅极与字线WL相连，以响应上述预设的测试字线电压WL_replicate的驱动；
上述第一门管NPG1的漏极与上述第一位线相连BP，上述第二门管NPG2的漏极与上述第二位线相连BN，上述第一位线BP和上述第二位线BN接高电平；
上述第一上拉管PPU1的栅极和源极、上述第一下拉管NPD1的栅极、上述第二上拉管PPU2的源极和漏极、上述第二下拉管NPD2的漏极与电源相连；以及
上述第一下拉管NPD1的源极、上述第二上拉管PPU2的栅极、上述第二下拉管NPD2的栅极和源极接地。
每个上述冗余存储单元的内部节点P，随读翻转的发生而产生一个稳定的电压信号，用以根据该电压信号来判定该冗余存储单元的内部节点P是否发生上述读翻转。
相应于本实施例中，每个冗余存储模块10包括32个冗余存储单元的具体方案。上述32个冗余存储单元的内部节点P依次连接，从而在上述内部节点P上产生一个总的叠加电压。本实施例提供的上述电路结构，可以对上述冗余存储模块的32个内部节点P上的电压进行归一化处理，从而反馈上述32个冗余存储单元的内部节点P的平均状态。
上述归一化处理，指的是将上述32个内部节点P上的总电压，除以每个上述冗余存储模块10包括的冗余存储单元的个数(即32)，从而获得反馈上述多个冗余存储单元的内部节点P平均状态的内部节点电压Vout_SENSOR的处理方法。
因此，本实施例提供的上述电路结构，可以通过侦测上述内部节点P电压Vout_SENSOR的方式，以实现对施加于上述SRAM存储单元中传输管栅极的字线WL电压的间接侦测，从而判定是否需要进行上述下字线驱动WLUD降档，并输出上述字线电压降档所需的开关控制信号SEL。
本领域的技术人员可以理解，如图3所示的上述冗余存储模块10内部复制的SRAM存储单元的连接方式，只是本实施例提供的一种优选方案，其主要目的在于尽可能地减小对上述SRAM存储单元的版图修改。
在其他实施例中，本领域的技术人员也可以采用如图4所示的上述冗余存储模块内部复制的SRAM存储单元的连接方式，根据上述内部节点P的电压信号Vout_SENSOR来判定该冗余存储单元的内部节点P是否发生上述读翻转。
如图4所示，在本发明提供的上述电路结构中，每个上述冗余存储单元也可以包含连接在第一位线BP和第二位线BN之间的第一门管NPG1、第一上拉管PPU1、第一下拉管NPD1、第二门管NPG2、第二上拉管PPU2和第二下拉管NPD2；
上述第一上拉管PPU1和上述第一下拉管NPD1的漏极、上述第二上拉管PPU2和上述第二下拉管NPD2的栅极与上述第一门管NPG1的源极相连，引出上述冗余存储单元的内部节点P；
上述第一门管NPG1的栅极与字线WL相连，以响应上述预设的测试字线电压WL_replicate的驱动；
上述第一上拉管PPU1和上述第二上拉管PPU2的源极与电源VDD相连，上述第一下拉管NPD1和上述第二下拉管NPD2的源极接地VSS；
上述第一门管NPG1的漏极与上述第一位线BP相连，上述第二门管NPG2的漏极与上述第二位线BN相连，上述第一位线BP和上述第二位线BN接高电平；
上述第一上拉管PPU1和第一下拉管NPD1的栅极、上述第二上拉管PPU2和上述第二下拉管NPD2的漏极与上述第二门管NPG2的源极相连，并接入恒置高信号TieH；以及
上述第二门管NPG2的栅极接入恒置低信号TieL。
如图4所示的上述冗余存储模块10内部复制的SRAM存储单元的连接方式，是本实施例提供的另一种优选方案，其主要目的在于通过连接上述恒置高信号TieH和上述恒置低信号TieL，从而提高上述冗余存储模块10的稳定性。
本领域的技术人员还可以基于本发明的构思，采用其他具体的冗余存储模块10内部复制的SRAM存储单元的连接方式，以实现根据上述内部节点P的电压信号Vout_SENSOR来判定该冗余存储单元的内部节点P是否发生上述读翻转的效果。
如图2所示，相应于本实施例提供的上述可调节WLUD读写辅助电路中的字线电压感应模块的电路结构中，包括多个上述冗余存储模块10的具体方案，上述判断模块20也可以是多个。
上述多个判断模块20与上述多个冗余存储模块10的数量可以相等，从而构成一一对应的关系。每个上述判断模块20与其对应的上述冗余存储模块10的内部节点P相连，用以响应于上述读操作，判断上述测试字线电压WL_replicate是否使上述冗余存储模块10的内部节点P在上述读操作时发生偏转。
如图5所示，是上述判断模块20的电路连接示意图。上述判断模块20中可以包括多个反相器INV和与非门NAND的组合。上述反相器INV的P:N比例各不相同，且该比例均不大于2:1。
上述多个反相器INV的输入端均与上述内部节点P相连，用以接收上述内部节点P的电压信号Vout_SENSOR。上述多个反相器INV的输出端与对应的与非门NAND的第一输入端相连。
上述多个与非门NAND的第二输入端用以接收上述判断基准信号VTH0-VTHi。多个上述与非门NAND中的一个，响应于接收到其对应的上述判断基准信号VTH，输出相应的判断结果。
上述P：N尺寸比例不同的反相器INV的区别在于其翻转点不同。若某一个反相器INV的P:N比例为2:1，则代表该反相器INV在上述内部节点P的电压信号Vout_SENSOR为大约1/2电源电压VDD处发生翻转。
相应的，其他反相器INV的P:N比例均小于2:1，则代表其会在输入信号Vout_SENSOR小于1/2电源电压VDD处即可发生翻转，从而进一步提高上述判断模块20的判断精度。
如图5所示，上述判断模块20可以通过触发对应的上述判断基准信号VTH0～VTHi，以选通具有不同P:N比例的反相器INV，从而根据特定的P:N比例产生对应的判断结果信号。
本领域的技术人员可以理解，包括多个上述反相器INV和上述与非门NAND组合的上述判断模块20，只是本实施例提供的一种优选方案，用于提供多种判断上述内部节点P是否发生上述读翻转的标准，从而扩大本实施例提供的上述电路结构的适用范围。在其他实施例中，本领域的技术人员即使采用只有一个上述反相器INV和上述与非门NAND组合的上述判断模块20，也能实现判断上述内部节点P是否发生上述读翻转的目的。
本领域的技术人员还可以理解，包括多个上述冗余存储模块10和多个上述判断模块20的电路结构，也只是本实施例提供的一种优选方案，用于分组判断上述内部节点P是否发生上述读翻转，从而有效地降低了对上述具有不同P:N比例的反相器INV的数量需求，变相地提升了上述字线电压感应模块的电路结构的判断精度。在其他实施例中，本领域的技术人员也可以仅采用一个上述冗余存储模块10和一个上述判断模块20，以实现根据上述内部节点P的电压信号Vout_SENSOR来判定该冗余存储单元的内部节点P是否发生上述读翻转的目的。
在本发明提供的上述电路结构中，响应于上述判断模块20判断上述内部节点P发生偏转，上述冗余存储模块10还可以执行降档后重复读操作，以经过降档调整后的测试字线电压WL_replicate再次模拟上述读操作，直至上述判断模块20判断上述内部节点P在上述读操作中不发生偏转。
相应于本实施例中，采用多个上述冗余存储模块10和多个上述判断模块20的电路结构，上述多个判断模块20的后端，还可以进一步设有判断逻辑模块60。
上述判断逻辑模块60可以设有多个输入端口，分别接收上述多个判断模块20输出的多个判断结果信号DECISION_SIG。响应于上述多个判断结果信号DECISION_SIG中的任意一个，指示上述内部节点P发生偏转，输出一个判断上述内部节点P发生偏转的逻辑判断结果信号DEC_EN。
本领域的技术人员可以理解，上述判断逻辑模块60只是本实施例提供的一种具体方案，用于整合上述多个判断模块20输出的多个判断结果信号DECISION_SIG。在其他实施例中，相应于只采用一个上述判断模块20的电路结构，也可以不采用上述判断逻辑模块60。
如图2所示，在本实施例提供的上述可调节WLUD读写辅助电路中的字线电压感应模块的电路结构中，还可以包括防抖动模块30。
如图6所示，上述防抖动模块30可以包括延时单元(Delay Unit)31和与门AND逻辑单元。上述防抖动模块30可以连接在上述判断逻辑模块60之后，用以滤除上述判断逻辑模块60输出的噪声信号，从而避免误操作。
请参阅图6，上述延时单元Delay Unit的输出信号比上述逻辑判断结果信号DEC_EN晚一个延迟时间。
当上述判断逻辑模块60产生噪声信号，其输出端产生的上述逻辑判断结果信号DEC_EN为一个短暂的毛刺高电平信号(逻辑“1”)。待上述噪声信号经过上述延时单元31的延迟后，上述逻辑判断结果信号DEC_EN已经归零(逻辑“0”)，上述与门AND逻辑单元的输出端将保持低电平，从而过滤上述噪声信号。
相应地，当上述判断逻辑模块60响应于上述判断结果信号DECISION_SIG为“发生上述读翻转”(逻辑“1”)，其输出端产生的上述逻辑判断结果信号DEC_EN为一个长于上述延迟时间的高电平(逻辑“1”)。待上述逻辑判断结果信号DEC_EN经过上述延时单元31的延迟后，仍能够与上述判断逻辑模块60输出端的高电平(逻辑“1”)，共同触发上述与门AND逻辑单元，从而产生一个指示“发生上述读翻转”的内部判断信号INNER_DECISION。上述延时单元31的延迟时间小于上述高电平逻辑判断结果信号DEC_EN的时间长度。
本领域的技术人员可以理解，上述响应于逻辑判断结果信号DEC_EN而运行的上述防抖动模块30，只是本实施例提供的一种优选方案，用于过滤上述噪声信号，从而防止误触发，并提高上述电路结构的可靠性。在其他实施例中，若上述电路结构中没有采用上述判断逻辑模块60，上述防抖动模块30也可以响应于上述判断模块20输出的上述判断结果信号DECISION_SIG而运行，以实现相同的过滤上述噪声信号的目的。本领域的技术人员即使不采用上述防抖动模块30，也不会影响上述字线电压感应模块的电路结构的基本运行。
如图2所示，在本实施例提供的上述可调节WLUD读写辅助电路中的字线电压感应模块的电路结构中，还可以包括选择模块40，用于选择是采用上述内部判断信号INNER_DECISION，还是采用从外部直接送入的外部信号EXT_DECISION，从而提升上述电路结构的控制灵活性。
如图7所示，上述选择模块40可以包括若干与非门NAND逻辑单元，用以响应于旁通信号BYPASS，旁路上述内部判断信号INNER_DECISION，而将从上述选择模块40输入的外部信号EXT_DECISION传送至后续的统计模块50。上述内部判断信号INNER_DECISION，指示上述判断模块20的输出结果。
请参阅图7，若上述旁通信号BYPASS为高电平(逻辑“1”)，则上述外部信号EXT_DECISION对应的与非门NAND逻辑单元启动，而上述内部判断信号INNER_DECISION对应的与非门NAND逻辑单元待机。上述选择模块40输出的选择结果信号DEC_MUX，指示上述外部信号EXT_DECISION。
反之，若上述旁通信号BYPASS为低电平(逻辑“0”)，则上述外部信号EXT_DECISION对应的与非门NAND逻辑单元待机，而上述内部判断信号INNER_DECISION对应的与非门NAND逻辑单元启动。上述选择模块40输出的选择结果信号DEC_MUX，指示上述内部判断信号INNER_DECISION。
本领域的技术人员可以理解，如图7所示的选择模块40的电路连接方式，只是本实施例提供的一种具体方案。在其他实施例中，本领域的技术人员还可以通过将晶体管以如图8所示的方式连接，以实现相同的选择效果；或使用传输门和非门来实现相同的选择效果。
本领域的技术人员还可以理解，如图7和图8所示的用于根据旁通信号BYPASS以旁路上述内部判断信号INNER_DECISION的上述选择模块40，只是本实施例提供的一种优选方案，用于提供手动判断上述读翻转的功能，从而提升控制的灵活性，并节省时间。假设已知需要降低的WLUD档位，则可以使用上述BYPASS和上述EXT_DECISION，直接在统计模块50产生相应的开关控制信号SEL，而不用再去逐步测试需要下降的档位。在其他实施例中，即使不采用上述选择模块40，也通过上述判断模块20来实现上述判断内部节点P是否发生偏转，并通过逐步测试的方式来获得需要下降的档位，以及临界字线电压的目的。
如图2所示，在本实施例提供的上述可调节WLUD读写辅助电路中的字线电压感应模块的电路结构中，还包括统计模块50。
上述统计模块50用以统计并输出上述判断模块20判断为偏转的次数，从而控制WLUD读辅助电路的后续模块进行相应的字线降档操作，并计算上述临界字线电压。上述偏转次数n指示需要降档的档位，并被用于结合初始的测试字线电压WL_replicate，以及每次的测试字线电压调整量ΔWL_replicate来表征上述临界字线电压。上述临界字线电压的取值为WL_replicate-n×ΔWL_replicate。
如图9所示，为上述统计模块50的电路连接示意图。上述统计模块50可以为若干D触发器组成的移位寄存器时序电路。
请参阅图9，本实施例提供的上述电路结构经过最初重置信号RESET后，上述开关控制信号SEL[0]-SEL[n-1]的状态全为0。时钟信号CLOCK的有效沿(上升沿或下降沿)每采到一次上述选择结果信号DEC_MUX为高电平的有效信号，则上述开关控制信号SEL[0]～SEL[n-1]从低位到高位依次移位有效。直到上述判断模块20判断为不翻转，上述统计模块50输出相应的开关控制信号SEL[0]-SEL[n-1]。上述开关控制信号SEL[0]-SEL[n-1]，指示上述内部节点P的偏转次数，仅能有一位有效(高电平)。
本领域的技术人员可以理解，上述若干D触发器组成的移位寄存器时序电路，只是本实施例提供的一种具体的统计计数方案。在其他实施例中，本领域的技术人员也可以采用其他具体方案，以实现相同的计数的目的。
如图10所示，是上述电路结构的仿真波形示意图。上述仿真波形示意图的横坐标指示上述电路结构的工作时间。
在上述电路结构的时钟信号CLOCK工作前，先以重置信号RESET，将上述统计模块50的开关控制信号SEL[0]-SEL[5]的数值重置到0。这时，上述开关控制信号SEL[0]-SEL[5]全都是0。
然后，上述电路结构的时钟信号CLOCK开始工作，在每个上述时钟信号CLOCK的上升沿采集选择结果信号DEC_MUX的数值。
如果上述选择结果信号DEC_MUX为高电平(逻辑“1”)，则代表该字线WL电压会造成上述内部节点P发生翻转。上述统计模块50进一位，并将SEL[0]＝1的开关控制信号传送给可调节WLUD读辅助电路的后续电路模块(未绘示)，以执行WL电压的降档操作，并返回一个经过调整的测试字线电压WL_replicate给上述冗余存储模块10。上述经过调整的测试字线电压WL_replicate，指示经过降档操作后的上述WL电压的取值。上述测试字线电压WL_replicate的取值，可以通过将上述初始测试字线电压降低一定比例(例如10％)，或降低一定幅值(例如0.1V)来获得。
不断地以上述冗余存储模块10重复执行上述读操作，直到上述经过调整的测试字线电压WL_replicate，不再使上述冗余存储模块10的内部节点P发生上述读翻转，则上述判断模块20输出内部节点电压Vout_SENSOR＝0。
相应地，上述选择结果信号DEC_MUX变成0，上述开关控制信号SEL[0]-SEL[5]不再进位。上述测试字线电压WL_replicate不再降低，即可认为获得了能够使上述SRAM工作在最佳状态的上述临界字线电压。
基于以上描述，本领域的技术人员可以理解，本实施例提供的上述可调节WLUD读辅助电路中的字线电压感应模块的电路结构，可以通过侦测上述冗余存储模块10中内部节点电压Vout_SENSOR的方式，以实现对施加于上述SRAM存储单元中传输管栅极的字线WL电压的间接侦测。上述电路结构可以通过实时判断当前NPG管栅极施加的字线电压是否会造成上述读翻转，以判定是否需要进行上述下字线驱动降挡(WLUD)，并输出字线电压降档所需的上述开关控制信号SEL[0]-SEL[n-1]。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (9)

1.一种电路结构，用以获得临界字线电压，以使SRAM存储单元的内部节点在读操作时保持稳定，所述电路结构包括冗余存储模块、判断模块和统计模块，其中：
所述冗余存储模块用以响应于测试字线电压的驱动，模拟所述SRAM存储单元的读操作；
所述判断模块与所述冗余存储模块的内部节点相连，用以响应于所述读操作，判断所述测试字线电压是否使所述冗余存储模块的内部节点在所述读操作时发生偏转，响应于发生偏转，所述冗余存储模块以调整的测试字线电压模拟所述读操作，直至所述判断模块判断所述内部节点在所述读操作中不发生偏转，以及
所述统计模块用以统计并输出偏转次数，所述偏转次数被用于结合每次的测试字线电压调整量来表征所述临界字线电压；
其中，所述电路结构还包括选择模块，所述选择模块连接在所述判断模块与所述统计模块之间，用以响应于旁通信号，旁路所述判断模块的输出结果，将通过所述选择模块输入的外部信号传送至所述统计模块，所述统计模块根据所述外部信号统计并输出所述偏转次数。
2.如权利要求1所述的电路结构，其特征在于，所述冗余存储模块包括多个冗余存储单元，每个所述冗余存储单元包含的电气元件复制所述SRAM存储单元包含的电气元件，所述冗余存储单元包含的电气元件的连接关系不同于所述SRAM存储单元包含的电气元件的连接关系，所述冗余存储模块的内部节点反馈所述多个冗余存储单元的内部节点的平均状态。
3.如权利要求2所述的电路结构，其特征在于，每个所述冗余存储单元包含连接在第一位线和第二位线之间的第一门管、第一上拉管、第一下拉管、第二门管、第二上拉管和第二下拉管；
所述第一上拉管和所述第一下拉管的漏极与所述第一门管的源极相连，引出所述冗余存储单元的内部节点；
所述第一门管和所述第二门管的栅极与字线相连，以响应预设的所述测试字线电压的驱动；
所述第一门管的漏极与所述第一位线相连，所述第二门管的漏极与所述第二位线相连，所述第一位线和所述第二位线接高电平；
所述第一上拉管的栅极和源极、所述第一下拉管的栅极、所述第二上拉管的源极和漏极、所述第二下拉管的漏极与电源相连；以及
所述第一下拉管的源极、所述第二上拉管的栅极、所述第二下拉管的栅极和源极接地。
4.如权利要求2所述的电路结构，其特征在于，每个所述冗余存储单元包含连接在第一位线和第二位线之间的第一门管、第一上拉管、第一下拉管、第二门管、第二上拉管和第二下拉管；
所述第一上拉管和所述第一下拉管的漏极、所述第二上拉管和所述第二下拉管的栅极与所述第一门管的源极相连，引出所述冗余存储单元的内部节点；
所述第一门管的栅极与字线相连，以响应预设的所述测试字线电压的驱动；
所述第一上拉管和所述第二上拉管的源极与电源相连，所述第一下拉管和所述第二下拉管的源极接地；
所述第一门管的漏极与所述第一位线相连，所述第二门管的漏极与所述第二位线相连，所述第一位线和所述第二位线接高电平；
所述第一上拉管和第一下拉管的栅极、所述第二上拉管和所述第二下拉管的漏极与所述第二门管的源极相连，并接入恒置高信号；以及
所述第二门管的栅极接入恒置低信号。
5.如权利要求1所述的电路结构，其特征在于，所述判断模块包括反相器和与非门，所述反相器的P:N比例小于等于2:1，所述反相器的输入端与所述内部节点相连，所述反相器的输出端与所述与非门的第一输入端相连，响应于所述与非门的第二输入端接收到判断基准信号，所述与非门的输出端输出判断结果至所述统计模块，以使所述统计模块基于所述判断结果统计所述偏转次数。
6.如权利要求5所述的电路结构，其特征在于，所述判断模块包括多个所述反相器和所述与非门的组合，各个所述反相器的P:N比例各不相同，各个所述反相器的输入端均与所述内部节点相连，各个所述反相器的输出端与对应的与非门的第一输入端相连，各个所述与非门的第二输入端用以接收所述判断基准信号，多个所述与非门中的一个响应于接收到所述判断基准信号输出所述判断结果。
7.如权利要求1所述的电路结构，其特征在于，所述电路结构包括多个所述冗余存储模块和多个所述判断模块，每一个所述冗余存储模块对应一个所述判断模块；
多个所述冗余存储模块模拟所述SRAM存储单元的读操作；
多个所述判断模块输出多个是否偏转的判断结果；其中
所述电路结构还包括判断逻辑模块，用以接收多个所述判断结果，响应于多个所述判断结果中的任意一个判断所述内部节点发生偏转，输出偏转的判断信号给所述统计模块，所述偏转次数为所述偏转的判断信号的次数。
8.如权利要求1所述的电路结构，其特征在于，所述统计模块为若干D触发器组成的移位寄存器时序电路，所述判断模块每判断一次偏转，所述移位寄存器时序电路从低位到高位依次移位，直到所述判断模块判断所述内部节点不翻转，并输出所述偏转次数。
9.如权利要求1所述的电路结构，其特征在于，所述电路结构还包括防抖动模块，所述防抖动模块包括延时单元和逻辑单元，连接在所述判断模块与所述统计模块之间，用以滤除所述判断模块输出的噪声信号。
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