KR20050057585A - 자기저항 랜덤 액세스 메모리 내의 위크 비트들을 식별하기위한 방법 및 회로 - Google Patents

자기저항 랜덤 액세스 메모리 내의 위크 비트들을 식별하기위한 방법 및 회로 Download PDF

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Abstract

적어도 두 저항 상태들을 갖는 메모리(10, 60)가 테스트된다. 일 형태에서, 메모리는 메모리 셀(14, 64)에 결합된 전류 전극을 가진 제 1 트랜지스터(16, 68) 및 기준 메모리 셀(28, 74)에 결합된 전류 전극을 가진 제 2 트랜지스터(26, 66)를 포함한다. 제 1 트랜지스터의 제어 전극은 테스트 제어 신호에 기초하여 제 1 기준 전압 혹은 제 2 기준 전압을 수신하며, 제 2 트랜지스터의 제어 전극은 제 1 기준 전압을 수신한다. 테스트 모드에서, 메모리 셀이 저항 상태로 프로그램된 후에, 제 2 기준 전압(제 1 기준 전압과는 다른)이 제 1 트랜지스터에 제공된다. 이어서, 메모리가 이전에 프로그램 저항 상태를 센싱할 수 있는지를 판정하기 위해 메모리 셀이 읽혀진다. 일 실시예에서, 이 테스트 모드는 메모리 내 위크(weak) 비트들을 식별하는데 사용될 수 있다.

Description

자기저항 랜덤 액세스 메모리 내의 위크 비트들을 식별하기 위한 방법 및 회로{Method and circuitry for identifying weak bits in an MRAM}
본 발명은 일반적으로 반도체 회로들에 관한 것으로, 특히 반도체 메모리 회로들에 관한 것이다.
적어도 두 개의 구별되는 저항 상태들을 갖는 형태의 반도체 메모리는 자기저항 랜덤 액세스 메모리(이하, "MRAM"이라 함)이다. MRAM 셀의 독출에서 주요 인자는 MRAM 셀에서 터널 접합의 저항이다. 메모리 어레이에 상당 수의 셀들에는 제조 공정 편차들에 기인하여 저항값들이 분포되어 있을 것이다. 터널 접합의 저항이 너무 크다면, 로우 저항상태의 비트는 이것이 하이 저항 상태에 있는 것처럼 보일 것이다. 반면, 터널 접합의 저항이 너무 낮다면, 하이 저항 상태의 비트는 이것이 로우 저항 상태에 있는 것처럼 보일 것이다. 이러한 오류들이 시종일관 발생한다면, 통상의 메모리 테스트로도 문제가 검출될 것이다. 그러나, 비트의 저항값이 경계선상에 있다면, 위크(weak) 비트라 하는 비트는 올바르게 읽힐 때도 있고 테스트 중에 잡음에 기인하여 틀리게 읽힐 때도 있게 될 것이다. 이러한 변동은 메모리들에서 제조 테스트시엔 통과하였으나 시스템에서 사용될 때 오류로 페일(fail)하는 문제로 이어질 수 있다.
위크 비트들의 존재가 메모리 문헌에 잘 기재되어 있는 바와 같이 DRAM들, SRAM들 및 플래시 메모리들을 위한 수많은 테스트 방법들이 제안되어 있다. 로저 쿵(Roger Kung) 등의 "DRAM을 위한 테스트 방법 및 장치(Testing Method and Apparatus for DRAM)" 명칭의 미국 특허 제 4,468,759 호는 DRAM에 대한 테스트 방법의 예이다. 쿵(Kung)은 위크 비트들을 검출하기 위한 독출 기준으로서 사용되는 더미 DRAM 셀에 저장된 전압의 조정을 개시하고 있다. 1들에 대해선 전압이 상승되고 0들에 대해선 낮아진다. 반대로, MRAM들은 전압이 아닌 자기 상태를 저장한다. "적응 메모리를 가진 플래시 메모리 및 방법(Flash Memory having Adaptive Memory and Method)" 명칭의 퐁(Fong)의 미국 특허 제 5,537,358 호는 위크 비트들을 보완하기 위해서 기준 비트들의 전압 변동을 이용한다. "메모리 디바이스들의 셀 여백을 테스트하기 위한 디바이스들 및 방법(Devices and Method for Testing Cell Margin of Memory Devices)" 명칭의 케빈 듀스맨(Kevin Duesman) 등의 미국 특허 제 6,105,152 호는 위크 비트들을 식별하는 메모리 테스트 방법의 다른 예이다. 이 예에서, 테스트시에, 타이밍 신호들의 시작시간, 기간, 혹은 전압 레벨들 중 적어도 하나를, 경계선상의 메모리 셀들이 페일에 이르게 되는 명시된 범위들 밖에 있도록 변경한다. 이 기술은 어떤 점에 의해 위크 비트 페일이 일어나는가를 직접적으로 제어 혹은 개시하고 있지 않다.
본 발명을 예에 의해서 예시하나 동일 구성요소에 동일 참조부호를 사용한 첨부 도면들에 의해 한정되는 것은 아니다.
도 1은 위크 비트들을 식별하기 위한 회로를 가진 메모리 부분을 개략적으로 도시한 도면.
도 2는 본 발명에 따른 메모리에서 위크 비트들을 식별하는 방법을 도시한 흐름도.
도 3은 위크 비트들을 식별하기 위한 회로를 가진 메모리 부분의 다른 실시예를 개략적으로 도시한 도면.
도 4는 도 1의 메모리의 다른 실시예의 개략도.
도 5는 도 3의 메모리의 다른 실시예의 개략도.
도 6은 도 1, 도 3, 도 4 및 도 5에서 사용되는 기준 회로의 다른 실시예의 개략도.
당업자는 도면들에서 구성요소들은 간이성과 명확성을 위해 예시된 것으로 반드시 축척에 맞게 도시되진 않은 것을 알 것이다. 예를 들면, 도면들에서 일부 구성요소들의 크기는 본 발명의 실시예들의 이해에 도움이 되게 다른 구성요소들에 비해 과장되어 있을 수 있다.
상세한 설명
도 1은 위크 비트들을 식별하기 위한 회로를 가진 메모리(10)를 도시한 것이다. 메모리(10)는 각각이 적어도 두 개의 구별되는 저항 상태들을 갖는 복수의 셀들을 가진 메모리이다. 저항(RR)을 갖는 메모리 기준 회로(12)는 RB의 저항을 갖는 테스트할 메모리 비트 셀(14)과 결부하여 사용된다. 메모리 비트 셀(14)의 제 1 단자는 점선으로 표시된 바와 같이 전압(VSS)을 수신하기 위해 제 1 기준 전압 단자에 결합된다. 메모리 비트 셀(14)의 제 2 단자는 점선으로 표시된 바와 같이 N채널 트랜지스터(16)의 소스 형태의 제 1 전류 전극에 결합된다. 여기 도시된 메모리 셀들에 연관된 모든 점선들은 N채널 트랜지스터(16), P채널 트랜지스터(20), P채널 트랜지스터(22) 및 N채널 트랜지스터(26)로 형성된 센스 증폭기와 Vss간에 메모리 셀이 열(column) 및 행 선택회로(도시생략)를 사용해서 결합됨을 나타낸다. 트랜지스터(16)는 트랜지스터(20)의 드레인에 접속된 드레인 형태의 제 2 전류 전극을 가진다. 트랜지스터(20)는 전압(VDD)를 수신하기 위해 전원공급 전압단자에 접속되는 소스를 가진다. 트랜지스터(20)의 게이트는 기준 출력 신호인 REFERENCE OUT 신호를 제공하는 노드(24)에서 트랜지스터(22)의 게이트에 접속된다. 트랜지스터(22)의 소스는 VDD 단자에 접속된다. 트랜지스터(22)의 드레인은 트랜지스터(26)의 드레인 및 트랜지스터(22)의 게이트에 접속된다. 트랜지스터(26)의 게이트는 제 1 기준전압(VREF1)을 수신하기 위해 기준회로(13)의 노드(31)에 접속된다. 트랜지스터(26)의 소스는 저항(RR)을 갖는 기준 메모리 셀(28)의 제1 단자에 결합된다. 기준 메모리 셀(28)의 제2 단자는 Vss 전압 단자에 결합된다. 트랜지스터(16)의 게이트 형태의 제어 전극은 노드(30)에서 기준회로(13)의 기준 선택회로(18)의 기준 신호에 접속된다. 기준 선택회로(18)의 제 1 입력은 제 1 기준 전압(VREF1)을 받으며, 기준 선택 회로(18)의 제 2 입력은 제 2 기준전압(VREF2)을 받는다. 기준 선택 회로(18)의 제어 입력은 TEST CONTROL 신호를 수신한다. TEST CONTROL 신호는 바람직하게는, VREF1 및 VREF2 기준 전압들을 각각 선택하기 위해 제 1 값 혹은 제 2 값을 취할 수 있다.
정규 동작모드에서, TEST CONTROL 신호는 VREF1 전압입력이 노드(30)에 인가되도록 설정된다. 이에 따라, 트랜지스터들(16, 26)의 게이트들은 이에 인가되는 전압이 동일하게 된다. 게이트/소스 전압이 트랜지스터들(16, 26)의 임계전압에 근사할 수 있도록 트랜지스터들(16, 26)은 게이트 폭/길이 비들을 크게 한 물리적으로 동일한 크기인 것으로 가정한다. 이에 따라, 비트 저항(RB) 및 기준저항(RR)은 이들의 단자들에 걸리는 전압이 거의 동일하다. 비트 저항(RB)은 로우 저항상태와 하이 저항 상태를 갖는다. 기준저항(RR)은 RB의 하이 저항상태와 로우 저항 상태 간 중간정도의 저항을 갖는다. RR에 걸리는 전압으로, 트랜지스터(26), 노드(25), 트랜지스터(22)을 통해 흐르는 전류(IR)가 발생한다. 트랜지스터(22)에 의해 도통되는 전류(IR)는 트랜지스터(22)가 다이오드 접속인 결과로 트랜지스터(22)의 게이트 및 드레인 상의 전압을 결정한다. 트랜지스터(20)는 트랜지스터(22)에 의해 도통되는 전류(IR)에 미러 관계에 있도록 접속된다.
비트 저항(RB)은 로우 저항 상태에 있는 것으로 가정한다. 그러면, 메모리 셀(14) 및 트랜지스터(16)를 통하는 비트 전류(IB)는 기준 셀(28)을 통하는 전류(IR)보다 클 것이다. 결국은 로우 저항상태를 나타내는 REFERENCE OUT 상의 전압보다 BIT OUT의 전압이 낮아질 것이다.
유사하게, 비트 저항(RB)이 하이 저항 상태에 있는 것으로 가정한다. 그러면, 메모리 셀(14) 및 트랜지스터(16)를 통하는 비트 전류(IB)는 기준 셀(28)을 통하는 전류(IR)보다 작게 될 것이다. 결국은 하이 저항상태를 나타내는 REFERENCE OUT 상의 전압보다 BIT OUT의 전압이 높아질 것이다.
공정 편차로 인해, 비트 저항이 다르다. 로우 상태의 일부 비트들은 기준값보다 약간 낮거나 이와 동일한 저항값을 가질 수 있어 표준 테스트를 통과할 수도 있다. 유사하게, 하이 상태의 그 외의 비트들은 기준 저항보다 거의 혹은 약간 큰 저항을 가질 수 있어 표준 테스트를 가까스로 통과할 수도 있다. 이들 위크 비트들을 걸러내기 위해서, TEST CONTOL 신호로, 기준 선택회로(18)가 VREF2를 노드(30)에 공급하게 하는 테스트 모드가 되게 한다. 적합한 값의 VREF2은 위크 비트들을 페일되게 한다. 메모리 셀(14)은 IB가 IR보다 약간만 더 크게 되게 기준 저항값에 가까운 로우 상태 저항값을 가질 수 있다. VREF1보다 낮은 VREF2 값을 인가함으로써 IB가 감소하게 될 것이고, 이에 따라 위크 비트에 대한 IB는 IR보다 낮아져 위크 비트는 페일한다. 유사하게, 메모리 셀(14)은 IB가 IR보다 약간만 크게 되게 기준 저항값에 가까운 하이 상태 저항값을 가질 수도 있다. VREF1보다 큰 VREF2의 값을 인가함으로써 IB는 증가할 것이고, 이에 따라 위크 비트에 대한 IB는 IR보다 크게 되어 위크 비트는 페일한다.
도 2는 전술한 테스트 모드의 흐름도이다. 시간 단계 40 후에, 단계 42에서 테스트 비트(RB)에 로우 상태 값이 기입된다. 단계 44에서, VREF1보다 크기가 작은 VREF2의 미리 결정된 테스트 기준 전압을 선택함으로써 테스트 비트(RB)가 테스트된다. BIT OUT 신호가 논리 하이이면, 메모리 셀(14)은, 단계 46에서 판정하여 단계 48에서 비트가 페일을 나타내는 바와 같이, 로우 값을 확실하게 읽는데 충분한 값의 비트 저항을 갖지 않는다. 트랜지스터(20)의 드레인에 제공된 BIT OUT 신호가 논리 로우이면, 메모리 셀(14)은 단계 46에서 판정되는 바와 같이 로우 값을 확실하게 읽는데 충분한 값의 비트 저항을 갖는다. 비트가 아직 페일하지 않았다고 가정하면, 단계 50에서, 하이 상태 값이 테스트 비트(RB)에 기입된다. 단계 52에서, VREF1보다 크기가 큰 VREF2의 미리 결정된 테스트 기준 전압을 선택함으로써 테스트 비트(RB)가 테스트된다. BIT OUT 신호가 논리 로우이면, 메모리 셀(14)은, 단계 54에서 판정하여 단계 48에서 비트가 페일된 것을 나타내는 바와 같이, 하이 값을 확실하게 읽는데 충분한 값의 비트 저항을 갖지 않는다. 트랜지스터(20)의 드레인에 제공된 BIT OUT 신호가 논리 하이이면, 메모리 셀(14)은 하이 값을 확실하게 읽는데 충분한 값의 비트 저항을 갖는다. 단계 56에서, 비트가 통과된다. 테스트는, 만약 있다면, 추가의 메모리 셀들에 대해 반복될 수 있다.
단계 44 및 단계 46에서, VREF1 및 VREF2에 대해 여러 가지 값들을 사용하여 테스트를 반복하라는 판정이 행해질 수 있다. 이렇게 하여, 메모리 셀 값이 한계 저항에 얼마나 가까운지를 정확하게 판정하기 위해 스위프 동작이 수행될 수 있다. 마찬가지로, VREF1 및 VREF2에 대한 여러 가지 값들을 사용하여 단계 52 및 단계 54가 반복될 수 있다.
도 3은, 다른 메모리로서, 센스 증폭기에 대한 바이어싱을 달성하기 위해 공통 게이트가 아닌 공통 전류를 사용하는, 센스 증폭기에 대해 다른 방식을 갖는 메모리(60)를 도시한 것이다. P 채널 트랜지스터(64)는 VDD 전압단자에 접속된 소스와, 노드(62)에서 기준회로(77)의 기준 선택회로(80)의 출력에 접속된 게이트를 가진다. 트랜지스터(64)의 드레인은 BIT OUT 신호를 제공하며 N채널 트랜지스터(68)의 드레인에 접속된다. 트랜지스터(68)의 소스는 비트 저항(RB)을 갖는 메모리 셀(72)의 제 1 단자에 결합된다. 전술한 바와 같이, 트랜지스터(68)의 소스는 메모리 셀(72)에 직접 접속될 수도 있고 혹은 열(column) 선택 및/또는 행 선택회로를 통해 결합될 수도 있다. 마찬가지로, 메모리 셀(72)의 제2 단자는 VSS를 수신하기 위해 공급전압 단자에 접속될 수도 있고 혹은 열 선택 및/또는 행 선택회로를 통해 결합될 수도 있다. P채널 트랜지스터(66)는 VDD를 수신하기 위한 단자에 접속된 소스를 가진다. 트랜지스터(66)의 게이트는 기준회로(77) 내 노드(63) 및 제1 기준전압(VREF1)에 접속되며, 트랜지스터(66)의 드레인은 REFERENCE OUT 신호를 제공하며 다이오드 접속의 N채널 트랜지스터(70)의 게이트 및 드레인에 접속된다. 트랜지스터(70)의 게이트는 노드(78)에서 트랜지스터(68)의 게이트에 접속된다. 트랜지스터(70)의 소스는 RR의 기준 저항값을 갖는 기준 메모리 셀(74)의 제1 단자에 결합된다. 메모리 기준회로(76)는 트랜지스터(66), 트랜지스터(70) 및 기준 메모리 셀(74)에 의해 형성된다. 기준 메모리 셀(74)의 제2 단자는 VSS 전원전압을 수신하기 위한 단자에 결합된다. 기준 메모리 셀(74)의 제1 단자 및 제2 단자는 트랜지스터(70) 및 VSS 전원전압 단자에 각각 직접 접속될 수도 있고, 혹은 열 선택 및/또는 행 선택회로(도시생략)에 결합될 수도 있다. 기준 선택회로(80)의 제1 입력은 VREF1 신호에 접속되고, 기준 선택회로(80)의 제2 입력은 VREF2 신호에 접속된다.
동작에서, VREF1는 트랜지스터(66)를 통해 기준전류(IR1)가 형성되게 하는 기지의 전압으로 트랜지스터(66)를 바이어스한다. 전류(IR1)는 또한, 노드(78)에 전압이 형성되게 다이오드 접속의 트랜지스터(70)를 바이어스한다. 전류(IR1)는 트랜지스터(70)를 통해 기준 메모리 셀(74)로 흐른다. 게이트/소스 전압이 트랜지스터들(68, 70)의 임계전압에 근사할 수 있도록 트랜지스터들(68, 70)은 게이트 폭/길이 비들을 크게 한, 물리적으로 동일한 크기인 것으로 가정한다. 기준 메모리 셀(74) 및 비트 셀(72)에 걸리는 전압은 대략 동일하다. 비트 셀 저항(RB)은 전류(IB)를 발생시킨다. 정규동작에서, TEST CONTROL 신호에 의해 VREF1가 노드(62)에 나타나게 된다. 트랜지스터(64)는 트랜지스터(66)와 동일하게 설계되고 따라서, 이 경우 전류(IR2)는 전류(IR1)과 동일해진다. 저항(RB)이 저항(RR)보다 낮아지게 비트 저항(RB)이 로우 상태에 있다면, 전류(IB)는 IR1보다 크게 될 것이다. BIT OUT의 전압은 REFERENCE OUT 신호의 전압보다 낮아질 것이다. 반면, 저항(RB)이 저항(RR)보다 크게 되게 비트 저항(RB)가 하이 상태에 있다면, 전류(IB)는 IR1보다 낮아질 것이다. BIT OUT의 전압은 REFERENCE OUT 신호의 전압보다 크게 될 것이다.
공정 편차로 인해, 비트 저항이 다르다. 로우 상태의 일부 비트들은 기준값보다 약간 낮거나 이와 동일한 저항값을 가질 수 있어 표준 테스트를 통과할 수도 있다. 유사하게, 하이 상태의 그 외의 비트들은 기준 저항에 가까운 혹은 약간 큰 저항을 가질 수 있어 표준 테스트를 가까스로 통과할 수도 있다. 이들 위크 비트들을 걸러내기 위해서, TEST CONTROL 신호로, 기준 선택회로(80)가 VREF2를 노드(62)에 공급하게 하는 테스트 모드가 되게 한다. 적합한 값의 VREF2는 위크 비트들을 페일되게 한다. 메모리 셀(14)은 IB가 IR2보다 약간만 더 크게 되게 기준 저항값에 가까운 로우 상태 저항값을 가질 수 있다. VREF1보다 낮은 VREF2 값을 인가함으로써 IR2가 증가하게 될 것이고, 이에 따라 위크 비트에 대한 IB는 IR2보다 낮아져 위크 비트는 페일한다. 유사하게, 메모리 셀(72)은 IB가 IR2보다 약간만 크게 되게 기준 저항값에 가까운 하이 상태 저항값을 가질 수도 있다. VREF1보다 큰 VREF2의 값을 인가함으로써 IR2는 감소할 것이고, 이에 따라 위크 비트에 대한 IB는 IR2보다 크게 되어 위크 비트는 페일한다.
도 4는 도 1의 다른 형태의 메모리(10)를 도시한 것이다. 그러므로 도 4와 도 1 간에 공통되는 요소들은 비교 목적을 위해 유사하게 참조부호를 사용하였다. 메모리 기준회로(81)는 전원전압(VDD)을 수신하기 위한 단자에 소스가 접속된 P채널 트랜지스터(82)를 가진다. 트랜지스터(82)의 게이트는 이 트랜지스터의 드레인에 접속되고 트랜지스터(20)의 게이트 및 P채널 트랜지스터(84)에 접속되어 있다. 트랜지스터(84)의 소스는 전원전압(VDD)을 수신하기 위한 단자에 접속된다. 트랜지스터(82)의 드레인은 N채널 트랜지스터(88)의 드레인에 접속된다. 제1 기준전압(VREF1) 및 기준회로(13)의 노드(31)는 서로 접속된 트랜지스터(88)의 게이트 및 N채널 트랜지스터(92)의 게이트에 접속된다. 트랜지스터(84)의 드레인은 기준 출력단자(REFERENCE OUT) 및 트랜지스터(92)의 드레인에 접속된다. 트랜지스터(88, 92) 각각은 이의 소스가 함께 접속되어 있다. 트랜지스터(88)의 소스는 저항(RH)을 갖는 하이 기준 메모리 셀(90)에 결합된다. 기준 메모리 셀(90)의 제2 단자는 VSS 전압단자에 결합된다. 트랜지스터(92)의 소스는 저항(RL)을 갖는 로우 기준 메모리 셀(94)의 제1 단자에 결합된다. 기준 메모리 셀(94)의 제2 단자는 VSS 전원전압 단자에 결합된다. 메모리 셀들(90, 94)은 점선들로 나타낸 바와 같이 열 선택 및 행 선택회로(도시생략)에 의해, VSS 전원전압 단자와 트랜지스터들(88, 92) 사이에 각각 결합된다. 도 4의 메모리의 모든 나머지 회로는 도 1에 대해 앞에 기술된 바와 같이 접속되고 동일 구성요소에 동일 참조부호를 사용하였다.
동작에서, 메모리 기준회로(81)는 도 1의 메모리 기준 셀(12)과 동일한 기능을 수행한다. 정규 모드 동작에서, TEST CONTROL 신호는 VREF1 전압 입력이 노드(30)에 인가되도록 설정된다. 이에 따라, 트랜지스터들(16, 88, 92)의 게이트들은 이에 인가되는 전압들이 서로 같다. 게이트/소스 전압이 트랜지스터들(16, 88, 92)의 임계전압에 근사할 수 있도록 트랜지스터들(16, 88, 92)은 게이트 폭/길이 비들을 크게 한, 물리적으로 동일한 크기인 것으로 가정한다. 이에 따라, 비트 저항(RB) 및 기준저항들(RH, RL)은 이들의 단자들에 걸리는 전압이 대략 서로 같다. 비트 저항(RB)은 로우 상태 및 하이 상태를 갖는다. 기준저항(RL)은 RB의 로우 저항상태와 유사하게 되도록 제조되며, 기준저항(RH)은 RB의 하이 저항상태와 유사하게 되도록 제조된다. RL 및 RH의 병렬조합에 걸리는 전압은 전류(2IR)을 발생시킨다. 전류(IR)는 트랜지스터들(88, 92) 각각에 흐른다. 트랜지스터(82)에 의해 도통되는 전류(IR)는 트랜지스터(82)가 다이오드 접속된 결과로 트랜지스터(82)의 게이트와 드레인 상의 전압을 결정한다. 트랜지스터들(20, 84)은 트랜지스터(82)에 의해 도통되는 전류(IR)와 미러 관계에 있도록 접속된다.
비트저항(RB)은 로우 저항상태에 있는 것으로 가정한다. 그러면, 메모리 셀(14) 및 트랜지스터(16)를 흐르는 비트 전류(IB)는 기준 전류(IR)보다 크게 될 것이다. 결국은 로우 저항상태를 나타내는 REFERENCE OUT 상의 전압보다 BIT OUT의 전압이 낮아질 것이다.
유사하게, 비트 저항(RB)가 하이 저항 상태에 있는 것으로 가정한다. 그러면, 메모리 셀(14) 및 트랜지스터(16)을 통하는 비트 전류(IB)는 기준 셀(28)을 통하는 전류(IR)보다 작게 될 것이다. 결국은 하이 저항상태를 나타내는 REFERENCE OUT 상의 전압보다 BIT OUT의 전압이 더 크게 될 것이다.
공정 편차로 인해, 비트 저항이 다르다. 로우 상태의 일부 비트들은 기준값보다 약간 낮거나 이와 동일한 저항값을 가질 수 있어 표준 테스트를 통과할 수도 있다. 유사하게, 하이 저항상태의 그 외의 비트들은 기준 저항에 가까운 혹은 약간 큰 저항을 가질 수 있어 표준 테스트를 가까스로 통과할 수도 있다. 이들 위크 비트들을 걸러내기 위해서, TEST CONTROL 신호로, 기준 선택회로(18)가 VREF2를 노드(30)에 공급하게 하는 테스트 모드가 되게 한다. 적합한 값의 VREF2는 위크 비트들을 페일되게 한다. 메모리 셀(14)은 IB가 IR보다 약간만 더 크게 되게 기준 저항값에 가까운 로우 상태 저항값을 가질 수 있다. VREF1보다 낮은 VREF2 값을 인가함으로써 IB가 감소하게 될 것이고, 이에 따라 위크 비트에 대한 IB는 IR보다 낮아져 위크 비트는 페일한다. 유사하게, 메모리 셀(14)은 IB가 IR보다 약간만 크게 되게 기준 저항값에 가까운 하이 상태 저항값을 가질 수도 있다. VREF1보다 큰 VREF2의 값을 인가함으로써 IB는 증가할 것이고, 이에 따라 위크 비트에 대한 IB는 IR보다 크게 되어 위크 비트는 페일한다.
도 5는 도 3의 메모리(60)의 다른 형태이다. 그러므로 도 5와 도 3 간에 공통되는 요소들은 비교 목적을 위해 유사하게 참조부호를 사용하였다. 메모리 기준회로(100)는 공급전압(VDD)을 수신하기 위한 전원공급 전압단자에 소스가 접속된 P채널 트랜지스터(102)를 가진다. 트랜지스터(102)의 게이트는 기준회로(77)의 노드(63)와, 제1 기준전압(VREF1)와, 기준 선택회로(80)의 제1 입력에 접속된다. 트랜지스터(102)의 드레인은 노드(105)에서 N 채널 트랜지스터(106)의 드레인에 접속된다. 트랜지스터(106)의 게이트는 트랜지스터(68)의 게이트와 노드(105)에서 트랜지스터(106)의 드레인에 접속된다. 트랜지스터(106)의 소스는 하이 저항값(RH)을 갖는 기준 메모리 셀(112)의 제1 단자에 결합된다. 직접 접속될 수도 있고, 혹은 열 선택 회로 및 행 선택회로(도시생략) 중 어느 하나에 혹은 이들 모두에 결합될 수도 있다. 기준 메모리 셀(112)의 제2 단자는 열 선택 회로 및 행 선택회로(도시생략) 중 어느 하나 혹은 이들 모두를 통해 결합되거나 전압(VSS)을 수신하기 위한 기준 전압단자에 직접 접속된다. P 채널 트랜지스터(104)의 소스는 VDD를 수신하기 위해 전원공급 전압단자에 접속된다. 트랜지스터(104)의 게이트는 트랜지스터(102)의 게이트 및 제 1 기준전압(VREF1)에 공통으로 접속된다. 트랜지스터(104)의 드레인은 REFERENCE OUT 신호를 제공하며 N 채널 트랜지스터(108)의 드레인에 접속된다. 트랜지스터(108)의 게이트는 노드(105)에 접속되고, 트랜지스터(108)의 소스는 노드(110)에서 트랜지스터(106)의 소스에 접속된다. 트랜지스터(108)의 소스는 로우 저항값(RL)을 갖는 기준 메모리 셀(114)의 제1 단자에 또한 결합된다. 직접 접속될 수도 있고 또는 열 선택회로 및 행 선택회로(도시생략) 중 어느 하나 혹은 이들 모두를 통해 결합될 수도 있다. 기준 메모리 셀(114)의 제2 단자는 열 선택 회로 및 행 선택회로(도시생략) 중 어느 하나 혹은 이들 모두를 통해 결합되거나, 전압(VSS)을 수신하기 위해 기준 전압단자에 직접 접속된다.
동작에서, VREF1는 트랜지스터들(102, 104)을 통해 각각 동일 기준전류들(IR1)이 형성되게 기지의 전압으로 트랜지스터들(102, 104)을 바이어스한다. 전류(IRI)는 또한, 노드(105)에 전압이 형성되게 다이오드 접속의 트랜지스터(106)를 바이어스한다. 전류(IR1)는 트랜지스터들(106, 108)을 통해 기준 메모리 셀들(112, 114)로 각각 흐른다. 게이트/소스 전압이 트랜지스터들(68, 106, 108)의 임계전압에 근사할 수 있도록 트랜지스터들(68, 196, 108)은 게이트 폭/길이 비들을 크게 한, 물리적으로 동일한 크기인 것으로 가정한다. 기준 메모리 셀들(112, 114) 및 비트 셀(72)에 걸리는 전압들은 대략 동일하다. 비트 셀 저항(RB)은 전류(IB)를 발생시킨다. 정규동작에서, TEST CONTROL 신호에 의해 VREF1가 노드(62)에 나타나게 된다. 트랜지스터(64)는 트랜지스터들(102, 104)와 동일하게 설계되고 따라서, 이 경우 전류(IR2)는 전류(IR1)과 동일해진다. 저항(RB)이 저항들(RH, RL)의 평균보다 낮게 비트저항(RB)이 로우 상태에 있다면, 전류(IB)는 IR1보다 크게 될 것이다. BIT OUT의 전압은 REFERENCE OUT 신호의 전압보다 낮아질 것이다. 반면, 저항(RB)이 저항들(RH, RL)의 평균보다 크게 되게 비트저항(RB)이 하이 상태에 있다면, 전류(IB)는 IR1보다 낮아질 것이다. BIT OUT의 전압은 REFERENCE OUT 신호의 전압보다 크게 될 것이다.
공정 편차로 인해, 비트 저항이 다르다. 로우 상태의 일부 비트들은 기준값보다 약간 낮거나 이와 동일한 저항값을 가질 수 있어 표준 테스트를 통과할 수도 있다. 유사하게, 하이 저항상태의 그 외의 비트들은 기준 저항에 가까운 혹은 약간 큰 저항을 가질 수 있어 표준 테스트를 가까스로 통과할 수도 있다. 이들 위크 비트들을 걸러내기 위해서, TEST CONTROL 신호로, 기준 선택회로(80)가 VREF2를 노드(62)에 공급하는 테스트 모드가 되게 한다. 적합한 값의 VREF2는 위크 비트들을 페일되게 한다. 메모리 셀(72)은 IB가 IR보다 약간만 더 크게 되게 기준 저항값에 가까운 로우 상태 저항값을 가질 수 있다. VREF1보다 낮은 VREF1 값을 인가함으로써 IB가 증가하게 될 것이고, 이에 따라 위크 비트에 대한 IB는 IR2보다 낮아져 위크 비트는 페일한다. 유사하게, 메모리 셀(72)은 IB가 IR2보다 약간만 낮게 되게 기준 저항값에 가까운 하이 상태 저항값을 가질 수도 있다. VREF1보다 큰 VREF2의 값을 인가함으로써 IR2는 감소할 것이고, 이에 따라 위크 비트에 대한 IB는 IR2보다 크게 되어 위크 비트는 페일한다.
도 6은 기준 회로(13' 혹은 77')로서 표시한, 도 1, 도 3, 도 4 및 도 5의 기준 회로들(13, 77)의 다른 형태를 도시한 것이다. 도 1, 도 3, 도 4, 도 5 각각에 대한 본 기준회로를 반복하지 않고 편의상 하나의 도면으로 도시하였다. 그러므로, 대응 참조부호들이 표시되었다. 제1 기준전압(VREF1)은 기준 선택회로(18, 80)의 제1 입력에 접속된다. 제2 기준 전압(VREF2)은 기준 선택회로(18, 80)의 제2 입력 및 노드(30, 62)에 접속된다. 기준 선택회로(18, 80)의 출력은 노드(31, 63)에 접속된다. 테스트 제어신호(TEST CONTROL)는 입력(VREF1) 혹은 입력(VREF2)이 기준 선택회로(18, 80)에 의해 노드(31, 63)에 있게 할 것인지를 제어하기 위해 기준 선택회로(18, 80)의 제어단자에 접속된다.
동작에서, 이 택일적 형태는 도 1, 도 3, 도 4, 도 5의 경우와 같이 노드(31, 63) 및 노드(30, 62) 모두에 VREF1이 나타나게 하지 않고 정규모드에서 노드(31, 63) 및 노드(30, 62)에 VREF2 기준전압이 나타나게 한다. 테스트 모드에서는 도 1, 도 3, 도 4, 도 5에서 앞에서 기술된 경우와 같이, VREF1가 노드(31, 63)에 나타나고 VREF2는 노드(30, 62)에 나타난다. 그러므로, 동작면에서 테스트 모드에서는 전술한 각각의 실시예에선 기능이 동일하다.
지금까지, 이를테면 MRAM 같은, 적어도 2개의 구별되는 저항상태들을 갖는 셀들을 가진 메모리, 및 독출시 부정확한 값들을 제공할 수도 있는 위크 비트들을 식별하는데 사용되는 회로가 제공되었음을 알 것이다. 센스 증폭기 내 서로 다른 기준전압들을 사용함으로써, 이를테면 온도 및 전원전압 변동과 같은 외부 인자들을 사용할 필요없이, 아울러 메모리의 타이밍 및 클럭 신호들을 수정할 필요없이, 표시가 달성될 수 있다. 예시된 형태에서, 여기 제공된 방법에 의해, 센스 증폭기는 논리 회로 및 제2 기준전압 혹은 전류의 제어 하에 언밸런스하게 된다. 결과적으로, 여기 제공된 메모리 테스트 회로는 동작의 신뢰도를 향상시킬 수 있게 되고 종래의 공지된 방법들에 의해 드러난 의사 위크 비트 오류들의 발현이 최소화된다. 본 발명에 의해 가능하게 된 경계선 상의 저항비트들의 검출로, 위크 메모리 셀 비트들에 기인하여 오류들이 발생하지 않을 신뢰성 있는 메모리가 된다.
일단 위트 비트들이 식별되면, 메모리는 여분의 메모리를 사용함으로써 교정될 수도 있다. 확인된 위크 비트들 수에 따라, 메모리는 여분을 사용하여 교정될 수도 있고, 혹은 남은 여분이 충분치 않다면, 메모리는 페일될 수도 있다.
여기서 기준 선택 회로들(18, 80)에 의해 제공된 기준 전압 선택회로는 멀티플렉서 회로로서, 혹은 제어 신호에 응하여 미리 결정된 값의 두 개의 기준전압들을 중 하나를 제공하는 기능을 구현하기 위한 다양한 논리회로들을 사용함으로써 구현될 수 있음을 알 것이다.
본 발명을 구현하는 장치는, 대부분, 당업자에 공지된 전자부품 및 회로들로 구성되기 때문에, 본 발명의 기본 개념을 이해하여 알고 본 발명의 교시된 바를 모호하게 하거나 교시된 바에서 벗어나지 않도록 하기 위해서, 앞에서 예시하는데 필요한 것으로 생각되는 것보다 큰 범위로 회로 상세를 설명하지는 않도록 하겠다.
전술한 명세에서, 본 발명은 구체적인 실시예들을 참조하여 기술되었다. 그러나, 당업자는 청구범위에 개시된 본 발명의 범위 내에서 다양한 수정 및 변경이 행해질 수 있음을 알 것이다. 예를 들면, 여기 교시된 기준 선택회로에 사용되는 센스 증폭기의 회로 구현은 여러 가지로 구현될 수 있고 데이터 센싱 수행을 여러 가지 방법들로 행할 수 있다. 구체적인 도전형의 MOSFET들이 예시되었지만, 접속구조들을 구현하기 위해 제1 도전형(N채널)을 제2 도전형(P채널)으로 혹은 그 역으로 전환시킴으로써 도전형을 혹은 트랜지스터들의 유형을 변경할 수 있음을 알 것이다. 자기저항성 랜덤 액세스 메모리 구조들로 구현되는 메모리들이 사용될 수도 있다. 자기저항성 랜덤 액세스 메모리를 프로그램하고 독출하는데 필요로 되는 동작의 유형은 다양하며 여기 교시된 방법과 함께 사용될 수 있다. 따라서, 본 명세서 및 도면들은 한정이 아니라 예시로 간주되어야 할 것이며, 모든 이러한 수정들은 본 발명의 범위 내에 포함된다.
이익들, 다른 이점들, 및 문제들에 대한 해결책들을 구체적인 실시예들에 관하여 기술하였다. 그러나, 이익, 이점, 문제들에 대한 해결책들, 및 이익, 이점 혹은 해결책이 생기게 혹은 보다 두드러지게 할 어떤 요소(들)이든, 이를 청구범위 중 어느 하나 혹은 모든 청구범위의 결정적인, 혹은 필요한, 혹은 필수의 특징 혹은 구성요소로서 해석되지 않아야 한다. 여기서 사용되는, "포함하다"라는 용어는 비-배타적 포함도 포괄하게 한 것으로, 열거된 구성요소들을 포함하는 공정, 방법, 물품, 혹은 장치가 이들 구성요소들만을 포함하는 것이 아니라, 기재된 것들 혹은 이러한 공정, 방법, 물품 혹은 장치에 내재하는 다른 구성요소들을 포함할 수도 있다. 여기 사용된 단수 표현의 용어는 하나 혹은 그 이상인 것으로서 정의된다. 여기 사용된 복수 표현의 용어는 둘 혹은 그 이상인 것으로 정의된다. 여기 사용된 다른 이란 용어는 적어도 제 2 혹은 그 외로서 정의된다. 여기 사용된, 포함하다 및/또는 가지다 라는 용어들은 (소위, 개방형 언어의) 포함하다로서 정의된다. 여기 사용된, 결합된 이라는 용어는, 반드시 직접적으로 결합되거나 반드시 기계적으로 결합되지 않더라도, 접속된 이라는 것으로서 정의된다.

Claims (12)

  1. 적어도 두 저항 상태들을 가진 메모리에 있어서,
    메모리 셀,
    제 1 기준 메모리 셀,
    제 1 기준 전압을 수신하는 제 1 입력, 제 2 기준 전압을 수신하는 제 2 입력, 제어 신호를 수신하는 제 3 입력, 및 상기 제어 신호에 기초하여 상기 제 1 기준 전압 혹은 상기 제 2 기준 전압 중 하나를 제공하는 출력을 가진 기준 전압 선택 회로,
    상기 메모리 셀에 결합된 제 1 전류 전극, 제 2 전류 전극, 및 상기 제 1 기준 전압 혹은 상기 제 2 기준 전압 중 하나를 수신하기 위해 상기 기준 전압 선택 회로의 상기 출력에 결합된 제어 전극을 가진, 제 1 도전형의 제 1 트랜지스터,
    상기 제 1 트랜지스터의 상기 제 2 전류 전극에 결합된 제 1 전류 전극, 제 1 전압 단자에 결합된 제 2 전류 전극, 및 제어 전극을 가진, 제 2 도전형의 제 2 트랜지스터,
    상기 제 1 기준 메모리 셀에 결합된 제 1 전류 전극, 상기 제 1 기준 전압을 수신하도록 결합된 제어 전극, 및 제 2 전류 전극을 가진, 상기 제 1 도전형의 제 3 트랜지스터, 및
    상기 제 3 트랜지스터의 상기 제 2 전류 전극에 결합된 제 1 전류 전극, 상기 제 4 트랜지스터의 상기 제 1 전류 전극과 상기 제 2 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 및 상기 제 1 전압 단자에 결합된 제 2 전류 전극을 가진, 상기 제 2 도전형의 제 4 트랜지스터를 포함하는, 적어도 두 저항 상태들을 가진 메모리.
  2. 제 1 항에 있어서,
    제 2 기준 메모리 셀,
    상기 제 2 기준 메모리 셀 및 상기 제 3 트랜지스터의 상기 제 1 전류 전극에 결합된 제 1 전류 전극, 상기 제 3 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 및 제 2 전류 전극을 가진, 상기 제 1 도전형의 제 5 트랜지스터, 및
    상기 제 5 트랜지스터의 상기 제 2 전류 전극에 결합된 제 1 전류 전극, 상기 제 4 트랜지스터의 상기 제어 전극에 결합된 제어 전극, 및 상기 제 1 전압 단자에 결합된 제 2 전류 전극을 가진, 상기 제 2 도전형의 제 6 트랜지스터를 더 포함하는, 적어도 두 저항 상태들을 가진 메모리.
  3. 제 2 항에 있어서,
    상기 메모리 셀은 하이 저항 상태 혹은 로우 저항 상태로 프로그램 가능하며, 상기 제 1 기준 메모리 셀은 하이 저항 상태로 프로그램되고, 상기 제 2 기준 메모리 셀은 로우 저항 상태로 프로그램되는, 적어도 두 저항 상태들을 가진 메모리.
  4. 제 1 항에 있어서,
    상기 기준 전압 선택 회로는 상기 제어 신호가 제 1 값을 가질 때 상기 제 1 트랜지스터의 상기 제어 전극에 상기 제 1 기준 전압을 공급하며 상기 제어 신호가 제 2 값을 가질 때 상기 제 1 트랜지스터의 상기 제어 전극에 상기 제 2 기준 전압을 제공하는, 적어도 두 저항 상태들을 가진 메모리.
  5. 제 1 항에 있어서,
    상기 메모리 셀은 하이 저항 상태 혹은 로우 저항 상태로 프로그램 가능하고, 상기 제 1 기준 메모리 셀은 미리 결정된 저항으로 프로그램되는, 적어도 두 저항 상태들을 가진 메모리.
  6. 제 5 항에 있어서,
    상기 미리 결정된 저항은 상기 하이 저항 상태 및 상기 로우 저항 상태 모두와는 다른 값인, 적어도 두 저항 상태들을 가진 메모리.
  7. 제 1 항에 있어서,
    상기 제 2 기준 전압은 상기 제 1 기준 전압과는 다른 값을 가진, 적어도 두 저항 상태들을 가진 메모리.
  8. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 2 전류 전극은 출력 신호를 제공하며, 상기 제 3 트랜지스터의 상기 제 2 전류 전극은 기준 출력 신호를 제공하는, 적어도 두 저항 상태들을 가진 메모리.
  9. 적어도 두 저항 상태들을 가진 메모리를 테스트하는 방법으로서, 상기 메모리는 상기 적어도 두 저항 상태들 중 어느 하나로 프로그램 가능한 메모리 셀과, 상기 메모리 셀에 결합된 제 1 전류 전극, 전압 단자에 결합된 제 2 전류 전극, 및 제어 전극을 가진 제 1 트랜지스터와, 미리 결정된 저항으로 프로그램되는 기준 메모리 셀, 및 상기 기준 메모리 셀에 결합된 제 1 전류 전극, 상기 전압 단자에 결합된 제 2 전류 전극, 및 제어 전극을 가진 제 2 트랜지스터를 포함하는, 상기 메모리 테스트 방법에 있어서,
    상기 메모리 셀에 상기 적어도 두 저항 상태들 중 제 1 저항 상태를 기입하는 단계,
    상기 제 2 트랜지스터의 상기 제어 전극에 제 1 기준 전압값을 제공하고, 상기 제 1 트랜지스터의 상기 제어 전극에는 상기 제 1 기준 전압 값과는 다른 제 2 기준 전압값을 제공하는 단계, 및
    상기 제 1 및 제 2 기준 전압값들을 제공한 후에, 상기 메모리 셀이 상기 적어도 두 저항 상태들 중 상기 제 1 상태로 프로그램될지를 결정하는 단계를 포함하는, 메모리 테스트 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀이 상기 적어도 두 저항 상태들 중 상기 제 1 상태로 프로그램될지를 결정하는 단계 후에,
    상기 제 2 기준 전압값을 변경하여 변경된 제 2 기준 전압값을 발생시키는 단계,
    상기 제 1 트랜지스터의 상기 제어 전극에, 상기 제 1 기준 전압값과는 다른 상기 변경된 제 2 기준 전압값을 제공하는 단계, 및
    상기 변경된 제 2 기준 전압값을 제공한 후에, 상기 메모리 셀이 상기 적어도 두 저항 상태들 중 상기 제 1 상태로 프로그램될지를 결정하는 단계를 더 포함하는, 메모리 테스트 방법.
  11. 제 9 항에 있어서,
    상기 메모리 셀에 상기 적어도 두 저항 상태들 중 제 2 상태를 기입하는 단계,
    상기 제 2 트랜지스터의 상기 제어 전극에 상기 제 1 기준 전압값을 제공하는 단계,
    상기 제 1 트랜지스터의 상기 제어 전극에, 상기 제 1 및 제 2 기준 전압값들과는 다른 제 3 기준 전압값을 제공하는 단계, 및
    상기 제 1 및 제 3 기준 전압값들을 제공한 후에, 상기 메모리 셀이 상기 적어도 두 저항 상태들 중 상기 제 2 상태로 프로그램될지를 결정하는 단계를 더 포함하는, 메모리 테스트 방법.
  12. 제 9 항에 있어서,
    상기 적어도 두 저항 상태들은 하이 저항 상태 및 로우 저항 상태를 포함하며, 상기 적어도 두 저항 상태들 중 상기 제 1 상태가 상기 로우 저항 상태에 있을 때, 상기 제 2 기준 전압값은 상기 제 1 기준 전압값보다 낮으며, 상기 적어도 두 저항 상태들 중 상기 제 1 상태가 상기 하이 저항 상태에 있을 때, 상기 제 2 기준 전압값은 상기 제 1 기준 전압값보다 큰, 메모리 테스트 방법.
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