KR20000062687A

KR20000062687A - 퓨즈 검출 회로를 갖는 집적 회로 메모리

Info

Publication number: KR20000062687A
Application number: KR1020000010123A
Authority: KR
Inventors: 스타르네스글렌이.; 플래너건스테판티.; 창레이
Original assignee: 비센트 비.인그라시아; 모토로라 인코포레이티드
Priority date: 1999-03-02
Filing date: 2000-02-29
Publication date: 2000-10-25
Also published as: JP4624516B2; TW459240B; CN1246854C; SG124223A1; KR100591026B1; US6157583A; CN1271167A; EP1039478A1; JP2000251493A

Abstract

집적 회로 메모리(100) 내의 퓨즈 및 검출 회로(124)는 구리 퓨즈(208) 및 상기 퓨즈(208)의 오픈 회로 상태 또는 클로즈 회로 상태를 검출하는 퓨즈 상태 검출단(202)을 포함한다. 퓨즈 검출 회로(124)는 퓨즈의 상태에 대응하는 출력 신호를 제공하며, 검출 동안 퓨즈 양단의 전압 강하를 집적 회로 메모리에 인가된 전력 공급 전압에 관계없이 절대치로 제한한다. 퓨즈 검출 회로(124)는 집적 회로 메모리(100)의 파워 업시 동작하고 퓨즈의 상태가 검출되어 래치된 후에 불능으로 되며, 상기 전력 공급은 집적 회로 메모리(100)의 확실한 동작을 보장한다. 끊어진 구리 퓨즈(208) 양단의 전압 강하를 제한함으로서, 잠재적인 일렉트로마이그레이션 문제가 감소한다.

Description

퓨즈 검출 회로를 갖는 집적 회로 메모리{Integrated circuit memory having a fuse detect circuit and method therefor}

본 발명은 집적 회로 메모리에 관한 것으로서, 특히 퓨즈 검출 회로를 갖는 집적 회로 메모리에 관한 것이다.

수년동안 퓨즈는 반도체 회로에 여러가지 용도로 사용되어 왔다. 예를 들면, 메모리 회로는 통상적으로 메모리 리던던시를 구현하기 위하여 퓨즈를 사용한다. 로우 및 컬럼 리던던시(redundancy) 하드웨어는 제조 테스트시 동작하지 않는 비트 셀들 또는 워드 라인들을 대체하기 위해 존재한다. 메모리 리던던시의 효과는 수율을 증가시키는 것이다. 수율의 향상은 메모리 어레이의 흠결 소자들을 대체하기 위해 중복(redundant) 소자들을 사용함으로서 이루어진다. 퓨즈는 리던던시 관련 정보를 기억하기 위한 비휘발성 메모리로 사용된다.

반도체 분야에서 퓨즈 기술은 또한 전자 칩 식별에 일반적으로 이용된다. 칩 식별은 로트, 웨이퍼, 웨이퍼 상의 X/Y 좌표 위치를 포함하는 각 칩의 소스를 식별함으로서 행해지며, 이에 따라 제조업자는 소정의 집적 회로에 대한 처리 데이터를 쉽게 검출하여 보고할 수 있다. 퓨즈들은 메모리 리던던시에 사용되는 것과 동일한 방식으로 상기 목적을 달성하는데 사용된다. 예를 들면, 식별 퓨즈들은 집적 회로 상에서 퓨즈들의 뱅크들 내에 구현될 수도 있다. 특정 집적 회로를 식별하기 위하여, 하나의 퓨즈 패턴만 클로즈되고 다른 퓨즈들은 오픈된다. 이러한 오픈 퓨즈 및 클로즈 또는 도전 퓨즈의 식별 패턴은 집적회로에 대한 지문 또는 식별자를 생성한다. 제어 신호 인가시, 상기 퓨즈의 도전율은 집적 회로로부터 쉽게 판독되어 주사된 체인(scanned chain)에 기억될 수도 있다. 주사된 정보는 종래의 주사 테스트 장비를 이용하여 판독될 수도 있다.

퓨즈는 일반적으로 폴리실리콘 또는 금속과 함께 반도체에서 구현되어 왔다. 과거에 사용된 금속은 알루미늄과 텅스텐 등이다. 퓨즈를 구현하는데 사용된 금속에 관계없이, 퓨즈의 끊김 여부를 제어하고 퓨즈의 도전율의 상태를 나타내기 위해 프로그래밍 회로가 요구된다. 이런 프로그램가능한 퓨즈 회로의 일례는 프레드릭 스미스의 미국 특허 제 4,446,534호 "프로그램가능한 퓨즈 회로(Programmable Fuse Circit)"에 기술되어 있다. 반도체 퓨즈는 통상적으로 대전압(전원전압의 크기에 비해서) 또는 레이즈광에 의해 비도전성으로 되거나 또는 끊기게 된다. 끊기 퓨즈는 오픈 회로이고 손상되지 않은 퓨즈는 단락 회로이다. 어느 경우든, 퓨즈가 성공적으로 비도전성으로 되었는지의 현 상태를 나타내기 위한 회로가 요구된다. 이러한 회로들에서 퓨즈가 끊어졌거나 비도전성으로 된 후 비도전성 퓨즈의 두 단자 사이에 전압차가 존재하도록 하는 것이 일반적이다. 퓨즈 회로의 출력은 퓨즈를 끊기 위한 프로그래밍 동작의 성공 여부를 나타낸다.

최근에는 구리가 집적 회로 상에 도체로서 사용될 수 있으며, 그 자체로서 퓨즈로 사용될 수 있음이 발견되었다. 그러나, 회로에 구리 퓨즈를 사용하면 끊어진 퓨즈 양단에 전압 강하가 발생할 수 있는 문제점이 있다. 시간이 경과하면, 일렉트로마이그레이션 또는 유전체 파괴(dielectric breakdown)와 같은 일반적인 현상이 전압이 강하된 끊어진 구리 퓨즈 양단의 도전 경로를 변형시킬 수도 있다. 따라서, 일렉트로마이그레이션 또는 유전체 파괴를 일으킬만큼 높은 퓨즈 양단의 전압 강하를 일으키지 않고 구리 퓨즈가 끊어지는지의 여부를 검출하기 위한 회로가 필요하다.

도 1은 본 발명에 따른 퓨즈들 및 검출 회로들을 갖는 메모리의 블록도.

도 2는 도 1에 도시된 퓨즈들 및 검출 회로들의 회로도.

도 3은 도 1에 도시된 퓨즈 제어 회로의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100. 메모리 102. 메모리 어레이

104. 로우 디코딩 회로 106. 로우 선택 회로

108. 컬럼 디코딩 회로 110. 컬럼 선택 회로

112. 리던던트 로우 세트 114. 리던던트 컬럼 세트

116. I/O 회로 118. 파워 업 소거 회로

120. 퓨즈 제어 회로 124. 퓨즈 및 검출 회로

도 1은 본 발명에 따른 퓨즈 및 검출 회로(124)를 갖는 메모리(100)의 블록도를 도시한 것이다. 퓨즈 및 검출 회로(124)는 메모리(100)에 전력 인가시 리던던시 퓨즈들(도 2 참조)의 논리 상태를 검출한다. 이들 리던던시 퓨즈들은 메모리(100) 내에서 동작불가능한 로우 또는 컬럼들을 나타내는데 사용될 수도 있고, 그렇지 않으면 메모리(100)의 동작을 조정하는데 사용될 수도 있으며, 메모리(100)를 식별하는데 사용될 수도 있다. 퓨즈 및 검출 회로(124)는 짧은 기간 동안 퓨즈에 아주 낮은 전압을 인가함으로서 기억된 논리 상태들을 감지할 수 있다. 상기 감지 방법은 많은 이점을 갖는다. 첫째, 짧은 기간 동안에 저전압을 인가하면, 오픈 퓨즈 또는 "끊어진(blown)"퓨즈가 다시 클로즈 상태로 될 가능성을 감소시킨다. 이 현상은 퓨즈가 구리 공정을 이용하여 제조되는 경우에 특히 중요하다. 둘째, 짧은 기간은 퓨즈 및 검출 회로(124)에 의해 소비된 전력를 감소시킨다. 전력 소비는 이식성(portability), 열 소실, 신뢰도 등 많은 파라미터들에 영향을 미친다.

도 1에서, 메모리(100)는 메모리 어레이(102)를 포함한다. 메모리 어레이(102)는 N×M 매트릭스의 비트 셀을 포함하며, 이들 비트 셀은 각각 단일 비트의 정보를 기억할 수 있다. 메모리 어레이(102) 내의 특정 비트는 특정 어드레스에 의해 지정된다. 상기 어드레스의 첫번째 부분, ROW ADDRESS는 로우 디코딩 회로(104)에 입력된다. 로우 디코딩 회로(104)는 메모리 어레이(102) 내에서 하나의 로우를 선택하기 위해 상기 ROW ADDRESS를 부분적으로 디코드한다. 로우 디코딩 회로(104)의 출력은 N 개의 디코딩 중 하나의 최종 디코딩을 선택하는 로우 선택 회로(106)에 입력된다. 마찬가지로, 어드레스의 제 2 부분, COLUMN ADDRESS는 컬럼 디코딩 회로(108)에 입력된다. 컬럼 디코딩 회로(108)는 메모리 어레이(102) 내의 컬럼을 선택하기 위해 COLUMN ADDRESS를 부분적으로 디코드한다. 컬럼 디코딩 회로(108)의 출력은 M 개의 디코딩 중 하나의 최종 디코딩을 발생하는 컬럼 선택 회로(110)에 입력된다. 입력 어드레스, DATA에 의해 식별된 데이터 비트는 입력/출력(I/O) 회로(116)를 통하여 출력되거나 입력된다.

메모리(100)는 또한 리던던트 로우 세트(112) 및 리던던트 컬럼 세트(114)를 포함한다. 본 기술분야에서 알려져 있는 바와 같이, 리던던트 컬럼들 및 리던던트 로우들을 이용하면 메모리(100)의 제조 수율을 향상시킬 수 있다. 리던던트 로우들(112) 중 하나의 로우는 퓨즈 및 검출 회로(124)의 출력에 의해 선택된다. 퓨즈 및 검출 회로(124)는 입력 로우가 사전에 고장으로 식별된 로우와 매치할 때 리던던트 로우들(112) 중 하나의 리던던트 로우를 인에이블한다. 마찬가지로, 리던던트 컬럼들(114) 중 하나의 리던던트 컬럼이 퓨즈 및 검출 회로(124)의 출력에 의해 선택된다. 퓨즈 및 검출 회로(124)는 입력 컬럼이 사전에 고장으로 식별된 컬럼과 매치할 때 리던던트 컬럼들(114) 중 하나의 리던던트 컬럼을 인에이블한다. 퓨즈 및 검출 회로(124)는 도 2와 관련하여 하기에 설명한다.

마지막으로, 파워업 소거 회로(118)는 전원 전압 VDD를 인가받아 제어 신호 POK를 발생한다. 퓨즈 제어 회로(120)는 상기 제어 신호 POK를 수신하여 두 개의 제어 신호 LATCH 및 DRIVE를 발생한다. 퓨즈 제어 회로(120)는 도 3과 관련하여 하기에 설명한다. LATCH 및 DRIVE는 퓨즈 및 검출 회로(124)에 입력된다.

메모리(100)의 동작은 파워 온 시퀀스 모드(power on sequence mode) 및 정상 동작 모드와 관련하여 설명할 수도 있다. 그러나, 이들중 어느 한 동작의 모드 이전에, 제조후 어떠한 클럼들 또는 로우들이 고장인지 판정하기 위해 메모리(100)가 검사될 것이다. 메모리(100)가 고장난 컬럼들 또는 로우들을 포함하고 있다면, 제조업자는 퓨즈 및 검출 회로(124) 내에 있는 하나 이상의 퓨즈를 끊을 것이다. 본 발명의 일실시예에서, 구리 퓨즈는 레이저빔의 선택적인 인가에 의해 끊어진다. 이들 퓨즈들은 메모리(100)가 나중에 사용될 때 고장난 로우들 및/또는 컬럼들을 식별한다. 고장난 컬럼들 또는 로우들이 없다면, 어떠한 퓨즈도 끊을 필요가 없다.

파워 온 시퀀스 모드 동안에, 퓨즈 및 검출 회로(124)는 다양한 리던던시 퓨즈들의 논리 상태를 검출한다. 약간의 시간이 경과한 후에, 파워 업 소거 회로(118)는 상기 검출 동안에 충분한 시간이 경과하였는지 판정하여 POK를 어서트한다. POK를 수신하는 퓨즈 제어 회로(120)는 제어 신호 LATCH를 어서트함으로서 퓨즈 및 검출 회로(124)가 다양한 논리 상태를 저장하도록 한다. 그 직후, 퓨즈 제어 회로(120)는 제어 신호 DRIVE를 디어서트(de-asserting)함으로서 퓨즈 및 검출 회로(124)의 검출 기능을 디스에이블한다.

정상 동작 모드에서, 데이터는 로우 및 컬럼 어드레스의 교차점에 의해 식별된 특정 메모리 셀로부터 판독되거나 상기 셀에 기록된다. 입력 로우 어드레스가 퓨즈 및 검출 회로(124)에 기억된 로우 어드레스와 일치하면, I/O 회로(116)는 리던던트 로우와 선택된 컬럼의 교차점에 기억된 데이터를 출력한다. 마찬가지로, 입력 컬럼 어드레스가 퓨즈 및 검출 회로(124)에 기억된 컬럼 어드레스와 일치하면, I/O 회로(116)는 리던던트 컬럼과 선택된 로우의 교차점에 기억된 데이터를 출력한다. 마지막으로, 입력 로우 어드레스 및 입력 컬럼 어드레스가 모두 퓨즈 및 검출 회로(124)에 기억된 어드레스들과 일치하면, I/O 회로(116)는 리던던트 로우와 리던던트 컬럼의 교차점에 기억된 데이터를 출력한다.

도 2는 도 1에 도시된 퓨즈 및 검출 회로(124)의 회로도를 도시한 것이다. 도 2는 하나의 퓨즈와 대응하는 검출 회로를 도시하고 있다. 당업자는 도 2에 도시된 회로가 리던던시 퓨즈의 일례임을 쉽게 알 수 있을 것이다. 퓨즈 및 검출 회로(124)는 각 퓨즈에 대해 세 개의 단, 즉, 퓨즈 상태 검출단(202), 증폭단(204), 래치단(206)을 포함한다. 일반적으로, 퓨즈 상태 검출단(202)은 퓨즈(208)가 끊어져 있는지(논리 0 상태) 아니면 그대로인지(논리 1 상태)를 검출하여 퓨즈 상태를 나타내는 차분 전압 레벨을 발생한다. 증폭단(204)은 상기 차분 전압 레벨을 완전한 레일 전압 전위로 증폭한다. 래치단(206)은 첫번째 두 단을 불능으로 할 수 있는 상태를 기억한다.

퓨즈 상태 검출단(202)에서 노드 1 및 노드 2는 두 개의 회로 경로를 통하여 유입된 전류에 기초한 차분 전압 레벨을 출력한다. 제 1 회로 경로는 두 개의 직렬 저항기와 병렬로 연결된 퓨즈를 포함한다. 퓨즈(208)는 노드 1과 n형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(210)의 제 1 전류 전극 사이에 결합된다. 저항기(212, 214)는 노드 1과 트랜지스터(210)의 제 1 전류 전극 사이에 직렬로 접속된다. 노드 1은 p형 트랜지스터(216)의 제 1 전류 전극에 결합된다. 트랜지스터(216)의 제 2 전류 전극은 전압 공급 장치(VDD)에 결합된다. 퓨즈 상태 검출단(202) 내의 제 2 경로는 하나의 저항기를 포함한다. 저항기(218)는 노드 2와 트랜지스터(210)의 제 1 전류 전극에 접속되어 있다. 노드 2는 p형 트랜지스터(220)의 제 1 전류 전극에 결합된다. 트랜지스터(220)의 제 2 전류 전극은 전압 공급 장치(VDD)에 결합된다. 노드 1은 또한 트랜지스터(216, 220)의 제어 전극에 결합된다. 트랜지스터(210)의 제어 전극과 제 2 전류 전극은 제어 신호 DRIVE 및 n형 트랜지스터(222)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(222)의 제어 전극 및 제 2 전류 전극은 바이어스 전압 레벨 BIAS 및 전압 공급 장치 VSS에 각각 결합된다. 트랜지스터(212, 214)의 저항의 합은 저항기(218)의 저항보다 더 크다. 도시된 실시예에서, 저항기(212, 214)의 저항의 합은 저항기(218)의 저항의 두배이다. 마지막으로, p형 트랜지스터(224)의 제 1 전류 전극, 제어 전극, 제 2 전류 전극은 각각 상기 전압 레벨 VDD를 수신하고, 제어 신호 DRIVE를 수신하며, 노드 1에 결합된다.

퓨즈 상태 검출단(202)은 제어 신호 DRIVE가 디어스트(de-asserted)될 때 불능으로 된다. 특히, 트랜지스터(210)가 비도전 상태로 된다. 반대로, 트랜지스터(224)는 도전 상태로 된다. 트랜지스터(224)가 도전 상태일 때, 트랜지스터(216, 220)는 비도전 상태로 된다. 각 트랜지스터(210, 216, 220)가 비도전 상태일 때, 어떠한 전압도 퓨즈(208) 또는 저항기(212, 214, 218) 양단에 인가되지 않는다. 제어 신호 DRIVE가 어서트되면, 퓨즈 상태 검출단(202)은 인에이블로 된다. 트랜지스터(222)는 특정 전압으로 바이어스되어 노드 1 및 노드 2로부터 소량의 전류를 유입한다. 트랜지스터(216, 220)의 제어 전극이 결합되기 때문에 상기 유입된 전류는 두 개의 노드 사이에 동등하게 분할된다. 노드 1 및 노드 2에 의해 발생된 차분 전압은 트랜지스터(222)에 대한 두 회로 경로의 상대적인 저항에 의존한다. 상기 두 회로 경로의 상대적인 저항은 퓨즈(208)가 끊어져 있는지 그대로인지에 달려있다. 퓨즈(208)가 그대로이면, 제 1 경로의 저항은 거의 0이다. 제 2 경로의 저항은 그대로 유지된다. 퓨즈(208)가 끊어지면, 제 1 경로의 저항은 저항기(212, 214)의 저항의 합이다. 전술한 바와 같이, 저항기(212, 214)의 저항의 합은 저항기(218)의 저항의 두배이다. 따라서, 차분 전압에 의해 퓨즈(208)의 보전이 검출될 수 있다. 퓨즈(208)가 끊어지지 않으면, 노드 1에서의 전압 레벨은 노드 2에서의 전압 레벨보다 작다. 반대로, 퓨즈(208)가 끊어지면, 노드 1에서의 전압 레벨은 노드 2에서의 전압 레벨보다 더 높을 것이다.

증폭단(204)에서는, p형 트랜지스터(226)의 제 1 전류 전극과 제어 전극이 전압 레벨 VDD를 수신하며, 제어 신호 DRIVE에 연결된다. 제 1 전류 전극에서, p형 트랜지스터(228)의 제 1 전류 전극, 제어 전극, 제 2 전류 전극은 전압 공급 장치 VDD, 노드 1, n형 트랜지스터(230)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(230)의 제어 전극 및 제 2 전류 전극은 트랜지스터(230)의 제 1 전류 전극 및 전압 레벨 VSS에 각각 결합된다. n형 트랜지스터(232)의 제 1 전류 전극, 제어 전극, 제 2 전류 전극은 전압 공급 장치 VSS, 트랜지스터(230)의 제어 전극, p형 트랜지스터(234)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(234)의 제 2 전류 전극은 전압 공급 장치 VDD에 결합된다. 트랜지스터(234)의 제어 전극은 트랜지스터(226)의 제 2 전류 전극, p형 트랜지스터(236)의 제어 전극, 노드 2에 결합된다. 트랜지스터(236)의 제 1 전류 전극 제 2 전류 전극은 제 1 전압 공급 장치 VDD 및 n형 트랜지스터(238)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(238)의 제어 전극 및 제 2 전류 전극은 트랜지스터(238)의 제 1 전류 전극 및 전압 레벨 VSS에 각각 결합된다. n형 트랜지스터(240)의 제 1 전류 전극, 제어 전극, 제 2 전류 전극은 전압 공급 장치 VSS, 트랜지스터(238)의 제어 전극, p형 트랜지스터(242)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(242)의 제 2 전류 전극 및 제어 전극은 전압 공급 장치 VDD 및 노드 1에 각각 결합된다.

p형 트랜지스터(244)의 제 1 전류 전극 및 제 2 전류 전극은 전압 공급 장치 VDD 및 n형 트랜지스터(246)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(244)의 제어 전극은 트랜지스터(244)의 제 2 전류 전극에 결합된다. 트랜지스터(246)의 제어 전극 및 제 2 전류 전극은 트랜지스터(232)의 제 2 전류 전극 및 전압 공급 장치 VSS에 각각 결합된다. p형 트랜지스터(248)의 제 1 전류 전극, 제어 전극, 제 2 전류 전극은 전압 공급 장치 VDD, 트랜지스터(244)의 제어 전극, n형 트랜지스터(250)의 제 1 전류 전극에 각각 결합된다. 트랜지스터(250)의 제어 전극 및 제 2 전류 전극은 트랜지스터(240)의 제 2 전류 전극 및 전압 공급 장치 VSS에 각각 결합된다. 각각의 n형 트랜지스터(252, 254)의 제 1 전류 전극은 전압 공급 장치 VSS에 결합된다. 각각의 트랜지스터(252, 254)의 제어 전극은 인버터(256)의 출력에 결합된다. 인버터(256)의 입력은 제어 신호 DRIVE를 수신한다. 트랜지스터(252)의 제 2 전류 전극은 트랜지스터(232)의 제 2 전류 전극에 결합된다. 트랜지스터(254)의 제 2 전류 전극은 트랜지스터(240)의 제 2 전류 전극에 결합된다.

증폭단(204)은 제어 신호 DRIVE가 디어서트될 때 불능이 된다. 특히, 트랜지스터(252, 254)는 트랜지스터(246, 250)의 제어 전극을 논리 로우가 되게 한다. 트랜지스터(246)의 제어 전극상의 논리 로우값은 트랜지스터(248)의 제어 전극을 논리 하이 레벨로 만든다. 따라서, 트랜지스터(248, 250)는비도전 또는 고 임피던스 상태로 된다. 증폭단(204)은 제어 신호 DRIVE가 어서트될 때 인에이블 된다. 전술한 바와 같이, 퓨즈(208)가 끊기지 않은 상태에서는 노드 1 〈 노드 2이다. 반대로, 퓨즈(208)가 끊어지면, 노드 1 〉 노드 2가 된다.

퓨즈가 손상되지 않은 노드 1 〈 노드 2의 경우, 노드 1의 전압 레벨이 노드 2의 전압 레벨보다 작으면, 트랜지스터(228)는 트랜지스터(234)보다 전도도가 더 높다. 트랜지스터(228)에 의해 발생된 전류는 트랜지스터(230, 232)에 의해 반영(mirror)된다. 트랜지스터(232)는 트랜지스터(246)의 제어 전극을 VSS에 연결하여 비도전 상태로 만든다. 트랜지스터(246)가 비도전 상태인 경우, 트랜지스터(246)는 또한 트랜지스터(248)가 비도전 상태 또는 고 임피던스가 되게 한다. 동시에, 트랜지스터(242)는 트랜지스터(236)보다 더 높은 전도도를 갖는다. 트랜지스터(242)에 의해 발생된 전류는 트랜지스터(250)의 제어 전극을 VDD에 연결하여 도전 상태로 만든다. 트랜지스터(246)가 도전 상태인 경우, 트랜지스터(246)는 증폭단(204)의 출력을 논리 로우 레벨이 되게 한다.

퓨즈가 끊어진 노드 1 〉 노드 2인 경우, 노드 2의 전압 레벨이 노드 1의 전압 레벨보다 낮으면, 트랜지스터(234)는 트랜지스터(228)보다 전도도가 높게 된다. 트랜지스터(234)에 의해 발생된 전류는 트랜지스터(246)의 제어 전극을 VDD에 연결하여 도전 상태로 만든다. 트랜지스터(246)가 도전 상태이면, 트랜지스터(246)는 트랜지스터(248)의 제어 전극을 로우로 끌어내린다. 트랜지스터(248)는 제어 전극 이 로우 레벨로 되면 도전 상태가 된다. 트랜지스터(248)가 도전 상태가 되면, 증폭단(204)의 출력이 논리 하이 레벨이 된다. 동시에, 트랜지스터(236)는 트랜지스터(242)보다 전도도가 더 높게 된다. 트랜지스터(236)에 의해 발생된 전류는 트랜지스터(238, 240)에 의해 반영(mirror)된다. 트랜지스터(240)는 트랜지스터(250)의 제어 전극을 VSS에 연결하여 비도전 상태 또는 고 임피던스 상태로 만든다.

래치단(206)에서는, 제 1 인버터(258)의 입력이 증폭단(204)의 출력을 수신한다. 인버터(258)의 출력은 제 2 인버터(260)의 입력에 결합된다. 인버터(260)의 출력이 퓨즈 및 검출 회로(124) FUSE STATE의 출력을 발생한다. 인버터(260)의 출력은 패스 게이트(262)를 통하여 인버터(258)의 입력에 결합된다. 패스 게이트(262) 내의 n형 디바이스는 제어 신호 LATCH를 수신한다. 패스 게이트(262) 내의 p형 디바이스는 제 3 인버터(264)의 출력에 결합된다. 인버터(264)의 입력은 또한 제어 신호 LATCH를 수신한다.

제어 신호 LATCH가 디어서트(de-assert)되면, 패스 게이트(262)는 비도전성으로 되어 래치단(206)은 자신의 입력을 자신의 출력으로 패스한다. 제어 신호 LATCH가 어서트되면, 패스 게이트(262)는 도통하여 래치단(206)의 출력을 래치단(206)의 입력에 결합한다.

도 3은 도 1에 도시된 퓨즈 제어 회로(120)의 회로도를 도시한 것이다. 퓨즈 제어 회로(120)는 인버터(302, 304, 306, 308, 312, 314, 318, 320, 322, 326, 334, 336, 338, 342, 346, 348, 350, 352), N 채널 트랜지스터(316), NAND 논리 게이트(310, 330), 캐패시터(324, 328, 340, 344)를 포함한다. 퓨즈 제어 회로(120)는 인버터(314)의 입력 단자에서 파워 업 소거 신호 "POK"를 수신한다. N 채널 트랜지스터(316) 및 인버터(312)는 소정량의 히스테리시스를 갖는 버퍼를 형성한다. 상기 히스테리시스는 외부 전력 공급이 불규칙적인 경우에 퓨즈 제어(120)의 응답을 정규화한다. 그렇지 않으면, 상기 불규칙적인 파워 공급은 POK에 대해 많은 변화를 일으킬 수 있다. 인버터(312)의 출력은 인버터(332) 및 NAND 논리 게이트(310)의 입력 단자에 제공된다. 직렬로 연결된 인버터(352, 350, 348, 346)는 모든 퓨즈 및 검출 회로(124)의 래치(206)를 제어하도록 지정된 버퍼된 제어 신호 "LATCH"를 제공한다. 마찬가지로, 직렬 연결된 인버터(308, 306, 304, 302)는 버퍼된 제어 신호 "DRIVE"를 모든 퓨즈 및 검출 회로(124)에 제공한다. 직렬 연결된 인버터(326, 322, 320, 318)는 캐패시터(328, 324)와 함께 NAND 게이트(330)의 출력을 수신하고, 사전에 정해진 지연을 그 출력에 부가하고, 그 결과의 지연 신호를 NAND 게이트(310)의 입력에 결합한다. 인버터(318)의 출력은 NAND 논리 게이트(310)의 입력에 결합된다. 직렬 연결된 인버터(342, 338, 336, 334)는 캐패시터(344, 340)와 함께 NAND 게이트(310)의 출력을 수신하고, 사전에 정해진 지연을 그 출력에 더하고, 그 결과의 지연 신호를 NAND 게이트(330)의 입력에 결합한다.

집적 회로 메모리(100)의 파워 업 동안에, 공급 전압은 유효 레벨 이하이며, 따라서, 파워 업 소거 신호 POK가 논리 로우가 된다. 인버터(312)의 출력은 또한 논리 로우이며, 따라서 NAND 게이트(310)가 논리 하이 전압을 인버터(308, 306, 304, 302)에 제공한다. 인버터(302)는 제어 신호 DRIVE에 논리 하이를 발생한다. 그러면 논리 하이 DRIVE 신호는 퓨즈 상태 검출단(202) 및 검출 증폭단(204)이 퓨즈(208)의 상태에 대응하는 출력 신호를 검출하여 증폭할 수 있도록 한다. NAND 논리 게이트(310)의 출력은 직렬 연결된 인버터(342, 338, 336, 334)를 통하여 전달되어, 인버터(334)가 NAND 논리 게이트(330)의 입력에 논리 하이를 제공하게 한다. 그러면, 인버터(334, 332)로부터의 논리 하이 레벨이 NAND 게이트(330)에 존재하여 논리 로우를 발생한다. 상기 논리 로우 레벨은 인버터(352, 350, 348, 346)에 제공된다. 인버터(346)는 제어 신호 LATCH 상에 논리 로우를 발생한다. 상기 논리 로우 제어 신호 LATCH는 래치단(206)이 검출 증폭단(204)의 출력을 래치하지 않도록 한다. NAND 논리 게이트(330)로부터의 논리 로우는 또한 인버터(326, 322, 320, 318)를 통하여 전달되어, 논리 로우가 캐패시터(328, 324)의 캐패시턴스에 의해 결정된 지연 후에 NAND 논리 게이트(310)의 입력에 제공되도록 한다.

파워 업 소거 신호 POK가 논리 하이 값이 되면, 이것은 전원 전압이 집적 회로 메모리(100)의 확실한 동작을 허용하기에 충분하다는 것을 나타내는 것으로서, 인버터(312)의 출력은 논리 하이가 된다. NAND 논리 게이트(330)는 인버터(332)로부터 논리 로우를 수신하여, NAND 논리 게이트(330)의 출력을 논리 하이 전압으로 바꾸어, 결국 제어 신호 LATCH는 논리 하이로 된다. 논리 하이 LATCH 신호는 증폭단(204)으로부터의 출력 신호를 래치단(206)에서 래치되게 한다. 인버터(326, 322, 320, 318) 및 캐패시터(328, 324)에 의해 결정된 지연 후에, 논리 하이 전압이 NAND 논리 게이트(310)의 입력에 제공되어 NAND 논리 게이트(310)의 출력이 논리 로우가 되도록 변화시킨다. 상기 논리 로우는 인버터(308)의 입력에 제공되어, 제어 신호 DRIVE가 논리 로우가 되게 한다. 제어 신호 DRIVE가 논리 로우이면, 상기 제어 신호 DRIVE는 증폭단(204) 및 퓨즈 상태 검출단(202)을 불능으로 하며, 따라서 집적 회로 메모리(100)의 전력 소모를 감소시킨다. 인버터(326, 322, 320, 318)와 캐패시터(328, 324)는 증폭단(204) 및 퓨즈 상태 검출단(202)을 불능으로 하기 전에 증폭단(204)의 출력이 래치되도록 한다. 제어 신호 LATCH 및 DRIVE의 논리 상태는 신호 POK가 논리 로우가 될 때까지 각각 논리 하이 및 논리 로우로 유지된다.

이상 본 발명은 특정 실시예와 관련하여 설명하였지만, 다른 변형 및 개선이 당업자들에 의해 이루어질 수 있을 것이다. 예를 들면, 전술한 메모리는 데이터 처리기 또는 디지털 신호 처리기와 같은 다른 디바이스에 결합될 수도 있다. 또한, 전술한 퓨즈 및 검출 회로가 메모리 어레이로부터 분리된 디바이스에 결합될 수도 있다. 이러한 애플리케이션에서, 퓨즈 및 검출 회로는 고장난 로우 및 컬럼 정보 외의 다른 데이터를 포함한다. 예를 들면, 퓨즈들의 뱅크는 시리얼 넘버, 일괄처리 번호, 또는 집적 회로의 정정 번호를 식별할 수 있다. 또한, 전술한 많은 특정 회로의 실시예들이 전술한 사항들과 결합하여 당업자들에 의해 개선되어 동일한 기능을 수행할 수도 있다. 따라서, 본 발명은 첨부한 청구항들의 범위 내에 있는 그러한 변형들 및 수정들을 포함한다.

본 발명에 따르면, 일렉트로마이그레이션 또는 유전체 파괴를 일으킬만큼 높은 퓨즈 양단의 전압 강하를 일으키지 않고 구리 퓨즈가 끊어지는지의 여부를 검출할 수 있는 회로가 제공된다.

본 발명에 따른 퓨즈 검출 회로는 퓨즈의 상태에 대응하는 출력 신호를 제공하며, 검출 동안 퓨즈 양단의 전압 강하를 집적 회로 메모리에 인가된 전력 공급 전압에 관계없는 절대치로 제한한다. 퓨즈 검출 회로는 집적 회로 메모리의 파워 업시 동작하고 퓨즈의 상태가 검출되어 래치된 후에 불능으로 되며, 상기 전력 공급은 집적 회로 메모리의 확실한 동작을 보장한다. 이와 같이 끊어진 구리 퓨즈 양단의 전압 강하를 제한함으로서, 잠재적인 일렉트로마이그레이션 문제를 감소시킬 수 있다.

Claims

퓨즈 검출 회로로서,

퓨즈가 오픈 회로인 경우 제 1 논리 상태의 출력 신호를 제공하고, 퓨즈가 단락 회로인 경우 제 2 논리 상태의 출력 신호를 제공하며, 퓨즈 양단의 전압 강하를 상기 퓨즈 검출 회로에 인가된 전력 공급 전압에 관계없이 절대치로 제한하는 퓨즈 상태 검출단(202)과,

상기 퓨즈 상태 검출단(202)에 결합되어 있으며, 상기 출력 신호의 논리 상태를 래치하는 래치단(206)을 포함하는 퓨즈 검출 회로.
집적 회로 메모리(100)로서,

복수의 메모리 셀(102)과,

복수의 리던던트 메모리 셀(112, 114)과,

상기 복수의 메모리 셀 및 상기 복수의 리던던트 메모리 셀에 결합되어 있으며, 어드레스 수신에 응답하여 메모리 셀을 선택하는 어드레스 디코딩 회로들(104, 108)과,

상기 복수의 메모리 셀 및 상기 복수의 리던던트 메모리 셀에 결합되어 있으며, 결함이 있는 메모리 셀을 식별하고, 상기 복수의 리던던트 메모리 셀들 중 어느 리던던트 메모리 셀이 상기 결함이 있는 메모리 셀을 대체하는지를 식별하는 복수의 퓨즈 검출 회로(124)를 포함하고, 상기 복수의 퓨즈 검출 회로들 중 하나의 퓨즈 검출 회로는

오픈 회로 상태 및 단락 회로 상태를 갖는 퓨즈(208)와,

상기 퓨즈의 오픈 회로 상태 또는 단락 회로 상태를 검출하여 대응 출력 신호를 제공하고, 상기 검출 동안, 상기 퓨즈 양단의 전압 강하를 상기 집적 회로 메모리에 인가된 전력 공급 전압에 관계없이 절대치로 제한하는 회로(202, 204)를 포함하는 집적 회로 메모리.