TW459240B - Integrated circuit memory having a fuse detect circuit and method therefor - Google Patents

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經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1) 先前技藝之參考例 本發明於1999年3月2曰申請美國專利爲專利申請案號 09/261，爸76。 發明之領域 本發明關於積體電路記憶體及特指一具有一熔絲檢測電 路及方法之積體電路記憶體。 發明之背景 許多年來熔絲已使用在半導體電路之多種目的。例如， 記憶體電路典型使用熔絲以執行記憶體多餘信息。列及行 多餘信息硬體存在以更換不可作動位元單元或字元線於製 造測試時。使用記憶體多餘信息之效用爲増加良率。該良 率改良係經由使用冗餘元件以更換記憶體陣列的缺陷元件 。該等熔絲係使用作非輝發性記憶體以儲存多餘信息相關 資訊。 使用熔絲技術於半導體之另一用法係用以執行電子晶片 確認。晶片確認則經由獨特辨識每一晶片之來源來執行包 括一批次，一晶圓，及—Χ/γ同位格位置於一晶圓上以使 得一製造商可簡單地檢索及報告程序資料於一既定積體電 路。熔絲係以如熔絲使用於記憶體多餘信息之相同方式來 完成此目的例如，辨識熔絲可執行在—積體電路上的熔 絲庫内。爲辨識一特別積體電路，一種獨特熔絲型態爲閉 及其他熔絲爲開。該一辨識型態開及閉或傳導熔絲產生— 指紋或辨識器於該積體電路。在確認一控制訊號，該熔絲 的傳導性可讀出積體電路及儲毒在一掃描鏈内。該掃描資 本紙張尺度刺帽（CNS)A4雜⑵ (請先閱讀背面之注意事項再填寫本頁) 、裝--------訂----- 線0. ·Γ! <4 5 ο ^ ： · A7 ______B7____ 五、發明說明（2 ) 訊可接著使用許多傳統掃描測試技術讀取。 熔絲一般已以多晶矽或金屬來執行β過去使用的金屬包 括鋁及鎢。不論何種金屬使用以執行該熔絲，可程式化電 路需用以控制不論惊絲已馆·斷或用以表示溶絲傳導性的狀 態。該一炫絲電路的範例係如Frederick Smith的美國專利案 號4,446,534之”可程式化熔絲電路”。半導體熔絲則典型是 非傳導，或熔斷，其可使用高電壓（相對電源供給電壓數量 )或使用雷射光。一熔絲則基本是一開路及一完整的溶絲是 —短路。在任一例’需要一電路以標示既存狀態而不論溶 絲是否已是成功地非傳導。在該等電路，其一般容許一電 壓差存在於非傳導熔絲的兩個端子間於該溶絲已熔斷或爲 非傳導。该溶絲電路的輸出表示不論程式化作動以溶斷一 溶絲是否成功。 最近已發現銅可以使用作積體電路上導體，及可用作熔 絲s無論如何，使用銅熔絲於電路内之問題容許一電壓降 ^ 嫁斷溶絲上.。長久以來’一般現像如電位移或介電崩 潰可導致一傳導路徑重新形成在一具有電壓降於其上之炼 斷銅熔絲上。因此，一電路需要用以檢測不論一銅熔絲被 熔斷而不導致一電壓降於熔絲上，該電壓降需相當高以導 致電位移或一介電崩潰。 附圖之簡單説明 圖1説明一根據本發明具有熔絲及檢測電路之記憶體的方 塊圖： 圖2說明圖1所示熔絲及檢測電ΐ各之記憶體的—電路圖；及 -5- 本纸張尺度通用中國囵家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) ^ *------—訂·---I 111 * ' 經濟部智慧財產局員工消費合作社印製 .2 4© A7

經-部智慧財產局員工消费合作社印製 五、發明說明（3 ) 圖3説明圖1所示溶絲控制電路之一電路圖。 附圖之詳細説明 圖1描述根據本發明具有熔絲及檢測電路124之記憶體ι〇〇 的一方塊圖。熔絲及檢測電路124檢測冗餘熔絲（參閲圖2) 的邏輯狀態於使用記憶體1 00的電源應用。該等冗餘懷絲可 使用以表示έ己憶體1 〇 〇内不可作動列或行，可使用以調整 記憶體100的作動，可被使用以辨識記憶體1〇〇等。熔絲及 檢測電路124可經由使用一非常低電壓至該等熔絲—小段時 間以感測儲存的邏輯傳態。此感測策略具有多個優點。第 一，低電壓及短期間之結合減少一開或"熔斷•，熔絲重生長 至一閉狀態。若該導熔絲使用一銅程序製造，此現象則特 別重要。第—’短期間時間經由炫絲及檢測電路124減少電 源消耗。電源消耗影響多種參數，包括可攜性，熱消散， 及可靠度。 回至圖1，記憶體100包含一記憶體陣列102。記憶體陣列 102包含一ΝχΜ矩陣位元單元，每個皆可儲存一單位元資 訊。記憶體陣列102内一特定位元則由一特別位址所特定。 該位址的一第一埠，一ROW ADDRESS，則輸入至一列解碼 電路104。列解碼電路1 〇4部份解碼該R〇w ADDRESS以選擇 記憶體陣列102内一單列。列解碼電路】〇4的輸出則輸入至 一列選擇電路106以產生一最後N分之一解碼。相似地，該 位址的一第二埠’一 COLUMN ADDRESS，則輸入至一行解 碼電路108。行解碼電路108部份解碼該COLUMN ADDRESS 以選擇記憶體陣列102内一單行。行解碼電路〗〇8的輸出則 -6 - 本纸張义度適闬中因固家標準（CNS)A-l規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .^,裝------ί 甘------ 線. 459240 A7 B7 五·、發明說明（4 ) 輸入至一行選擇電路110以產生一最後Μ分之一解碼。由輸 入位致所辨識之資料位元，DATA，則輸出或經由輸入/輸 出（I/O)電路116輸入。 記憶體100也包括一組冗餘列112及一組冗餘行114。如技 藝中所習知，該冗餘行及冗餘列改良記憶體10〇的製造良率 。冗餘列112之一則經由熔絲輸出及檢測電路124來選擇。 熔絲及檢測電路124致使冗餘列112之一於一輸入列搞合先 前辨識爲固障之一列。相似地，冗餘行j丨4之—則經由溶絲 輸出及檢測電路124來選擇。溶絲輸出及檢測電路ι24致能 冗餘行114之一於一輸入行耦合一先前辨識爲故障之行。熔 絲及檢測電路124則參閱圖2予以描述。 最後’一致電清潔電路11 8接收一電壓供給VDD及產生一 控制訊號POK。一熔絲控制電路120接收控制訊號ρ〇κ及產 生兩個控制訊號LATCH及DRIVE。熔絲控制電路120則參閲 圖3予以描述。LATCH& DRIVE則輸入至熔絲及檢測電路 124 〇 記憶體100的作動傳統可參考一致電順序及一般作動模式 予以彳田述。然論如何，在作動之任—模式前，記憶體100將 在製造後檢測以決定是否行或列故障。若記憶體1〇〇包含故 障行或列，接著製造找將熔斷熔絲及檢測電路124内—個或 f個熔絲。在本發明的一具體例，銅熔絲經由使用雷射熔 斷該等熔絲辨識該等誤失列及/或行於記憶體1 〇〇稍後使 用時。若被行或列是故障，接著並無容絲需被熔斷。 在致雹順序模式，溶絲及檢測電路1 24感測不同冗餘熔絲 適用中國國家標準（CNS)A4規格（210x 297公楚） {請先閱讀背面之达意事項再填寫本頁) V裝-------1訂---------線， 經濟部智慧財產局員工消費合作社印製 經濟部智慧时產局員工消費合作社印製 459240 A7 __；__B7___ 五、發明說明（5 ) 的邏輯狀態。在一短暫延遲後，致電清潔電路Π 8將決定足 夠時間已逝於此感測及將確認POK。熔絲控制電路120，接 收POK，熔絲及檢測電路124經由確認控制訊號LATCH以儲 存不同邏輯狀態a立即之後，熔絲控制電路120經由非確認 控制訊號DRIVE使熔絲及檢測電路124感測功能失能。 在一般作動模式，資料將被讀取或寫入一由列和行位址 的父集特別记憶體早元。若輸入列位址輕合一儲存在溶絲 及檢測電路124的列位址，接著I/O電路將輸出儲存在— 冗餘列和選定行之交集。相似地，若輸入行位址耦合一儲 存在溶絲及檢測電路124的行位址，接著I / 〇電路116將輸出 儲存在一冗餘行和選定列之交集。最後，若輸入列位址和 輸入行位址搞合儲存在溶絲及檢測電路丨24的位址，接著 I / 0電路Π 6將輸出儲存在一冗餘列和選定行之交集。 圖2描述圖1所示熔絲及檢測電路124的一電路圖。圖2描 述對應檢測電路的一單溶絲。一習知本技藝者將暸解到圖2 所描述之電路是一冗餘熔絲之單一範例。熔絲及檢測電路 1 24包含每一熔絲之三步驟：一熔絲狀態檢測級2〇2，一放 大器步驟204及一閂鎖級206。一般而言，熔絲狀態檢測級 202感測是否一熔絲208被熔斷（零邏輯狀態）或爲完整的（— 邏輯狀態）及產生表示炫絲狀態的一差動電壓_位準。放大器 步驟204放大差動電壓位準至_完全軌道電壓位準。閂鎖級 206儲存該狀態，致使第—兩個步驟失能。 持續懷絲狀態檢測級202，節點1和節點2輸出一基於電流 下沉經過兩個電路路徑之差動舍壓位準。第一電路路徑包 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) y裝--------訂---------線， 4592^0 A7 _B7_ 五、發明說明（6 ) 含一並聯溶絲與兩串電阻。熔絲208則耦合在節點1及η型金 屬氧化半導體場效電晶體（MOSFET)的一第一電流電極210 。電阻212及214則串聯連接在節點1和電晶體210的第一電 流電極間。電晶體216的一第二電流電極則耦合至電壓供給 VDD。該熔絲狀態檢測級202内第二路徑包含一單一電阻。 電阻218則連接至節點2及至電晶體210的第一電流電極。節 點2則耦合至ρ型電晶體的第一電流電極。電晶體220的一第 二電流電極則耦合至電壓供給VDD。節點1也耦合至電晶體 216和220的控制電極。電晶體210的控制電極和第二電流電 極則耦合至控制訊號DRIVE及至一η型電晶體222的第一電 流電極。電晶體2 2 2的控制電極和第二電流電極則分別辆合 至偏壓電壓位準BIAS及至電壓供給VSS。電阻212和214的電 阻和則大於電阻218的電阻。在該描述具體例，電阻212和 214的電阻和是電阻218的2倍。取後^電晶體2.2 4的弟一電 流電極，一控制電極，及一第二電流電極各別接收電壓位 準VDD，接收控制訊號DRIVE，及耦合至節點1。 當控制訊號DRIVE非確定，熔絲狀態檢測級202失能。特 別地，電阻210則位於非傳導狀態内。相反地，電晶體224 則置於一傳導狀態。當電晶體224爲傳導狀態，電晶體216 和220則置於非傳導狀態。當每一電晶體210，21 6和220爲 非傳導狀態，並無電壓位準於熔絲208上，或電阻212，214 和21 8。當控制訊號DRIVE爲確定，熔絲狀態檢測級202致 能電晶體222則以一特定電壓偏壓以從節點1及節點2匯流 —小電流。因爲電晶體2 1 6及2 2 0之控制電極係耦接著，故 * 9 - 本紙張反度遠闬中國囤家標準（CNS)A4规格（210 X四7公釐） (請先閱讀背面之注意事項再填寫本頁) 、'裝--------訂---- ------線 經-即智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 ,η 2 4 ⑬ _ Β7_五、發明說明（7 ) 此一匯流電流在兩個節點平均分流。節點1及節點2產生的 差動電壓將依兩個電路路徑至電晶體222的相對電阻値而定 ，依序地，依是否熔絲208被熔斷或完整而定。若熔絲208 爲熔斷，接著第一路徑之電阻係電阻212和214的電阻値之 和。如上所述，電阻212和214的電阻値之和是電阻218的兩 倍°接著，熔絲208之積體可經由差動電壓之大小來檢測。 若熔絲208爲完整，接著節點1處電壓位準接小於節點2的電 壓位準。相反地，若熔絲208熔斷，接著節點1處電壓位準 接高於節點2的電壓位準》 持續放大器步驟204，P型電晶體226的一第一電流電極及 一控制電極接收電壓位準VDD及耦合至控制訊號DRIVE。P 型電晶體228的一第一電流電極，一控制電極，及一第二電 流電極則耦合至電壓供給VDD，至節點1，及至一 η型電晶 體230的第一電流電極。電晶體230的一控制電極及一第二 電流電極則耦合至第一電流電極及至電壓位準VSS。η型電 晶體23 2的第一電流電極，一控制電極，及一第二電流電極 則耦合至電壓供給VSS，至電晶體230的控制電極，及至Ρ 型電晶體234的一第一電流電極。電晶體234的一第二電流 電極耦合至電壓供給VDD。電晶體234的一控制電極則耦合 至電晶體226的一第二電流電極，至一 ρ型電晶體236的一控 制電極，及至節點2。電晶體236的一第一電流電極及一第 二電流電極則各別耦合至第一供應電壓V D D及一 η型電晶 體2 3 8之一第一電流電極。電晶體2 3 8之一控制電極及第二 電流電極係分別耦合至其第一電流電極及電壓位準VSS。η A7 <請先閱讀背面之注意事項再填寫本頁) .袭 -----訂·--------- -10- 本紙張尺度適闬中0國家標準（CNS)A4規格（210 X 297公釐） 459240 A7 B7 五、發明說明（8 ) 型電晶體240的一第一電流電極，一控制電極，及—第二電 流電極則各別耦合至電壓供給VSS，至電晶體238的控制電 極，及至一 p型電晶體242的第一電流電極。電晶體242的一 第二電流電極和一控制電極則各別耦合至電壓供&VDD。 p型電晶體244的一第一電流電極及一第二電流電極則各 別耦合至電壓供給VDD及至η型電晶體246的一第一電流電 極。電晶體244的一控制電極則耦合至一第二電流電極。電 晶體246的一控制電極和一第二電流電極則各別耦合至電晶 體232的第二電流電極及至電壓供給VSS。ρ型電晶體248的 一第一電流電極，一控制電極，及一第二電流電極則耦合 至電壓供給VDD，至電晶體244的控制電極，及至η型電晶 體250的一第一電流電極。電晶體250的一控制電極及一第 二電流電極則分別耦合至電晶體240的第二電流電極及至電 壓供給VSS。η型電晶體252和254的第一電流電極則耦合直 電壓供給VSS。每一電晶體252和254的控制電極則耦合至〆 反向器256的一輸出。反向器256的一輸入接收控制訊號 DRIVE。電晶體252的一第二電流電極貝ij耦合至電晶體232 的一第二電流電極。電晶體254的一第二電流電極則耦合至 電晶體240的一第二電流電極。 當控制訊號DRIVE爲非確定，放大器步驟204失能。特別 地，電晶體252和254各別將一低邏輯値置於電晶體246和 250的控制電極上^電晶體246的控制電極上低邏輯値則將 一高邏輯値置於電晶體248上。因此，電晶體248和250則皆 爲非傳導或高阻抗狀態。當控制訊號DRIVE爲確定，放大 -11 - 本纸張 <度適用中固國家標準（CNS)A4規格（210 X 297公釐） ί請先閱讀背面之注意事項再填寫本頁) '/裝-—-----訂----- 線· 經濟部智祛財產局員工消費合作社印製 459240 經濟部智慧財產局8工消費合作钍印製 Α7 Β7 五、發明說明（9 ) 器步驟204致能。如上述，當熔絲208爲完整，節點1〈節點 2。相反地，當熔絲208爲熔斷，節點1 >節點2。 填絲冗整’節點1 <節點2 :若節點1上電壓位準小於節點 2上電壓位準’接奢電晶體228將比電晶體234傳導。電晶體 228所源之電流則經由電晶體230和232所鏡化d電晶體232 將電晶體246的控制電極拉向VSS，由是置其入非傳導狀態 。當電晶體246爲非傳導狀態，其也將電晶體248置入一非 傳導或间阻抗狀悲。同時地’電晶體242將比電晶體236更 爲傳導。電晶體242所源電流將電晶體電晶體250的控制電 極拉向VDD，由是置其入一傳導狀態。當電晶體246爲傳導 狀態，其將放大器步驟204的輸出拉向一低邏輯値。 熔絲熔斷，節點1 >節點2 :若節點2上電壓位準小於節點 1上電壓位準，接著電晶體234將比電晶體228傳導。電晶體 234所源之電流將電晶體246的控制電極拉向VDD，由是置 於一傳導狀態。當電晶體246爲傳導狀態，其也將電晶體 248的控制電極拉向低》電晶體248的控制電極上之一低電 壓位準將其置於一傳導狀態。當電晶體248爲傳導狀態，其 將放大器步驟204的輸出拉向一低高輯位準。同時，電晶體 236將比電晶體242更爲傳導。電晶體236所源電流將經由電 晶體238和240所鏡化。電晶體240將電晶體250的控制電極 拉向VSS，由是置其入一非傳導狀態或高阻抗狀榻。 持續閂鎖級206，一第一反向器258的一輸入接收放大器 步驟204的輸出。反向器258的一輸出則耦合至一第二反向 器260的一輸入。反向器260的一輸出產生熔絲及檢測電路 -12- 本紙張度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之沒意事項再填寫本頁) 、裝----I---訂---------. 纯-濟部智慧財產局吕工消赀合作社印焚 Δ7 B7 五、發明說明（) 124的輸出，FUSE STETE。反向器260的一輸出則經由一通 閘極262糕合至一第二反向器258的一輸入》接收一控制信 號LATCH，該通閘極262之p型設備則該通閘極262的η型設 備韓合至一第三反向器264的一輸出。反向器264的一輸入 也接收控制訊號LATCH。 當控制訊號LATCH爲非確定，通閘極262爲非傳導及閂鎖 級206將其輸入通至其輸出《當控制訊號LATCH爲確定，通 閘極262爲傳導，由是耦合閂鎖級206的輸出至其輸入。 圖_ 3描述圖1所示溶絲控制電路120之一電路圖。溶絲控制 電路 120 包含反向器 302，304，306，308 , 312，314，318， 320 ， 322 ， 326 ， 334 , 336 ， 338 ， 342 , 346 ， 348 ， 350及352 ’N通道電晶體316’反及極邏輯閘極310和330，及電容器 324 ’ 328，340及344。熔絲控制電路120接收一致能清潔訊 说標敕爲"POK"於反向器314的一輸入端子。N通道電晶體 3 16和反向器312形成一缓衝器及一特定量磁滞現象。此磁 滯現象傾向調整熔絲控制電路120的響應於外部電源供應非 規律上升時。否則’此非規律電源供應行爲導致多種電晶 體於POK上。反向器312的輸出則提供至反向器332的輸入 端子及反及邏輯閘極3 10。串連連接的反向器352，350， 348及346提供一標示爲"LATCH"的緩衝器，其被路由以控 制所有熔絲及檢測電路124的閂鎖206。相似地，串連連接 的方向器308 ’ 306 ’ 3 04及3 02提供一標示爲"DRIVE"之緩衝 控制信號至所有之熔絲及檢測電路124。串連連接的反向器 326，322 ’ 320及318沿著電容器328和324接收反及極閘極 -13- 本紙ft diS用屮®因家標準（CNS)A4規格（210 X 297孓芨) (請先閱讀背面之注意事項再填寫本頁) ---- — I丨丨訂--------- 4H9240 A7 ______B7 _ 五、發明說明（11 ) 330的輸出，增加一預定延遲至該輸出，及搞合所致延遲訊 號至反及極閘極310的一輸入。反向器318之輸出係耦合至 反及極閘極310之輸入。串連接的反向器342，338，336及 334沿著電容器344和340接收反及極閘極310的輸出，增加 一預定延遲至該輸出，及耦合所致延遲訊號至反及極閘極 330的一輸入。 在充電積體電路記憶體100，供給電壓低於一有效位準， 導致充電清潔訊號ΡΟΚ至一邏輯低。反向器312的輸出則也 是一邏輯低，導致反及極閘極3〗0提供一邏輯高至反向器 308 ’ 306 ’ 304和302。反向器302產生一邏輯高在控制訊號 DRIVE上。一邏輯高控制訊號DRIVE接著致能熔絲狀態檢測 級202及感測大器步驟204以檢測及放大一對應熔絲208狀態 之輸出訊號。反及極閘極3 10的輸出將傳送經由申連接的反 向器342，338，336及334，導致反向器334提供一邏輯高至 反及極閘極330的一輸入。反向器334和332的邏輯高位準則 接奢呈現在反及極閘極33 0處，導致其產生一邏輯低。此邏 輯低位準被提供至反向器352，350，348及346。反向器346 產生一邏輯低在控制訊號LATCH上。邏輯低控制訊號 LATCH防止閂鎖級20ό免於閂鎖感測大器步驟204的輸出。 反及極閘極330的邏輯低將也傳送經過反向器326，322， 320及318及導致一邏輯低提供至反及極閘極310的輸入於由 電容器328和324的電容値所決定之一延遲後。 當充電清潔訊號POK變成一邏輯高値，表示電源供給電 壓足夠容許積體電路記憶體100的可靠作動，接著反向器 -14- 本紙張尺度適用中國0家標準（CNS)A4規格（210 X 297公^ (請先閱讀背面之注意事項再填寫本頁) Λ—.、裝*-------訂---------線‘ 經濟却智慧財產局員工消費合作社印*1^ A7 459240 _B7_ 五、發明說明（12 ) 312的輸出變成邏輯高。反及極閘極330從反向器332接收一 邏輯低，導致反及極閘極330的輸出改變至一邏輯高電壓， 導致控制訊號LATCH變成一邏輯高。一邏輯高LATCH訊號 導致輸出訊號從放大器步驟204閂鎖在閂鎖級206内。在一 由反向器326，322，320及318，及電容器328及324所決定之 一延遲後，一邏輯高電壓將被提供至反及極閘極310的輸入 ，導致反及極閘極310的輸出變成一邏輯低。該邏輯低被提 供至反向器308的輸入，導致控制訊號DRIVE變爲一邏輯低 。當低時，控制訊號DRIVE失能放大器步驟204及熔絲狀態 檢測級202，因此減少積體電路記憶體100的電源消耗。反 向器326，322，320及318，著電容器328和324確保放大器步 驟204的輸出在失能放大器步驟204及熔絲狀態檢測級202之 前被閂鎖。控制訊號LATCH及DRIVE之邏輯狀態將保持一 邏輯高及一邏輯低直至訊號POK變成一邏輯低。 雖然本發明已參閲特定具體例予以説明，進一步之改良 和修正對習知本技藝者將會發生。例如，該揭露的記憶體 可結合入另一設備如資料處理器或數位訊號處理器。而且 ，該揭露的熔絲和檢測電路可結合至一與記憶體陣列分離 之一設備。在該一應用例，該溶絲和檢測電路可包含資料 或故障列和行資訊。例如，一熔絲庫可辨識一序列號碼， 批次處理號碼，或修正號碼之積體電路。此外，許多所述 特定電路具體例可經由一習知本技藝者改善，經由結合本 敎導，以執行相同功能。因此，其係傾向本發明包含所有 落在所附申請專利範園内之變化及改良。 -15- 本纸張尺度適闬中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) /裝--------訂---------線， 經濟部智慧財產局員工消費合作社印製

Claims (1)

1. ' 459240 A8B8C8D8 六、申請專利範圍 1 · 2. 6. 經濟部智社？財產局PV消费合作社印製 一種熔絲檢測電路，包含： 一溶絲狀態檢測級（202)用以提供一第一邏輯狀態的 一輸出訊號以響應檢測—熔絲是一開路，及用以提供第 二邏輯狀態的輸出訊號以響應檢測一熔絲是一短路，其 中該熔絲狀態檢測級限制該熔絲上電壓降至一與供給至 該熔絲檢測電路之電源供給電壓無關的絕對値；及 一問鎖級（206)，耦合至熔絲狀態檢測級，用以問鎖 輸出訊號之一邏輯狀態。 、 根據申請專利範圍第1項之溶絲檢測電路，其中該溶絲 狀態檢測級於供電時檢測包括該熔綵檢測電路之一積體 電路中之熔絲爲一開路或一短路。 根據申請專利範圍第2項之熔絲檢測電路，其中該熔絲狀 態檢測級在檢測該熔絲爲開路或短路後失能。 根據申請專利範圍第3項之熔絲檢測電路，其中熔絲狀 〜測級被失能以響應接收到一表示電源供給電壓足夠 可靠作動積體電路之控制訊號。 根據申請專利範園第4項之熔絲檢測電路，其中輸出訊 號的邏輯狀態在熔絲狀態檢測級失能前被閂鎖。 根據申請專利範圍第1項之熔絲檢測電路，其中該溶絲 含鋼。 - 根據申請專利範圍第1項之熔絲檢測電路，其中該熔絲 檢測級包含： —第一電晶體（216) ’具有一第—電流電極耦合至一 第—電源供給端子，一第二舍流電極，及—控制電極耦 f請先閲讀背面之注意事項再填寫本頁) r'k·-------訂---------線

   4 592 4 Q B8 C8 D8 六、申請專利範圍 合至第一電晶體的第二電流電極； 一第二電晶體（220)，具有一第一電流電極搞合至一 第一電源供給端子，一第二電流電極，及一控制電極耦 合至第一電晶體的控制電極； 一第一電阻（212，214)，具有一第一端子耦合至一第 一電晶體的第二電流電極，及一第二端子，第一電阻具 有第一電阻値； 該熔絲（208)具有一第一端子耦合至第一電阻之第一 端子及一第二端子耦合至第一電阻之第二端子： 一第二電阻（218)，具有一第一端子耦合至一第二電 晶體的第二電流電極，及一第二端子，第二電阻具有一 不同於第一電阻値之第二電阻値；及 —第三電晶體（210)，具有一第一電流電極耦合至第 一和第二電阻之第二端子，一控制電極用以接收一偏壓 電壓，及一第二電流電極耦合至一第二電源電壓端子。 8. 根據申請專利範園第7項之熔絲檢測電路，其中第一電 阻値大於第二電阻値。 9. 根據申請專利範園第1項之熔絲檢測電路，其中熔絲檢 測電路是多個使用以儲存冗餘元件修復資訊於一積體電 路記憶體内的溶絲檢測電路之一。 1 0 . —種積體電路記憶體（〗00)，包含： 多個記憶體單元（102); 多個冗餘記憶體單元（112，114); 位址解碼電路（104，108)，耦合至多個記憶體單元及 -17- 本好述丐中0國家標準（CNS)A4規格mo X 297公Μ ) <請先閱讀背面之注意事項再填寫本頁) ^--•奴^时產局：肖工消费合作社印製 -I - - I— H I n ^OJI - I I i I n_.xl FI n - - - I - 1— I u 1^1 t— I. t) I ϋ ϋ ϋ I 六 4 2 A8B8C8D8 申請專利範圍 盔多個冗餘記憶體單元，用以選定一記憶體單元以響應 /接收之位址；及 多個熔絲檢測電路（124)，耦合至多個記憶體單元及 炱多個冗餘記憶體單元，用以辨識一故障之記憶體單元 ，及用以辨識以那個冗餘記憶體單元更換故障之記憶體 單元，多個熔絲檢測電路的一熔絲檢測電路包含： 一熔絲（2〇8)具有一開路狀態及一短路狀態；及一電路（2 0 2 ’ 2 〇 4 )，用以檢測該㈣^路狀態或短 路狀態，及用以提供一對應輸出訊號 r t , 11其中在檢測時， 該冤路限制該熔絲上一電壓降至—蹲 f n rx > 外施於積體電路記憶 體電源電壓無關之一絕對値。 (請先閱讀背面之;£.意事項再填寫衣頁) * n n n n n ·11 I M濟耶智«財產局工消货合作社印製 -18- 汶度適用申國國家標準（CNS)A4規格（210 X 297公釐）