KR20060014057A - 전자 회로 테스트 방법 및 장치 - Google Patents
전자 회로 테스트 방법 및 장치 Download PDFInfo
- Publication number
- KR20060014057A KR20060014057A KR1020057022216A KR20057022216A KR20060014057A KR 20060014057 A KR20060014057 A KR 20060014057A KR 1020057022216 A KR1020057022216 A KR 1020057022216A KR 20057022216 A KR20057022216 A KR 20057022216A KR 20060014057 A KR20060014057 A KR 20060014057A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- cycle
- logic state
- electronic circuit
- cells
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 48
- 230000007547 defect Effects 0.000 title abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 28
- 230000000295 complement effect Effects 0.000 claims abstract description 13
- 238000010998 test method Methods 0.000 claims description 19
- 230000006399 behavior Effects 0.000 abstract description 7
- 238000001514 detection method Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000009897 systematic effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/024—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
예컨대 어드레스 디코더와 전원의 로직 게이트들 사이의 하드 단선 결함은 논리적 및 연속적인 지연 동작을 초래하여 메모리를 조건적으로 비동작 상태로 만든다. 본 발명은, 이러한 유형의 오류에 대해서 집적 회로를 테스트하는 방법 및 장치들로서, 2개의 논리적으로 인접하는 행 또는 열의 2개의 셀들이 보수 관계 로직 데이터로 기록되는 방법 및 장치를 개시한다. 판독 동작에 의해, 2개의 셀 내에 있는 데이터가 동일한 것으로 나타나면, 하드 단선 결함의 존재와 위치가 증명된다. 판독 및 기록 동작은 각각 클록 펄스의 결과로서 발생하며, 본 방법은 상기 제 1 셀이 슬로우 투 폴 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 판독 싸이클이 수행되도록 클록 싸이클을 설정하는 단계 및/또는 상기 제 1 셀이 슬로우 투 라이즈 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 상승하기 전에 판독 싸이클이 수행되도록 클록 싸이클의 폭을 설정하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 어드레스 디코더 또는 랜덤 로직 회로와 같은 집적 회로를 테스트하기 위한 방법 및 장치에 관한 것이고, 보다 구체적으로는 단선 결함(open defects)의 존재시 이러한 회로를 테스트하기 위한 방법 및 장치에 관한 것이다.
전자 회로, 특히, 집적 회로의 조직적이며 자동적인 테스트는 점점 더 중요해지고 있다. 회로가 생성될 때마다 보다 높은 밀도의 구성소자와 점점 더 많은 개수의 시스템 기능을 포함하는 경향이 있다. 개개의 회로들은 소모적이며 고가인 테스트에 의해서만 프로세스 결함이 검출되거나 찾아낼 수 있을 정도로 복잡하게 되어 왔다. 회로 제품 동작 동안에만 그 숨겨진 결함을 드러내어 예컨대 생명 지원 시스템 또는 항공기 제어 시스템을 신뢰할 수 없게 만드는 회로 제품을 고객들이 받아들이려 하지 않을 것이라는 것은 예상할 수 있다. 따라서, 회로 제품이 결함 없이 동작되도록 테스트를 수행하는 것은 제조자와 고객 양자에게 있어 최고로 중요하다.
랜덤 액세스 메모리(SRAM, DRAM)는 마이크로 전자장치 산업에서 중요한 위치를 차지한다. 여러 측면에서, RAM 테스트는 종래의 로직 테스트와 다르다. RAM은 제조되는 회로 중 가장 대형이며 고밀도인 경향이 있고, 그 작은 피쳐 크기 및 대형 칩 크기로 인해 결함에 대해 막대한 위험 영역이 생긴다. 높은 복잡도 및 결함 민감도는 RAM 테스트 비용이 극도로 되게 하여, 이러한 문제에 대한 다양한 방법이 제안되어 왔다.
통상, 랜덤 액세스 메모리는 마치 테스트(March tests) 대상이 된다. 마치 테스트에서, 개개의 마치 소자들은 모든 RAM 어드레스를 가로지르고 판독 및 기록 동작의 특정 조합을 수행한다. 예를 들어, 전형적인 마치 소자는 먼저 각각의 RAM 어드레스 위치를 판독하고, 그 후에 예상되는 데이터 값의 보수를 되기록한다. 이와 함께, 모든 마치 소자들은 주어진 RAM에서 발생할 수 있는 오류를 커버해야 한다.
RAM 오류 모델 내로 발생할 수 있는 오류를 수집한 후에, 테스트 엔지니어는 그 오류를 커버하기 위한 테스트 알고리즘을 개발할 것이다. 주어진 RAM 어드레스에 대해 모든 마치 소자가 수행하는 메모리 동작의 전체 개수에 의해, 테스트 알고리즘의 전체 복잡도가 결정된다. 마치 알고리즘의 복잡도는 어드레스 공간에 대해 1차원 관계이며, 따라서 1차원 알고리즘으로서 공지되어 있다.
통상, RAM 디코더 결함은 RAM 어레이 오류로서 매핑될 수 있고, RAM 어레이를 테스트함으로써 검출될 수 있다는 것이 제안되어 와서, 과거에는, 어드레스 디 코더와 같은 회로는 특수한 테스트를 필요로 하지 않는다고 가정되어 왔다. 그러나, 그 이래, RAM 어드레스 디코더와 같은 회로에서, 마치 테스트에 의해 검출될 수 없는 몇몇 단선 결함이 발생할 수 있다는 것이 발견했다.
단선 결함, 또는 단선 고착 트랜지스터 오류로 의해, CMOS 회로에서의 연속적인 동작이 야기되고, 그 검출을 위해 2 패턴 테스트 시퀀스를 필요로 한다. RAM 매트릭스에서의 단선 결함은 셀 판독 오류, 행/열 판독 오류 또는 SA(stuck-at) 오류로 나타날 수 있으며, 이들 오류 전체는 마치 테스트에 의해 검출 가능하다. 그러나, 마치 테스트는 어드레스 디코더와 같은 회로에서의 단선 결함 중 일 형태를 검출하는 데에는 실패한다.
일반적으로, 콘택트 손실, 보다 얇은 금속, 보다 많은 개수의 비아, 다중 손상(poly breaks), 장치의 크기 조정 및 제조 프로세스의 복잡도의 증가 모두에 의해 CMOS 기술에서의 단선 결함의 수를 증가된다. 단선 결함의 발생 확률은 (CMOS 12 및 그 아래의) 하위 기술에서 알루미늄으로부터 구리로 옮아가면 더 증가된다.
도면의 도 1을 참조하면, 단선 결함은 다음과 같이 두 가지 분류로 분류될 수 있다. 즉,
어드레스 디코더의 서로 다른 게이트들 사이에서 발생하며, 고착 또는 로직 지연 동작 ━ 고착 동작은 보통 종래의 마치 테스트에 의해 검출될 수 있지만, 로직 지연 동작은 검출될 수 없음 ━ 을 야기하는 경향이 있는 게이트간 결함,
어드레스 디코더의 서로 다른 게이트 내에서 발생하며, 연속적인 또는 연속적인 지연 동작 ━이러한 유형의 결함은 전형적인 마치 테스트에 의해 완전히 커버 되지 않고, 따라서 특수한 다수의 테스트 패턴 시퀀스를 필요로 함 ━ 을 야기하는 경향이 있는 게이트간 결함.
유럽 특허 번호 EP-B-0738418호에는 메모리 어드레스 디코더를 테스트하는 방법이 개시되어 있다. 이러한 문서에 개시하는 방법은 2개의 논리적으로 인접하는 행 또는 열의 2개의 제각각의 셀에 대해 보수 로직 데이터를 기록하는 단계를 포함한다. 순차 판독 동작에 의해 2개의 셀에 있는 데이터가 동일하다고 나타내면, 디코더에서의 하드 단선 결함의 존재 및 위치함을 증명한다. 보다 상세하게, 유럽 특허 EP-B-0738418호에 개시하는 방법은 제 1 로직 상태를 제 1 셀에 기록하고, 그 다음에 제 1 셀에 대해 보수인 제 2 로직 상태를 제 2 셀에 기록하는 시스템적 방법을 사용한다. 제 2 셀 상에서 수행되는 기록 동작의 완료 후에 제 1 셀을 판독하는 것에 의해서는, 디코딩 수단이 정확하게 작용하면, 제 1 셀이 제 1 로직 상태 그대로 라는 것이 나타나야 한다. 그러나, 제 1 셀이 제 2 로직 상태로 되었다면, 제 2 셀의 기록 동작 동안에 제 1 셀이 겹쳐 기록되었고, 이에 따라, 디코딩 수단에서 결함의 검출 및 위치 파악이 가능하게 된다.
EP-B-0738418 호에서 기술하는 테스트 방법은 연속적인 동작을 야기하는 저항 단선 결함을 검출하기 위해 사용될 수 있다. 그러나, 연속적인 지연 동작을 야기하는 저항 단선 결함 종류는 커버되지 않는데, 이에 대해서는 아래에서 보다 상세히 설명한다.
따라서, 이러한 계열의 알고리즘이 오름차순 또는 내림차순 어드레스로 어드레스를 생성하는 것을 기초로 하기 때문에, 마치 테스트는 게이트간 저항 단선 결 함을 커버하지 않는다. 또한, 선형 알고리즘에 의해서는 이러한 단선 결함을 완전히 커버하는 것이 불가능하다. 게이트간 단선 결함은 단선 결함 커버리지를 확대하기 위해 마치 테스트에 특수한 테스트 패턴 시퀀스를 추가 사용할 것을 필요로 한다. 또한, 논리적이며 순차적인 지연 동작을 야기하는 저항 단선 결함은 완전히 커버되지 않은채 남는다.
도 2(a) 및 2(b)를 참조하면, 논리적 및 순차적 지연 동작은 시간 경과에 따라 셀의 로직 상태가 그 최대치로부터 점진적으로 떨어지는 "슬로우 투 폴(slow-to-fall)" 동작(도 2(a))과, 시간 경과에 따라 그 최대 로직 상태에 점진적으로 도달하는 "슬로우 투 라이즈(slow-to-rise)" 동작(도 2(b))으로 분류될 수 있다.
이러한 유형의 결함에 의해 소비자 환불 및 신뢰성 문제가 상당히 야기된다. 따라서, 개선된 장치를 고안하였다.
본 발명의 제 1 측면에 따라, 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법이 제공되는데, 본 방법은 다음과 같은 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함한다.
- 상기 복수의 셀 중 제 1 셀 내로 제 1 로직 상태를 기록하는 싸이클과,
- 상기 제 1 로직 상태에 대해 보수인 제 2 로직 상태를, 상기 제 1 셀에 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,
- 상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에, 상기 제 1 셀을 판독하는 싸이클을 포함하되, 각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고, 상기 방법은, 제 1 셀이 슬로우 투 폴 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 판독 싸이클이 수행되도록 클록 싸이클을 설정하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 1 측면에 따라, 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 장치가 제공되는데, 본 장치는 다음과 같은 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 수행하기 위한 수단을 포함한다.
- 상기 복수의 셀 중 제 1 셀 내로 제 1 로직 상태를 기록하는 싸이클과,
- 상기 제 1 로직 상태에 대해 보수인 제 2 로직 상태를, 상기 제 1 셀에 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,
- 상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에, 상기 제 1 셀을 판독하는 싸이클을 포함하되, 각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고, 상기 장치는, 제 1 셀이 슬로우 투 폴 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 판독 싸이클이 수행되도록 클록 싸이클을 설정하기 위한 수단을 포함하는 것을 특징으로 한다.
본 발명에 제 2 측면에 따라, 로직 데이터를 수신하기 위한 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법이 제공되는데, 본 방법은 다음과 같은 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함한다.
- 상기 복수의 셀 중 제 1 셀 내로 제 1 로직 상태를 기록하는 싸이클과,
- 상기 제 1 로직 상태에 대해 보수인 제 2 로직 상태를, 상기 제 1 셀에 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,
- 상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에, 상기 제 1 셀을 판독하는 싸이클을 포함하되, 각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고, 상기 방법은, 제 1 셀이 슬로우 투 라이즈 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 올라가기 전에 판독 싸이클이 수행되도록 클록 싸이클의 폭을 설정하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 2 측면에 따라, 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 장치가 제공되는데, 본 장치는 다음과 같은 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 수행하기 위한 수단을 포함한다.
- 상기 복수의 셀 중 제 1 셀 내로 제 1 로직 상태를 기록하는 싸이클과,
- 상기 제 1 로직 상태에 대해 보수인 제 2 로직 상태를, 상기 제 1 셀에 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,
- 상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에, 상기 제 1 셀을 판독하는 싸이클을 포함하되, 각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고, 상기 장치는, 제 1 셀이 슬로우 투 라이즈 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 올라가기 전에 판독 싸이클이 수행되도록 클록 싸이클의 폭을 설정하기 위한 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따라, 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법이 제공되는데, 본 방법은 다음과 같은 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함한다.
- 상기 복수의 셀 중 제 1 셀 내로 제 1 로직 상태를 기록하는 싸이클과,
- 상기 제 1 로직 상태에 대해 보수인 제 2 로직 상태를, 상기 제 1 셀에 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,
- 상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에, 상기 제 1 셀을 판독하는 싸이클을 포함하되, 각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고, 상기 방법은, 제 1 셀이 슬로우 투 폴 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 판독 싸이클이 수행되도록 클록 싸이클을 설정하는 단계와, 상기 제 1 셀이 슬로우 투 라이즈 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 올라가기 전에 판독 싸이클이 수행되도록 클록 싸이클의 폭을 설정하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에서, 복수의 셀은 복수의 행 및 복수의 열로 배열될 수 있고, 전자 회로는 어드레스를 수신하도록 동작하는 입력 수단과, 입력 수단과 복수의 셀 사이에 있으며 어드레스를 기초로 하여 셀의 어드레싱을 가능하게 하도록 동작하고 복수의 행 디코더를 포함하는 디코딩 수단을 포함하며, 본 방법은 제 1 어드레스 및 제 2 어드레스가 행들 중 제각각의 행을 나타내게 함으로써 행 디코더 의 제 1 행 디코더 및 제 2 행 디코더를 테스트할 수 있게 한다.
본 발명의 일 실시예에서, 복수의 셀은 복수의 행 및 복수의 열로 배열될 수 있고, 전자 회로는 어드레스를 수신하도록 동작하는 입력 수단과, 입력 수단과 복수의 셀 사이에 있으며 어드레스를 기초로 하여 셀의 어드레싱을 가능하게 하도록 동작하고 복수의 열 디코더를 포함하는 디코딩 수단을 포함하며, 본 방법은 제 1 어드레스 및 제 2 어드레스가 열들 중 제각각의 열을 나타내게 함으로써 열 디코더 의 제 1 열 디코더 및 제 2 열 디코더를 테스트할 수 있게 한다.
이제, 본 발명의 실시예는 단지 예로서 첨부 도면을 참조하여 설명한다.
도 1은 인터 게이트 및 인트라 게이트 단선 결함(inter-gate and intra-gate defects)을 나타내는 종래의 어드레스 디코더의 개략적 회로도,
도 2(a)는 셀이 나타낼 수 있는 바른 동작(위쪽) 및 슬로우 투 폴 동작(slow-to-fall behavior)(아래쪽)의 그래프,
도 2(b)는 셀이 나타낼 수 있는 바른 동작(위쪽) 및 슬로우 투 라이즈 동작(slow-to-rise behavior)(아래쪽)의 그래프,
도 3은 NMOSa 및 CMOSb가 5개 입력 NAND 게이트 구현된 전형적인 어드레스 디코더의 개략적 회로도 ― 여기서, 'Phix'는 타이밍(또는 클럭) 신호이고, 'A'는 어드레스 비트를 나타내고, 'WL'은 워드 라인을 나타냄 ― ,
도 4(a) 및 4(b)는 슬로우 투 폴 동작의 종래 기술에 따른 검출 결과 및 본 발명에 따른 실시예를 각각 도시하는 도면,
도 5(a) 및 5(b)는 슬로우 투 라이즈 동작의 종래 기술에 따른 검출 결과 및 본 발명에 따른 실시예를 각각 도시하는 도면.
도면의 도 3을 참조하면, NMOS 및 CMOS 로직이 구현된 전형적인 어드레스 디코더가 도시되어 있다. NMOS 게이트는 디플레션 모드 NMOS 로드 트랜지스터(depletion-mode NMOS load transistor)와 스위칭 향상 모드 트랜지스터(switching enhancemnet-mode transistors)를 사용한다. 이와 다르게, 완전히 정적인 CMOS 로직 게이트는 동일 개수의 향상 모드 PMOS 및 NMOS 트랜지스터로 이루어진다.
어드레스 디코더는 입력 어드레스에 따라 워드 라인을 선택한다. 이는 어드레스 디코더에서의 로직 게이트 출력이 고유의 입력 어드레스에 대해서만 활성이고, 나머지에 대해서는 비활성일 것을 필요로 한다. 예를 들어, 도 3에 있는 NAND 게이트에서, 출력은 모든 게이트의 입력이 하이인 경우에만 활성(논리 0)이고, 그 외의 경우에는 비활성(로직 1)이다.
NMOS 기술에서, 디플레션 모드 로드 트랜지스터는, 입력이 게이트를 활성화하지 않으면 비활성 상태로 출력을 끌어 올린다. NMOS 로직 게이트의 스위칭 트랜지스터에서의 단선 결함에 의해, 게이트는, 게이트가 활성이 되어야 할 때 비활성으로 남게 된다. 환언하면, 이러한 결함에 의해, 어드레스 디코더는 어드레싱 대상이 되는 셀을 어드레싱할 수 없게 된다. 다른 한편, 로드 트랜지스터에 단선 결함이 있으면, 로직 게이트는 활성으로 남아 다중 액세스 결함이 생긴다.
어드레스 디코더 내의 CMOS 로직 게이트는 동일한 방식으로 활성 상태에 도달한다. 그러나, CMOS 로직 게이트는 입력 어드레스가 (팬 인(fan-in)에 따라 다른) 여러 가지 병렬 경로에 의해 비활성 상태에 도달한다. 이러한 병렬 경로에서 단선 결함이 활성화를 야기하면, 특히 문제가 된다.
위에 설명하는 바와 같이, 종래의 마치 테스트(march tests)는 모든 단선 저항성 결함을 효과적으로 검출하지는 않는다. 따라서, EP-B-0738418호에서 설명하는 바와 같이 이러한 마치 테스트에 추가 테스트 루프가 추가될 수 있는데, 이에 대해서는 아래에서 보다 상세히 설명할 것이다. m이 워드 라인 디코더의 입력 비트의 개수이고, 워드 라인의 개수는 2m이라고 가정하자. 행 디코딩 로직을 테스트하기 위하여, 판독 및 기록을 하기 위해서 임의로 정한 열 어드레스를 선택할 수 있다. 검출이 어려운 단선에 대해서 테스트하기 위해, 디코딩 로직에 있는 각 NAND 게이트를 순차적으로 테스트한다. 각 NAND 게이트에서, 대응하는 워드 라인이 선택된 셀에 로직 0을 기록한다. 그 다음, 워드 라인 어드레스는, 단 하나의 어드레스 비트가 변하도록 변경된다. 이로써, NAND 게이트에 있는 특정 p-채널 트랜지스터가 NAND 게이트를 디스에이블할 수 있게 하고, 그 다음, 로직 1은 새로운 어드레스 위치에 기록된다. p-채널 트랜지스터가 단선 결함을 가지고 있으면, 제 1 셀은 여전히 인에이블 상태이며, 제 2 셀에 대한 기록 동작은 제 1 셀의 내용에 겹쳐쓸 수 있다. 제 1 셀에 대한 후속 판독 동작은 판독 오류를 검출할 것이고, 따라서, 단선 결함을 검출할 것이다. 이러한 절차는 모든 NAND 게이트로의 모든 어드레스 비트와 모든 NAND 게이트에 대해 반복된다.
그러나, 위에서 설명한 바와 같이, 이러한 추가 테스트도, 워드 라인이 슬로우 투 폴 또는 슬로우 투 라이즈 동작을 나타내게 할 수 있는 단선 저항 결함을 반 드시 검출하지는 않는다. 도 4(a)에 도시하는 바와 같이, 워드 라인 WL2는 슬로우 투 폴로서 동작하고 있다. 따라서, 클록 싸이클 1에 응답하여, 로직 0은 WL2에 기록되고, 후속하는 클록 싸이클 2에 응답하여, 로직 1이 워드 라인 WL0에 기록된다. 워드 라인 WL2는 슬로우 투 폴로서 동작 중이지만, 2개의 클록 싸이클 사이의 시간이 WL2의 로직값이 0으로 떨어지게 되기에 충분하기 때문에, WL0에 대해서 기록 동작이 정확하게 수행된 후에 판독 동작이 수행된다. 그러나, 본 발명의 제 1 측면에 따라, 클록 싸이클 2가 발생하고 WL0에 대한 기록 동작이 수행되면 클록 주기는 약 절반으로 감소되고(도 4(b) 참조), WL0에 대한 기록 동작이 시작되어 2개 메모리 위치에 대해 동시 액세스가 되면, WL2는 계속 인에이블된다.
도면의 도 5(a)를 참조하면, WL2는 슬로우 투 라이즈 동작을 나타내고 있다. 클록 싸이클 1에 응답하여, 로직 1은 WL2에 기록되고, 그 로직 상태는 클록 싸이클 1의 펄스 폭 동안에 그 최고값으로 서서히 상승한다. 클록 싸이클 1이 완료될 때까지, WL2의 로직 상태는 그 최고값으로 상승되고, 그 상태로 오랫동안 남아서, 슬로우 투 라이즈 동작은 검출되지 않게 된다. 그러나, 본 발명의 제 2 측면에 따라, 클록 싸이클의 펄스폭이 예를 들어, 약 절반으로 감소되면(도 5(b) 참조), WL2 기록 동작을 위해 제공되는 시간은 WL2의 슬로우 투 라이즈 로직 상태가 상승되기에 불충분하여, 메모리 출력에서 (메모리 설계에 따라) 0 또는 1에 고착되어 쉽게 검출된다.
일반적으로, 듀티 싸이클은 클록 싸이클의 50%이다.
슬로우 투 라이즈 저항 단선 결함을 검출하기 위해서, 듀티 싸이클이 클록 주기의 25% 내지 50% 사이인 것이 바람직하며, 이는 슬로우 투 라이즈 검출을 용이하게 하기 위해서 펄스 폭이 더 작게 됨을 의미한다. 듀티 싸이클이 50%로부터 25%로 감소되므로, 슬로우 투 라이즈 지연 오류 유형에 대한 오류 커버리지(fault coverage)가 증가된다.
슬로우 투 폴 저항 단선 결함을 검출하기 위해서, 듀티 싸이클이 클록 주기의 50% 내지 75% 사이인 것이 바람직하며, 이는 슬로우 투 폴 검출을 용이하게 하기 위해서 펄스 폭이 더 크게 됨을 의미한다(이는 도 4(b)에 특정적으로 도시되어 있지 않음). 듀티 싸이클이 50%로부터 75%로 증가하므로, 슬로우 투 폴 지연 오류 유형에 대한 오류 커버리지가 증가된다.
따라서, 본 발명은 저항 단선 결함 커버리지를 증가시키기 위해서 테스트 회로의 클록 구성을 설정하는 것을 포함한다. 본 방법은 슬로우 투 폴 동작을 야기하는 결함의 유형을 커버하기 위해 (종래의 방법에 비해) 클록 주기를 감소시키는 것과, 슬로우 투 라이즈로 동작하는 결함의 유형을 커버하기 위해 (종래의 방법에 비해) 펄스 폭을 감소시키는 것으로 이루어진다. 본 발명은 저항 단선 결함의 검출을 증가시키므로, 고객의 제품을 환불하는 경우가 상당히 감소된다. 본 발명에서, 종래의 방법과는 반대로, 저항 단선 결함에 대한 오류 커버리지는 테스트 패턴뿐만 아니라, 클록 구성에 따라서도 달라진다. 이상, 본 발명의 실시예를 메모리 어드레스 디코더와 관련하여 설명하였으나, 제안하는 방법 및 장치는 예를 들면 랜덤 로직 회로를 포함하는 개방 저항 결함에 대해서 다수의 다른 유형의 전자 회로를 테스트하기 위해 사용될 수 있다.
이상 본 발명의 실시예를 단지 예로서 설명하였으나, 당업자라면, 첨부 청구의 범위에 의해 정의되는 본 발명의 범주로부터 벗어남이 없이 기술한 실시예에 대해 변형 및 수정이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 또한, 본 명세서에서 사용하는 용어 "포함하는"은 다른 소자 또는 단계들을 배제하는 것이 아니고, 단수 표현이 복수의 소자 또는 단계들을 배제하는 것이 아니며, 단일의 프로세서 또는 다른 장치가 청구의 범위에서 인용하는 각종 수단의 기능들을 수행할 수 있다는 것을 이해할 수 있을 것이다.
Claims (7)
- 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법으로서,상기 전자 회로 테스트 방법은, 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함하되,상기 싸이클의 시퀀스는,제 1 로직 상태를 상기 복수의 셀 중 제 1 셀 내로 기록하는 싸이클과,상기 제 1 로직 상태와 보수관계인 제 2 로직 상태를 상기 제 1 셀에 대해 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에 상기 제 1 셀을 판독하는 싸이클을 포함하며,각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고,상기 전자 회로 테스트 방법은,상기 제 1 셀이 슬로우 투 폴(slow-to-fall) 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 상기 판독 싸이클이 수행되도록 클록 싸이클을 설정하는 단계를 포함하는 것을 특징으로 하는전자 회로 테스트 방법.
- 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법으로서,상기 전자 회로 테스트 방법은, 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함하되,상기 싸이클의 시퀀스는,제 1 로직 상태를 상기 복수의 셀 중 제 1 셀 내로 기록하는 싸이클과,상기 제 1 로직 상태와 보수관계인 제 2 로직 상태를 상기 제 1 셀에 대해 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에 상기 제 1 셀을 판독하는 싸이클을 포함하며,각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고,상기 전자 회로 테스트 방법은,상기 제 1 셀이 슬로우 투 라이즈(slow-to-rise) 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 상승하기 전에 상기 판독 싸이클이 수행되도록 상기 클록 펄스의 폭을 설정하는 단계를 포함하는 것을 특징으로 하는전자 회로 테스트 방법.
- 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 방법으로서,상기 전자 회로 테스트 방법은, 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함하되,상기 싸이클의 시퀀스는,제 1 로직 상태를 상기 복수의 셀 중 제 1 셀 내로 기록하는 싸이클과,상기 제 1 로직 상태와 보수관계인 제 2 로직 상태를 상기 제 1 셀에 대해 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에 상기 제 1 셀을 판독하는 싸이클을 포함하며,각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고,상기 전자 회로 테스트 방법은,상기 제 1 셀이 슬로우 투 폴 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 상기 판독 싸이클이 수행되도록 클록 싸이클을 설정하는 단계와, 상기 제 1 셀이 슬로우 투 라이즈 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 상승하기 전에 상기 판독 싸이클이 수행되도록 상기 클록 펄스의 폭을 설정하는 단계를 포함하는 것을 특징으로 하는전자 회로 테스트 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 복수의 셀은 복수의 행 및 복수의 열로 배열되고,상기 전자 회로는,어드레스를 수신하도록 동작하는 입력 수단과,상기 입력 수단과 상기 복수의 셀 사이에서 상기 어드레스를 기초로 하여 상기 셀의 어드레싱을 가능하게 하도록 동작하며, 복수의 행 디코더를 포함하는 디코딩 수단을 포함하고,상기 방법은 또한 제 1 어드레스 및 제 2 어드레스가 상기 행들 중 각각의 행을 나타내게 함으로써, 상기 행 디코더의 제 1 및 제 2 행 디코더를 테스트할 수 있게 하는전자 회로 테스트 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 복수의 셀은 복수의 행 및 복수의 열로 배열되고,상기 전자 회로는,어드레스를 수신하도록 동작하는 입력 수단과,상기 입력 수단과 상기 복수의 셀 사이에서 상기 어드레스를 기초로 하여 상기 셀의 어드레싱을 가능하게 하도록 동작하며, 복수의 열 디코더를 포함하는 디코 딩 수단을 포함하고,상기 방법은 또한 제 1 어드레스 및 제 2 어드레스가 상기 열들 중 각각의 열을 나타내게 함으로써, 상기 열 디코더의 제 1 및 제 2 열 디코더를 테스트할 수 있게 하는전자 회로 테스트 방법.
- 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 장치로서,상기 전자 회로 테스트 장치는, 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함하되,상기 싸이클의 시퀀스는,제 1 로직 상태를 상기 복수의 셀 중 제 1 셀 내로 기록하는 싸이클과,상기 제 1 로직 상태와 보수관계인 제 2 로직 상태를 상기 제 1 셀에 대해 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에 상기 제 1 셀을 판독하는 싸이클을 포함하며,각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고,상기 전자 회로 테스트 장치는,상기 제 1 셀이 슬로우 투 폴(slow-to-fall) 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최소 레벨로 떨어지기 전에 상기 판독 싸이클이 수행되도록 클록 싸이클을 설정하기 위한 수단을 포함하는 것을 특징으로 하는전자 회로 테스트 장치.
- 로직 데이터를 수신하는 복수의 셀을 포함하는 전자 회로를 테스트하는 장치로서,상기 전자 회로 테스트 장치는, 싸이클의 시퀀스를 각각 포함하는 일련의 연속단을 포함하되,상기 싸이클의 시퀀스는,제 1 로직 상태를 상기 복수의 셀 중 제 1 셀 내로 기록하는 싸이클과,상기 제 1 로직 상태와 보수관계인 제 2 로직 상태를 상기 제 1 셀에 대해 논리적으로 인접한 제 2 셀 내로 기록하는 싸이클과,상기 제 2 로직 상태가 상기 제 2 셀 내로 기록된 후에 상기 제 1 셀을 판독하는 싸이클을 포함하며,각각의 상기 싸이클은 클록 펄스의 결과로서 발생하고,상기 전자 회로 테스트 방법은,상기 제 1 셀이 슬로우 투 라이즈(slow-to-rise) 동작을 나타내는 이벤트에서, 상기 제 1 셀의 로직 상태가 그 최대 레벨로 상승하기 전에 상기 판독 싸이클이 수행되도록 상기 클록 펄스의 폭을 설정하기 위한 수단을 포함하는 것을 특징으 로 하는전자 회로 테스트 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP03101471 | 2003-05-22 | ||
| EP03101471.5 | 2003-05-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060014057A true KR20060014057A (ko) | 2006-02-14 |
Family
ID=33462202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057022216A KR20060014057A (ko) | 2003-05-22 | 2004-05-14 | 전자 회로 테스트 방법 및 장치 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7392465B2 (ko) |
| EP (1) | EP1629505B1 (ko) |
| JP (1) | JP2007505439A (ko) |
| KR (1) | KR20060014057A (ko) |
| CN (1) | CN1791942B (ko) |
| DE (1) | DE602004022045D1 (ko) |
| TW (1) | TWI330717B (ko) |
| WO (1) | WO2004105043A1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608891B2 (ja) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | Ｒｏｍのデコーダテスト回路装置 |
| US7916544B2 (en) | 2008-01-25 | 2011-03-29 | Micron Technology, Inc. | Random telegraph signal noise reduction scheme for semiconductor memories |
| US7808849B2 (en) * | 2008-07-08 | 2010-10-05 | Nvidia Corporation | Read leveling of memory units designed to receive access requests in a sequential chained topology |
| US7796465B2 (en) * | 2008-07-09 | 2010-09-14 | Nvidia Corporation | Write leveling of memory units designed to receive access requests in a sequential chained topology |
| US8461884B2 (en) * | 2008-08-12 | 2013-06-11 | Nvidia Corporation | Programmable delay circuit providing for a wide span of delays |
| US8516315B2 (en) | 2010-09-03 | 2013-08-20 | Stmicroelectronics International N.V. | Testing of non stuck-at faults in memory |
| US9122891B2 (en) * | 2013-08-12 | 2015-09-01 | Microsoft Technology Licensing, Llc | Functional timing sensors |
| US11435940B2 (en) * | 2021-02-02 | 2022-09-06 | Nxp B.V. | Testing a memory which includes conservative reversible logic |
| US11507296B2 (en) * | 2021-03-10 | 2022-11-22 | Micron Technology, Inc. | Repair operation techniques |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891811A (en) * | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| TW243531B (ko) * | 1993-09-03 | 1995-03-21 | Motorola Inc | |
| US5642362A (en) * | 1994-07-20 | 1997-06-24 | International Business Machines Corporation | Scan-based delay tests having enhanced test vector pattern generation |
| WO1996015536A1 (en) * | 1994-11-09 | 1996-05-23 | Philips Electronics N.V. | A method of testing a memory address decoder and a fault-tolerant memory address decoder |
| JPH10106286A (ja) * | 1996-09-24 | 1998-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびそのテスト方法 |
| DE19911939C2 (de) * | 1999-03-17 | 2001-03-22 | Siemens Ag | Verfahren für den eingebauten Selbsttest einer elektronischen Schaltung |
| US6345373B1 (en) * | 1999-03-29 | 2002-02-05 | The University Of California | System and method for testing high speed VLSI devices using slower testers |
| US6453437B1 (en) * | 1999-07-01 | 2002-09-17 | Synopsys, Inc. | Method and system for performing transition fault simulation along long circuit paths for high-quality automatic test pattern generation |
| JP5050303B2 (ja) * | 2001-06-29 | 2012-10-17 | 富士通セミコンダクター株式会社 | 半導体試験装置 |
| US6651227B2 (en) * | 2001-10-22 | 2003-11-18 | Motorola, Inc. | Method for generating transition delay fault test patterns |
| US7039845B2 (en) * | 2002-03-28 | 2006-05-02 | Jeff Rearick | Method and apparatus for deriving a bounded set of path delay test patterns covering all transition faults |
-
2004
- 2004-05-14 EP EP04733058A patent/EP1629505B1/en not_active Expired - Lifetime
- 2004-05-14 WO PCT/IB2004/050696 patent/WO2004105043A1/en active Application Filing
- 2004-05-14 CN CN200480013812.4A patent/CN1791942B/zh not_active Expired - Fee Related
- 2004-05-14 KR KR1020057022216A patent/KR20060014057A/ko not_active Application Discontinuation
- 2004-05-14 JP JP2006530853A patent/JP2007505439A/ja active Pending
- 2004-05-14 US US10/557,375 patent/US7392465B2/en not_active Expired - Fee Related
- 2004-05-14 DE DE602004022045T patent/DE602004022045D1/de not_active Expired - Lifetime
- 2004-05-19 TW TW093114153A patent/TWI330717B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1791942B (zh) | 2010-10-13 |
| DE602004022045D1 (de) | 2009-08-27 |
| EP1629505A1 (en) | 2006-03-01 |
| US7392465B2 (en) | 2008-06-24 |
| EP1629505B1 (en) | 2009-07-15 |
| CN1791942A (zh) | 2006-06-21 |
| TW200506402A (en) | 2005-02-16 |
| JP2007505439A (ja) | 2007-03-08 |
| US20070067706A1 (en) | 2007-03-22 |
| WO2004105043A1 (en) | 2004-12-02 |
| TWI330717B (en) | 2010-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6243840B1 (en) | Self-test ram using external synchronous clock | |
| US6205564B1 (en) | Optimized built-in self-test method and apparatus for random access memories | |
| KR101519491B1 (ko) | 누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템 | |
| EP0744755A1 (en) | Test method and device for embedded memories on semiconductor substrates | |
| EP1039478A1 (en) | Integrated circiut memory having a fuse detect circuit and method therefor | |
| US20070047347A1 (en) | Semiconductor memory devices and a method thereof | |
| EP0845788B1 (en) | A memory array test circuit with failure notification | |
| KR100367191B1 (ko) | 테스트수단을구비한전자회로및메모리셀테스트방법 | |
| US5757816A (en) | IDDQ testing of integrated circuits | |
| JPH01208795A (ja) | 半導体記憶装置 | |
| KR20060014057A (ko) | 전자 회로 테스트 방법 및 장치 | |
| US6731561B2 (en) | Semiconductor memory and method of testing semiconductor memory | |
| Schanstra et al. | Industrial evaluation of stress combinations for march tests applied to SRAMs | |
| Segura et al. | A detailed analysis of CMOS SRAM's with gate oxide short defects | |
| Sachdev | Test and testability techniques for open defects in RAM address decoders | |
| EP0738418B1 (en) | A method of testing a memory address decoder | |
| US20100039876A1 (en) | Functional Float Mode Screen to Test for Leakage Defects on SRAM Bitlines | |
| US11455221B2 (en) | Memory with concurrent fault detection and redundancy | |
| EP1629506B1 (en) | Test of ram address decoder for resistive open defects | |
| EP1480227A1 (en) | Testing integrated circuits with fault dictionary | |
| Harutunyan et al. | An efficient March-based three-phase fault location and full diagnosis algorithm for realistic two-operation dynamic faults in random access memories | |
| KR950004871B1 (ko) | 중복회로가 있는 반도체기억장치 및 그중복회로의 사용여부를 확보하는 검사방법 | |
| Medeiros et al. | Hierarchical Memory Diagnosis | |
| KR100345363B1 (ko) | 어드레스 검출 테스트 모드 회로 | |
| Priya et al. | A survey on dram testing and its algorithms |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |