JPH10106286A - 半導体記憶装置およびそのテスト方法 - Google Patents

半導体記憶装置およびそのテスト方法

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JPH10106286A
JPH10106286A JP8251738A JP25173896A JPH10106286A JP H10106286 A JPH10106286 A JP H10106286A JP 8251738 A JP8251738 A JP 8251738A JP 25173896 A JP25173896 A JP 25173896A JP H10106286 A JPH10106286 A JP H10106286A
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potential
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memory
word line
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JP8251738A
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Toshio Kobashi
寿夫 小橋
Yasuhiko Tsukikawa
靖彦 月川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 メモリセルのストレージノードへの論理電位
の書込を容易かつ迅速に行なうことができる半導体記憶
装置を提供する。 【解決手段】 ＤＲＡＭのビット線電位ＶＢＬを電源電
位Ｖｃｃ、中間電位Ｖｃｃ／２または接地電位ＧＮＤに
切換えるための切換回路１を設ける。通常時はビット線
電位ＶＢＬはＶｃｃ／２となる。特殊書込モード時はイ
コライザ３３を介してすべてのビット線ＢＬ，／ＢＬに
ＶｃｃまたはＧＮＤを与え、所望のワード線ＷＬを
「Ｈ」レベルに立上げてそのワード線ＷＬに接続された
すべてのメモリセルＭＣのストレージノードＳＮにＶｃ
ｃまたはＧＮＤを書込む。冗長メモリセルＭＣで置換さ
れたメモリセルＭＣのストレージノードＳＮにもＶｃｃ
またはＧＮＤを書込むことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よびそのテスト方法に関し、特に、特殊書込モードを有
する半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】図４は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。図４を参照して、このＤＲＡＭは、制
御信号入力端子１１〜１３，１５、アドレス信号入力端
子群１４、データ信号入出力端子群１６、接地端子１７
および電源端子１８を備える。また、このＤＲＡＭは、
クロック発生回路１９、行および列アドレスバッファ２
０、行デコーダ２１、列デコーダ２２、冗長列デコーダ
２３、メモリマット２４、入力バッファ２８および出力
バッファ２９を備え、メモリマット２４はメモリアレイ
２５、冗長メモリアレイ２６およびセンスリフレッシュ
アンプ＋入出力制御回路２７を含む。
【０００３】クロック発生回路１９は、制御信号入力端
子１１，１２を介して外部から与えられる信号／ＲＡ
Ｓ，／ＣＡＳに基づいて所定の動作モードを選択し、Ｄ
ＲＡＭ全体を制御する。
【０００４】行および列アドレスバッファ２０は、アド
レス信号入力端子群１４を介して外部から与えられるア
ドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に
基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレ
ス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜
ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ２１
および列デコーダ２２に与える。
【０００５】メモリアレイ２４は、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは行アドレスおよび列アドレスによって決定される
所定のアドレスに配置される。
【０００６】行デコーダ２１は、行および列アドレスバ
ッファ２０から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに応答して、メモリアレイ２５の行アドレスを指定す
る。列デコーダ２２は、行および列アドレスバッファ２
０から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答
して、メモリアレイ２５の列アドレスを指定する。
【０００７】列デコーダ２２および冗長列デコーダ２３
内には、メモリアレイ２５のうちの不良なメモリセルを
含む列アドレスおよびその列アドレスと置換される冗長
メモリアレイ２６の列アドレスをプログラムするための
ヒューズ群（図示せず）が設けられている。ヒューズ群
によってプログラムされた不良な列アドレスに対応する
列アドレス信号ＣＡ０〜ＣＡｉが入力された場合は、列
デコーダ２２はその列アドレスを指定せず、冗長列デコ
ーダ２６はその列アドレスの代わりにプログラムされた
冗長メモリアレイ２６の列アドレスを指定する。すなわ
ち、メモリアレイ２４内の不良メモリセルを含む不良メ
モリセル列は、冗長メモリアレイ２６の正常なメモリセ
ル列と置換される。
【０００８】センスリフレッシュアンプ＋入出力制御回
路２７は、行デコーダ２１および列デコーダ２２（また
は冗長列デコーダ２３）によって指定されたアドレスの
メモリセルをデータ信号入出力線対ＩＯＰの一端に接続
する。データ信号入出力線対ＩＯＰの他端は、入力バッ
ファ２７および出力バッファ２８に接続される。入力バ
ッファ２８は、書込モード時に、制御信号入力端子１３
を介して外部から与えられる信号／Ｗに応答して、デー
タ信号入出力端子群１６から入力されたデータをデータ
信号入出力端子対ＩＯＰを介して選択されたメモリセル
に与える。出力バッファ２９は、読出モード時に、制御
信号入力端子１５から入力される信号／ＯＥに応答し
て、選択されたメモリセルからの読出データをデータ入
出力端子群１６に出力する。
【０００９】図５は図４に示したＤＲＡＭのメモリマッ
ト２４の構成を示す一部省略した回路ブロック図、図６
は図５に示したメモリマット２４のうちの１つの列の構
成を詳細に示す一部省略した回路ブロック図である。
【００１０】図５および図６を参照して、メモリアレイ
２５は、行列状に配列された複数のメモリセルＭＣと、
各行に対応して設けられたワード線ＷＬと、各列に対応
して設けられたビット線対ＢＬ，／ＢＬとを含む。
【００１１】各メモリセルＭＣは、対応する行のワード
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。
【００１２】各メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタ５０と情報記憶用のキャパシタ
５１とを含む。各メモリセルＭＣのＮチャネルＭＯＳト
ランジスタ５０のゲートは対応する行のワード線ＷＬに
接続される。ＮチャネルＭＯＳトランジスタ５０は、対
応する列のビット線ＢＬまたは／ＢＬとそのメモリセル
ＭＣのキャパシタ５１の一方電極（ストレージノードＳ
Ｎ）との間に接続される。各メモリセルＭＣのキャパシ
タ５１の他方電極はセル電位Ｖｃｐを受ける。ワード線
ＷＬは、行デコーダ２０の出力を伝達し、選択された行
のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／
ＢＬは、選択されたメモリセルＭＣとデータ信号の入出
力を行なう。
【００１３】冗長メモリアレイ２６は、列の数がメモリ
アレイ２５よりも少ないことを除けば、メモリアレイ２
５と同じ構成である。メモリアレイ２５と冗長メモリア
レイ２６は同じ行数を有し、ワード線ＷＬはメモリアレ
イ２５と冗長メモリアレイ２６とで共用されている。
【００１４】センスリフレッシュアンプ＋入出力制御回
路２７は、各列に対応して設けられた列選択ゲート３
１、センスリフレッシュアンプ３２およびイコライザ３
３と、すべての列に共通に設けられた中間電位発生回路
３４とを含む。列選択ゲート３１は、それぞれビット線
ＢＬ，／ＢＬとデータ信号入出力線ＩＯ，／ＩＯの間に
接続されたＮチャネルＭＯＳトランジスタ４１，４２を
含む。ＮチャネルＭＯＳトランジスタ４１，４２のゲー
トは、列選択線ＣＳＬを介して列デコーダ２２または２
３に接続される。列デコーダ２２または２３によって列
選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ
るとＮチャネルＭＯＳトランジスタ４１，５２が導通
し、ビット線対ＢＬ，／ＢＬとデータ信号入出力線対Ｉ
Ｏ，／ＩＯとが結合される。
【００１５】センスリフレッシュアンプ３２は、それぞ
れビット線ＢＬ，／ＢＬとノードＮ３２との間に接続さ
れたＰチャネルＭＯＳトランジスタ４３，４４と、それ
ぞれビット線ＢＬ，／ＢＬとノードＮ３２′との間に接
続されたＮチャネルＭＯＳトランジスタ４５，４６とを
含む。ＭＯＳトランジスタ４３，４５のゲートはともに
ビット線／ＢＬに接続され、ＭＯＳトランジスタ４４，
４６のゲートはともにビット線ＢＬに接続される。ノー
ドＮ３２，Ｎ３２′は、それぞれクロック発生回路１９
から出力されるセンスアンプ活性化信号ＳＥ，／ＳＥを
受ける。センスリフレッシュアンプ３２は、センスアン
プ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよ
び「Ｌ」レベルになったことに応じて、ビット線対Ｂ
Ｌ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅す
る。
【００１６】イコライザ３３は、ビット線ＢＬと／ＢＬ
の間に接続されたＮチャネルＭＯＳトランジスタ４７
と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′と
の間に接続されたＮチャネルＭＯＳトランジスタ４８，
４９とを含む。ＮチャネルＭＯＳトランジスタ４７〜４
９のゲートはともにノードＮ３３に接続される。ノード
Ｎ３３はビット線イコライズ信号ＢＬＥＱを受け、ノー
ドＮ３３′はビット線電位ＶＢＬ（＝Ｖｃｃ／２）を受
ける。イコライザ３３は、ビット線イコライズ信号ＢＬ
ＥＱが活性化レベルの「Ｈ」レベルになったことに応じ
て、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬ
にイコライズする。
【００１７】中間電位発生回路３４は、電源電位Ｖｃｃ
と接地電位ＧＮＤの間の中間電位Ｖｃｃ／２を生成し、
生成した中間電位Ｖｃｃ／２をビット線電位ＶＢＬとし
て出力する。
【００１８】次に、図４〜図６で示したＤＲＡＭの動作
を簡単に説明する。書込モード時においては、列デコー
ダ２２または２３が、列アドレス信号ＣＡ０〜ＣＡｉに
応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」レベ
ルに立上げて列選択ゲート３１を導通させる。
【００１９】入力バッファ２８は、信号／Ｗに応答し
て、データ信号入出力端子群１６からの書込データをデ
ータ信号入出力端子対ＩＯＰを介して選択された列のビ
ット線対ＢＬ，／ＢＬに与える。書込データはビット線
ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行
デコーダ２１が、行アドレス信号ＲＡ０〜ＲＡｉに応じ
た行のワード線ＷＬを活性化レベルの「Ｈ」レベルに立
上げ、その行のメモリセルＭＣのＭＯＳトランジスタ５
０を導通させる。選択されたメモリセルＭＣのキャパシ
タ５１には、ビット線ＢＬまたは／ＢＬの電位に応じた
量の電荷が蓄えられる。
【００２０】読出モード時においては、図７に示すよう
に、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベ
ルに立下がり、イコライザ３３のＮチャネルＭＯＳトラ
ンジスタ４７〜４９が非導通になり、ビット線ＢＬ，／
ＢＬのイコライズが停止される。行デコーダ２１は、行
アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線Ｗ
Ｌを選択レベルの「Ｈ」レベルに立上げる。ビット線Ｂ
Ｌ，／ＢＬの電位は、活性化されたメモリセルＭＣのキ
ャパシタ５１の電荷量に応じて微小量だけ変化する。
【００２１】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスリフレッシュアンプ３２が活性化される。ビ
ット線ＢＬの電位がビット線／ＢＬの電位よりも微小量
だけ高いとき、ＭＯＳトランジスタ４３，４６の抵抗値
がＭＯＳトランジスタ４４，４５の抵抗値よりも小さく
なって、ビット線ＢＬの電位が「Ｈ」レベルまで引上げ
られ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げ
られる。逆に、ビット線／ＢＬの電位がビット線ＢＬの
電位よりも微小量だけ高いとき、ＭＯＳトランジスタ４
４，４５の抵抗値がＭＯＳトランジスタ４３，４６の抵
抗値よりも小さくなって、ビット線／ＢＬの電位が
「Ｈ」レベルまで引上げられビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
【００２２】次いで列デコーダ２２または２３が、列ア
ドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳ
Ｌを選択レベルの「Ｈ」レベルに立上げて、その列の列
選択ゲート３１を導通させる。選択された列のビット線
対ＢＬ，／ＢＬのデータが列選択ゲート３１およびデー
タ信号入出力線対ＩＯ，／ＩＯを介して出力バッファ２
９に与えられる。出力バッファ２９は、信号／ＯＥに応
答して、読出データをデータ信号入出力端子群１６に出
力する。
【００２３】列アドレス信号ＣＡ０〜ＣＡｉが不良メモ
リセルＭＣを含む列に対応する場合は、冗長メモリアレ
イ２６の列が不良メモリセルＭＣを含む列の代わりに選
択されるだけで、書込および読出動作は同様に行なわれ
る。
【００２４】ところで、このようなＤＲＡＭにおいて
は、不良メモリセルＭＣが冗長メモリセルＭＣと置換さ
れていても不良メモリセルＭＣの不良の状態によって
は、その周辺の正常なメモリセルＭＣが不良メモリセル
ＭＣの悪影響を受け誤動作を起こす場合がある。
【００２５】詳しく説明すると図８に示すように、ＤＲ
ＡＭはｐ型シリコン基板５２の表面に形成される。ｐ型
シリコン基板５２の表面上方にゲート酸化膜（図示せ
ず）を介してゲート電極すなわちワード線ＷＬが形成さ
れ、ワード線ＷＬの両側のシリコン基板５２表面にｎ+
型ソース／ドレイン領域５３が形成されて、メモリセル
ＭＣのＮチャネルＭＯＳトランジスタ５０が形成され
る。ＮチャネルＭＯＳトランジスタ５０のソース／ドレ
イン領域５３のうちの一方はビット線ＢＬに接続され、
他方の表面上に導電層５４、誘電体層５５および導電層
５６が積層されて、メモリセルＭＣのキャパシタ５１が
形成される。導電層５４はキャパシタ５１の一方電極す
なわちストレージノードＳＮとなり、導電層５６はキャ
パシタ５１の他方電極となる。図では、３つのメモリセ
ルＭＣ１〜ＭＣ３が示される。
【００２６】今、中央のメモリセルＭＣ２のゲート電極
すなわちワード線ＷＬ２とシリコン基板５２との間に微
小な導電性の異物が存在するものとする。また異物は微
小なので、メモリセルＭＣ２は不良であるもののデータ
の書込は可能であり、ワード線ＷＬ２は正常に駆動され
るものとする。
【００２７】不良メモリセルＭＣ２のストレージノード
ＳＮに「Ｌ」レベルが書込まれ、正常メモリセルＭＣ１
のストレージノードＳＮに「Ｈ」レベルが書込まれてい
る場合において、メモリセルＭＣ２に対応するワード線
ＷＬ２が「Ｈ」レベルに立上げられると、ワード線ＷＬ
２から異物を介してシリコン基板５２に正の電荷（ホー
ル）が注入される。この正の電荷によってシリコン基板
５２が局所的に正電位になり、その正電位の部分とメモ
リセルＭＣ２のストレージノードＳＮとの間のｐｎ接合
が順バイアスされるため、「Ｌ」レベルのストレージノ
ードＳＮからシリコン基板５２に負の電荷（電子）が流
出する。この負の電荷は、隣のメモリセルＭＣ１の
「Ｈ」レベルのストレージノードＳＮまで移動して、そ
のストレージＳＮを「Ｌ」レベルに立下げてしまう。
【００２８】したがって、このような不良メモリセルＭ
Ｃを冗長メモリアレイ２６の正常なメモリセルＭＣと置
換しても、不良メモリセルＭＣの周辺のメモリセルＭＣ
が誤動作を起こしてしまうので、ＤＲＡＭは正常に動作
しない。
【００２９】そこで、不良メモリセルＭＣのストレージ
ノードＳＮに「Ｌ」レベルを書込み、他の正常メモリセ
ルＭＣのストレージノードＳＮに「Ｈ」レベルを書込
み、不良メモリセルＭＣに対応するワード線ＷＬを
「Ｈ」レベルに立上げた後正常メモリセルＭＣのデータ
を読出し、その結果、正常メモリセルＭＣのストレージ
ノードＳＮがもとの「Ｈ」レベルの場合は正常であると
判定し、正常メモリセルＭＣのストレージノードＳＮが
「Ｌ」レベルに反転している場合は不良と判定するテス
トを、出荷前の各ＤＲＡＭについて実行することが必要
となった。
【００３０】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、冗長メモリセルＭＣよって置換された不良メモ
リセルＭＣにアクセスすることができないので、置換さ
れた不良メモリセルＭＣのストレージノードＳＮに
「Ｌ」レベルを書込むことはできなかった。
【００３１】また図５で示したように、各列の複数のメ
モリセルＭＣがビット線ＢＬと／ＢＬに交互に接続され
ているので、各メモリセルＭＣのストレージノードＳＮ
に同じ論理レベルを書込む場合でもビット線ＢＬと／Ｂ
Ｌに与える論理レベルを各メモリセルＭＣのアドレスに
よって切換える必要があり、各メモリセルＭＣのストレ
ージノードＳＮへの論理レベルの書込は容易でなかっ
た。特に、不良メモリセルＭＣが冗長メモリセルＭＣで
置換されている場合は、ビット線ＢＬに接続された不良
メモリセルＭＣがビット線ＢＬ′に接続された冗長メモ
リセルＭＣで置換されているときとビット線／ＢＬ′に
接続された冗長メモリセルＭＣで置換されているときと
があり、冗長メモリセルＭＣのストレージノードＳＮへ
の論理レベルの書込はなおさら容易でなかった。
【００３２】それゆえに、この発明の主たる目的は、メ
モリセルのストレージノードへの論理電位の書込を容易
かつ迅速に行なうことができる半導体記憶装置およびそ
のテスト方法を提供することである。
【００３３】
【課題を解決するための手段】請求項１に係る発明は、
特殊書込モードを有する半導体記憶装置であって、メモ
リアレイ、イコライザ、および書込手段を備える。メモ
リアレイは、行列状に配列された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを含む。イコライザは、各ビッ
ト線対に対応して設けられ、特殊書込モードが指示され
たことに応じて対応のビット線対に第１または第２の論
理電位を与える。書込手段は、行アドレス信号に従っ
て、メモリアレイのうちのいずれかのワード線を選択電
位にし、そのワード線に対応するすべてのメモリセルの
ストレージノードにイコライザからビット線対に与えら
れた第１または第２の論理電位を同時に書込む。
【００３４】請求項２に係る発明では、請求項１に係る
発明のイコライザは、読出モードが指示されたことに応
じて対応のビット線対をプリチャージ電位に充電し、さ
らに、行アドレス信号に従って、メモリアレイのうちの
いずれかのワード線を選択電位にし、そのワード線に対
応する各メモリセルのストレージノードに書込まれてい
る第１または第２の論理電位をプリチャージ電位に充電
された対応のビット線対に読出す読出手段を備える。
【００３５】請求項３に係る発明は、行列状に配列され
た複数のメモリセルを含むメモリアレイ、メモリアレイ
のうちの不良なメモリセルを含むメモリセル列と置換す
るための少なくとも１つのメモリセル列を含む冗長メモ
リアレイ、各メモリセル行に対応してメモリアレイおよ
び冗長メモリアレイに共通に設けられたワード線、各メ
モリセル列に対応して設けられたビット線対、および各
ビット線対に対応して設けられ、対応のビット線対を充
電するためのイコライザを備えた半導体記憶装置におい
て、冗長メモリアレイのメモリセルによって置換された
メモリアレイの不良なメモリセルに起因して誤動作が生
じるかどうかをテストする方法であって、各イコライザ
を介して各ビット線対に第１の論理電位を与え、不良な
メモリセルに対応するワード線を一定期間選択電位にし
て不良なメモリセルのストレージノードに第１の論理電
位を書込み、不良なメモリセル以外の正常なメモリセル
のストレージノードに第２の論理電位を書込み、不良な
メモリセルに対応するワード線を一定期間選択電位にし
た後、正常なメモリセルのストレージノードの電位を読
出し、読出結果に基づいて誤動作の有無を判定するもの
である。
【００３６】請求項４に係る発明では、請求項３に係る
発明において、各イコライザを介して各ビット線対に第
２の論理電位を与え、不良なメモリセルに対応するワー
ド線以外のワード線の各々を一定期間選択電位にして、
不良なメモリセル以外の正常なメモリセルのストレージ
ノードに第２の論理電位を書込む。
【００３７】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＲＡＭの要部の構成を示す回路ブロック図であ
る。
【００３８】図１を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、図５で示した中間電位発生回路３
４とイコライザ３３のノードＮ３３′との間に切換回路
１が新たに設けられている点である。
【００３９】切換回路１は、３つのＮチャネルＭＯＳト
ランジスタ２〜４を含む。ＮチャネルＭＯＳトランジス
タ２は、電源電位ＶｃｃのラインとノードＮ３３′との
間に接続され、そのゲートが信号φａを受ける。Ｎチャ
ネルＭＯＳトランジスタ３は、中間電位発生回路３４の
出力ノード３４ａとノードＮ３３′との間に接続され、
そのゲートが信号φｂを受ける。ＮチャネルＭＯＳトラ
ンジスタ４は、接地電位ＧＮＤのラインとノードＮ３
３′との間に接続され、そのゲートが信号φｃを受け
る。信号φａ〜φｃは、クロック発生回路１９から出力
される。
【００４０】次に、このＤＲＡＭの動作について説明す
る。通常動作時は、信号φａ，φｃが非活性レベルの
「Ｌ」レベルとなり信号φｂが活性化レベルの「Ｈ」レ
ベルとなって、ＮチャネルＭＯＳトランジスタ２，４が
非導通となりＮチャネルＭＯＳトランジスタ３が導通す
る。これにより、イコライザ３３のノードＮ３３′には
中間電位発生回路３４の出力電位Ｖｃｃ／２が与えられ
る。この場合は、図５で示した従来のＤＲＡＭと全く同
じ状態となり、データの書込および読出は従来のＤＲＡ
Ｍと同様に行なわれる。
【００４１】図２は、１行分のメモリセルＭＣのストレ
ージノードＳＮに「Ｌ」レベルを同時に書込むための第
１の特殊書込モードの動作を示すタイムチャートであ
る。時刻ｔ０において電源が投入されるとＤＲＡＭはス
タンバイ状態となり、信号ＢＬＥＱ，／ＳＥは「Ｈ」レ
ベルに固定され、信号ＳＥおよびワード線ＷＬは「Ｌ」
レベルに固定される。各メモリセルＭＣのストレージノ
ードＳＮは「Ｈ」レベルまでは「Ｌ」レベルになってい
る。図１の切換回路１では、信号φａ〜φｃのうちの信
号φｂのみが「Ｈ」レベルとなってＮチャネルＭＯＳト
ランジスタ３が導通し、ビット線電位ＶＢＬはＶｃｃ／
２になっている。
【００４２】時刻ｔ１〜ｔ２で、たとえばＷＣＢＲ（／
Ｗ ａｎｄ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）のタ
イミングで信号／Ｗ，／ＣＡＳ，／ＲＡＳが「Ｌ」レベ
ルに立下げられ、特定の信号端子にスーパーＶｃｃレベ
ルが与えられ、さらに特定のアドレス信号Ａ０〜Ａｉが
入力されると、ＤＲＡＭは第１の特殊書込モードに設
定される。
【００４３】このモードでは、信号ＢＬＥＱ，／ＳＥ
は「Ｈ」レベルに固定され、信号ＳＥは「Ｌ」レベルに
固定される。これにより、イコライザ３３のノードＮ３
３′とすべてのビット線ＢＬ，／ＢＬとは導通するとと
もに、センスリフレッシュアンプ３２が非活性化状態に
固定される。図１の切換回路１では、信号φａ〜φｃの
うちの信号φｃのみが「Ｈ」レベルとなってＮチャネル
ＭＯＳトランジスタ４が導通し、ビット線電位ＶＢＬは
「Ｌ」レベルとなってすべてのビット線ＢＬ，／ＢＬが
「Ｌ」レベルとなる。
【００４４】この状態でアドレス信号Ａ０〜Ａｉを与え
て所望のワード線ＷＬを一定期間「Ｈ」レベルに立上げ
ることにより、ビット線ＢＬと／ＢＬのどちらに接続さ
れているかにかかわらず、あるいは冗長メモリセルＭＣ
による置換が行なわれている否かにかかわらず、そのワ
ード線ＷＬに接続されたすべてのメモリセルＭＣのスト
レージノードＳＮに「Ｌ」レベルを書込むことができ
る。たとえば、図５においてワード線ＷＬ２とビット線
ＢＬ２に接続されたメモリセルＭＣが不良であり、その
メモリセルＭＣが冗長メモリアレイ２６のワード線ＷＬ
２とビット線／ＢＬ１′に接続されたメモリセルＭＣに
よって置換されている場合でも、上述の方法によりワー
ド線ＷＬ２に接続されたすべてのメモリセルＭＣのスト
レージノードＳＮに「Ｌ」レベルを書込むことができ
る。
【００４５】図３は１行分のＭＣのストレージノードＳ
Ｎに「Ｈ」レベルを同時に書込むための第２の特殊書込
モードを示すタイムチャートである。
【００４６】時刻ｔ１１〜ｔ１２で第１の特殊書込モー
ドと同様の方法で第２の特殊書込モードが設定され
ると、信号ＢＬＥＱ，ＳＥは「Ｈ」レベルに固定され、
信号ＳＥは「Ｌ」レベルに固定される。これにより、イ
コライザ３３のノードＮ３３′とすべてのビット線Ｂ
Ｌ，／ＢＬとが導通するとともに、センスリフレッシュ
アンプ３２が非活性状態に固定される。図１の切換回路
１では、信号φａ〜φｃのうちの信号φａのみが「Ｈ」
レベルとなってＮチャネルＭＯＳトランジスタ２が導通
し、ビット線電位ＶＢＬが「Ｈ」レベルとなってすべて
ビット線ＢＬ，／ＢＬが「Ｈ」レベルとなる。
【００４７】この状態でアドレス信号Ａ０〜Ａｉを与え
て所望のワード線ＷＬを一定期間「Ｈ」レベルに立上げ
ることにより、そのワード線ＷＬに接続されたすべての
メモリセルＭＣのストレージノードＳＮに「Ｈ」レベル
を書込むことができる。たとえば上述したようにワード
線ＷＬ２およびビット線ＢＬ２に接続されたメモリセル
ＭＣが不良である場合は、ワード線ＷＬを除くすべての
ワード線ＷＬを順次または同時に「Ｈ」レベルに一定期
間立上げることにより、ワード線ＷＬ２の行を除くすべ
てのメモリセルＭＣのストレージノードＳＮに「Ｈ」レ
ベルを迅速に書込むことができる。
【００４８】次に、従来技術でその必要性が指摘された
テストについて説明する。この場合も、ワード線ＷＬ２
とビット線ＢＬ２に接続されたメモリセルＭＣが不良で
あり、冗長メモリセルＭＣによって置換されているもの
とする。まずテスタは、ＤＲＡＭを第１の特殊書込モー
ドに設定した後、アドレス信号Ａ０〜Ａｉを与えてワ
ード線ＷＬ２を「Ｈ」レベルに立上げ、ワード線ＷＬ２
に接続されたすべてのメモリセルＭＣのストレージノー
ドＳＮに「Ｌ」レベルを書込む。
【００４９】次いでテスタは、ＤＲＡＭを第２の特殊書
込モードに設定した後、アドレス信号Ａ０〜Ａｉを与
えてワード線ＷＬ２以外のワード線ＷＬ１，ＷＬ３，…
を「Ｈ」レベルに順次または同時に立上げ、ワード線Ｗ
Ｌ１，ＷＬ３，…に接続されたすべてのメモリセルＭＣ
のストレージノードＳＮに「Ｈ」レベルを書込む。
【００５０】次いでテスタは、ワード線ＷＬ２を一定期
間「Ｈ」レベルに立上げる。このとき、ワード線ＷＬ２
とビット線ＢＬ２に接続された不良メモリセルＭＣが図
８で示した不良状態である場合は、その周辺のメモリセ
ルＭＣの「Ｈ」レベルのストレージノードＳＮが「Ｌ」
レベルに立下げられる。その不良メモリセルＭＣが図８
で示した不良状態でない場合は、その周辺のメモリセル
ＭＣの「Ｈ」レベルのストレージノードＳＮが「Ｌ」レ
ベルに立下がることはない。最後にテスタは、不良メモ
リセルＭＣの近傍のメモリセルＭＣまたはすべてのメモ
リセルＭＣのデータを読出し、読出データに基づいてメ
モリセルＭＣのストレージノードＳＮのレベルが「Ｈ」
レベルから「Ｌ」レベルに反転しているか否かを判定
し、反転している場合はそのＤＲＡＭを不良と判定し、
反転していない場合はそのＤＲＡＭを正常と判定する。
【００５１】この実施の形態では、イコライザ３３を介
してすべてのビット線ＢＬ，／ＢＬに「Ｌ」レベル（ま
たは「Ｈ」レベル）を与えた後ワード線ＷＬを「Ｈ」レ
ベルに立上げて、そのワード線ＷＬに接続されたすべて
のメモリセルＭＣのストレージノードＳＮに「Ｌ」レベ
ル（または「Ｈ」レベル）を書込む。したがって、メモ
リセルＭＣがビット線ＢＬと／ＢＬのどちらに接続され
ているかに関係なく、あるいはメモリセルＭＣが冗長メ
モリセルＭＣで置換されているか否かにかかわらず、選
択したワード線ＷＬに接続されたすべてのメモリセルＭ
ＣのストレージノードＳＮに「Ｌ」レベル（または
「Ｈ」レベル）を同時に書込むことができる。
【００５２】
【発明の効果】以上のように、請求項１に係る発明で
は、イコライザを介してすべてのビット線に第１または
第２の論理電位を与えた後、ワード線を立上げて、その
ワード線に対応するメモリセルのストレージノードに第
１または第２の論理電位を同時に書込む。したがって、
メモリセルがビット線対の一方と他方のどちらに接続さ
れているかに関係なく、あるいは冗長メモリセルで置換
されているか否かに関係なく、選択したワード線に対応
するすべてのメモリセルのストレージノードに第１また
は第２の論理電位を同時に書込むことができる。よっ
て、メモリセルのストレージノードへの論理電位の書込
を容易かつ迅速に行なうことができる。
【００５３】また、請求項２に係る発明では、請求項１
のイコライザは従来から半導体記憶装置に設けられてい
る読出用のイコライザを兼ねる。したがって、構成の簡
単化が図られる。
【００５４】請求項３に係る発明では、イコライザを介
してすべてのビット線に第１の論理電位を与え、不良メ
モリセルに対応するワード線を一定期間選択電位にして
不良メモリセルのストレージノードに第１の論理電位を
書込むとともに、不良メモリセル以外の正常メモリセル
のストレージノードに第２の論理電位を書込む。そし
て、不良メモリセルに対応するワード線を一定期間選択
電位にした後、正常なメモリセルのストレージノードの
電位を読出し、読出結果に基づいて誤動作の有無を判定
する。したがって、冗長メモリセルによって置換された
不良メモリセルのストレージノードにも論理電位を容易
に書込むことができ、不良メモリセルに起因する誤動作
の有無を容易にテストすることができる。
【００５５】請求項４に係る発明では、イコライザを介
してすべてのビット線に第２の論理電位を与え、不良メ
モリセルに対応するワード線以外のワード線の各々を一
定期間選択電位にして、不良メモリセル以外の正常なメ
モリセルのストレージノードに第２の論理電位を書込
む。したがって、正常なメモリセルのストレージノード
への第２の論理電位の書込を容易かつ迅速に行なうこと
ができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＤＲＡＭの要
部の構成を示す回路ブロック図である。
【図２】 図１に示したＤＲＡＭの第１の特殊書込モー
ドを説明するためのタイムチャートである。
【図３】 図１に示したＤＲＡＭの第２の特殊書込モー
ドを説明するためのタイムチャートである。
【図４】 従来のＤＲＡＭの構成を示す一部省略した回
路ブロック図である。
【図５】 図４に示したＤＲＡＭのメモリマットの構成
を示す一部省略した回路ブロック図である。
【図６】 図５に示したメモリマットの１つの列の構成
を詳細に示す一部省略した回路図である。
【図７】 図４に示したＤＲＡＭの読出動作を説明する
ためのタイムチャートである。
【図８】 図４に示したＤＲＡＭの問題点を説明するた
めの一部省略した断面図である。
【符号の説明】
１ 切換回路、２〜４，４１，４２，４５〜５０ Ｎチ
ャネルＭＯＳトランジスタ、１１〜１３，１５ 制御信
号入力端子、１４ アドレス信号入力端子群、１６ デ
ータ信号入力端子群、１７ 接地端子、１８ 電源端
子、１９ クロック発生回路、２０ 行および列アドレ
スバッファ、２１ 行デコーダ、２２ 列デコーダ、２
３ 冗長列デコーダ、２４ メモリマット、２５ メモ
リアレイ、２６ 冗長メモリアレイ、２７ センスリフ
レッシュアンプ＋入出力制御回路、２８ 入力バッフ
ァ、２９ 出力バッファ、３１ 列選択ゲート、３２
センスリフレッシュアンプ、３３ イコライザ、３４
中間電位発生回路、４３，４４ＰチャネルＭＯＳトラン
ジスタ、５１ キャパシタ、５２ ｐ型シリコン基板、
５３ ｎ+ 型ソース／ドレイン領域、５４，５６ 導電
層、５５ 誘電体層、ＭＣ メモリセル、ＷＬ ワード
線、ＢＬ，／ＢＬ ビット線、ＩＯ，／ＩＯデータ信号
入出力線。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 特殊書込モードを有する半導体記憶装置
    であって、 行列状に配列された複数のメモリセルと、各行に対応し
    て設けられたワード線と、各列に対応して設けられたビ
    ット線対とを含むメモリアレイ、 各ビット線対に対応して設けられ、前記特殊書込モード
    が指示されたことに応じて対応のビット線対に第１また
    は第２の論理電位を与えるイコライザ、および行アドレ
    ス信号に従って、前記メモリアレイのうちのいずれかの
    ワード線を選択電位にし、そのワード線に対応するすべ
    てのメモリセルのストレージノードに前記イコライザか
    ら前記ビット線対に与えられた第１または第２の論理電
    位を同時に書込む書込手段を備える、半導体記憶装置。
  2. 【請求項２】 前記イコライザは、読出モードが指示さ
    れたことに応じて対応のビット線対をプリチャージ電位
    に充電し、 さらに、行アドレス信号に従って、前記メモリアレイの
    うちのいずれかのワード線を選択電位にし、そのワード
    線に対応する各メモリセルのストレージノードに書込ま
    れている第１または第２の論理電位を前記プリチャージ
    電位に充電された対応のビット線対に読出す読出手段を
    備える、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 行列状に配列された複数のメモリセルを
    含むメモリアレイ、 前記メモリアレイのうちの不良なメモリセルを含むメモ
    リセル列と置換するための少なくとも１つのメモリセル
    列を含む冗長メモリアレイ、 各メモリセル行に対応して前記メモリアレイおよび前記
    冗長メモリアレイに共通に設けられたワード線、 各メモリセル列に対応して設けられたビット線対、およ
    び各ビット線対に対応して設けられ、対応のビット線対
    を充電するためのイコライザを備えた半導体記憶装置に
    おいて、前記冗長メモリアレイのメモリセルによって置
    換された前記メモリアレイの不良なメモリセルに起因し
    て誤動作が生じるかどうかをテストする方法であって、 各イコライザを介して各ビット線対に第１の論理電位を
    与え、前記不良なメモリセルに対応するワード線を一定
    期間選択電位にして前記不良なメモリセルのストレージ
    ノードに第１の論理電位を書込み、 前記不良なメモリセル以外の正常なメモリセルのストレ
    ージノードに第２の論理電位を書込み、 前記不良なメモリセルに対応するワード線を一定期間選
    択電位にした後、前記正常なメモリセルのストレージノ
    ードの電位を読出し、読出結果に基づいて前記誤動作の
    有無を判定する、半導体記憶装置のテスト方法。
  4. 【請求項４】 各イコライザを介して各ビット線対に第
    ２の論理電位を与え、前記不良なメモリセルに対応する
    ワード線以外のワード線の各々を一定期間選択電位にし
    て、前記不良なメモリセル以外の正常なメモリセルのス
    トレージノードに第２の論理電位を書込む、請求項３に
    記載の半導体記憶装置のテスト方法。
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