KR100248645B1 - 반도체 기억 장치 및 그 테스트 방법 - Google Patents

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다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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Abstract

본 발명은, 메모리 셀의 저장 노드로의 논리 전위의 기입을 용이하고 신속하게 행할 수 있는 반도체 기억 장치를 제공한다.
DRAM의 비트선 전위 VBL을 전원 전위 Vcc, 중간 전위 Vcc/2 또는 접지 전위 GND로 전환하기 위한 전환 회로(1)를 마련한다. 통상시에는 비트선 전위 VBL은 Vcc/2로 된다. 특수 기입 모드시에는 등화기(33)를 통해 모든 비트선 BL, /BL에 Vcc 또는 GND를 인가하고, 소망의 워드선 WL을 「H」 레벨로 상승시켜, 그 워드선 WL에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 Vcc 또는 GND를 기입한다. 용장 메모리 셀 MC에 의해 치환된 메모리 셀 MC의 저장 노드 SN에도 Vcc 또는 GND를 기입할 수 있다.

Description

반도체 기억 장치 및 그 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST METHOD THEREFOR}
본 발명은 반도체 기억 장치 및 그 테스트 방법에 관한 것으로, 특히 특수 기입 모드를 갖는 반도체 기억 장치 및 그 테스트 방법에 관한 것이다.
도 4는, 종래의 다이나믹 랜덤 액세스 메모리(이하, DRAM로 칭함)의 구성을 도시하는 블럭도이다. 도 4를 참조하면, 이 DRAM은, 제어 신호 입력 단자(11∼13, 15), 어드레스 신호 입력 단자군(14), 데이타 신호 입출력 단자군(16), 접지 단자(17) 및 전원 단자(18)를 구비한다. 또한, 이 DRAM은, 클럭 발생 회로(19), 행 및 열 어드레스 버퍼(20), 행디코더(21), 열디코더(22), 용장 열디코더(23), 메모리 매트(24), 입력 버퍼(28) 및 출력 버퍼(29)를 구비하며, 메모리 매트(24)는 메모리 어레이(25), 용장 메모리 어레이(26) 및 센스 리프레시 앰프 + 입출력 제어 회로(27)를 포함한다.
클럭 발생 회로(19)는, 제어 신호 입력 단자(11, 12)를 통해 외부로부터 인가되는 신호 /RAS, /CAS에 기초하여 소정의 동작 모드를 선택하여, DRAM 전체를 제어한다.
행 및 열어드레스 버퍼(20)는, 어드레스 신호 입력 단자군(14)을 통해 외부로부터 인가되는 어드레스 신호 A0∼Ai(단, i는 자연수임)에 기초하여 행어드레스 신호 RA0∼RAi 및 열 어드레스 신호 CA0∼CAi를 생성하며, 생성된 신호 RA0∼RAi 및 CA0∼CAi를 각각 행디코더(21) 및 열디코더(22)에 인가한다.
메모리 어레이(25)는, 각각 1 비트의 데이타를 기억하는 다수의 메모리 셀을 포함한다. 각 메모리 셀은 행어드레스 및 열어드레스에 의해 결정되는 소정의 어드레스에 배치된다.
행디코더(21)는, 행 및 열어드레스 버퍼(20)로부터 인가된 행어드레스 신호 RA0∼RAi에 따라, 메모리 어레이(25)의 행어드레스를 지정한다. 열디코더(22)는, 행 및 열 어드레스 버퍼(20)로부터 인가된 열어드레스 신호 CA0∼CAi에 따라, 메모리 어레이(25)의 열어드레스를 지정한다.
열디코더(22) 및 용장 열디코더(23)내에는, 메모리 어레이(25)중 불량 메모리 셀을 포함하는 열어드레스 및 그 열어드레스와 치환되는 용장 메모리 어레이(26)의 열어드레스를 프로그래밍하기 위한 퓨즈군(도시되지 않음)이 마련되어 있다. 퓨즈군에 의해 프로그래밍된 불량 열어드레스에 대응하는 열어드레스 신호 CA0∼CAi가 입력된 경우는, 열디코더(22)는 그 열어드레스를 지정하지 않고, 용장 열디코더(26)는 그 열어드레스 대신에 프로그래밍된 용장 메모리 어레이(26)의 열어드레스를 지정한다. 즉, 메모리 어레이(25)내의 불량 메모리 셀을 포함하는 불량 메모리 셀 열은, 용장 메모리 어레이(26)의 정상적인 메모리 셀 열과 치환된다.
센스 리프레시 앰프+입출력 제어 회로(27)는, 행디코더(21) 및 열디코더(22)(또는 용장 열디코더(23))에 의해 지정된 어드레스의 메모리 셀을 데이타 신호 입출력선쌍 IOP의 한쪽 단부에 접속시킨다. 데이타 신호 입출력선쌍 IOP의 다른쪽 단부는, 입력 버퍼(28) 및 출력 버퍼(29)에 접속된다. 입력 버퍼(28)는, 기입 모드시에, 제어 신호 입력 단자(13)를 통해 외부로부터 인가되는 신호 /W에 따라, 데이타 신호 입출력 단자군(16)으로부터 입력된 데이타를 데이타 신호 입출력 단자쌍 IOP를 통해 선택된 메모리 셀에 인가한다. 출력 버퍼(29)는, 판독 모드시에, 제어 신호 입력 단자(15)로부터 입력되는 신호 /OE에 따라, 선택된 메모리 셀로부터 판독 데이타를 데이타 입출력 단자군(16)에 출력한다.
도 5는 도 4에 도시된 DRAM의 메모리 매트(24)의 구성을 도시하는 일부 생략된 회로 블럭도, 도 6은 도 5에 도시된 메모리 매트(24)중 1 개의 열의 구성을 상세히 나타내는 일부 생략된 회로 블럭도이다.
도 5 및 도 6을 참조하면, 메모리 어레이(25)는, 행렬 형태로 배열된 다수의 메모리 셀 MC와, 각 행에 대응하여 마련된 워드선 WL과, 각 열에 대응하여 마련된 비트선쌍 BL, /BL을 포함한다.
각 메모리 셀 MC는, 대응하는 행의 워드선 WL에 접속된다. 홀수 번호 열의 다수의 메모리 셀 MC는, 각각 비트선 BL 또는 /BL에 서로 접속된다. 짝수 번호 열의 다수의 메모리 셀 MC는, 각각 비트선 /BL 또는 BL에 서로 접속된다.
각 메모리 셀 MC는, 액세스용 N 채널 MOS 트랜지스터(50)와 정보 기억용 캐패시터(51)를 포함한다. 각 메모리 셀 MC의 N 채널 MOS 트랜지스터(50)의 게이트는 대응하는 행의 워드선 WL에 접속된다. N 채널 MOS 트랜지스터(50)는, 대응하는 열의 비트선 BL 또는 /BL과 그 메모리 셀 MC의 캐패시터(51)의 한쪽 전극(저장 노드 SN)과의 사이에 접속된다. 각 메모리 셀 MC의 캐패시터(51)의 다른쪽 전극은 셀 전위 Vcp를 수신한다. 워드선 WL은, 행디코더(20)의 출력을 전달하며, 선택된 행의 메모리 셀 MC를 활성화시킨다. 비트선쌍 BL, /BL은, 선택된 메모리 셀 MC와 데이타 신호의 입출력을 행한다.
용장 메모리 어레이(26)는, 열의 수가 메모리 어레이(25)보다도 작은 것을 제외하면, 메모리 어레이(25)와 동일한 구성을 갖는다. 메모리 어레이(25)와 용장 메모리 어레이(26)는 동일한 행수(行數)를 가지며, 워드선 WL은 메모리 어레이(25)와 용장 메모리 어레이(26)에서 공용되고 있다.
센스 리프레시 앰프+입출력 제어 회로(27)는, 각 열에 대응하여 마련된 열선택 게이트(31), 센스 리프레시 앰프(32) 및 등화기(33)와, 모든 열에 공통으로 마련된 중간 전위 발생 회로(34)를 포함한다. 열선택 게이트(31)는, 각각 비트선 BL, /BL과 데이타 신호 입출력선 IO, /IO의 사이에 접속된 N 채널 MOS 트랜지스터(41, 42)를 포함한다. N 채널 MOS 트랜지스터(41, 42)의 게이트는, 열선택선 CSL을 통해 열디코더(22) 또는 열디코더(23)에 접속된다. 열디코더(22) 또는 열디코더(23)에 의해 열선택선 CSL이 선택 레벨인 「H」레벨로 상승하면 N 채널 MOS 트랜지스터(41, 42)가 도통되어, 비트선쌍 BL, /BL과 데이타 신호 입출력선쌍 IO, /IO가 결합된다.
센스 리프레시 앰프(32)는, 각각 비트선 BL, /BL과 노드(N32)와의 사이에 접속된 P 채널 MOS 트랜지스터(43, 44)와, 각각 비트선 BL, /BL과 노드(N32')와의 사이에 접속된 N 채널 MOS 트랜지스터(45, 46)를 포함한다. MOS 트랜지스터(43, 45)의 게이트는 모두 비트선 /BL에 접속되며, MOS 트랜지스터(44, 46)의 게이트는 모두 비트선 BL에 접속된다. 노드(N32, N32')는, 각각 클럭 발생 회로(19)로부터 출력되는 센스 앰프 활성화 신호 SE, /SE를 수신한다. 센스 리프레시 앰프(32)는, 센스 앰프 활성화 신호 SE, /SE가 각각 「H」 레벨 및 「L」 레벨로 된 것에 따라, 비트선쌍 BL, /BL 사이의 미소 전위차를 전원 전압 Vcc로 증폭한다.
등화기(33)는, 비트선 BL과 /BL의 사이에 접속된 N 채널 MOS 트랜지스터(47)와, 각각 비트선 BL, /BL과 노드(N33')와의 사이에 접속된 N 채널 MOS 트랜지스터(48, 49)를 포함한다. N 채널 MOS 트랜지스터(47∼49)의 게이트는 모두 노드(N33)에 접속된다. 노드(N33)은 비트선 등화기 신호 BLEQ를 수신하며, 노드(N33')는 비트선 전위 VBL(=Vcc/2)을 수신한다. 등화기(33)는, 비트선 등화기 신호 BLEQ가 활성화 레벨인 「H」 레벨로 된 것에 따라, 비트선 BL과 /BL의 전위를 비트선 전위 VBL로 등화시킨다.
중간 전위 발생 회로(34)는, 전원 전위 Vcc와 접지 전위 GND의 사이의 중간 전위 Vcc/2를 생성하여, 생성된 중간 전위 Vcc/2를 비트선 전위 VBL로서 출력한다.
다음에, 도 4∼도 6에 도시된 DRAM의 동작을 간단히 설명한다. 기입 모드시에 있어서는, 열디코더(22) 또는 열디코더(23)가, 열어드레스 신호 CA0∼CAi에 따른 열의 열선택선 CSL을 활성화 레벨의 「H」 레벨로 상승시켜 열선택 게이트(31)를 도통시킨다.
입력 버퍼(28)는, 신호 /W에 따라, 데이타 신호 입출력 단자군(16)으로부터의 기입 데이타를 데이타 신호 입출력 단자쌍 IOP를 통해 선택된 열의 비트선쌍 BL, /BL에 인가한다. 기입 데이타는 비트선 BL, /BL 사이의 전위차로서 인가된다. 다음에, 행디코더(21)가, 행어드레스 신호 RA0∼RAi에 따른 행의 워드선 WL을 활성화 레벨의 「H」레벨로 상승시켜, 그 행의 메모리 셀 MC의 MOS 트랜지스터(50)를 도통시킨다. 선택된 메모리 셀 MC의 캐패시터(51)에는, 비트선 BL 또는 /BL의 전위에 따른 양만큼의 전하가 축적된다.
판독 모드시에 있어서는, 도 7에 도시된 바와 같이, 우선 비트선 등화 신호 BLEQ가 「L」 레벨로 하강하여, 등화기(33)의 N 채널 MOS 트랜지스터(47∼49)가 비도통으로 되어서, 비트선 BL, /BL의 등화가 정지된다. 행디코더(21)는, 행어드레스 신호 RA0∼RAi에 대응하는 행의 워드선 WL을 선택 레벨인 「H」 레벨로 상승시킨다. 비트선 BL, /BL의 전위는, 활성화된 메모리 셀 MC의 캐패시터(51)의 전하량에 따라 미소량만큼 변화된다.
다음에, 센스 앰프 활성화 신호 SE, /SE가 각각 「H」 레벨 및 「L」레벨로 되어, 센스 리프레시 앰프(32)가 활성화된다. 비트선 BL의 전위가 비트선 /BL의 전위보다도 미소량만큼 높을 때, MOS 트랜지스터(43, 46)의 저항값이 MOS 트랜지스터(44, 45)의 저항값보다도 작게 되어, 비트선 BL의 전위가 「H」 레벨까지 상승하며, 비트선 /BL의 전위가 「L」 레벨까지 하강한다. 역으로, 비트선 /BL의 전위가 비트선 BL의 전위보다도 미소량만큼 높을 때, MOS 트랜지스터(44, 45)의 저항값이 MOS 트랜지스터(43, 46)의 저항값보다도 작게 되어, 비트선 /BL의 전위가 「H」 레벨까지 상승하고 비트선 BL의 전위가 「L」 레벨까지 하강한다.
다음에 열디코더(22) 또는 열디코더(23)가, 열어드레스 신호 CA0∼CAi에 대응하는 열의 열선택선 CSL을 선택 레벨인 「H」 레벨로 상승시켜, 그 열의 열선택 게이트(31)를 도통시킨다. 선택된 열의 비트선쌍 BL, /BL의 데이타가 열선택 게이트(31) 및 데이타 신호 입출력선쌍 IO, /IO를 통해 출력 버퍼(29)에 인가된다. 출력 버퍼(29)는, 신호 /OE에 따라, 판독 데이타를 데이타 신호 입출력 단자군(16)에 출력한다.
열어드레스 신호 CA0∼CAi가 불량 메모리 셀 MC를 포함하는 열에 대응하는 경우는, 용장 메모리 어레이(26)의 열이 불량 메모리 셀 MC를 포함하는 열 대신에 선택될 뿐이며, 기입 및 판독 동작은 동일하게 행해진다.
그런데, 이와 같은 DRAM에 있어서는, 불량 메모리 셀 MC가 용장 메모리 셀 MC와 치환되어 있어도 불량 메모리 셀 MC의 불량 상태에 따라, 그 주변의 정상적인 메모리 셀 MC가 불량 메모리 셀 MC의 악영향을 받는 오동작을 일으키는 경우가 있다.
상세히 설명하면 도 8에 도시된 바와 같이, DRAM은 p형 실리콘 기판(52)의 표면에 형성된다. p형 실리콘 기판(52)의 표면 위쪽에 게이트 산화막(도시되지 않음)을 통해 게이트 전극, 즉 워드선 WL이 형성되고, 워드선 WL의 양측의 실리콘 기판(52) 표면에 n+형 소스/드레인 영역(53)이 형성되어, 메모리 셀 MC의 N 채널 MOS 트랜지스터(50)가 형성된다. N 채널 MOS 트랜지스터(50)의 소스/드레인 영역(53)중 한쪽은 비트선 BL에 접속되며, 다른쪽의 표면상에 도전층(54), 유전체층(55) 및 도전층(56)이 적층되어, 메모리 셀 MC의 캐패시터(51)가 형성된다. 도전층(54)은 캐패시터(51)의 한쪽 전극, 즉 저장 노드 SN으로 되며, 도전층(56)은 캐패시터(51)의 다른쪽 전극으로 된다. 도면에서는, 3 개의 메모리 셀 MC1∼MC3이 도시된다.
이제, 중앙의 메모리 셀 MC2의 게이트 전극, 즉 워드선 WL2와 실리콘 기판(52)과의 사이에 미소한 도전성의 이물(異物)이 존재하는 것으로 한다. 또한, 이물은 미소한 것으로, 메모리 셀 MC2는 불량 데이타의 기입이 가능하며, 워드선 WL2는 정상으로 구동되는 것으로 한다.
불량 메모리 셀 MC2의 저장 노드 SN에 「L」 레벨이 기입되며, 정상 메모리 셀 MC1의 저장 노드 SN에 「H」 레벨이 기입되어 있는 경우에 있어서, 메모리 셀 MC2에 대응하는 워드선 WL2가 「H」레벨로 상승하면, 워드선 WL2로부터 이물을 통해 실리콘 기판(52)에 정의 전하(홀)가 주입된다. 이 정의 전하에 의해 실리콘 기판(52)이 국소적으로 정전위로 되며, 그 정전위의 부분과 메모리 셀 MC2의 저장 노드 SN와의 사이에 pn 접합이 순바이어스되기 때문에, 「L」 레벨의 저장 노드 SN으로부터 실리콘 기판(52)에 부의 전하(전자)가 유출된다. 이 부의 전하는, 인접하는 메모리 셀 MC1의 「H」 레벨의 저장 노드 SN까지 이동하여, 그 저장 노드 SN을 「L」 레벨로 하강시켜 버린다.
따라서, 이와 같은 불량 메모리 셀 MC를 용장 메모리 어레이(26)의 정상적인 메모리 셀 MC와 치환하여도, 불량 메모리 셀 MC의 주변의 메모리 셀 MC가 오동작을 일으키므로, DRAM은 정상으로 동작하지 않는다.
따라서, 불량 메모리 셀 MC의 저장 노드 SN에 「L」 레벨을 기입하고, 다른 정상 메모리 셀 MC의 저장 노드 SN에 「H」 레벨을 기입하며, 불량 메모리 셀 MC에 대응하는 워드선 WL을 「H」 레벨로 상승시킨 후 정상 메모리 셀 MC의 데이타를 판독하여, 그 결과 정상 메모리 셀 MC의 저장 노드 SN이 원래의 「H」 레벨인 경우는 정상인 것으로 판정하며, 정상 메모리 셀 MC의 저장 노드 SN이 「L」 레벨로 반전되어 있는 경우는 불량으로 판정하는 테스트를, 출하전의 각 DRAM에 대해 실행하는 것이 필요하게 되었다.
그러나, 종래의 DRAM에서는, 용장 메모리 셀 MC에 의해 치환된 불량 메모리 셀 MC에 액세스하는 것이 가능하지 않으므로, 치환된 불량 메모리 셀 MC의 저장 노드 SN에 「L」레벨을 기입하는 것은 가능하지 않았다.
또한, 도 5에 도시된 바와 같이, 각 열의 다수의 메모리 셀 MC가 비트선 BL과 /BL에 교대로 접속되어 있으므로, 각 메모리 셀 MC의 저장 노드 SN에 동일 논리 레벨을 기입하는 경우에서도 비트선 BL과 /BL에 인가하는 논리 레벨을 각 메모리 셀 MC의 어드레스에 따라 전환할 필요가 있어서, 각 메모리 셀 MC의 저장 노드 SN으로의 논리 레벨의 기입은 용이하지 않았다. 특히, 불량 메모리 셀 MC가 용장 메모리 셀 MC에 의해 치환되어 있는 경우는, 비트선 BL에 접속된 불량 메모리 셀 MC가 비트선 BL'에 접속된 용장 메모리 셀 MC에 의해 치환되어 있을 때와 비트선 /BL'에 접속된 용장 메모리 셀 MC에 의해 치환되어 있을 때가 있어서, 용장 메모리 셀 MC의 저장 노드 SN으로의 논리 레벨의 기입은 또한 용이하지 않았다.
따라서, 본 발명의 주된 목적은, 메모리 셀의 저장 노드로의 논리 전위의 기입을 용이하고 신속하게 행하는 것이 가능한 반도체 기억 장치 및 그 테스트 방법을 제공하는 것이다.
도 1은 본 발명의 일 실시예에 의한 DRAM의 주요 부분의 구성을 나타내는 회로 블럭도
도 2는 도 1에 도시된 DRAM의 제 1 특수 기입 모드 ①을 설명하기 위한 타이밍차트
도 3은 도 1에 도시된 DRAM의 제 2 특수 기입 모드 ②를 설명하기 위한 타이밍차트
도 4는 종래의 DRAM의 구성을 도시하는 일부 생략된 회로 블럭도
도 5는 도 4에 도시된 DRAM의 메모리 매트의 구성을 도시하는 일부 생략된 회로 블럭도
도 6은 도 5에 도시된 메모리 매트의 1 개의 열의 구성을 상세히 나타내는 일부 생략된 회로도
도 7은 도 4에 도시된 DRAM의 판독 동작을 설명하기 위한 타이밍차트
도 8은 도 4에 도시된 DRAM의 문제점을 설명하기 위한 일부 생략된 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 전환 회로
2∼4, 41, 42, 45∼50 : N 채널 MOS 트랜지스터
11∼13, 15 : 제어 신호 입력 단자 14 : 어드레스 신호 입력 단자군
16 : 데이타 신호 입력 단자군 17 : 접지 단자
18 : 전원 단자 19 : 클럭 발생 회로
20 : 행 및 열어드레스 버퍼 21 : 행디코더
22 : 열디코더 23 : 용장 열디코더
24 : 메모리 매트 25 : 메모리 어레이
26 : 용장 메모리 어레이
27 : 센스 리프레시 앰프+입출력 제어 회로
28 : 입력 버퍼 29 : 출력 버퍼
31 : 열선택 게이트 32 : 센스 리프레시 앰프
33 : 등화기 34 : 중간 전위 발생 회로
43, 44 : P 채널 MOS 트랜지스터 51 : 캐패시터
52 : p형 실리콘 기판 53 : n+형 소스/드레인 영역
54, 56 : 도전층 55 : 유전체층
MC : 메모리 셀 WL : 워드선
BL, /BL :비트선 IO, /IO : 데이타 신호 입출력선
청구항 1에 관련된 발명은, 특수 기입 모드를 갖는 반도체 기억 장치에 있어서, 메모리 어레이, 등화기, 및 기입 수단을 포함한다. 메모리 어레이는, 행렬 형태로 배열된 다수의 메모리 셀과, 각 행에 대응하여 마련된 워드선과, 각 열에 대응하여 마련된 비트선쌍을 포함한다. 등화기는, 각 비트선쌍에 대응하여 마련되며, 특수 기입 모드가 지시된 것에 따라 대응하는 비트선쌍에 제 1 또는 제 2 논리 전위를 인가한다. 기입 수단은, 행어드레스 신호에 따라, 메모리 어레이중 어느 한쪽의 워드선을 선택 전위로 하여, 그 워드선에 대응하는 모든 메모리 셀의 저장 노드에 등화기로부터 비트선쌍에 인가된 제 1 또는 제 2 논리 전위를 동시에 기입한다.
청구항 2에 관련된 발명에서는, 청구항 1에 관련된 발명의 등화기는, 판독 모드가 지시된 것에 따라 대응하는 비트선쌍을 프리차지 전위로 충전하고, 또한, 행어드레스 신호에 따라, 메모리 어레이중 어느 한쪽의 워드선을 선택 전위로 하여, 그 워드선에 대응하는 각 메모리 셀의 저장 노드에 기입되어 있는 제 1 또는 제 2 논리 전위를 프리차지 전위로 충전된 대응하는 비트선쌍으로 판독하는 판독 수단을 포함한다.
청구항 3에 관련된 발명은, 행렬 형태로 배열된 다수의 메모리 셀을 포함하는 메모리 어레이, 메모리 어레이중 불량 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 적어도 1 개의 메모리 셀 열을 포함하는 용장 메모리 어레이, 각 메모리 셀 행에 대응하여 메모리 어레이 및 용장 메모리 어레이에 공통으로 마련된 워드선, 각 메모리 셀 열에 대응하여 마련된 비트선쌍, 및 각 비트선쌍에 대응하여 마련되며, 대응하는 비트선쌍을 충전하기 위한 등화기를 포함한 반도체 기억 장치에서, 용장 메모리 어레이의 메모리 셀에 의해 치환된 메모리 어레이의 불량 메모리 셀에 기인하여 오동작이 일어나는지 여부를 테스트하는 방법에 있어서, 각 등화기를 통해 각 비트선쌍에 제 1 논리 전위를 인가하고, 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 하여 불량 메모리 셀의 저장 노드에 제 1 논리 전위를 기입하고, 불량 메모리 셀 이외의 정상 메모리 셀의 저장 노드에 제 2 논리 전위를 기입하며, 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 한 후, 정상 메모리 셀의 저장 노드의 전위를 판독하여, 판독 결과에 따라 오동작의 유무를 판정하는 것이다.
도 1은, 본 발명의 일실시예에 의한 DRAM의 주요 부분의 구성을 도시하는 회로 블럭도이다.
도 1을 참조하면, 이 DRAM이 종래의 DRAM과 상이한 점은, 도 5에 도시된 중간 전위 발생 회로(34)와 등화기(33)의 노드(N33')와의 사이에 전환 회로(1)가 새로 마련되어 있는 점이다.
전환 회로(1)는, 3 개의 N 채널 MOS 트랜지스터(2∼4)를 포함한다. N 채널 MOS 트랜지스터(2)는, 전원 전위 Vcc의 라인과 노드(N33')와의 사이에 접속되어, 그 게이트가 신호 Φa를 수신한다. N 채널 MOS 트랜지스터(3)는, 중간 전위 발생 회로(34)의 출력 노드(34a)와 노드(N33')의 사이에 접속되어, 그 게이트가 신호 Φb를 수신한다. N 채널 MOS 트랜지스터(4)는, 접지 전위 GND의 라인과 노드(N33')와의 사이에 접속되어, 그 게이트가 신호 Φc를 수신한다. 신호 Φa∼Φc는, 클럭 발생 회로(19)로부터 출력된다.
다음에, 이 DRAM의 동작에 대해 설명한다. 통상 동작시는, 신호 Φa, Φc가 비활성 레벨인 「L」 레벨로 되며 신호 Φb가 활성화 레벨인 「H」 레벨로 되어, N 채널 MOS 트랜지스터(2, 4)가 비도통으로 되며 N 채널 MOS 트랜지스터(3)가 도통된다. 따라서, 등화기(33)의 노드(N33')에는 중간 전위 발생 회로(34)의 출력 전위 Vcc/2가 인가된다. 이 경우는, 도 5에 도시된 종래의 DRAM과 모두 동일 상태로 되며, 데이타의 기입 및 판독은 종래의 DRAM과 마찬가지로 행해진다.
도 2는, 1 행만큼의 메모리 셀 MC의 저장 노드 SN에 「L」 레벨을 동시에 기입하기 위한 제 1 특수 기입 모드 ①의 동작을 나타내는 타이밍차트이다. 시각 t0에 있어서 전원이 투입되면 DRAM은 대기 상태로 되며, 신호 BLEQ, /SE는 「H」 레벨로 고정되고, 신호 SE 및 워드선 WL은 「L」레벨로 고정된다. 각 메모리 셀 MC의 저장 노드 SN은 「H」 레벨 또는 「L」 레벨로 되어 있다. 도 1의 전환 회로(1)에서는, 신호 Φa∼Φc중 신호 Φb만이 「H」 레벨로 되어 N 채널 MOS 트랜지스터(3)가 도통되며, 비트선 전위 VBL은 Vcc/2로 되어 있다.
시각 t1∼t2에서, 예를 들면 WCBR(/W and /CAS before /RAS)의 타이밍에서 신호 /W, /CAS, /RAS가 「L」레벨로 하강하고, 특정 신호 단자에 수퍼(super) Vcc 레벨이 인가되며, 또한 특정 어드레스 신호 A0∼Ai가 입력되면, DRAM은 제 1 특수 기입 모드 ①로 설정된다.
이 모드 ①에서는, 신호 BLEQ, /SE는 「H」 레벨로 고정되며, 신호 SE는 「L」 레벨로 고정된다. 따라서, 등화기(33)의 노드(N33')와 모든 비트선 BL, /BL은 도통됨과 동시에, 센스 리프레시 앰프(32)가 비활성화 상태로 고정된다. 도 1의 전환 회로(1)에서는, 신호 Φa∼Φc중 신호 Φc만이 「H」 레벨로 되어, N 채널 MOS 트랜지스터(4)가 도통되고, 비트선 전위 VBL은 「L」 레벨로 되어 모든 비트선 BL, /BL이 「L」 레벨로 된다.
이 상태에서 어드레스 신호 A0∼Ai를 인가하여 소망의 워드선 WL을 일정 기간 「H」 레벨로 상승시키는 것에 의해, 비트선 BL과 /BL 중 어느쪽에 접속되어 있는 지에 관계없이, 혹은 용장 메모리 셀 MC에 의한 치환이 행해지고 있는지 아닌지에 관계없이, 그 워드선 WL에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「L」 레벨을 기입할 수 있다. 예를 들면, 도 5에 있어서 워드선 WL2와 비트선 BL2에 접속된 메모리 셀 MC가 불량이며, 그 메모리 셀 MC가 용장 메모리 어레이(26)의 워드선 WL2와 비트선 /BL1'에 접속된 메모리 셀 MC에 의해 치환되어 있는 경우에도, 전술한 방법에 의해 워드선 WL2에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「L」 레벨을 기입할 수 있다.
도 3은 1 행 만큼의 MC의 저장 노드 SN에 「H」 레벨을 동시에 기입하기 위한 제 2 특수 기입 모드 ②를 나타내는 타이밍차트이다.
시각 t11∼t12에서 제 1 특수 기입 모드 ①과 동일한 방법으로 제 2 특수 기입 모드 ②가 설정되면, 신호 BLEQ, SE는 「H」 레벨로 고정되며, 신호 SE는 「L」 레벨로 고정된다. 따라서, 등화기(33)의 노드(N33')와 모든 비트선 BL, /BL이 도통됨과 동시에, 센스 리프레시 앰프(32)가 비활성 상태로 고정된다. 도 1의 전환 회로(1)에서는, 신호 Φa∼Φc중 신호 Φa만이 「H」 레벨로 되어 N 채널 MOS 트랜지스터(2)가 도통되며, 비트선 전위 VBL이 「H」 레벨로 되어 모든 비트선 BL, /BL이 「H」 레벨로 된다.
이 상태에서 어드레스 신호 A0∼Ai를 인가하여 소망의 워드선 WL을 일정 기간 「H」 레벨로 상승시킴으로써, 그 워드선 WL에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「H」 레벨을 기입할 수 있다. 예를 들면 전술한 바와 같이 워드선 WL2 및 비트선 BL2에 접속된 메모리 셀 MC가 불량인 경우는, 워드선 WL을 제외한 모든 워드선 WL을 순차 또는 동시에 「H」 레벨로 일정 기간 상승시킴으로써, 워드선 WL2의 행을 제외한 모든 메모리 셀 MC의 저장 노드 SN에 「H」 레벨을 신속히 기입할 수 있다.
다음에, 종래 기술에서 그 필요성이 지적된 테스트에 대해 설명한다. 이 경우도, 워드선 WL2와 비트선 BL2에 접속된 메모리 셀 MC가 불량이며, 용장 메모리 셀 MC에 의해 치환되어 있는 것으로 한다. 우선, 테스터는, DRAM을 제 1 특수 기입 모드 ①로 설정한 후, 어드레스 신호 A0∼Ai를 인가하여 워드선 WL2를 「H」레벨로 상승시키고, 워드선 WL2에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「L」레벨을 기입한다.
다음에 테스터는, DRAM을 제 2 특수 기입 모드 ②로 설정한 후, 어드레스 신호 A0∼Ai를 인가하여 워드선 WL2 이외의 워드선 WL1, WL3,···을 「H」 레벨로 순차 또는 동시에 상승시키며, 워드선 WL1, WL3, ···에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「H」 레벨을 기입한다.
다음에, 테스터는, 워드선 WL2를 일정 기간 「H」 레벨로 상승시킨다. 이 때, 워드선 WL2와 비트선 BL2에 접속된 불량 메모리 셀 MC가 도 8에 도시된 불량 상태인 경우는, 그 주변의 메모리 셀 MC의 「H」 레벨의 저장 노드 SN이 「L」 레벨로 하강한다. 이 불량 메모리 셀 MC가 도 8에 도시된 불량 상태가 아닌 경우는, 그 주변의 메모리 셀 MC의 「H」레벨의 저장 노드 SN이 「L」 레벨로 하강하는 일은 없다. 최후에 테스터는, 불량 메모리 셀 MC의 근방의 메모리 셀 MC 또는 모든 메모리 셀 MC의 데이타를 판독하여, 판독 데이타에 기초하여 메모리 셀 MC의 저장 노드 SN의 레벨이 「H」 레벨에서 「L」 레벨로 반전되어 있는지 아닌지를 판정하여, 반전되어 있는 경우는 그 DRAM을 불량으로 판정하고, 반전되어 있지 않은 경우는 그 DRAM을 정상으로 판정한다.
이 실시예에서는, 등화기(33)를 통해 모든 비트선 BL, /BL에 「L」레벨(또는 「H」 레벨)을 인가한 후 워드선 WL을 「H」 레벨로 상승시켜, 그 워드선 WL에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「L」 레벨(또는 「H」레벨)을 기입한다. 따라서, 메모리 셀 MC가 비트선 BL과 /BL 중 어느쪽에 접속되어 있는지에 관계없이, 혹은 메모리 셀 MC가 용장 메모리 셀 MC에 의해 치환되어 있는지 아닌지에 관계없이, 선택된 워드선 WL에 접속된 모든 메모리 셀 MC의 저장 노드 SN에 「L」 레벨(또는 「H」 레벨)을 동시에 기입하는 것이 가능하다.
전술한 바와 같이, 청구항 1에 관련된 발명에는, 등화기를 통해 모든 비트선에 제 1 또는 제 2 논리 전위를 인가한 후, 워드선을 상승시켜, 그 워드선에 대응하는 메모리 셀의 저장 노드에 제 1 또는 제 2 논리 전위를 동시에 기입한다. 따라서, 메모리 셀이 비트선쌍의 한쪽과 다른쪽중 어느쪽에 접속되어 있는지에 관계없이, 혹은 용장 메모리 셀에 의해 치환되어 있는지 아닌지에 관계없이, 선택된 워드선에 대응하는 모든 메모리 셀의 저장 노드에 제 1 또는 제 2 논리 전위를 동시에 기입할 수 있다. 따라서, 메모리 셀의 저장 노드로의 논리 전위의 기입을 용이하고 신속하게 행하는 것이 가능하다.
또한, 청구항 2에 관련된 발명에서는, 청구항 1의 등화기는 종래부터 반도체 기억 장치에 마련되어 있는 판독용의 등화기를 겸한다. 따라서, 구성의 간단화가 도모된다.
청구항 3에 관련된 발명에서는, 등화기를 통해 모든 비트선에 제 1 논리 전위를 인가하고, 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 하여 불량 메모리 셀의 저장 노드에 제 1 논리 전위를 기입함과 동시에, 불량 메모리 셀 이외의 정상 메모리 셀의 저장 노드에 제 2 논리 전위를 기입한다. 그리고, 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 한 후, 정상적인 메모리 셀의 저장 노드의 전위를 판독하여, 판독 결과에 따라 오동작의 유무를 판정한다. 따라서, 용장 메모리 셀에 의해 치환된 불량 메모리 셀의 저장 노드에도 논리 전위를 용이하게 기입할 수 있어서, 불량 메모리 셀에 기인하는 오동작의 유무를 용이하게 테스트할 수 있다.

Claims (3)

  1. 특수 기입 모드를 갖는 반도체 기억 장치에 있어서,
    행렬 형태로 배열된 다수의 메모리 셀과, 각 행에 대응하여 마련된 워드선과, 각 열에 대응하여 마련된 비트선쌍을 포함하는 메모리 어레이,
    각 비트선쌍에 대응하여 마련되며, 상기 특수 기입 모드가 지시된 것에 따라 대응하는 비트선쌍에 제 1 또는 제 2 논리 전위를 인가하는 등화기, 및
    행어드레스 신호에 따라, 상기 메모리 어레이중 어느 한쪽의 워드선을 선택 전위로 하여, 그 워드선에 대응하는 모든 메모리 셀의 저장 노드에 상기 등화기로부터 상기 비트선쌍에 인가된 제 1 또는 제 2 논리 전위를 동시에 기입하는 기입 수단을 포함하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 등화기는, 판독 모드가 지시된 것에 따라 대응 비트선쌍을 프리차지 전위로 충전하고,
    또한, 행어드레스 신호에 따라, 상기 메모리 어레이중 어느 한쪽의 워드선을 선택 전위로 하여, 그 워드선에 대응하는 각 메모리 셀의 저장 노드에 기입되어 있는 제 1 또는 제 2 논리 전위를 상기 프리차지 전위로 충전된 대응 비트선쌍으로 판독하는 판독 수단을 포함하는 반도체 기억 장치.
  3. 행렬 형태로 배열된 다수의 메모리 셀을 포함하는 메모리 어레이,
    상기 메모리 어레이중 불량 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 적어도 1 개의 메모리 셀 열을 포함하는 용장 메모리 어레이,
    각 메모리 셀 행에 대응하여 상기 메모리 어레이 및 상기 용장 메모리 어레이에 공통으로 마련된 워드선,
    각 메모리 셀 열에 대응하여 마련된 비트선쌍, 및
    각 비트선쌍에 대응하여 마련되며, 대응하는 비트선쌍을 충전하기 위한 등화기를 구비한 반도체 기억 장치에서, 상기 용장 메모리 어레이의 메모리 셀에 의해 치환된 상기 메모리 어레이의 불량 메모리 셀에 기인하여 오동작이 발생하는지 여부를 테스트하는 방법에 있어서,
    각 등화기를 통해 각 비트선쌍에 제 1 논리 전위를 인가하고, 상기 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 하여 상기 불량 메모리 셀의 저장 노드에 제 1 논리 전위를 기입하고,
    상기 불량 메모리 셀 이외의 정상 메모리 셀의 저장 노드에 제 2 논리 전위를 기입하며,
    상기 불량 메모리 셀에 대응하는 워드선을 일정 기간 선택 전위로 한 후, 상기 정상 메모리 셀의 저장 노드의 전위를 판독하여, 판독 결과에 근거해서 상기 오동작의 유무를 판정하는 반도체 기억 장치의 테스트 방법.
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