JPS61216199A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS61216199A JPS61216199A JP60057309A JP5730985A JPS61216199A JP S61216199 A JPS61216199 A JP S61216199A JP 60057309 A JP60057309 A JP 60057309A JP 5730985 A JP5730985 A JP 5730985A JP S61216199 A JPS61216199 A JP S61216199A
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- JP
- Japan
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- memory
- signal
- row address
- circuits
- lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリ回路に関し、特に、メモリの内容をク
リアもしくはセットする必要があるメモリ回路に関する
。
リアもしくはセットする必要があるメモリ回路に関する
。
従来の技術
ダイナミックＲＡＭなどのメモリ回路は、通常、システ
ム起動時、パワーオン時などの初期設定のとき、クリア
することが必要である。また、読出し／書込み動作が終
了した後、次の動作に備えて内部回路をクリアしまたセ
ットすることが必要な場合もある。
ム起動時、パワーオン時などの初期設定のとき、クリア
することが必要である。また、読出し／書込み動作が終
了した後、次の動作に備えて内部回路をクリアしまたセ
ットすることが必要な場合もある。
更に、ビデオＲＡＭのように、ディスプレイにその内容
を表示するために画像データを記憶するＲＡＭにあって
は、初期設定時に内容をクリアしておかなければ、表示
したい画像と異なる画像がディスプレイの画面に表示さ
れる場合がある。
を表示するために画像データを記憶するＲＡＭにあって
は、初期設定時に内容をクリアしておかなければ、表示
したい画像と異なる画像がディスプレイの画面に表示さ
れる場合がある。
このようにメモリ回路は、クリアまたはセットが初期設
定段階および動作中に必要である。
定段階および動作中に必要である。
そこで、従来、この種のメモリは、例えば記憶している
内容を全て同じ内容にクリアおよびセットする場合、個
々のメモリセル毎にクリアもしくはセットすべきデータ
をデータ入力端子から与えて行なっていた。
内容を全て同じ内容にクリアおよびセットする場合、個
々のメモリセル毎にクリアもしくはセットすべきデータ
をデータ入力端子から与えて行なっていた。
第２図は、その従来のメモリ回路の概略構成図である。
図示のメモリ回路は、ｋ個のブロックＢ。
〜Ｂｈに分けられ、各ブロックごとに、ｎ行・ｍ列のメ
モリセルＳ。０ ’＝ Ｓ ｍ ｎを有しており、それ
らメモリセルＳｏｏ−３ｍｎの行アドレス線Ｌ Ｌｏ−
Ｉ−Ｌ、。
モリセルＳ。０ ’＝ Ｓ ｍ ｎを有しており、それ
らメモリセルＳｏｏ−３ｍｎの行アドレス線Ｌ Ｌｏ−
Ｉ−Ｌ、。
にはそれぞれ行アドレス信号Ａ。〜Δ、が供給されるよ
うになされている。そして、メモリセルＳ。０〜Ｓ、、
、、のディジット線ＣＬｏ−ＣＩ−１にはそれぞれ読出
しバッファＲ８−Ｒ１及び書込みバッファＷ。
うになされている。そして、メモリセルＳ。０〜Ｓ、、
、、のディジット線ＣＬｏ−ＣＩ−１にはそれぞれ読出
しバッファＲ８−Ｒ１及び書込みバッファＷ。
〜Ｗ１が接続されており、それら読出しバッファＲ，−
Ｒｆｆｉ及び書込みバッファＷ。−Ｗｆｆｉには、列ア
ドレス及びリード信号によって得られた読出し信号ＲＡ
ｏ−ＲＡ、及び列アドレス及びライト信号によって得ら
れた書込み信号ＷＡｏ−ＷＡ□が供給されるようになさ
れている。
Ｒｆｆｉ及び書込みバッファＷ。−Ｗｆｆｉには、列ア
ドレス及びリード信号によって得られた読出し信号ＲＡ
ｏ−ＲＡ、及び列アドレス及びライト信号によって得ら
れた書込み信号ＷＡｏ−ＷＡ□が供給されるようになさ
れている。
更に、メモリセルＳ。ｏ ＝ Ｓ□□のディジット線Ｃ
Ｌ。
Ｌ。
〜ＣＬ、には、プリチャージ回路Ｐ。−Ｐ、が接続され
、それらプリチャージ回路Ｐ。−Ｐｌには、プリチャー
ジ信号Ｐが共通印加されるようになされている。
、それらプリチャージ回路Ｐ。−Ｐｌには、プリチャー
ジ信号Ｐが共通印加されるようになされている。
そして、読出しバッファＲ８−Ｒ□の出力及び書込みバ
ッファＷ。−Ｗ□の入力は、ｋ個のブロックＢ、−Ｂｋ
の各々ごとに、読出し／書込みデータ線ＤＬ、−ＤＬｋ
にまとめられ、それらデータ線ＤＬ。
ッファＷ。−Ｗ□の入力は、ｋ個のブロックＢ、−Ｂｋ
の各々ごとに、読出し／書込みデータ線ＤＬ、−ＤＬｋ
にまとめられ、それらデータ線ＤＬ。
〜ＤＬｋを介してデータＤＡｏ−ＤＡｋが書込まれまた
読出される。
読出される。
通常のメモリ回路へのデータの書込みまたは読出シは、
行アドレス線へのアドレス信号の印加、並びに読出しバ
ッファＲ６−Ｒ６及び書込みバッファＷ。−Ｗ８への読
出し信号ＲＡｏ−ＲＡ□及び書込み信号ＷＡ、−ＷΔ、
の印加により制御される。１例として書込みを考えると
、行アドレス線ＬＬ。
行アドレス線へのアドレス信号の印加、並びに読出しバ
ッファＲ６−Ｒ６及び書込みバッファＷ。−Ｗ８への読
出し信号ＲＡｏ−ＲＡ□及び書込み信号ＷＡ、−ＷΔ、
の印加により制御される。１例として書込みを考えると
、行アドレス線ＬＬ。
〜ＬＬ、の１つ、例えば、行アドレス線ＬＬｏに行アド
レス信号へ〇が供給されると、メモリセルＳ。０〜Ｓ
ｍＯの行が選択される。一方、ディジット線ＣＬ、−Ｃ
Ｌ、の１つ、例えば、ディジット線ＣＬ。
レス信号へ〇が供給されると、メモリセルＳ。０〜Ｓ
ｍＯの行が選択される。一方、ディジット線ＣＬ、−Ｃ
Ｌ、の１つ、例えば、ディジット線ＣＬ。
に接続された書込みバッファＷ。に書込み信号ＷＡ。
が供給されると、データ線ＤＬｏからのデータＤＡ。
が書込みバッファＷ。を介してディジット信号ＰＤ。
としてディジット線ＣＬｏに現れて、ブロックＢ。
のメモリセルＳ。０のみに印加されて書き込まれる。
次いで、行アドレス線ＬＬ、のメモリセルＳｏ。
〜Ｓ、。を全てクリアする場合を考える。
まず、行アドレス信号Ａ。を印加した状態にし、且つ、
書込みデータＤＡｏ−ＤＡｋを０”としておいて、書込
み信号ＷＡｏを印加することにより、行アドレス線ＬＬ
、及びディジット線ＣＬｏで選択されるブロックＢｏ−
Ｂｋに有る各メモリセルＳｏ。
書込みデータＤＡｏ−ＤＡｋを０”としておいて、書込
み信号ＷＡｏを印加することにより、行アドレス線ＬＬ
、及びディジット線ＣＬｏで選択されるブロックＢｏ−
Ｂｋに有る各メモリセルＳｏ。
のみに、書込みデータ“０”が書き込まれる。その結果
として、各ブロックのメモリセルＳ。０のみをクリアす
る。
として、各ブロックのメモリセルＳ。０のみをクリアす
る。
次に、書込み信号Ｗ Ａ ｏの代わりに書込み信号ＷＡ
、を印加して、行アドレス線ＬＬｏ及びディジット線Ｃ
Ｌ ＋で選択されるメモリセルＳ ＋ｏのみを同様にク
リアする。以下、同様に書込み信号ＷＡ。
、を印加して、行アドレス線ＬＬｏ及びディジット線Ｃ
Ｌ ＋で選択されるメモリセルＳ ＋ｏのみを同様にク
リアする。以下、同様に書込み信号ＷＡ。
が選択されるまで繰り返す。
このように、従来は、順次アドレス信号でメモリセルを
選択し、データ“０”を書き込むことにより、メモリの
クリアを行っていた。
選択し、データ“０”を書き込むことにより、メモリの
クリアを行っていた。
発明が解決しようとする問題点
上述したように、従来のメモリは、個々のメモリセル毎
にデータの書込みを行ってクリアしそしてセットするた
め、全メモリセルの内容をクリアおよびセットするには
、時間がかかっていた。
にデータの書込みを行ってクリアしそしてセットするた
め、全メモリセルの内容をクリアおよびセットするには
、時間がかかっていた。
そこで、本発明は、上記した従来の問題を解決して、従
来に比較して短時間でメモリセルをクリアまたはセット
することができるメモリ回路を提供せんとするものであ
る。
来に比較して短時間でメモリセルをクリアまたはセット
することができるメモリ回路を提供せんとするものであ
る。
問題点を解決するための手段
すなわち、本発明によるならば、メモリセルが行及び列
のマトリックスに配列されてなるメモリ回路において、
各メモリセルが接続されたディジット線の電位をディス
チャージもしくは（および）プリチャージする手段を設
け、これによって複数のメモリセルを同時にクリアまた
はセットできるようにした。
のマトリックスに配列されてなるメモリ回路において、
各メモリセルが接続されたディジット線の電位をディス
チャージもしくは（および）プリチャージする手段を設
け、これによって複数のメモリセルを同時にクリアまた
はセットできるようにした。
昨月
以上のようなメモリ回路において、ディスチャージ手段
のみが設けられている場合、そのディスチャージ手段が
ディジット線の電位をディスチャ−ジすると、全てのデ
ィジット線がローレベルとなる。従って、行アドレス線
に選択的にアドレス信号を印加すると、その行アドレス
線に接続された全メモリセルにローレベルが書き込まれ
、クリアされる。それ故、行アドレス線全てにアドレス
信号を印加すると、そのメモリ回路の全メモリセルがク
リアされる。
のみが設けられている場合、そのディスチャージ手段が
ディジット線の電位をディスチャ−ジすると、全てのデ
ィジット線がローレベルとなる。従って、行アドレス線
に選択的にアドレス信号を印加すると、その行アドレス
線に接続された全メモリセルにローレベルが書き込まれ
、クリアされる。それ故、行アドレス線全てにアドレス
信号を印加すると、そのメモリ回路の全メモリセルがク
リアされる。
また、本発明のメモリ回路において、プリチャージ手段
のみが設けられていると、そのプリチャージ手段がディ
ジット線の電位をプリチャージすると、全てのディジッ
ト線がハイレベルとなる。
のみが設けられていると、そのプリチャージ手段がディ
ジット線の電位をプリチャージすると、全てのディジッ
ト線がハイレベルとなる。
従って、行アドレス線に選択的にアドレス信号を印加す
ると、その行アドレス線に接続された全メモリセルにハ
イレベルが書き込まれ、セットされる。それ故、行アド
レス線全てにアドレス信号を印加すると、そのメモリ回
路の全メモリセルがセットされる。
ると、その行アドレス線に接続された全メモリセルにハ
イレベルが書き込まれ、セットされる。それ故、行アド
レス線全てにアドレス信号を印加すると、そのメモリ回
路の全メモリセルがセットされる。
更に、メモリ回路において、ディスチャージ手段とプリ
チャージ手段が設けられている場合、ディスチャージ手
段がディジット線の電位をディスチャージし且つプリチ
ャージ手段が非動作状態にあると、全てのディジット線
がローレベルとなる。
チャージ手段が設けられている場合、ディスチャージ手
段がディジット線の電位をディスチャージし且つプリチ
ャージ手段が非動作状態にあると、全てのディジット線
がローレベルとなる。
従って、行アドレス線に選択的にアドレス信号を印加す
ると、その行アドレス線に接続された全メモリセルにロ
ーレベルが書き込まれ、クリアされる。一方、ディスチ
ャージ手段が非動作状態にあり且つプリチャージ手段が
ディジット線の電位をプリチャージすると、全てのディ
ジット線がハイレベルとなる。従って、行アドレス線に
選択的にアドレス信号を印加すると、その行アドレス線
に接続された全メモリセルにハイレベルが書き込まれ、
セットされる。
ると、その行アドレス線に接続された全メモリセルにロ
ーレベルが書き込まれ、クリアされる。一方、ディスチ
ャージ手段が非動作状態にあり且つプリチャージ手段が
ディジット線の電位をプリチャージすると、全てのディ
ジット線がハイレベルとなる。従って、行アドレス線に
選択的にアドレス信号を印加すると、その行アドレス線
に接続された全メモリセルにハイレベルが書き込まれ、
セットされる。
かくして、１行のメモリセルごとにクリアまたはセット
することができ、クリア及びセットに必要な時間を従来
に比較して短縮することができる。
することができ、クリア及びセットに必要な時間を従来
に比較して短縮することができる。
実施例
次に、本発明について添付図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。なお
、第２図に示す従来のメモリ回路と同一の機能の部分に
は、同一の参照番号を付しである。
、第２図に示す従来のメモリ回路と同一の機能の部分に
は、同一の参照番号を付しである。
図示のメモリ回路は、各ブロックＢ ａ ”−Ｂ ｋご
とにｎ行・ｍ列のメモリセルＳ。０−３ ｍｎを有して
いる。これらメモリセルＳ ００ ””’ Ｓ ｍｎは
、例えば１トランジスタ形セルなどで構成され、全体と
して、ダイナミックＲＡＭを構成している。しかし、本
発明は、ｌトランジスタ形セルで構成されたダイナミッ
クＲＡＭのメモリ回路だけでなく、３トランジスタ形セ
ルや４トランジスタ形セルで構成されたダイナミックＲ
ＡＭのメモリ回路や、更には、スタティックＲＡＭのメ
モリ回路にも適用することが可能である。
とにｎ行・ｍ列のメモリセルＳ。０−３ ｍｎを有して
いる。これらメモリセルＳ ００ ””’ Ｓ ｍｎは
、例えば１トランジスタ形セルなどで構成され、全体と
して、ダイナミックＲＡＭを構成している。しかし、本
発明は、ｌトランジスタ形セルで構成されたダイナミッ
クＲＡＭのメモリ回路だけでなく、３トランジスタ形セ
ルや４トランジスタ形セルで構成されたダイナミックＲ
ＡＭのメモリ回路や、更には、スタティックＲＡＭのメ
モリ回路にも適用することが可能である。
更に、メモリセルのマトリックスにより構成されるメモ
リ回路において、行と列は可逆的な関係にあるので、以
下の説明において、行と列を逆転させことも可能である
。
リ回路において、行と列は可逆的な関係にあるので、以
下の説明において、行と列を逆転させことも可能である
。
メモリセル５ｏｏ＝Ｓ、＠□の行アドレス線ＬＬｏ〜Ｌ
Ｌｈにはそれぞれ、例えば、アドレス信号クの上位ビッ
トがデコードされて行アドレス信号Ａ。
Ｌｈにはそれぞれ、例えば、アドレス信号クの上位ビッ
トがデコードされて行アドレス信号Ａ。
〜Ａ、、が供給されるようになされている。そして、メ
モリセルＳ ＯＯ”’−Ｓ ｗｈ 、、のディジット線
ＣＬ、〜ＣＬ、にはそれぞれ読出しバッファＲ８−Ｒ１
及び書込みバッファＷ。−Ｗ、が接続されており、それ
ら読出しバッファＲ６−Ｒ，及び書込みバッファＷ。
モリセルＳ ＯＯ”’−Ｓ ｗｈ 、、のディジット線
ＣＬ、〜ＣＬ、にはそれぞれ読出しバッファＲ８−Ｒ１
及び書込みバッファＷ。−Ｗ、が接続されており、それ
ら読出しバッファＲ６−Ｒ，及び書込みバッファＷ。
〜Ｗ□には、列アドレス及びリード信号によって得られ
た読出し信号ＲＡｏ”’−ＲＡ、及び列アドレス及びラ
イト信号によって得られた書込み信号Ｗ Ａ 。
た読出し信号ＲＡｏ”’−ＲＡ、及び列アドレス及びラ
イト信号によって得られた書込み信号Ｗ Ａ 。
〜ＷＡ、が供給されるようになされている。
そして、読出しバッファＲ８−Ｒｍの出力及び書込みバ
ッファＷ。−Ｗ、の入力は、ｋ個のブロックＢ、−Ｂ□
の各々ごとに、読出し／書込みデータ線Ｄ Ｌ ｏ ”
Ｄ Ｌ ｋにまとめられ、それらデータ線Ｄ Ｌ 。
ッファＷ。−Ｗ、の入力は、ｋ個のブロックＢ、−Ｂ□
の各々ごとに、読出し／書込みデータ線Ｄ Ｌ ｏ ”
Ｄ Ｌ ｋにまとめられ、それらデータ線Ｄ Ｌ 。
〜ＤＬｋ及び外部入力端子を介してデータＤＡ、〜ＤＡ
ｋが書込まれまた読出される。
ｋが書込まれまた読出される。
更に、メモリセルＳ。０ ””’ Ｓ ＩＩｎのディジ
ット線ＣＬ。
ット線ＣＬ。
〜ＣＬイには、プリチャージ回路Ｐ。−Ｐイが接続され
、それらプリチャージ回路Ｐａ−Ｐ、には、プリチャー
ジ信号Ｐが共通に印加されるようになされている。
、それらプリチャージ回路Ｐａ−Ｐ、には、プリチャー
ジ信号Ｐが共通に印加されるようになされている。
以上の構成までは、第２図に示した従来のメモリ回路と
同様である。本発明は、かかるメモリ回路のメモリセル
Ｓ。ｏ−８□。のディジット線ＣＬ。
同様である。本発明は、かかるメモリ回路のメモリセル
Ｓ。ｏ−８□。のディジット線ＣＬ。
〜ＣＬ、にディスチャージ回路り。−Ｄｌを設けるもの
である。
である。
プリチャージ回路Ｐ。−Ｐｌ及びディスチャージ回路り
。−Ｄ□は、第１図に示すように、電界効果トランジス
タで構成することができる。プリチャージ回路Ｐ。−Ｐ
ｌの電界効果トランジスタのソースがディジット線ＣＬ
、−ＣＬ、に接続され、ドレインに電源電圧が印加され
、そして、全電界効果トランジスタのゲートは、共通接
続されて、プリチャージ信号Ｐが印加される。一方、デ
ィスチャージ回路り。−Ｄ□の電界効果トランジスタは
、ドレインがディジット線ＣＬ、−ＣＬ、に接続され、
ソースは接地され、そして、全電界効果トランジスタの
ゲートは、共通接続されて、ディスチャージ信号りが印
加される。
。−Ｄ□は、第１図に示すように、電界効果トランジス
タで構成することができる。プリチャージ回路Ｐ。−Ｐ
ｌの電界効果トランジスタのソースがディジット線ＣＬ
、−ＣＬ、に接続され、ドレインに電源電圧が印加され
、そして、全電界効果トランジスタのゲートは、共通接
続されて、プリチャージ信号Ｐが印加される。一方、デ
ィスチャージ回路り。−Ｄ□の電界効果トランジスタは
、ドレインがディジット線ＣＬ、−ＣＬ、に接続され、
ソースは接地され、そして、全電界効果トランジスタの
ゲートは、共通接続されて、ディスチャージ信号りが印
加される。
第１図に示すメモリ回路において、個々のメモリセルＳ
。０−３ ｍｎに対する書込み及び読み出しは、従来の
メモリ回路と同様である。
。０−３ ｍｎに対する書込み及び読み出しは、従来の
メモリ回路と同様である。
しかし、例えば、行アドレス線ＬＬｏに付属するメモリ
セルＳ Ｑ Ｏ−３ｍ Ｏをクリアする場合は、次のよ
うに行われる。まず、プリチャージ信号Ｐをローレベル
“Ｏ”、ディスチャージ信号りをノ＼イレベル゛′１”
にすることにより、プリチャージ回路Ｐ。−Ｐイをオフ
状態にする一方、ディスチャージ回路り。−Ｄ、をオン
状態にして、ディジット線ＣＬ ｏ−ＣＬ 、の電位を
ディスチャージしてディジット信号ＰＤｏ−ＰＤｍをロ
ーレベル“０”にする。
セルＳ Ｑ Ｏ−３ｍ Ｏをクリアする場合は、次のよ
うに行われる。まず、プリチャージ信号Ｐをローレベル
“Ｏ”、ディスチャージ信号りをノ＼イレベル゛′１”
にすることにより、プリチャージ回路Ｐ。−Ｐイをオフ
状態にする一方、ディスチャージ回路り。−Ｄ、をオン
状態にして、ディジット線ＣＬ ｏ−ＣＬ 、の電位を
ディスチャージしてディジット信号ＰＤｏ−ＰＤｍをロ
ーレベル“０”にする。
次に、行アドレス線ＬＬ、に行アドレス信号Δ。を印加
すると、信号ＰＤｏ−ｐＤｍのローレベル“０パが同時
にメモリセルＳ。ｏ−Ｓイ。に書き込まれ、メモルセル
Ｓ。０−３ ｍ。がクリアされる。従って、行アドレス
線ＬＬ、〜ＬＬｎに行アドレス信号Ａ、〜Ａ、、を順次
印加すると、その都度、信号ＰＤｏ〜ＰＤっのローレベ
ル“０”が同時に当該行に接続された全てのメモリセル
に書き込まれ、その列のメモルセルが全てクリアされる
。それ故、行アドレス信号Ａ。−Ａｎの印加を選択的に
することによす、所望の行のメモリセルだけをクリアす
ることができる。
すると、信号ＰＤｏ−ｐＤｍのローレベル“０パが同時
にメモリセルＳ。ｏ−Ｓイ。に書き込まれ、メモルセル
Ｓ。０−３ ｍ。がクリアされる。従って、行アドレス
線ＬＬ、〜ＬＬｎに行アドレス信号Ａ、〜Ａ、、を順次
印加すると、その都度、信号ＰＤｏ〜ＰＤっのローレベ
ル“０”が同時に当該行に接続された全てのメモリセル
に書き込まれ、その列のメモルセルが全てクリアされる
。それ故、行アドレス信号Ａ。−Ａｎの印加を選択的に
することによす、所望の行のメモリセルだけをクリアす
ることができる。
また、全てのメモリセルをクリアする場合は、同時に行
アドレス線ＬＬｏ−ＬＬｎに行アドレス信号Δｏ−Ａ、
を印加することにより実現できる。
アドレス線ＬＬｏ−ＬＬｎに行アドレス信号Δｏ−Ａ、
を印加することにより実現できる。
一方、メモリセルにハイレベル“１′”をセットする場
合は、プリチャージ信号をハイレベル“１”に、ディス
チャージ信号をローレベル“０′”することにより実現
できる。すなわち、その場合、プリチャージ回路Ｐ。−
Ｐｌはオン状態になる一方、ディスチャージ回路り。−
Ｄイをオフ状態になり、ディジット線ＣＬ、−ＣＬ、上
のディジット信号ＰＤ、−ＰＤ、はハイレベル“′ｌ”
になる。この状態で、行アドレス線ＬＬｏに行アドレス
信号Ａ。を印加すると、信号ＰＤ、−ＰＤ、のハイレベ
ル“１″が同時にメモリセルＳ。ｏ−Ｓ力。に書き込ま
れ、メモルセルＳ。ｏ ＝ Ｓイ。がセットされる。従
って、例えば行アドレス信号Ａ。〜Δ。の印加を選択的
にすることにより、所望の行のメモリセルだけをセット
することができる。
合は、プリチャージ信号をハイレベル“１”に、ディス
チャージ信号をローレベル“０′”することにより実現
できる。すなわち、その場合、プリチャージ回路Ｐ。−
Ｐｌはオン状態になる一方、ディスチャージ回路り。−
Ｄイをオフ状態になり、ディジット線ＣＬ、−ＣＬ、上
のディジット信号ＰＤ、−ＰＤ、はハイレベル“′ｌ”
になる。この状態で、行アドレス線ＬＬｏに行アドレス
信号Ａ。を印加すると、信号ＰＤ、−ＰＤ、のハイレベ
ル“１″が同時にメモリセルＳ。ｏ−Ｓ力。に書き込ま
れ、メモルセルＳ。ｏ ＝ Ｓイ。がセットされる。従
って、例えば行アドレス信号Ａ。〜Δ。の印加を選択的
にすることにより、所望の行のメモリセルだけをセット
することができる。
また、全てのメモリセルをセットする場合は、同時に行
アドレス線ＬＬ、−ＬＬ、、に行アドレス信号Ａ。−Ａ
、を印加することにより実現できる。
アドレス線ＬＬ、−ＬＬ、、に行アドレス信号Ａ。−Ａ
、を印加することにより実現できる。
このように行アドレス信号だけを印加する方法としては
、ＲＡＳ１ＣＡＳ機能を有するダイナミックＲＡＭの場
合には、ＲＡＳだけを活性化するとか、または、リフレ
ッシュ信号を使用してもよい。更には、列アドレスデユ
ーダを非活性にする、読出しバッファ及び書込みバッフ
ァを非活性にする、入力端子を固定レベル〈１又は０）
にする等が考えられる。
、ＲＡＳ１ＣＡＳ機能を有するダイナミックＲＡＭの場
合には、ＲＡＳだけを活性化するとか、または、リフレ
ッシュ信号を使用してもよい。更には、列アドレスデユ
ーダを非活性にする、読出しバッファ及び書込みバッフ
ァを非活性にする、入力端子を固定レベル〈１又は０）
にする等が考えられる。
以上のように、メモリセルの書込み／続出しラインにプ
リチャージ回路及びディスチャージ回路を接続すること
により、クリア及びセットを短時間で処理することがで
きる。また、上記した実施例に限らず、ＲＡＭの各メモ
リセルの書込み／読出しラインにプリチャージ回路及び
ディスチャージ回路を接続することにより、本発明は同
様に実現することができる。
リチャージ回路及びディスチャージ回路を接続すること
により、クリア及びセットを短時間で処理することがで
きる。また、上記した実施例に限らず、ＲＡＭの各メモ
リセルの書込み／読出しラインにプリチャージ回路及び
ディスチャージ回路を接続することにより、本発明は同
様に実現することができる。
発明の詳細
な説明したように、本発明によるメモリ回路は、プリチ
ャージとディスチャージをメモリのクリア及びセットに
利用することにより、高速にメモリの内容をクリア及び
セットできる。
ャージとディスチャージをメモリのクリア及びセットに
利用することにより、高速にメモリの内容をクリア及び
セットできる。
第１図は、本発明によるメモリ回路の概略構成図であり
、第２図は、従来のメモリ回路の概略構成図である。 〔主な参照符号〕 ３００ ”−Ｓ ｍ ｎ・・メモリセルΔ。〜Ａ、、・
・ＲＡＭの行アドレス信号Ｌ Ｌｏ−Ｌ Ｌ、、、・・
行アドレス線、ＲＡ、−ＲＡ、・・列アドレスを含む読
出し信号ＷＡ、−ＷＡ、・・列アドレスを含む読出し信
号Ｒｏ −Ｒ−・・読出しバッファ Ｗ ｏ−Ｗ−・・書込みバッファ Ｐ ｏ−Ｐ ｆｆｉ・・プリチャージ回路Ｄｏ〜Ｄ・・
・テ°イスチャージ回路 Ｐ・・プリチャージ信号 Ｄ・・ディスチャージ信号 ＣＬ、−ＣＬ、・・ディジット線、 ＰＤｏ−ＰＤ□・・ディジット信号 ＤＡｏ−ＤＡｋ・・読出し及び書込みデータＢ、−Ｂ、
・・各々データＤＡ、−ＤＡ、に対応するブロック
、第２図は、従来のメモリ回路の概略構成図である。 〔主な参照符号〕 ３００ ”−Ｓ ｍ ｎ・・メモリセルΔ。〜Ａ、、・
・ＲＡＭの行アドレス信号Ｌ Ｌｏ−Ｌ Ｌ、、、・・
行アドレス線、ＲＡ、−ＲＡ、・・列アドレスを含む読
出し信号ＷＡ、−ＷＡ、・・列アドレスを含む読出し信
号Ｒｏ −Ｒ−・・読出しバッファ Ｗ ｏ−Ｗ−・・書込みバッファ Ｐ ｏ−Ｐ ｆｆｉ・・プリチャージ回路Ｄｏ〜Ｄ・・
・テ°イスチャージ回路 Ｐ・・プリチャージ信号 Ｄ・・ディスチャージ信号 ＣＬ、−ＣＬ、・・ディジット線、 ＰＤｏ−ＰＤ□・・ディジット信号 ＤＡｏ−ＤＡｋ・・読出し及び書込みデータＢ、−Ｂ、
・・各々データＤＡ、−ＤＡ、に対応するブロック
Claims (1)
- メモリセルが行及び列のマトリックスに配列されてな
るメモリ回路において、各メモリセルが接続されたディ
ジット線の電位をディスチャージもしくは（および）プ
リチャージする手段を設け、これによって複数のメモリ
セルを同時にクリアまたはセットできるようにしたこと
を特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057309A JPS61216199A (ja) | 1985-03-20 | 1985-03-20 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057309A JPS61216199A (ja) | 1985-03-20 | 1985-03-20 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216199A true JPS61216199A (ja) | 1986-09-25 |
Family
ID=13051961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057309A Pending JPS61216199A (ja) | 1985-03-20 | 1985-03-20 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| US5761141A (en) * | 1996-09-24 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and test method therefor |
-
1985
- 1985-03-20 JP JP60057309A patent/JPS61216199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| US5761141A (en) * | 1996-09-24 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and test method therefor |
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