JPH02189790A - ダイナミック形半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はダイナミック形のメモリセルを用いて情報を
記憶するダイナミック形半導体記憶装置に関するもので
ある。

〔従来の技術〕

第３図は従来のダイナミック形半導体記憶装置を示すブ
ロック図であり、図において、（１）はマトリクスに配
列されたメモリセル、［２１は上記マトリクス各行に対
応し、互いに並んで設けられたワード線、（３Ａ）、　
（３Ｂ）はビット線で、上記マトリクスの各列に対応し
て交互に配置された計測のビット線（３Ａ）とＢＬ側の
ビット線（３Ｂ）とで構成され、各１本で１組をなして
互いに並んで設けられている。

ワード線（２）が１本おきに交互にＢＬ側のビット線（
３Ａ）あるいはＢＬ側のビット線（３Ｂ）と交叉する所
にメモリセル（１）が設けられており、第４図の回路図
にその構成を示す。（イ）はワード線（２１とビット線
（３Ａ）の交点に設けられたトランジスタ、（５）は電
位をＨまたはＬに保持することにより情報を記憶するキ
ャパシタで、トランジスタ（イ）のソースとドレインの
うちの一方がビット線（３Ａ）に、そして他方がキャパ
シタ（５）の一端に接続され、ゲートはワード線（２）
に接続されている。キャパシタ（９の他端は定電圧点に
接続されている。ワード線（２）にある電位を与えてト
ランジスタ（イ）を導通させることにより、キャパシタ
（９とビット線（３Ａ）の間を導通させるようになって
いる。なお、図ではビット線（３Ａ）に接続されたもの
を示したが、ビット線（３Ｂ）についても同様になって
いる。第３図に説明を戻して、（６Ａ）は入出力の対象
となるメモリセル（１）の行および列アドレス信号が入
力される外部端子、（６Ｂ）（６Ｃ）はそれぞれ行２列
アドレス信号を内部に取り込むクロック信号であるＲＡ
Ｓ信号、　ＣＡＳ信号が入力される外部端子、ｍ　、　
（８１、（９＋はそれぞれ外部端子（６Ａ）、　（６Ｂ
）、　（６Ｃ）に入力される信号のレベル変換用のアド
レスバッファ、ＲＡＳバッファ、　ＣＡＳバッファ、（
ｆｉｌはアドレスバッファ■とワード線（２Ｊの間に設
けられた行デコーダで、アドレスバッファ（７）からの
行アドレス信号を受けて活性化し、指定のワードｌ！（
２）を選択する。　（１１）はアドレスバッファ（７）
とビット線（３Ａ）、　（３Ｂ）の間に設けられた列デ
コーダで、アドレスバッファ（至）からの列アドレス信
号を受けて活性化し、指定のビット線（３Ａ）、　（３
Ｂ）を選択する。　（１２）はメモリセル（１）へのデ
ータの出し入れを行うための入出力線、（１３）はビッ
ト線（３Ａ）、　（３Ｂ）と入出力線の間に設けられた
入出力ゲートで、トランジスタで構成され、そのソース
、トレインがビットａ　（３Ａ）、　（３Ｂ）、入出力
線（１２）に接続され、ゲートは列デコーダ（１１）に
接続されている。（１４）はビット線（３Ａ）　、　（
３Ｂ）間の電位差を増幅するセンスアンプ、（１５）は
入出力される低レベルのデータ信号を増幅するプリアン
プ、（１６）はプリアンプ（１５）からのデータ信号を
出力用に増幅するメインアンプ、（６Ｄ）、　（６Ｅ）
はそれぞれデータ信号を出力入力する外部端子、（６Ｆ
）は外部からのデータ信号を内部に取り込むクロック信
号であるＷＥ倍信号入力される外部端子、（１７）、　
（１８）はそれぞれ外部端子（６Ｅ）、　（６Ｆ）に入
力される信号のレベル変換用の入力データバッファ、Ｗ
Ｅバッファである。

次に動作について説明する。まず、通常の読み出しを行
う時は、■外部端子（６Ａ）に行アドレス信号が入力さ
れる。■外部端子（６Ｂ）からのＲＡＳ信号により、行
アドレス信号を内部に取り込む、■行デコーダ叫を活性
化し、メモリセル（１）が複数のブロックに分割されて
いる場合は単位ブロック中の、１つのワード線（２）を
選択する。■センスアンプ（１４）を動作させ、ビット
線（３Ａ）　、　（３１３１間の電位差を増幅する。０
列デコーダ（１１）を活性化し、ＣＡＳ信号により取り
込んだ列アドレス信号に応じた一組のビット線（３Ａ）
、　（３Ｂ）を選択して入出力ゲート（１３）を導通さ
せ、そのビット線（３八）、　（３Ｂ）間の電位差を入
出力！（１２）にのせる、■プリアンプ（１５）により
上記電位差を増幅してメインアンプ（１６）に伝え、そ
こから外部端子（６Ｄ）にデータ信号として出力する。

また、通常の書き込みの時は上記■に代えて、■外部端
子（６Ｅ）からの書き込みデータ信号を外部端子（６Ｆ
）からのＷＥ倍信号より内部に取り込んで入力データバ
ッファ（Ｉ７）から入出力線（１２）にのせ、強制的に
ビット線＜３ＡＪ　、　（３ＢＪ間の電位差を決めて、
選択されたメモリセルにその電位を格納する。

上記の通常の読み出し、書き込み動作の他に、１つのワ
ード線（２）に接続された全てのメモリセル（１）を同
じデータに１サイクルで書きかえるフラッシュライト（
Ｆｌａｓｈ　Ｗｒｉｔｅ）や、単位ブロック中の全ての
メモリセル（１）を同じデータに書きかえるイニシアラ
イズモード（Ｉｎ１ｔｉａｌｉｚｅ　Ｍｏｄｅ）という
特殊動作がある。フラッシュライト時の動作について説
明すると、■外部端子（６Ａ）に行アドレス信号が入力
される。■外部端子（６Ｂ）からのＲＡＳ信号により、
行アドレス信号を内部に取り込む、■行デコーダαＯ）
を活性化し、単位ブロック中の１つのワード線（２）を
選択する。０列デコーダ（１１）を活性化し、単位ブロ
ック中の全てのビット線（３Ａ）（３Ｂ）を−括して入
出力線（１２）と接続する。■図示しない内部レジスタ
に登録されたデータ信号、あるいは、外部端子（６Ｅ）
から入力データバッファ（１７）に入力されたデータ信
号を入出力線（１２）にのせる、■センスアップ（１４
）を動作させてビット線（３Ａ＞、　（３Ｂ）間の電位
差を増幅し、上記１つのワード線（２）に接続されてい
る全メモリセル（１）にデータとして書き込む、また、
イニシアライズモードの時は上記動作が、入力される行
アドレス信号を変えて繰り返される。なお、これらと通
常モードとの区別は外部からの指定により行われる。上
記で説明した通常の書き込み動作と、フラッシュライト
の動作の概略をそれぞれ第５図、第６図のブロック図に
示す。以上のようにフラッシュライトは通常モードとは
ロジック的に動作手順が大きく異なっており、特に入出
力線（１２）からビット線（３Δ）。

（３Ｂ）にデータ信号が書き込まれた際、通常モードで
は１組のビット線（３Ａ）、　＜３［１）　Ｌか入出力
線（１２）に接続されないが、フラッシュライト時は単
位ブロックの全てのビット線（３Ａ）、　（３Ｂ）が接
続されるので負荷容量が増え、そのため、ｉｒ＆にセン
スアップを動作させてデータ信号を増幅しなければなら
ない。

〔発明が解決しようとする課題〕

従来のダイナミック形半導体記憶装置は以上のように構
成されているので、フラッシュライトやイニシアライズ
モードは、通常モードとは別のロジックを構成して特別
の手順で動作させる必要があり、従って、動作ロジック
が２種類になって非常に複雑となり、そのため、動作が
遅く、がっ、消費電力が大きいなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、フラッシュライトやイニシアライズモードを
、動作が早く、かつ、小さい消費電力で行うことができ
るダイナミック形半導体記憶装置を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明に係るダイナミック形半導体装置は、従来から
設けられているワード線、ビット線、トランジスタ（以
下、それぞれ第１のワード線、第１のビット線、第１の
トランジスタと称する）に加えて、新たにワード線、ビ
ット線、トランジスタ（以下、それぞれ第２のワード線
　第２のビット線、第２のトランジスタと称する）を設
けたものである。即ち、第１のワード線、第１のビット
線に沿ってそれぞれ第２のワード線、第２のピッ１−線
を設け、第２のワード線と第２のビット線の交点に第２
のトランジスタを設けて、そのゲートを第２のワード線
に、そしてソース、ドレインを第２のビット線、キャパ
シタに接続したものである。

〔作　　用〕

この発明におけるダイナミック形半導体記憶装置は、第
１のワード線と第１のビット線で通常の読み出し、書き
込みの動作を行うと共に、第２のワード線で第２のトラ
ンジスタを導通状態にして、第２のビット線の電位をキ
ャパシタに伝えることによりフラッシュライトとイニシ
アライズモードの動作を行う。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるダイナミック形半導体記
憶装置のメモリセルを示す回路図であり、図において、
（ａ〜［５１，（３Ａ＞は第４図の場合と同様であるの
で説明を省略する。ただし、ここではｆ２１は第１のワ
ード線、（３Ａ）は第１のビット線、４）は第１のトラ
ンジスタと称するものとする。

また、第４図に示されていないが、第３図のビット線（
３Ｂ）に相当するものも第１のビット線と称するものと
する。　（１９）は第１のワニド線（２）に沿って設け
られた第２のワード線、（２０）は第１のビット線（３
Ａ）に沿って設けられた第２のビット線、（２１）は第
２のワード線（１９）と第２のビット線（２ｏ）の交点
に設けられた第２のトランジスタ、（２２）は第２のビ
ット線（２０）の電位をＨまたはＬに切換えるためのス
イッチである。全体は第３図と類似の構成になっていて
、第２のワード線（１９）は行デコーダ叫に接続されて
いる。なお、第１図では第１のビット線（３Ａ）に接続
されたものを示したが、第１のビット線（３Ｂ）につい
ても同様になっている。

次に動作について説明する。通常モードでは従来例と同
様にして読み出し、書き込みを行う、フラッシュライト
時は行デコーダ（１０１により１つの第２のワード線（
１９）を選択して、図示しない内部レジスタに登録され
たデータ信号、あるいは、外部端子（６Ｅ）から入力さ
れたデータ信号に従って電位がＨまたはしになった第２
のビット線（２０）とキャパシタ（イ）間を導通させ、
データとして書き込む。

上記動作は選択した１つの第２のワード線（１つ）に接
続された全てのメモリセル（１）に対して一斉に行われ
る。第６図の従来の動作と比較すると、第３番目のブロ
ック以降に相当する動作が非常に簡単になっている。上
記動作時の各部分の電位を第２図に示す。横方向に時間
を、縮方向に電位を示す。

メモリセル（１）をＬから）Ｊに書き換えるときは実線
のようになり、１１からＬの場合は鎖線のようになる。

イニシアライズモードでは選択する第２のワード線（！
９）を変えて上記動作が繰り返して行われる。

なお、上記実施例では行デコーダα０）によって１つの
第２のワード線（１９）を選択したが、第１のワード線
ｔ２）１本とこれに沿った第２のワード線（１９）１本
とを組とし、その１組を行デコーダ００）によって選択
し、別に設けた切換えスイッチで第１のワード線（２］
と第２のワード線（Ｉ９）を使い分けるようにしてもよ
い。

〔発明の効果〕

以上のように、この発明によれば、従来がら設けられて
いる第１のワード線、第１のビット線。

第１のトランジスタに加えて、新たに第２のワード線、
第２のビット線、第２のトランジス゛りを設けて、これ
らによりフラッシュライトやイニシアライズモードの動
作を行うようにしたので、ロジックが簡単で、そのため
、動作が早くなり、また、センスアップによる増幅や列
デコーダの活性化が不要であるので消費電力が小さくな
るという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるダイナミック形半導
体装置のメモリセルを示す回路図、第２図はフラッシュ
ライト時における第１図のメモリセルの各部分の電位を
示す説明図、第３図は従来のダイナミック形半導体記憶
装置を示すブロック図、第４図は第１図のダイナミック
形半導体記憶装置のメモリセルを示す回路図、第５図、
第６図はそれぞれ第１図のダイナミック形半導体記憶装
置の通常の書き込み動作とフラッシュライトの動作の概
略を示すブロック図である。 図において（１）はメモリセル、（２）は第１のワード
線、ｆ３Ａ）、　（３Ｂ）は第１のビット線、（４）は
第１のトランジスタ、（５１はキャパシタ、（１９）は
第２のワード線、（２０）は第２のビット線、（２１）
は第２のトランジスタ、（２２）はスイッチである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図 代理人　弁理士　　大　岩　増　雄 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 互いに並んで設けられた複数の第１のワード線、この第
   １のワード線と交叉すると共に互いに並んで設けられた
   複数の第１のビット線、上記第１のワード線と第１のビ
   ット線の交点に設けられた第１のトランジスタ、この第
   １のトランジスタに接続されて電位をＨまたはＬの状態
   に保持することにより情報を記憶するキャパシタを備え
   たものにおいて、上記第１のワード線に沿って設けられ
   た第２のワード線、上記第１のビット線に沿って設けら
   れた第２のビット線、上記第２のワード線と第２のビッ
   ト線の交点に設けられた第２のトランジスタを備え、こ
   の第２のトランジスタのゲートが上記第２のワード線に
   接続されると共にソースとドレインのうちの一方が上記
   第２のビット線に、他方が上記キャパシタに接続され、
   かつ、上記第２のビット線の電位がＨまたはＬの状態に
   切換可能であることを特徴とするダイナミック形半導体
   記憶装置。