JPS62133816A - 遅延回路 - Google Patents
遅延回路Info
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- JPS62133816A JPS62133816A JP60274525A JP27452585A JPS62133816A JP S62133816 A JPS62133816 A JP S62133816A JP 60274525 A JP60274525 A JP 60274525A JP 27452585 A JP27452585 A JP 27452585A JP S62133816 A JPS62133816 A JP S62133816A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路の駆動方法に関し、特に一定ビット数
遅延したデータが得られるディジタル遅延回絡め駆動方
法に関する。
遅延したデータが得られるディジタル遅延回絡め駆動方
法に関する。
一般に、ディジタルテレビジ目ン等に２いてはライン単
位の処理を行うため、１ライン分（９１Ｏビツト）のデ
ィジタル遅延線が用いられる。例えば、複合カラー信号
から１４度（ｏ号及び色イに号を分離する過程ではくし
５フイルタｌこよる分離が有名である。
位の処理を行うため、１ライン分（９１Ｏビツト）のデ
ィジタル遅延線が用いられる。例えば、複合カラー信号
から１４度（ｏ号及び色イに号を分離する過程ではくし
５フイルタｌこよる分離が有名である。
第３図は従来の遅延回路の一列のプロブク図である。
１３ｉＷＪこＳいて、３１は１ライン分（例えば９１０
ビツト）の遅延線であり、３２は加算器、は遅延線３１
からの出力信号（即ち、１ライン前の信号）と加算器３
２で加算されることにより輝度信号成分が分離される。
ビツト）の遅延線であり、３２は加算器、は遅延線３１
からの出力信号（即ち、１ライン前の信号）と加算器３
２で加算されることにより輝度信号成分が分離される。
父、減算器３３で遅延線３１からの出力信号を減算する
ことにより、色信号成分が分離される。分離された信号
はそれぞれ出力端子３５．３６から出力される。
ことにより、色信号成分が分離される。分離された信号
はそれぞれ出力端子３５．３６から出力される。
第４図は第３図に示す遅延線のブロック図である。
第４図に示すように、遅延線３１は９１０ビツトのシフ
トレジスタである。
トレジスタである。
即ち、レジスタ８１％Ｒ９１０を縦続接続して、入力デ
ータをレジスタＲｘ１ｃ書込むときには、それまでレジ
スタＲ１に記憶されていたデータを前もってレジスタＲ
２に転送して２くという制御をレジスタ几ｌ〜Ｒ５１ｏ
間で行わせ、最初に記憶したデータはレジスタＲ９
１０から続出すようｌこしている。
ータをレジスタＲｘ１ｃ書込むときには、それまでレジ
スタＲ１に記憶されていたデータを前もってレジスタＲ
２に転送して２くという制御をレジスタ几ｌ〜Ｒ５１ｏ
間で行わせ、最初に記憶したデータはレジスタＲ９
１０から続出すようｌこしている。
上述した従来の遅延回路は、ディジタル遅延線としてシ
フトレジスタを用いているので、データ記憶容量に対す
る必要素子数が多くなり多量のデータ記憶が難しくなる
ばかりでなく、実装面積や消費電力が増大するという問
題点がある。
フトレジスタを用いているので、データ記憶容量に対す
る必要素子数が多くなり多量のデータ記憶が難しくなる
ばかりでなく、実装面積や消費電力が増大するという問
題点がある。
本発明の目的は、データ記憶容量に対する必要素子数が
少く実装面積や消費電力を減少できる遅延回路の駆動方
法を提供することにある。
少く実装面積や消費電力を減少できる遅延回路の駆動方
法を提供することにある。
本発明の遅延回路の駆動方法は、ｍ（ｍ≧１の整数）行
及びｎ（ｎ≧１の整数）列に配置されたｍ Ｘ ｎ ｊ
固のメモリセルから成るメモリセルアレイと、前記メモ
リセルに書込みを行うため前記メモリセルを一定の順序
で選択するように構成されリセット信号に応じてリセッ
トされる行書込及び列書込選択回路と、前記メモリセル
から純出しを行うため前記メモリセルを前記一定の順序
で選択するように構成され前記リセット信号に応じてリ
セットされる行銃出及び列１売出選択回路とを備え、書
込クロックに同期して選択された前記メモリセルに書込
み読出クロック同期して選択された前記メモリセルから
読出しを行う遅延回路の、前記行書込及び列書込選択回
路により選択される書込アドレスと前記行読出及び列読
出選択回路により選書込及び列書込選択回路と前記行読
出及び列読出選択回路とのそれぞれに前記リセット信号
を印加するように構成される。
及びｎ（ｎ≧１の整数）列に配置されたｍ Ｘ ｎ ｊ
固のメモリセルから成るメモリセルアレイと、前記メモ
リセルに書込みを行うため前記メモリセルを一定の順序
で選択するように構成されリセット信号に応じてリセッ
トされる行書込及び列書込選択回路と、前記メモリセル
から純出しを行うため前記メモリセルを前記一定の順序
で選択するように構成され前記リセット信号に応じてリ
セットされる行銃出及び列１売出選択回路とを備え、書
込クロックに同期して選択された前記メモリセルに書込
み読出クロック同期して選択された前記メモリセルから
読出しを行う遅延回路の、前記行書込及び列書込選択回
路により選択される書込アドレスと前記行読出及び列読
出選択回路により選書込及び列書込選択回路と前記行読
出及び列読出選択回路とのそれぞれに前記リセット信号
を印加するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１囚は本発明の一実施例による遅延回路のブロック図
である。
である。
第１図に２いて、１はクロック制御回路であり外部から
リセット信号Ｒ３Ｔ、？込クロックＷＣＫ及び読出クロ
ックＲＣＫを入力し、内部信号としてリセット信号几Ｓ
Ｔ、書込クロックＷ ＣＫ’及び読出クロックＲＣＫ’
を出力する。２は入力バッファであり書込データを増幅
する。３及び４は列書込選択回路及び行書込選択回路で
それぞれリングカウンタにより構成される。５及び６は
列読出選択回路及び行読出選択回路でそれぞれ別のリン
グカウンタにより構成される。
リセット信号Ｒ３Ｔ、？込クロックＷＣＫ及び読出クロ
ックＲＣＫを入力し、内部信号としてリセット信号几Ｓ
Ｔ、書込クロックＷ ＣＫ’及び読出クロックＲＣＫ’
を出力する。２は入力バッファであり書込データを増幅
する。３及び４は列書込選択回路及び行書込選択回路で
それぞれリングカウンタにより構成される。５及び６は
列読出選択回路及び行読出選択回路でそれぞれ別のリン
グカウンタにより構成される。
即ち、列書込選択回路３は入力バッファ２からの書込デ
ータを書込クロックＷＣＫ’に同期して一定の順序でメ
モリセルに書込むために入力バッファ２と書込ディジッ
ト線を接続するスイッチトランジスタの活性化信号を発
生する。リングカウンタにより構成されているので列の
最終まで達すると最初ζこ戻り同じ動作を繰返す。
ータを書込クロックＷＣＫ’に同期して一定の順序でメ
モリセルに書込むために入力バッファ２と書込ディジッ
ト線を接続するスイッチトランジスタの活性化信号を発
生する。リングカウンタにより構成されているので列の
最終まで達すると最初ζこ戻り同じ動作を繰返す。
行書込選択回路４は書込ワード線を駆動クロックに同期
して一定の順序で選択する。駆動クロックとしては列再
込選択回路３からの制御信号が用いられていて、この制
御信号は列書込選択回路３が量終列から最初の列に戻る
ときに、１回ずつパルスを発生するように構成されてい
る。行書込選択回路４もリングカウンタにより構成され
るので行の最終まで達すると、最初の行に戻り同じ動作
を繰返す。これにより、二次元状に配置されたメモリセ
ルを最初の行、列から最終の行１列まで１ビツトずつ書
込みを行うことができる。
して一定の順序で選択する。駆動クロックとしては列再
込選択回路３からの制御信号が用いられていて、この制
御信号は列書込選択回路３が量終列から最初の列に戻る
ときに、１回ずつパルスを発生するように構成されてい
る。行書込選択回路４もリングカウンタにより構成され
るので行の最終まで達すると、最初の行に戻り同じ動作
を繰返す。これにより、二次元状に配置されたメモリセ
ルを最初の行、列から最終の行１列まで１ビツトずつ書
込みを行うことができる。
列読出選択回路５はメモリセルの読出データを読出クロ
ックＲＣＫ’に同期して一定の順序で読出すために読出
ディジット線とセンス増幅器とを接続するスイッチトラ
ンジスタの活性化信号を発生する。リングカウンタによ
り構成されているので書込みの場合と同様に、列の最終
まで達すると最初に戻り同じ動作を繰返す。
ックＲＣＫ’に同期して一定の順序で読出すために読出
ディジット線とセンス増幅器とを接続するスイッチトラ
ンジスタの活性化信号を発生する。リングカウンタによ
り構成されているので書込みの場合と同様に、列の最終
まで達すると最初に戻り同じ動作を繰返す。
行読出選択回路６は続出ワード線を駆動クロックに同期
して書込みと同じ一定の順序で選択する。
して書込みと同じ一定の順序で選択する。
駆動クロックとしては列読出選択回路５からの制御信号
が用いられ、この制御信号は列読出選択回路５が最終列
から最初の列に戻るときに１回ずつパルスを発生するよ
うに構成されている。行続出選択回路６もリングカウン
タにより構成されるので、行の最終まで達すると最初の
行に戻り同じ動作を繰返Ｔ０これにより、二次元状に配
置されたメモリセルを最初の行１列から最終の行２列ま
で１ビツトずつ読出しを行うことができる。
が用いられ、この制御信号は列読出選択回路５が最終列
から最初の列に戻るときに１回ずつパルスを発生するよ
うに構成されている。行続出選択回路６もリングカウン
タにより構成されるので、行の最終まで達すると最初の
行に戻り同じ動作を繰返Ｔ０これにより、二次元状に配
置されたメモリセルを最初の行１列から最終の行２列ま
で１ビツトずつ読出しを行うことができる。
列書込選択回路３２行書込選択回路４１列読出選択回路
５＆び行読出選択回路６には、遅りｆｆｉビット数設定
用のリセット信号ＲＳ Ｔ’が入力されている。リセッ
ト信号ＲＳ Ｔ’は列書込選択回路３及び行書込選択回
路４と列読出選択回路５及び行読出選択回路６とが選択
する書込アドレスと読出アドレスとのビット差が所定の
値になるように各選択回路をリセットするのに用いられ
る。即ち、本デバイスを９１０ビツトのディジタル遅延
線として用いる場合は、書込み用の選択回路と読出し用
の選択回路とが選択する番地が相対的に９１０番地離れ
るようにリセットする。
５＆び行読出選択回路６には、遅りｆｆｉビット数設定
用のリセット信号ＲＳ Ｔ’が入力されている。リセッ
ト信号ＲＳ Ｔ’は列書込選択回路３及び行書込選択回
路４と列読出選択回路５及び行読出選択回路６とが選択
する書込アドレスと読出アドレスとのビット差が所定の
値になるように各選択回路をリセットするのに用いられ
る。即ち、本デバイスを９１０ビツトのディジタル遅延
線として用いる場合は、書込み用の選択回路と読出し用
の選択回路とが選択する番地が相対的に９１０番地離れ
るようにリセットする。
例えば、リセット信号Ｒ８Ｔ’により列書込選択回路３
及び行書込選択回路４は９１１番地を、列読出選択回路
５及び行読出選択回路６は１番地を指すよう−こリセッ
トされ、それぞれ書込クロックＷＣＫ’及び読出クロッ
クＲＣＩぐに同期して１番地ずつインクリメントされる
。従って、最初に書込まれた９１１番地のデータは読出
しの９１１番目のサイクルで読出され、９１０ビツトの
ディジタル遅延線として用いることができる。
及び行書込選択回路４は９１１番地を、列読出選択回路
５及び行読出選択回路６は１番地を指すよう−こリセッ
トされ、それぞれ書込クロックＷＣＫ’及び読出クロッ
クＲＣＩぐに同期して１番地ずつインクリメントされる
。従って、最初に書込まれた９１１番地のデータは読出
しの９１１番目のサイクルで読出され、９１０ビツトの
ディジタル遅延線として用いることができる。
≦ｊ≦ｎの整数）から成るデエアルボートセルアレイで
ある。デュアルポートセルは書込ボートと読出ポートを
別に有し、異る番地に２いて同時に書込みと読出しとが
できる。デエアルボートセルアレイ７のメモリセル数は
、９１０ビツトの遅延線として用いる場合には９１１個
以上配置する必要がある。
ある。デュアルポートセルは書込ボートと読出ポートを
別に有し、異る番地に２いて同時に書込みと読出しとが
できる。デエアルボートセルアレイ７のメモリセル数は
、９１０ビツトの遅延線として用いる場合には９１１個
以上配置する必要がある。
８は続出データを増幅するためのセンス増幅器、９はセ
ンス増幅器の出力を外部に出力するための出力バッファ
である。
ンス増幅器の出力を外部に出力するための出力バッファ
である。
次に、メモリセルＭｉｊ の構成及び書込み・読出しの
動作について説明する。
動作について説明する。
メモリセルＭｉｊ はゲートとドレインを互いに交差結
合しているＭＩＳＦＥＴＱ３．Ｑｓと記憶情報を対をな
丁読出ディシフト線ＲＤｊ、ＲＤｊに伝達させるための
読出ツー１線ＸＲｉ に制御されるＭＩ８ＦＦ：ＴＱ
ｔ、Ｑ４ 及び対をなす書込ディジット線ＷＤｊ、ＷＤ
ｊの書込データをメモリセルＭ ｉ ｊに取込むために
書込ワード線ＸＷｉ により制御されるＭＩ８ＦＥＴＱ
２．Ｑｓにより構成されている。
合しているＭＩＳＦＥＴＱ３．Ｑｓと記憶情報を対をな
丁読出ディシフト線ＲＤｊ、ＲＤｊに伝達させるための
読出ツー１線ＸＲｉ に制御されるＭＩ８ＦＦ：ＴＱ
ｔ、Ｑ４ 及び対をなす書込ディジット線ＷＤｊ、ＷＤ
ｊの書込データをメモリセルＭ ｉ ｊに取込むために
書込ワード線ＸＷｉ により制御されるＭＩ８ＦＥＴＱ
２．Ｑｓにより構成されている。
尚、図示しないが、記憶情報を静的に保持するためにメ
モリセル内の接点と電源端子との間に高抵抗による漏電
補償用素子を増りつけても良い。
モリセル内の接点と電源端子との間に高抵抗による漏電
補償用素子を増りつけても良い。
書込データは入力バッファ２で増幅後、書込データバス
ＷＤＢ、ＷＤＢに出力される。
ＷＤＢ、ＷＤＢに出力される。
列書込選択回路３により第ｊ番目の列が選択されると、
出力ＹＷｊが高レベルになり書込用のスイッチトランジ
スタのＭ Ｉ ８ ＦＥＴＱ ｓ 、 Ｑ １Ｇが導通
し、書込データに応じて書込ディジット線ＷＤｊ又はＷ
Ｏ２の一方が低レベル他方が高レベルとなる。
出力ＹＷｊが高レベルになり書込用のスイッチトランジ
スタのＭ Ｉ ８ ＦＥＴＱ ｓ 、 Ｑ １Ｇが導通
し、書込データに応じて書込ディジット線ＷＤｊ又はＷ
Ｏ２の一方が低レベル他方が高レベルとなる。
次に、行書込選択回路４により第１番目の行が選択され
ると、書込ワード線ＸＷｉが高レベルとなりメモリセル
Ｍｉｊ のＭＩ８ＦＦ：ＴＱｚ、Ｑｓが導通し書込デ
ータが取込まれ、書込みが完了する。
ると、書込ワード線ＸＷｉが高レベルとなりメモリセル
Ｍｉｊ のＭＩ８ＦＦ：ＴＱｚ、Ｑｓが導通し書込デ
ータが取込まれ、書込みが完了する。
同、対をなす書込ディジット線ＷＤｊ、ＷＤ了に接続し
でいるＭＩ ５ＦＥＴＱ １ｓ 、 Ｑ １４ は書
込み後のディジット線の回復を早めるための負荷素子で
ある。
でいるＭＩ ５ＦＥＴＱ １ｓ 、 Ｑ １４ は書
込み後のディジット線の回復を早めるための負荷素子で
ある。
記憶データの読出しは、行読出選択回路６により第１番
目の行が選択されると、読出ワード線ＸＲｉが高レベル
となりＭＩＳＦＥＴＱｌ、Ｑ４ が導通する。即ち、
記憶データは対をなす読出ディジット線ＲＤｊ 、ＲＤ
ｊに伝達される。
目の行が選択されると、読出ワード線ＸＲｉが高レベル
となりＭＩＳＦＥＴＱｌ、Ｑ４ が導通する。即ち、
記憶データは対をなす読出ディジット線ＲＤｊ 、ＲＤ
ｊに伝達される。
次に、列読出選択回路５により第ｊ番目の列が選択され
ると出力Ｙ几ｊが高レベルとなり、ＭＩ ５ＦＢＴＱ
１１ 、 Ｑ １２ が導通し、対をなす読出ディジ
、ト線ＲＤｊ、几Ｄｊ０）Ｒ出データは読出データバ、
ｚ、ＲＤＢ 、ＲＤＢに出力する。読出データはセンス
増幅器８により増幅され出力バッファ９を経て出力され
る。
ると出力Ｙ几ｊが高レベルとなり、ＭＩ ５ＦＢＴＱ
１１ 、 Ｑ １２ が導通し、対をなす読出ディジ
、ト線ＲＤｊ、几Ｄｊ０）Ｒ出データは読出データバ、
ｚ、ＲＤＢ 、ＲＤＢに出力する。読出データはセンス
増幅器８により増幅され出力バッファ９を経て出力され
る。
読出ディジット線ＲＤｊ、ＲＤｊに接続しているＭＩＳ
ＦＥＴＱｙ、Ｑｓ はディジット線が完全に接地電位ま
で放電してしまうことを防止するための負荷素子である
。
ＦＥＴＱｙ、Ｑｓ はディジット線が完全に接地電位ま
で放電してしまうことを防止するための負荷素子である
。
このように、書込みと読出しとを別のバスにすることに
より、異るメモリセルに対して書込みと読出しを同時に
行うことができる。即ち、同一列、異る行のメモリセル
の書込み及び読出しに関しては、書込ディジット線対と
読出ディジット線対とが異るため、書込データ及び読出
データはそれぞれ読出し、書込みに対して何ら影響を与
えずに同時に行なうことができる。又、同一行、異る列
のメモリセルの書込み及び読出しに関しては書込ディジ
ット線対が異るためそれぞれ読出し、書込みに対して何
ら影響を与えずに同時に行える。行。
より、異るメモリセルに対して書込みと読出しを同時に
行うことができる。即ち、同一列、異る行のメモリセル
の書込み及び読出しに関しては、書込ディジット線対と
読出ディジット線対とが異るため、書込データ及び読出
データはそれぞれ読出し、書込みに対して何ら影響を与
えずに同時に行なうことができる。又、同一行、異る列
のメモリセルの書込み及び読出しに関しては書込ディジ
ット線対が異るためそれぞれ読出し、書込みに対して何
ら影響を与えずに同時に行える。行。
列が異る場合についても同様である。
従って、ディジタル遅延線として用いる場合に所定の遅
延ビット数Ｐを１≦Ｐ≦ｍ×ｎ−１と丁れば書込み及び
読出しのメモリセルが重ならないので、その間の任意の
数を所定値として設定できる。
延ビット数Ｐを１≦Ｐ≦ｍ×ｎ−１と丁れば書込み及び
読出しのメモリセルが重ならないので、その間の任意の
数を所定値として設定できる。
尚、書込み及び読出しのメモリセルが重なった場合には
記憶情報は破壊され、書込データがそのまま読出される
。
記憶情報は破壊され、書込データがそのまま読出される
。
第２図は第１図に示す列書込選択回路３のブロック図で
ある。
ある。
第２図に２いて、２１はディレイドタイプフリップフロ
ッグ（以下、Ｄ−Ｆ、Ｆと称Ｔ）相当の機能を有するフ
リラグフロッグでクロック入力端子ＣＫに加わるクロッ
ク信号の立上〆り時に２いてデータ入力端子りに入力す
る信号の論理レベルを検知し、出力端子Ｑに同相の・信
号として出力する機能を有するものであり、出力信号は
次のクロックの立上り時まで保持される。
ッグ（以下、Ｄ−Ｆ、Ｆと称Ｔ）相当の機能を有するフ
リラグフロッグでクロック入力端子ＣＫに加わるクロッ
ク信号の立上〆り時に２いてデータ入力端子りに入力す
る信号の論理レベルを検知し、出力端子Ｑに同相の・信
号として出力する機能を有するものであり、出力信号は
次のクロックの立上り時まで保持される。
プリセット端子ＰＲに高レベルが印加されると、データ
入力端子り、クロック入力端子ＣＫの入力信号の状態に
かかわらず出力端子Ｑに高レベルを入力信号の状態にか
かわらず出力端子Ｑに低レベルを出力する。
入力端子り、クロック入力端子ＣＫの入力信号の状態に
かかわらず出力端子Ｑに高レベルを入力信号の状態にか
かわらず出力端子Ｑに低レベルを出力する。
圧２図に示す列書込選択回路はＤ−Ｆ、Ｆを列の数ｎ個
接続したもので、クロック入力端子ＣＫには共通に書込
クロックＷＣＫ’が入力している。
接続したもので、クロック入力端子ＣＫには共通に書込
クロックＷＣＫ’が入力している。
又、データ入力端子りには接続した１つ前のＤ −Ｆ、
Ｆの出力端子Ｑの出力信号が同相で加えられている。第
１番目のＤ−Ｆ＊Ｆ２１ｘ のデータ入力端子りには
第ｎ番目のＤ−Ｆ−Ｆ２１ｎ の出力端子Ｑからの出
力信号が加えられている。尚、出力端子Ｑからの出力信
号が出力ＹＷｊに相当する。
Ｆの出力端子Ｑの出力信号が同相で加えられている。第
１番目のＤ−Ｆ＊Ｆ２１ｘ のデータ入力端子りには
第ｎ番目のＤ−Ｆ−Ｆ２１ｎ の出力端子Ｑからの出
力信号が加えられている。尚、出力端子Ｑからの出力信
号が出力ＹＷｊに相当する。
各Ｄ−Ｆ、’Ｆ’２１１〜２１０ にはリセット信号Ｒ
Ｓ Ｔ’が入力していて、第２図に示す回路では、第１
番目の列に対応するＤ−Ｆ−Ｆ２１ｘ にはプリセッ
ト端子ｐＨ，に、その也のＤ−Ｆ−Ｆはクリア端子ＣＬ
Ｒに入力している３、従って、リセット直後に２いては
、出力ＹＷ１のみが高レベルとなりその曲は低レベルと
なる。即ち、第１辱目の夕１ｊが選択されたことになる
。
Ｓ Ｔ’が入力していて、第２図に示す回路では、第１
番目の列に対応するＤ−Ｆ−Ｆ２１ｘ にはプリセッ
ト端子ｐＨ，に、その也のＤ−Ｆ−Ｆはクリア端子ＣＬ
Ｒに入力している３、従って、リセット直後に２いては
、出力ＹＷ１のみが高レベルとなりその曲は低レベルと
なる。即ち、第１辱目の夕１ｊが選択されたことになる
。
このように、リセットしたい列に対応するＤ −Ｐ、Ｆ
のプリセット端子ＰＲ，にリセット信号Ｒ８Ｔ’を供給
することにより、リセット信号几ＳＴ’を印加した直後
に２いて、書込みの列番号を所定の値ｌこできる。
のプリセット端子ＰＲ，にリセット信号Ｒ８Ｔ’を供給
することにより、リセット信号几ＳＴ’を印加した直後
に２いて、書込みの列番号を所定の値ｌこできる。
リセット以降書込クロックＷ ＣＫ’を１ビツトずつ歩
進することにより、第１番目の列の高レベルの出力ＹＷ
１は第２番目のＤ−ＦｅＦ２１ｚ のデータ入力端子
りに加えられているので、次の書込クロックＷＣＫ’の
立上りで第２番目の列に対応するＤ−Ｆ・Ｆ２１２が高
レベルの出力ＹＷ２ を出力する。このようにして、第
ｊ番目の列の出力ＹＷｊを高レベルにシフトすることが
でき、第ｎ番目の列に対応するＤ−Ｉ”−Ｆ２１ｎ の
出力端子Ｑの出力が第１番目のＤ−Ｆ−Ｆ２１ｔ の
データ入力端子りに加えられているので、リングカウン
タとして動作する。
進することにより、第１番目の列の高レベルの出力ＹＷ
１は第２番目のＤ−ＦｅＦ２１ｚ のデータ入力端子
りに加えられているので、次の書込クロックＷＣＫ’の
立上りで第２番目の列に対応するＤ−Ｆ・Ｆ２１２が高
レベルの出力ＹＷ２ を出力する。このようにして、第
ｊ番目の列の出力ＹＷｊを高レベルにシフトすることが
でき、第ｎ番目の列に対応するＤ−Ｉ”−Ｆ２１ｎ の
出力端子Ｑの出力が第１番目のＤ−Ｆ−Ｆ２１ｔ の
データ入力端子りに加えられているので、リングカウン
タとして動作する。
第ｎ番目の列に対応するＤ−Ｆ−Ｆ２１ｎ の出力端子
Ｑからの高レベルの出力ＹＷｎを反転した反転信号は前
述した行δ込選択回路４の駆動信号として用いられる。
Ｑからの高レベルの出力ＹＷｎを反転した反転信号は前
述した行δ込選択回路４の駆動信号として用いられる。
行書込選択回路４、列読出選択回路５及び行読出選択回
路６の構成とリングカウンタ七しての動作は基本的には
上記と同様であり、それぞれの選択回路ヲ構成するＤ−
Ｆ、ｐ列の何番目のＤ−Ｆ・Ｆのプリセット端子ＰＲに
リセット信号Ｒ８Ｔ’を供給するかを選択することによ
って、所定ビット数の遅延線として動作させることがで
きる。
路６の構成とリングカウンタ七しての動作は基本的には
上記と同様であり、それぞれの選択回路ヲ構成するＤ−
Ｆ、ｐ列の何番目のＤ−Ｆ・Ｆのプリセット端子ＰＲに
リセット信号Ｒ８Ｔ’を供給するかを選択することによ
って、所定ビット数の遅延線として動作させることがで
きる。
上述した実施例では、書込クロックＷＣＫ’と読出クロ
ックＲＣＫ’を別別に用いたが、これはリセット後一方
のクロックを外部又は内部で一定時間止めて８けば、そ
のクロックにより駆動される選択回路も一定時間停止す
るので遅延ビット数を実時間で９変できる利点があるが
、遅延ビット数が固定で良い場合は書込クロックと読出
クロックを共通化して同じクロックで動作できることは
明らかであり、この場合は端子数を減少できる利点があ
る。
ックＲＣＫ’を別別に用いたが、これはリセット後一方
のクロックを外部又は内部で一定時間止めて８けば、そ
のクロックにより駆動される選択回路も一定時間停止す
るので遅延ビット数を実時間で９変できる利点があるが
、遅延ビット数が固定で良い場合は書込クロックと読出
クロックを共通化して同じクロックで動作できることは
明らかであり、この場合は端子数を減少できる利点があ
る。
以上説明したように本発明の遅延回路の駆動方法は、二
次元状に配置されたデュアルポートメモリセルを記憶要
素とし、その書込み及び読出しの順序が一定になるよう
に制御し、かつリセット信号により書込みと読出しの番
地差が予め設定した値になるように構成し、その後、外
部クロックに同期して書込み及び読出しを行うことによ
り、書込データは所定値遅れて読出されることになり、
シフトレジスタの代りにメモリセルを用いたディジタル
遅延線として使用することができるので、構成素子数を
減少しかつ高集積化により実装面積を縮小し消費電力を
低減できるという効果がある。
次元状に配置されたデュアルポートメモリセルを記憶要
素とし、その書込み及び読出しの順序が一定になるよう
に制御し、かつリセット信号により書込みと読出しの番
地差が予め設定した値になるように構成し、その後、外
部クロックに同期して書込み及び読出しを行うことによ
り、書込データは所定値遅れて読出されることになり、
シフトレジスタの代りにメモリセルを用いたディジタル
遅延線として使用することができるので、構成素子数を
減少しかつ高集積化により実装面積を縮小し消費電力を
低減できるという効果がある。
第１図は本発明の一実施例による遅延回路のブロック図
、第２図は第１図に示す列書込選択回路のブロック図、
第３図は従来の遅延回路の一例のブロック図、第４図は
！３図に示す遅延線のブロック図である。 １・・・・・・クロック制御回路、２・・・・・・入力
バッファ、３・・・・・・列書込選択回路、４・・・・
・・行書込選択回路、５・・・・・・列読出選択回路、
６・・・・・・行読出選択回路、７・・・・・・デュア
ルポートセルアレイ、８・・・・・・センス増幅器、９
・・・・・・出力バッファ、２１１〜２１ｎ・・・・・
・Ｄ−Ｆ−Ｆ、３１・・・・−・遅延線、Ｍｉｊ・・・
・・・メモリセル、・・・・・・続出ディジット線、ｆ
’ＬｓＴ、Ｒ８Ｔ’・・・・・・リセ、ト信号、ＷＣＫ
、ＷＣＫ’・・・・・・書込クロック、ＷＤｊ、ＷＤＪ
・−・・・・書込ディジット線、Ｘ几ｌ・−・・・・
続出ワード線、ＸＷｉ・・・・−・書込ワード線。 代理人 弁理士 内 原 ユ・゛−“・′、日パ
。 ２ｂ 、２ｊｆＬ Ｄ−Ｆ、Ｆ 早２ 図
、第２図は第１図に示す列書込選択回路のブロック図、
第３図は従来の遅延回路の一例のブロック図、第４図は
！３図に示す遅延線のブロック図である。 １・・・・・・クロック制御回路、２・・・・・・入力
バッファ、３・・・・・・列書込選択回路、４・・・・
・・行書込選択回路、５・・・・・・列読出選択回路、
６・・・・・・行読出選択回路、７・・・・・・デュア
ルポートセルアレイ、８・・・・・・センス増幅器、９
・・・・・・出力バッファ、２１１〜２１ｎ・・・・・
・Ｄ−Ｆ−Ｆ、３１・・・・−・遅延線、Ｍｉｊ・・・
・・・メモリセル、・・・・・・続出ディジット線、ｆ
’ＬｓＴ、Ｒ８Ｔ’・・・・・・リセ、ト信号、ＷＣＫ
、ＷＣＫ’・・・・・・書込クロック、ＷＤｊ、ＷＤＪ
・−・・・・書込ディジット線、Ｘ几ｌ・−・・・・
続出ワード線、ＸＷｉ・・・・−・書込ワード線。 代理人 弁理士 内 原 ユ・゛−“・′、日パ
。 ２ｂ 、２ｊｆＬ Ｄ−Ｆ、Ｆ 早２ 図
Claims (1)
- ｍ（ｍ≧１の整数）行及びｎ（ｎ≧１の整数）列に配
置されたｍ×ｎ個のメモリセルから成るメモリセルアレ
イと、前記メモリセルに書込みを行うため前記メモリセ
ルを一定の順序で選択するように構成されリセット信号
に応じてリセットされる行書込及び列書込選択回路と、
前記メモリセルから読出しを行うため前記メモリセルを
前記一定の順序で選択するように構成され前記リセット
信号に応じてリセットされる行読出及び列読出選択回路
とを備え、書込クロックに同期して選択された前記メモ
リセルに書込み読出クロックに同期して選択された前記
メモリセルから読出しを行う遅延回路の、前記行書込及
び列書込選択回路により選択される書込アドレスと前記
行読出及び列読出選択回路により選択される読出アドレ
スとのビット差が所定の値Ｐ（１≦Ｐ≦ｍ×ｎ−１の整
数）になるよう前記行書込及び列書込選択回路と前記行
読出及び列読出選択回路とのそれぞれに前記リセット信
号を印加することを特徴とする遅延回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274525A JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274525A JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133816A true JPS62133816A (ja) | 1987-06-17 |
| JPH0750856B2 JPH0750856B2 (ja) | 1995-05-31 |
Family
ID=17542917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274525A Expired - Lifetime JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750856B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343539A (ja) * | 1991-05-20 | 1992-11-30 | Mitsubishi Electric Corp | エラスティックストア回路 |
| JPH06259955A (ja) * | 1992-05-15 | 1994-09-16 | Nec Corp | 半導体メモリ |
| JP2015032938A (ja) * | 2013-08-01 | 2015-02-16 | セイコーエプソン株式会社 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525860A (en) * | 1978-08-15 | 1980-02-23 | Toshiba Corp | Memory system |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS6077514A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 遅延時間調整回路 |
-
1985
- 1985-12-05 JP JP60274525A patent/JPH0750856B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525860A (en) * | 1978-08-15 | 1980-02-23 | Toshiba Corp | Memory system |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS6077514A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 遅延時間調整回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343539A (ja) * | 1991-05-20 | 1992-11-30 | Mitsubishi Electric Corp | エラスティックストア回路 |
| JPH06259955A (ja) * | 1992-05-15 | 1994-09-16 | Nec Corp | 半導体メモリ |
| JP2015032938A (ja) * | 2013-08-01 | 2015-02-16 | セイコーエプソン株式会社 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750856B2 (ja) | 1995-05-31 |
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